KR20080065446A - 박막트랜지스터, 그의 제조방법 및 이를 포함하는평판표시장치 - Google Patents

박막트랜지스터, 그의 제조방법 및 이를 포함하는평판표시장치 Download PDF

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Abstract

본 발명은 한번의 도핑공정으로 저저항 영역 및 고저항 영역을 제조할 수 있는 박막트랜지스터 및 그의 제조방법에 관한 것으로써, 기판; 상기 기판 상에 위치하고, 소오스/드레인 영역, 상기 소오스/드레인 영역보다 작은 크기를 갖는 고저항 영역, 채널 영역 및 상기 고저항 영역과 상기 채널영역 사이에 위치하는 연결영역을 포함하는 반도체층; 상기 반도체층 상에 위치하는 게이트 절연막; 상기 채널영역과 대응되는 상기 게이트 절연막 상에 위치하는 게이트 전극; 상기 게이트 전극 상에 위치하는 층간절연막; 및 상기 층간절연막 상에 위치하고, 상기 소오스/드레인 영역과 전기적으로 연결되는 소오스/드레인 전극을 포함하는 것을 특징으로 하는 박막트랜지스터를 제공한다.
Figure P1020070002594
박막트랜지스터, 연결영역, 고저항영역

Description

박막트랜지스터, 그의 제조방법 및 이를 포함하는 평판표시장치 {Thin Film Transistor and Fabrication Method thereof, and flat panel display device including the same}
도 1은 종래의 박막트랜지스터의 단면도.
도 2는 본 발명의 일실시예를 따른 박막트랜지스터의 단면도.
도 3은 본 발명의 일실시예를 따른 박막트랜지스터를 포함하는 평판표시장치의 단면도.
도 4a 내지 도 4d는 본 발명의 일실시예에 따른 반도체층의 형상들을 나타낸 평면도.
도 5는 <실시예1>, <실시예2>, <실시예3>, <실시예4>, <실시예5>, <실시예6>, <비교예1> 및 <비교예2>의 게이트 전압 변화에 따른 드레인 전류의 변화를 개략적으로 나타낸 그래프.
<도면의 주요 부위에 대한 부호의 설명>
100,200: 기판 110,210: 버퍼층
120,220: 반도체층 121,221: 소오스/드레인 영역
122: LDD 영역 123,224: 채널영역
222: 고저항 영역 223: 연결영역
130,230: 게이트 절연막 140,240: 게이트 전극
150,250: 층간절연막 150a,250a: 콘택홀
160,260: 소오스/드레인 전극 365: 보호막
365a: 비어홀 370: 제 1 전극
375: 화소정의막 375a:; 개구부
380: 유기막층 390: 제 2 전극
본 발명은 한번의 도핑공정으로 소오스/드레인 영역과 고저항 영역을 형성할 수 있는 박막트랜지스터, 그의 제조방법 및 그를 포함하는 평판표시장치에 관한 것으로, 더욱 상세하게는 소오스/드레인 영역보다 작은 크기를 갖는 고저항 영역을 포함하는 박막트랜지스터, 그의 제조방법 및 그를 포함하는 평판표시장치에 관한 것이다.
유기전계발광소자 또는 액정표시장치와 같은 평판표시장치는 N×M개의 단위화소가 매트릭스 형태로 위치하는데, 상기 N×M개의 단위화소들을 구동하는 방식에 따라 수동 매트릭스(passive matrix)방식과 능동 매트릭스(active matrix)방식으로 나뉘어 진다. 상기 능동 매트릭스 방식에 있어서 단위화소영역에는 발광영역을 정의하는 화소전극과 상기 화소전극에 전류 또는 전압을 인가하기 위한 단위화소 구동회로가 위치하는데, 상기 단위화소 구동회로는 적어도 하나의 박막트랜지스터를 구비한다.
이러한 박막트랜지스터는 일반적으로 반도체층, 게이트 전극 및 소오스/드레인 전극을 구비하는데, 상기 반도체층의 가장자리에는 소오스/드레인 영역이 구비되고, 상기 소오스/드레인 영역 사이에는 채널 영역이 구비된다. 한편, 상기 반도체층은 다결정 실리콘 또는 비정질 실리콘으로 형성할 수 있으나, 상기 다결정 실리콘의 전자이동도가 비정질 실리콘의 전자이동도보다 높아 현재는 다결정 실리콘을 주로 사용한다.
그러나 상기 다결정실리콘을 이용한 박막트랜지스터는 비정질실리콘을 이용한 박막트랜지스터에 비하여 오프(off)전류가 큰 단점이 있다. 이러한 다결정실리콘을 이용한 박막트랜지스터의 단점을 보완하기 위하여, 상기 다결정실리콘을 이용한 박막트랜지스터의 소오스/드레인 영역, 즉 고농도 불순물 영역(heavily doped region)과 채널영역 사이에 저농도 불순물 영역(lightly doped region)을 형성하는 구조, 즉 LDD(lightly doped drain)구조가 제안된 바 있다.
상기 LDD 영역은 쇼트 채널 효과(short channel effect: SCE)의 하나인 핫 캐리어 효과(hot carrier effect: HCE)를 억제하는데 효과적이다. 상기 핫 캐리어 효과는 박막트랜지스터의 채널 길이가 짧아짐에 따라 나타나는 현상으로 박막트랜지스터의 구동에 있어 상기 드레인 영역과 상기 채널 영역 사이에 급격하게 증가된 전계에 의해 높은 에너지를 갖는 캐리어, 즉 핫 캐리어가 발생하는 현상을 말한다. 상기 핫 캐리어는 게이트 절연막으로 주입되어 상기 게이트 절연막을 손상시킬 뿐 아니라, 상기 게이트 절연막에 트랩(trap)을 유발하여 상기 박막트랜지스터를 열화시킨다. 따라서 상기 채널영역과 상기 소오스/드레인 영역 사이에 LDD 영역을 형성함으로써 상기 급격한 전계의 증가를 막아 핫 캐리어의 발생을 방지하는 효과가 있다. 또한 상기 LDD영역에 있어서 불순물의 농도를 낮출수록 상기 핫 캐리어 효과는 더 억제된다.
도 1은 종래의 박막트랜지스터의 단면도이다.
도 1을 참조하면, 기판(100) 상에 버퍼층(110)을 형성하고, 상기 버퍼층(110) 상에 비정질 실리콘층을 형성한다. 상기 비정질 실리콘층을 결정화 공정을 진행하여 다결정 실리콘층을 형성하고, 패터닝하여 반도체층(120)을 형성한다. 또한 상기 반도체층(120)에 채널 도핑을 실시한다.
이어서 상기 반도체층(120)을 포함하는 기판 전면에 걸쳐 게이트 절연막(130)을 형성하고, 상기 게이트 절연막(130) 상에 게이트 전극 물질을 형성한다. 그 후, 식각 마스크를 이용하여 게이트 전극물질을 패터닝하여 게이트 전극(140)을 형성한다.
상기 게이트 전극(140)에 위치한 상기 식각 마스크를 다시 이온주입마스크로 사용하여 이온도핑공정을 실시하고, LDD(Lightly Doped Drain) 영역(121)을 형성한다. 이 때, 상기 반도체층(120) 중에서 상기 LDD 영역(121)을 제외한 영역을 채널 영역(123)이라 한다.
상기 채널 영역(121)과 근접한 상기 LDD영역(122)의 일부와 대응되는 상기 게이트 절연막(130) 및 상기 게이트 전극(140) 상에 포토레지스트 패턴을 위치시키고, 이를 마스크로 사용하여 이온 도핑공정을 실시하고 소오스/드레인 영역(121)을 형성한다. 이로써 상기 소오스/드레인 영역(121), 상기 LDD 영역(122) 및 상기 채널 영역(123)을 포함하는 상기 반도체층(120)을 완성한다.
상기 게이트 전극(140)을 포함하는 기판 전면에 걸쳐, 층간절연막(150)을 형성한다. 상기 층간절연막(150)을 식각하여, 상기 소오스/드레인 영역(121)이 노출되는 콘택홀(150a)을 형성한다.
상기 콘택홀(150a)을 통하여 상기 소오스/드레인 영역(121)과 연결되는 소오스/드레인 전극(160)을 형성한다. 이로써, 반도체층, 게이트 전극 및 소오스/드레인 전극을 포함하는 박막트랜지스터를 완성한다.
그러나 종래의 박막트랜지스터는 반도체층에 LDD 영역 및 소오스/드레인 영역을 형성하기 위하여, 두 매의 마스크와 두 번의 이온도핑공정이 실시된다. 이로 인하여 제조비용이 상승하고, 공정이 복잡해지는 문제점이 발생하고, 또한 복잡한 공정으로 인하여 생산량이 저하되는 문제점도 발생한다.
본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 본 발명은 한번의 이온도핑공정으로 고저항 영역 및 소오스/드레인 영역을 제조할 수 있으며, 이로 인하여 제조 공정이 단순하고, 제조비용이 절감되는 박막 트랜지스터, 그의 제조방법 및 그를 포함하는 평판표시장치를 제공할 수 있다.
상기 기술적 과제를 이루기 위하여, 본 발명은 기판; 상기 기판 상에 위치하고, 소오스/드레인 영역, 상기 소오스/드레인 영역보다 작은 크기를 갖는 고저항 영역, 채널 영역 및 상기 고저항 영역과 상기 채널영역 사이에 위치하는 연결영역을 포함하는 반도체층; 상기 반도체층 상에 위치하는 게이트 절연막; 상기 채널영역과 대응되는 상기 게이트 절연막 상에 위치하는 게이트 전극; 상기 게이트 전극 상에 위치하는 층간절연막; 및 상기 층간절연막 상에 위치하고, 상기 소오스/드레인 영역과 전기적으로 연결되는 소오스/드레인 전극을 포함하는 것을 특징으로 하는 박막트랜지스터를 제공한다.
또한, 본 발명은 기판을 제공하고, 상기 기판 상에 다결정 실리콘층을 형성하고, 상기 다결정 실리콘층을 패터닝하여, 소오스/드레인 예정영역, 고저항 예정영역, 연결예정영역 및 채널 예정영역을 포함하는 반도체층을 형성하고, 상기 반도체층을 포함하는 기판 전면에 걸쳐 게이트 절연막을 형성하고, 상기 게이트 절연막 상의 상기 채널 예정 영역과 대응되는 영역에 게이트 전극을 형성하고, 상기 반도체층에 이온도핑공정을 실시하여, 소오스/드레인 영역, 고저항 영역, 연결영역 및 채널영역을 형성하고, 상기 게이트 전극을 포함하는 기판 전면에 층간절연막을 형성하고, 상기 층간절연막 상에 상기 소오스/드레인 영역과 연결되는 소오스/드레인 전극을 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법을 제공한다.
또한 본 발명은 기판; 상기 기판 상에 위치하고, 소오스/드레인 영역, 상기 소오스/드레인 영역보다 작은 크기를 갖는 고저항 영역, 채널 영역 및 상기 고저항 영역과 상기 채널영역 사이에 위치하는 연결영역을 포함하는 반도체층; 상기 반도체층 상에 위치하는 게이트 절연막; 상기 채널영역과 대응되는 상기 게이트 절연막 상에 위치하는 게이트 전극; 상기 게이트 전극 상에 위치하는 층간절연막; 및 상기 층간절연막 상에 위치하고, 상기 소오스/드레인 영역과 전기적으로 연결되는 소오스/드레인 전극을 포함하는 것을 특징으로 하는 평판표시장치를 제공한다.
이하, 본 발명의 구체적인 이해를 위하여 본 발명에 따른 바람직한 실시예 및 첨부된 도면들을 참조하여 보다 상세하게 설명한다.
도 2는 본 발명의 일실시예에 따른 박막트랜지스터의 단면도이다.
도 2를 참조하면, 유리, 스테인레스 스틸 또는 플라스틱으로 이루어진 기판 (200)상에 버퍼층(210)을 형성한다. 상기 버퍼층(210)은 실리콘 질화막, 실리콘 산화막 또는 이들의 다중층으로 이루어질 수 있다. 이때 상기 버퍼층(210)은 하부 기판에서 발생하는 수분 또는 불순물의 확산을 방지하거나, 결정화시 열의 전달속도를 조절함으로써, 후 공정에서 형성될 반도체층(220)의 결정화가 잘 이루어질 수 있도록 하는 역할을 수행한다.
이어서, 상기 버퍼층(210) 상에 소오스/드레인 영역(221), 고저항 영역(222), 채널영역(224) 및 연결영역(223)을 포함하는 반도체층(220)을 형성한다.
상기 고저항 영역(222)은 상기 소오스/드레인 영역(221) 보다 작은 크기를 갖는 것이 바람직하며, 상기 소오스/드레인 영역(221)은 1~3㏀/㎤의 저항값을 가지며, 상기 고저항 영역(222)은 100㏀/㎤의 저항값을 갖는다. 여기서, 작은 크기란 상기 소오스/드레인 영역(221)보다 긴 길이와 좁은 폭을 갖는 것을 의미한다.
상기 고저항 영역(222)의 길이는 상기 소오스/드레인 영역(221)의 길이의 1.3~10배인 것이 바람직하다. 또한 상기 고저항 영역(222)의 폭은 상기 소오스/드레인 영역(221)의 폭의 25~100%배인 것이 바람직하고, 50%일 때가 가장 바람직하다. 상기 고저항 영역(222)이 상술한 조건을 만족한다면, 동일한 양의 불순물을 상기 소오스/드레인 영역(221)과 상기 고저항 영역(222)에 주입하여도 종래의 LDD 영역과 같은 역할, 즉 급격한 전계의 증가를 막아 핫 캐리어의 발생을 방지하는 효과를 구현할 수 있다. 이러한 효과로 인해 누설 전류가 감소되고 소자 신뢰성이 향상된다. 또한 이온 도핑 공정에 사용하는 마스크의 수가 감소되며, 한번의 도핑공정으로 상기 소오스/드레인 영역(221) 및 상기 고저항 영역(222)을 형성할 수 있으므로 제조비용이 감소되고 제조 공정이 단순해지는 효과가 구현된다.
여기서 상기 고저항 영역(222)의 길이는 3~20㎛인 것이 바람직하며, 상기 고저항 영역(222)의 폭은 1~4㎛인 것이 바람직하다. 상술한 조건을 상기 고저항 영역(222)이 만족한다면, 동일한 양의 불순물을 상기 소오스/드레인 영역(221)과 상기 고저항 영역(222)에 주입하여도 종래의 LDD 영역과 같은 역할, 즉 급격한 전계의 증가를 막아 핫 캐리어의 발생을 방지하는 효과를 구현할 수 있다. 이러한 효과로 인해 누설 전류가 감소되고 소자 신뢰성이 향상된다. 또한 이온 도핑 공정에 사 용하는 마스크의 수가 감소되며, 한번의 도핑공정으로 상기 소오스/드레인 영역(221) 및 상기 고저항 영역(222)을 형성할 수 있으므로 제조비용이 감소되고 제조 공정이 단순해지는 효과가 구현된다.
상기 고저항 영역(222)의 형상은 특별히 한정되지 않으나, 사각형이나 지그재그형인 것이 바람직하다. 특히 상기 고저항 영역(222)의 형상이 지그재그형일 때는 동일 면적에서 최대한 길이를 증가시킬 수 있으므로, 동일면적이라도 상대적으로 높은 저항을 갖도록 형성할 수 있다.
상기 연결영역(223)은 상기 채널 영역(224)과 상기 고저항 영역(222) 사이에 위치하며, 면적은 상기 채널 영역(224)의 면적의 5~50%인 것이 바람직하다. 상기 연결영역(223)이 상술한 범위를 만족한다면, 후공정에서 게이트 전극을 형성할 때에 공정 마진 확보를 위한 여유공간으로 활용할 수 있고, 이로 인해 소자의 불량률이 현저하게 감소하는 효과를 구현할 수 있다. 또한 상기 연결영역(223)의 형상은 특별히 한정되지 않으나, 상기 연결영역의 하나 또는 다수면은 테이퍼 각을 갖거나 곡면 즉, 1/4원형, 반원형, 원형 또는 타원형 중에서 어느 하나를 포함하는 것이 바람직하다.
이어서, 상기 반도체층(220) 상에 실리콘 산화막, 실리콘 질화막 또는 이들의 다중충인 게이트 절연막(230)을 형성하고, 상기 게이트 절연막(240)상의 상기 채널영역(224)과 대응되는 영역에 게이트 전극(240)을 형성한다. 여기서 상기 게이트 전극(240)은 알루미늄(Al), 알루미늄 합금(Al-alloy), 몰리브덴(Mo) 또는 몰리브덴 합금(Mo-alloy) 중에서 어느 하나로 형성되는 것이 바람직하며, 몰리브덴 텅 스텐(MoW)으로 형성되는 것이 더욱 바람직하다.
이어서, 상기 게이트 전극(240)을 포함하는 기판 전면에 걸쳐 층간절연막(250)을 형성한다. 상기 층간절연막(250)은 실리콘 산화막, 실리콘 질화막 또는 이들의 다중층으로 형성하는 것이 바람직하다.
상기 층간절연막(250)을 식각하여 콘택홀(250a)을 형성하고, 상기 콘택홀(250a)을 통하여 상기 소오스/드레인 영역(221)과 연결되는 소오스/드레인 전극(260)을 형성한다. 상기 소오스/드레인 전극(260)은 몰리브덴(Mo), 텅스텐(W), 몰리브덴텅스텐(MoW), 텅스텐 실리사이드(WSi2), 몰리브데늄 실리사이드(MoSi2) 및 알루미늄(Al)중에서 선택되는 어느 하나로 형성될 수 있다.
이로써 본원발명의 일실시예에 따른 박막트랜지스터를 완성한다.
이하, 본원발명의 일실시예에 따른 박막트랜지스터의 제조방법에 대하여 설명한다.
상기 기판(200)을 제공하고, 상기 기판(200) 상에 화학적 기상증착법(Chemical Vapor Deposition) 또는 물리적 기상증착법(Physical Vapor Deposition)을 이용하여 상기 버퍼층(210)을 형성한다.
상기 버퍼층(210) 상에 비정질 실리콘층을 형성한 후, 상기 비정질 실리콘층을 결정화하여 다결정 또는 단결정 실리콘층을 형성한다. 상기 비정질 실리콘층은 화학적 기상증착법(Chemical Vapor Deposition) 또는 물리적 기상증착법(Physical Vapor Deposition)을 이용하여 형성될 수 있다. 또한 상기 비정질 실리콘층을 형성할 때 또는 형성한 후에 탈수소 처리하여 수소의 농도를 낮추는 공정을 진행할 수 있다. 또한 상기 비정질 실리콘층을 결정화하는 방법은 RTA법(Rapid Induced Crystallization), SPC법(Solid Phase Crystallization), MIC법(Metal Induced Crystallization), MlLC법(Metal Induced Lateral Crystallization), SGS법(Super Grained Silicon), ELA법(Excimer Laser Crystallization) 또는 SLS법(Sequential Lateral Solidification) 중에서 어느 하나 이상을 이용할 수 있다.
상기 다결정 실리콘층을 패터닝하여, 소오스/드레인 예정영역, 고저항 예정영역, 연결 예정영역 및 채널 예정영역을 형성한다. 여기서, 상기 패터닝된 다결정 실리콘층은 채널 도핑 공정을 실시할 수 있다.
상기 패터닝된 다결정 실리콘층을 포함하는 기판 전면에 걸쳐 상기 게이트 절연막(230)을 형성한다. 상기 게이트 절연막(230) 상의 상기 채널예정영역, 또는 상기 채널 예정영역 및 상기 연결 예정영역과 대응되는 영역에 상기 게이트 전극(240)을 형성한다.
이어서 상기 게이트 전극(240) 상에 마스크를 위치시키고, 상기 패터닝된 다결정 실리콘층에 불순물을 도입하는 이온도핑공정을 실시하여, 상기 소오스/드레인 영역(221), 상기 고저항 영역(222), 상기 연결영역(223) 및 상기 채널영역(224)을 포함하는 상기 반도체층(220)을 완성한다. 상기 이온도핑공정에서 주입하는 불순물의 농도는 5×E14~1×E16 atoms/㎤인 것이 바람직하고, 특히 5×E14~5×E15 atoms/㎤인 것이 가장 바람직하다.
이어서, 상기 게이트 전극(240) 상에 위치한 마스크를 제거하고, 상기 게이트 전극(240)을 포함하는 기판 전면에 걸쳐 화학적 기상 증착법 또는 물리적 기상 증착법을 이용하여 상기 층간절연막(250)을 형성한다.
상기 층간절연막(250)을 건식식각하여 상기 비어홀(250a)을 형성하고, 상기 비어홀(250a)을 통하여 상기 소오스/드레인 영역(221)과 연결되는 상기 소오스/드레인 전극(260)을 스퍼터링법을 이용하여 형성한다.
이로써 본 발명의 일실시예를 따른 박막트랜지스터의 제조방법에 대한 설명을 마친다.
도 3은 본 발명의 일실시예를 따른 박막트랜지스터를 포함하는 평판표시장치의 단면도이다.
도 3을 참조하면, 기판(200)을 제공하고, 상기 기판(200) 상에 버퍼층(210)을 형성한다. 상기 버퍼층(210) 상에 소오스/드레인 영역(221), 고저항 영역(222), 연결영역(223) 및 채널영역(224)을 포함하는 반도체층(220)을 형성한다.
상기 반도체층(220)을 포함하는 기판 전면에 걸쳐 게이트 절연막(230)을 형성한다. 상기 게이트 절연막(230) 상의 상기 채널영역(224), 또는 상기 채널영역(224) 및 상기 연결영역(223)과 대응되는 영역에 게이트 전극(240)을 형성한다.
상기 게이트 전극(340)을 포함하는 기판 전면에 걸쳐 층간절연막(250)을 형성한다. 상기 층간절연막(250)을 식각하여, 상기 소오스/드레인 영역(221)을 노출시키는 콘택홀(250a)을 형성한다. 상기 콘택홀(250a)을 통하여 상기 소오스/드레인 영역(221)과 연결되는 소오스/드레인 전극(260)을 형성한다.
상기 소오스/드레인 전극(260)을 포함하는 기판 전면에 걸쳐 실리콘 질화막, 실리콘 산화막 또는 그들의 다중층으로 이루어진 보호막(365)을 형성한다. 상기 보호막(365)을 식각하여 상기 소오스/드레인 전극(260)을 노출시키는 비어홀(365a)을 형성한다.
상기 비어홀(365a)을 통하여 상기 소오스/드레인 전극(260)과 연결되는 제 1 전극(370)을 형성한다. 상기 제 1 전극(370)은 일함수가 높은 ITO, IZO 또는 IZTO 중에서 어느 하나로 이루어질 수 있다. 도면에는 도시되지 않지만, 평판표시장치가 액정표시장치일 경우, 상기 제 1 전극(370)을 포함하는 기판 상에 배향막이 형성될 수 있다.
상기 제 1 전극(370)을 포함하는 기판 전면에 걸쳐 화소정의막(375)을 형성하고, 패터닝하여 상기 제 1 전극(370)의 일부를 노출시키는 개구부(375a)를 형성한다.
상기 제 1 전극(370) 상에 발광층을 포함하는 유기막층(380)을 형성한다. 상기 유기막층(380)은 정공주입층, 정공수송층, 정공억제층, 전자수송층 또는 전자주입층 중에서 단일층 또는 다중층을 더 포함할 수 있다. 상기 유기막층(380)은 진공증착법, 잉크젯 프린팅법 또는 레이저 열전사법 중에서 어느 하나를 이용하여 형성될 수 있다. 또한 도면에는 도시되어 있지 않지만, 평판표시장치가 액정표시장치일 경우 상기 유기막층(380) 대신 액정층이 형성될 수 있다. 또한 평판표시장치가 액정표시장치일 경우 상기 화소정의막(375)은 형성되지 않는다.
이어서, 상기 유기막층(380) 상에 제 2 전극(390)을 형성한다. 상기 제 2 전극(390)은 일함수가 낮은 Mg, Ag, Al, Ca 또는 이들의 합금으로 형성될 수 있다. 도면에는 도시하지 않았지만, 평판표시장치가 액정표시장치일 경우 상기 제 2 전극과 상기 액정층 사이에는 배향막이 더 위치할 수 있다.
이로써 본 발명의 일실시예를 따른 박막트랜지스터를 포함하는 평판표시장치에 대한 설명을 마친다.
도 4a 내지 4d는 본 발명에 일실시예를 따른 박막트랜지스터의 반도체층을 도시한 단면도이다.
도 4a를 참조하면, 상기 반도체층(220)의 상기 고저항 영역(222)은 직사각형이며, 상기 연결영역(223)은 사다리꼴 형상이다. 상기 소오스/드레인 영역(221)의 형상을 직사각형으로 도시하였으나, 정사각형일 수도 있다. 또한, 상기 고저항 영역(222)은 상기 소오스/드레인 영역(221)보다 좁은 폭과 긴 길이를 갖는다.
도 4b를 참조하면, 상기 반도체층(220)의 상기 고저항 영역(22)의 형상은 지그재그형이며, 상기 연결영역은(223)의 형상은 마주보는 면이 서로 다른 테이퍼 각을 갖는다. 상기 소오스/드레인 영역(221)의 형상은 직사각형으로 도시하였으나, 정사각형일 수도 있다. 또한, 상기 고저항 영역(222)은 상기 소오스/드레인 영역(221)보다 좁은 폭과 긴 길이를 갖는다.
도 4c를 참조하면, 상기 반도체층(220)의 상기 고저항 영역(222)은 직사각형이며, 상기 연결영역(223)은 마주보는 두 면이 곡면을 갖는 사다리꼴 형상이다. 상기 소오스/드레인 영역(221)의 형상은 직사각형으로 도시하였으나, 정사각형일 수도 있다. 또한 상기 연결영역(223)의 곡면은 1/4원형을 도시하였으나, 타원형, 반 원형일 수도 있다. 또한, 상기 고저항 영역(222)은 상기 소오스/드레인 영역(221)보다 좁은 폭과 긴 길이를 갖는다.
도 4d를 참조하면, 상기 반도체층(220)의 상기 고저항 영역(222)은 지그재그형이며, 상기 연결영역(223)은 마주보는 두 면이 곡면을 갖는 사다리꼴 형상이다. 상기 소오스/드레인 영역(221)의 형상은 직사각형으로 도시하였으나, 정사각형일 수도 있다. 또한 상기 연결영역(223)의 곡면은 1/4원형을 도시하였으나, 타원형, 반원형일 수도 있다. 또한, 상기 고저항 영역(222)은 상기 소오스/드레인 영역(221)보다 좁은 폭 과 긴 길이를 갖는다.
이하, 본 발명을 하기 실시 예를 들어 예시하기로 하되, 본 발명의 범위는 하기의 실시 예에 의해서 한정되는 것은 아니다.
<실시예1>
기판 상에 4000Å의 두께를 갖는 실리콘 질화막을 버퍼층으로 형성하였고, 상기 버퍼층 상에 500Å의 두께를 갖고, 폭 2㎛ 및 길이 5㎛인 고저항영역, 폭 4㎛ 및 길이 4㎛인 소오스/드레인 영역, 폭 4㎛ 및 길이 0.5㎛인 채널영역, 및 폭 4㎛ 및 길이 0.1㎛인 연결영역을 포함하는 반도체층을 형성하였다. 상기 반도체층 상에 1200Å의 두께를 갖는 실리콘 질화막을 게이트 절연막으로 형성하였고, 상기 게이트 절연막 상에 게이트 전극인 2000Å의 두께를 갖는 몰리브덴을 형성하였다. 상기 게이트 전극을 포함하는 기판 전면에 걸쳐 층간절연막인 실리콘 질화막을 1500Å 두께로 형성하였고, 상기 층간절연막 상에 상기 소오스/드레인 영역과 연결되는 소오스/드레인 전극인 알루미늄을 1000Å의 두께로 형성하였다.
<실시예2>
기판 상에 4000Å의 두께를 갖는 실리콘 질화막을 버퍼층으로 형성하였고, 상기 버퍼층 상에 500Å의 두께를 갖고, 폭 2㎛ 및 길이 7㎛인 고저항영역, 폭 4㎛ 및 길이 4㎛인 소오스/드레인 영역, 폭 4㎛ 및 길이 0.5㎛인 채널영역, 및 폭 4㎛ 및 길이 0.1㎛인 연결영역을 포함하는 반도체층을 형성하였다. 상기 반도체층 상에 1200Å의 두께를 갖는 실리콘 질화막을 게이트 절연막으로 형성하였고, 상기 게이트 절연막 상에 게이트 전극인 2000Å의 두께를 갖는 몰리브덴을 형성하였다. 상기 게이트 전극을 포함하는 기판 전면에 걸쳐 층간절연막인 실리콘 질화막을 1500Å 두께로 형성하였고, 상기 층간절연막 상에 상기 소오스/드레인 영역과 연결되는 소오스/드레인 전극인 알루미늄을 1000Å의 두께로 형성하였다.
<실시예3>
기판 상에 4000Å의 두께를 갖는 실리콘 질화막을 버퍼층으로 형성하였고, 상기 버퍼층 상에 500Å의 두께를 갖고, 폭 2㎛ 및 길이 9㎛인 고저항영역, 폭 4㎛ 및 길이 4㎛인 소오스/드레인 영역, 폭 4㎛ 및 길이 0.5㎛인 채널영역, 및 폭 4㎛ 및 길이 0.1㎛인 연결영역을 포함하는 반도체층을 형성하였다. 상기 반도체층 상에 1200Å의 두께를 갖는 실리콘 질화막을 게이트 절연막으로 형성하였고, 상기 게이트 절연막 상에 게이트 전극인 2000Å의 두께를 갖는 몰리브덴을 형성하였다. 상기 게이트 전극을 포함하는 기판 전면에 걸쳐 층간절연막인 실리콘 질화막을 1500Å 두께로 형성하였고, 상기 층간절연막 상에 상기 소오스/드레인 영역과 연결되는 소오스/드레인 전극인 알루미늄을 1000Å의 두께로 형성하였다.
<실시예4>
기판 상에 4000Å의 두께를 갖는 실리콘 질화막을 버퍼층으로 형성하였고, 상기 버퍼층 상에 500Å의 두께를 갖고, 폭 2㎛ 및 길이 11㎛인 고저항영역, 폭 4㎛ 및 길이 4㎛인 소오스/드레인 영역, 폭 4㎛ 및 길이 0.5㎛인 채널영역, 및 폭 4㎛ 및 길이 0.1㎛인 연결영역을 포함하는 반도체층을 형성하였다. 상기 반도체층 상에 1200Å의 두께를 갖는 실리콘 질화막을 게이트 절연막으로 형성하였고, 상기 게이트 절연막 상에 게이트 전극인 2000Å의 두께를 갖는 몰리브덴을 형성하였다. 상기 게이트 전극을 포함하는 기판 전면에 걸쳐 층간절연막인 실리콘 질화막을 1500Å 두께로 형성하였고, 상기 층간절연막 상에 상기 소오스/드레인 영역과 연결되는 소오스/드레인 전극인 알루미늄을 1000Å의 두께로 형성하였다.
<실시예5>
기판 상에 4000Å의 두께를 갖는 실리콘 질화막을 버퍼층으로 형성하였고, 상기 버퍼층 상에 500Å의 두께를 갖고, 폭 2㎛ 및 길이 13㎛인 고저항영역, 폭 4㎛ 및 길이 4㎛인 소오스/드레인 영역, 폭 4㎛ 및 길이 0.5㎛인 채널영역, 및 폭 4㎛ 및 길이 0.1㎛인 연결영역을 포함하는 반도체층을 형성하였다. 상기 반도체층 상에 1200Å의 두께를 갖는 실리콘 질화막을 게이트 절연막으로 형성하였고, 상기 게이트 절연막 상에 게이트 전극인 2000Å의 두께를 갖는 몰리브덴을 형성하였다. 상기 게이트 전극을 포함하는 기판 전면에 걸쳐 층간절연막인 실리콘 질화막을 1500Å 두께로 형성하였고, 상기 층간절연막 상에 상기 소오스/드레인 영역과 연결되는 소오스/드레인 전극인 알루미늄을 1000Å의 두께로 형성하였다.
<실시예6>
기판 상에 4000Å의 두께를 갖는 실리콘 질화막을 버퍼층으로 형성하였고, 상기 버퍼층 상에 500Å의 두께를 갖고, 폭 2㎛ 및 길이 15㎛인 고저항영역, 폭 4㎛ 및 길이 4㎛인 소오스/드레인 영역, 폭 4㎛ 및 길이 0.5㎛인 채널영역, 및 폭 4㎛ 및 길이 0.1㎛인 연결영역을 포함하는 반도체층을 형성하였다. 상기 반도체층 상에 1200Å의 두께를 갖는 실리콘 질화막을 게이트 절연막으로 형성하였고, 상기 게이트 절연막 상에 게이트 전극인 2000Å의 두께를 갖는 몰리브덴을 형성하였다. 상기 게이트 전극을 포함하는 기판 전면에 걸쳐 층간절연막인 실리콘 질화막을 1500Å 두께로 형성하였고, 상기 층간절연막 상에 상기 소오스/드레인 영역과 연결되는 소오스/드레인 전극인 알루미늄을 1000Å의 두께로 형성하였다.
<비교예1>
기판 상에 4000Å의 두께를 갖는 실리콘 질화막을 버퍼층으로 형성하였고, 상기 버퍼층 상에 500Å의 두께를 갖고, 폭 4㎛ 및 길이 4㎛인 소오스/드레인 영역 및 폭 4㎛ 및 길이 0.5㎛인 채널영역을 포함하는 반도체층을 형성하였다. 상기 반도체층 상에 1200Å의 두께를 갖는 실리콘 질화막을 게이트 절연막으로 형성하였고, 상기 게이트 절연막 상에 게이트 전극인 2000Å의 두께를 갖는 몰리브덴을 형성하였다. 상기 게이트 전극을 포함하는 기판 전면에 걸쳐 층간절연막인 실리콘 질화막을 1500Å 두께로 형성하였고, 상기 층간절연막 상에 상기 소오스/드레인 영역과 연결되는 소오스/드레인 전극인 알루미늄을 1000Å의 두께로 형성하였다.
<비교예2>
기판 상에 4000Å의 두께를 갖는 실리콘 질화막을 버퍼층으로 형성하였고, 상기 버퍼층 상에 500Å의 두께를 갖고, 폭 4㎛ 및 길이 4㎛인 소오스/드레인 영역, 폭 4㎛ 및 길이 2㎛인 LDD영역, 및 폭 4㎛ 및 길이 0.5㎛인 채널영역을 포함하는 반도체층을 형성하였다. 상기 반도체층 상에 1200Å의 두께를 갖는 실리콘 질화막을 게이트 절연막으로 형성하였고, 상기 게이트 절연막 상에 게이트 전극인 2000Å의 두께를 갖는 몰리브덴을 형성하였다. 상기 게이트 전극을 포함하는 기판 전면에 걸쳐 층간절연막인 실리콘 질화막을 1500Å 두께로 형성하였고, 상기 층간절연막 상에 상기 소오스/드레인 영역과 연결되는 소오스/드레인 전극인 알루미늄을 1000Å의 두께로 형성하였다.
표 1은 <실시예1>, <실시예2>, <실시예3>, <실시예4>, <실시예5>, <실시예6>, <비교예1> 및 <비교예2>의 소오스/드레인 영역의 저항값, 소오스/드레인 영역 과 LDD영역의 저항값의 합 또는 소오스/드레인 영역과 고저항 영역의 저항값의 합을 비교한 표이다.
저항값(단위:Ω)
<실시예1> 10,551.72
<실시예2> 14,551.72
<실시예3> 18,551.72
<실시예4> 22,551.72
<실시예5> 26,551.72
<실시예6> 30,551.72
<비교예1> 4,0551.72
<비교예2> 42,051.72
표 1을 참조하면, 고저항 영역의 길이가 길어질수록, 저항값이 순차적으로 증가하는 것을 알 수 있다. 또한 <비교예1>과 <실시예1>, <실시예2>, <실시예3>, <실시예4>, <실시예5> 및 <실시예6>를 비교하면, 고저항 영역이 포함되는 것이 저항값이 훨씬 증가한다는 것을 알 수 있다. 또한 <비교예2>와 <실시예1>, <실시예2>, <실시예3>, <실시예4>, <실시예5> 및 <실시예6>를 비교하면, 고저항 영역의 길이가 짧을수록 저항값의 차이가 많이 나나, 고저항 영역의 길이가 길어질수록 저항값의 차가 작아지는 것을 알 수 있다.
도 5는 <실시예1>, <실시예2>, <실시예3>, <실시예4>, <실시예5>, <실시예6>, <비교예1> 및 <비교예2>의 게이트 전압 변화에 따른 드레인 전류의 변화를 개략적으로 나타낸 그래프이다. x축은 게이트 전압(단위: V) y축은 드레인 전류(단위: A)를 나타낸다.
도 5를 참조하면, <실시예1>, <실시예2>, <실시예3>, <실시예4>, <실시예5>, <실시예6>의 누설전류는 게이트 전압이 0V일 때, 드레인 전류는 1e-12A에 위치하고, 게이트 전압이 -10V일 때, 대략 드레인 전류는 1e-11A에 위치한다. 그리고 <비교예1>의 드레인 전류는 게이트 전압이 0일 때, 1e-10A에 위치하고, 10V일 때, 급격하게 증가하여 대략 1e-12A 에 위치한다. 또한, <비교예2>는 게이트 전압이 -10~0V일 때, 드레인 전류가 1e-11.8~1e-12A에 위치한다.
이와 같이 <실시예1>, <실시예2>, <실시예3>, <실시예4>, <실시예5> 및 <실시예6>의 누설전류는 <비교예1>에 비해 감소하였지만, <비교예2>보다 증가하였다. 또한 저항영역의 길이가 증가할수록 누설전류가 감소하는 현상이 나타난다.
본 발명의 일실시예에 따른 박막트랜지스터는 서로 다른 크기를 갖는 소오스/드레인 영역 및 고저항 영역을 포함함으로써, 한번의 도핑공정으로 소오스/드레인 영역 및 고저항 영역을 형성할 수 있다. 이로 인해서 마스크의 저감 및 공정 단순화를 실현할 수 있다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
본 발명은 서로 다른 크기를 갖는 소오스/드레인 영역 및 고저항 영역을 포함하는 박막트랜지스터 및 그의 제조방법을 제공함으로써, 한번의 도핑공정으로 소오스/드레인 영역 및 고저항 영역을 형성할 수 있다. 이로 인해서 마스크의 저감 및 공정 단순화를 실현할 수 있다.

Claims (22)

  1. 기판;
    상기 기판 상에 위치하고, 소오스/드레인 영역, 상기 소오스/드레인 영역보다 작은 크기를 갖는 고저항 영역, 채널 영역 및 상기 고저항 영역과 상기 채널영역 사이에 위치하는 연결영역을 포함하는 반도체층;
    상기 반도체층 상에 위치하는 게이트 절연막;
    상기 채널영역과 대응되는 상기 게이트 절연막 상에 위치하는 게이트 전극;
    상기 게이트 전극 상에 위치하는 층간절연막; 및
    상기 층간절연막 상에 위치하고, 상기 소오스/드레인 영역과 전기적으로 연결되는 소오스/드레인 전극을 포함하는 것을 특징으로 하는 박막트랜지스터.
  2. 제 1 항에 있어서,
    상기 고저항 영역의 길이는 상기 소오스/드레인 영역의 길이의 1.3~10배인 것을 특징으로 하는 박막트랜지스터.
  3. 제 1 항에 있어서,
    상기 고저항 영역의 폭은 상기 소오스/드레인 영역의 폭의 25~100%인 것을 특징으로 하는 박막트랜지스터.
  4. 제 1 항에 있어서,
    상기 고저항 영역의 형상은 사각형 또는 지그재그형인 것을 특징으로 하는 박막트랜지스터.
  5. 제 1 항에 있어서,
    상기 연결영역의 면적은 상기 채널영역의 면적의 5~50%인 것을 특징으로 하는 박막트랜지스터.
  6. 제 1 항에 있어서,
    상기 연결영역의 하나 또는 다수면이 테이퍼각을 갖는 형상인 것을 특징으로 하는 박막트랜지스터.
  7. 제 1 항에 있어서,
    상기 연결영역의 하나 또는 다수면이 곡면을 포함하는 것을 특징으로 하는 박막트랜지스터.
  8. 제 2 항에 있어서,
    상기 고저항 영역의 길이는 3~20㎛인 것을 특징으로 하는 박막트랜지스터.
  9. 제 3 항에 있어서,
    상기 고저항 영역의 폭은 1~4㎛인 것을 특징으로 하는 박막트랜지스터.
  10. 기판을 제공하고,
    상기 기판 상에 다결정 실리콘층을 형성하고,
    상기 다결정 실리콘층을 패터닝하여, 소오스/드레인 예정영역, 고저항 예정영역, 연결예정영역 및 채널 예정영역을 포함하는 반도체층을 형성하고,
    상기 반도체층을 포함하는 기판 전면에 걸쳐 게이트 절연막을 형성하고,
    상기 게이트 절연막 상의 상기 채널 예정 영역과 대응되는 영역에 게이트 전극을 형성하고,
    상기 반도체층에 이온도핑공정을 실시하여, 소오스/드레인 영역, 고저항 영역, 연결영역 및 채널영역을 형성하고,
    상기 게이트 전극을 포함하는 기판 전면에 층간절연막을 형성하고,
    상기 층간절연막 상에 상기 소오스/드레인 영역과 연결되는 소오스/드레인 전극을 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  11. 제 10 항에 있어서,
    상기 다결정 실리콘을 패터닝 하는 것은 건식식각법 또는 습식식각법을 이용하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  12. 제 10 항에 있어서,
    상기 반도체층을 채널도핑하는 것을 더 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  13. 제 10 항에 있어서,
    상기 이온도핑공정은 5×E14~1×E16 atoms/㎤의 농도의 불순물을 주입하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  14. 기판;
    상기 기판 상에 위치하고, 소오스/드레인 영역, 상기 소오스/드레인 영역보다 작은 크기를 갖는 고저항 영역, 채널 영역 및 상기 고저항 영역과 상기 채널영역 사이에 위치하는 연결영역을 포함하는 반도체층;
    상기 반도체층 상에 위치하는 게이트 절연막;
    상기 채널영역과 대응되는 상기 게이트 절연막 상에 위치하는 게이트 전극;
    상기 게이트 전극 상에 위치하는 층간절연막; 및
    상기 층간절연막 상에 위치하고, 상기 소오스/드레인 영역과 전기적으로 연결되는 소오스/드레인 전극을 포함하는 것을 특징으로 하는 평판표시장치.
  15. 제 14 항에 있어서,
    상기 고저항 영역의 길이는 상기 소오스/드레인 영역의 길이의 1.3~10배인 것을 특징으로 하는 평판표시장치.
  16. 제 14 항에 있어서,
    상기 고저항 영역의 폭은 상기 소오스/드레인 영역의 폭의 25~100%인 것을 특징으로 하는 평판표시장치.
  17. 제 14 항에 있어서,
    상기 고저항 영역의 형상은 사각형 또는 지그재그형인 것을 특징으로 하는 평판표시장치.
  18. 제 14 항에 있어서,
    상기 연결영역의 면적은 상기 채널영역의 면적의 5~50%인 것을 특징으로 하는 평판표시장치.
  19. 제 14 항에 있어서,
    상기 연결영역의 하나 또는 다수면이 테이퍼각을 갖는 형상인 것을 특징으로 하는 평판표시장치.
  20. 제 14 항에 있어서,
    상기 연결영역의 하나 또는 다수면이 곡면을 포함하는 것을 특징으로 하는 평판표시장치.
  21. 제 15 항에 있어서,
    상기 고저항 영역의 길이는 3~20㎛인 것을 특징으로 하는 평판표시장치.
  22. 제 16 항에 있어서,
    상기 고저항 영역의 폭은 1~4㎛인 것을 특징으로 하는 평판표시장치.
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