KR20080054758A - 저항 메모리 장치 - Google Patents

저항 메모리 장치 Download PDF

Info

Publication number
KR20080054758A
KR20080054758A KR1020060127280A KR20060127280A KR20080054758A KR 20080054758 A KR20080054758 A KR 20080054758A KR 1020060127280 A KR1020060127280 A KR 1020060127280A KR 20060127280 A KR20060127280 A KR 20060127280A KR 20080054758 A KR20080054758 A KR 20080054758A
Authority
KR
South Korea
Prior art keywords
resistive memory
filament forming
voltage
filament
memory cell
Prior art date
Application number
KR1020060127280A
Other languages
English (en)
Other versions
KR100868105B1 (ko
Inventor
오형록
강상범
조우영
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060127280A priority Critical patent/KR100868105B1/ko
Priority to US11/945,420 priority patent/US7586776B2/en
Priority to TW096147738A priority patent/TWI463492B/zh
Publication of KR20080054758A publication Critical patent/KR20080054758A/ko
Application granted granted Critical
Publication of KR100868105B1 publication Critical patent/KR100868105B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0038—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0083—Write to perform initialising, forming process, electro forming or conditioning
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0088—Write with the simultaneous writing of a plurality of cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/009—Write using potential difference applied between cell electrodes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0092—Write characterized by the shape, e.g. form, length, amplitude of the write pulse
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/31—Material having complex metal oxide, e.g. perovskite structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/32—Material having simple binary metal oxide structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Abstract

저항 메모리 장치가 제공된다. 저항 메모리 장치는 서로 교차하도록 배치된 다수의 워드 라인과 다수의 비트 라인, 다수의 저항 메모리 셀로, 상기 각 저항 메모리 셀은 상기 각 워드 라인 및 상기 각 비트 라인 사이에 커플링된 가변 저항 물질과 억세스 소자를 포함하는 다수의 저항 메모리 셀, 상기 다수의 저항 메모리 셀 중 소정 저항 메모리 셀을 선택하는 선택 회로, 및 상기 선택된 저항 메모리 셀과 커플링된 비트 라인을 통해서 상기 선택된 저항 메모리 셀에 필라멘트 형성 전압을 제공하되, 상기 필라멘트 형성 전압은 소정 전압 레벨에서부터 상기 선택된 저항 메모리 셀의 가변 저항 물질 내에 기설정된 두께의 필라멘트가 형성될 때까지 상승시키는 필라멘트 형성 회로를 포함한다.
저항 메모리 장치, 필라멘트, 필라멘트 형성 회로

Description

저항 메모리 장치{Resistive memory device}
도 1은 저항 메모리 셀을 설명하기 위한 도면이다.
도 2는 본 발명의 실시예들에 따른 저항 메모리 장치를 설명하기 위한 블록도이다.
도 3은 본 발명의 실시예들에 따른 저항 메모리 장치에서 사용되는 필라멘트 형성 전압을 설명하기 위한 도면이다.
도 4a 내지 도 4d는 본 발명의 실시예들에 따른 저항 메모리 장치에서 사용되는 필라멘트 형성 전압의 형태를 설명하기 위한 도면들이다.
도 5는 본 발명의 일 실시예에 따른 저항 메모리 장치를 설명하기 위한 블록도이다.
도 6은 도 5의 필라멘트 형성 전압 발생부의 예시적 회로도이다.
도 7은 도 6의 필라멘트 형성 전압 발생부의 동작을 설명하기 위한 타이밍도이다.
도 8은 도 5의 필라멘트 형성 전압 발생부의 다른 예시적 회로도이다.
도 9는 도 8의 필라멘트 형성 전압 발생부의 동작을 설명하기 위한 타이밍도이다.
도 10은 본 발명의 실시예들에 따른 저항 메모리 장치에 사용될 수 있는 저 항 메모리 셀의 여러가지 예들을 설명하기 위한 회로도이다.
(도면의 주요부분에 대한 부호의 설명)
110 : 메모리 셀 어레이 120 : 로우 선택 회로
130 : 컬럼 선택 회로 140 : 필라멘트 형성 회로
210 : 센싱부 220 : 필라멘트 형성 전압 제공부
222 : 제어 펄스 발생부 224 : 필라멘트 형성 전압 발생부
본 발명은 저항 메모리 장치에 관한 것이다.
저항체(resistance material)를 이용한 메모리 장치에는 저항 메모리 장치(RRAM: Resistive RAM), 상변화 메모리 장치(PRAM: Phase change Random Access Memory), 강유전체 메모리 장치(FRAM: Ferroelectric RAM), 자기 메모리 장치(MRAM: Magnetic RAM) 등 있다. 동적 메모리 장치(DRAM: Dynamic RAM)나 플래시 메모리 장치는 전하(charge)를 이용하여 데이터를 저장하는 반면, 저항체를 이용한 비휘발성 메모리 장치는 가변 저항체의 저항 변화(RRAM), 캘코제나이드 합금(chalcogenide alloy)과 같은 상변화 물질의 상태 변화(PRAM), 강유전체 물질의 분극 현상(FRAM), 강자성체의 자화상태에 따른 MTJ(Magnetic Tunnel Junction) 박막의 저항 변화(MRAM) 등을 이용하여 데이터를 저장한다.
도 1은 저항 메모리 셀을 설명하기 위한 도면이다.
도 1을 참조하면, 저항 메모리 셀은 상부 전극(1)과 하부 전극(3) 사이에 가변 저항 물질(2)을 포함하고, 상부 및 하부 전극(1, 3)에 제공되는 전압에 따라 가변 저항 물질(2)의 저항 레벨이 변하는 특성을 갖는다. 이러한 저항 메모리 셀에 대한 예로는 미국특허공개공보 2005-58009호, 미국특허공개공보 2004-27849호 등에 개시되어 있다.
한편, 저항 메모리 장치는 제조(fab-out)된 후, 가변 저항 물질(2)을 포함하는 저항 메모리 셀에 상당히 높은 레벨의 필라멘트 형성 전압을 인가함으로써, 가변 저항 물질(2) 내에 필라멘트(4)를 형성한다(도 1의 (a) 참조). 필라멘트(4)는 상부 전극(1)과 하부 전극(3) 사이를 흐르는 셀 전류의 전류 경로(current path)가 된다. 이와 같이 필라멘트(4)를 형성한 후, 리셋 전압을 인가하여 가변 저항 물질(2)을 리셋 상태로 만들거나(도 1의 (b) 참조), 셋 전압을 인가하여 가변 저항 물질(2)을 셋 상태로 만들 수 있다(도 1의 (c) 참조). 여기서, 리셋 상태는 가변 저항 물질(2) 내의 필라멘트(4a)가 오픈(open)된 상태이고, 고저항 상태이고, 1데이터로 정의될 수 있고, 셋 상태는 가변 저항 물질(2) 내의 필라멘트(4b)가 쇼트(short)된 상태이고, 저저항 상태이고, 0데이터로 정의될 수 있다. 통상적으로, 필라멘트 형성 전압을 Vform, 셋 전압을 Vset, 리셋 전압을 Vreset이라고 할 경우, 전압 레벨은 Vform>Vset>Vreset 과 같다.
그런데, 종래의 저항 메모리 장치 내의 모든 저항 메모리 셀에 동일한 레벨의 필라멘트 형성 전압을 인가하였다. 그런데, 필라멘트 형성 전압은 상당히 높은 레벨을 갖기 때문에, 일부의 가변 저항 물질(2)은 브레이크다운(breakdown)이 될 수도 있고, 필라멘트(4)가 지나치게 두껍게 형성되어 리셋 상태에서 셋 상태로 또는 셋 상태에서 리셋 상태로 전이(transition)가 어려워 질 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 안정적으로 필라멘트가 형성된 저항 메모리 장치에 관한 것이다.
본 발명의 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 저항 메모리 장치의 일 태양은 서로 교차하도록 배치된 다수의 워드 라인과 다수의 비트 라인, 다수의 저항 메모리 셀로, 상기 각 저항 메모리 셀은 상기 각 워드 라인 및 상기 각 비트 라인 사이에 커플링된 가변 저항 물질과 억세스 소자를 포함하는 다수의 저항 메모리 셀, 상기 다수의 저항 메모리 셀 중 소정 저항 메모리 셀을 선택하는 선택 회로, 및 상기 선택된 저항 메모리 셀과 커플링된 비트 라인을 통해서 상기 선택된 저항 메모리 셀에 필라멘트 형성 전압을 제공하되, 상기 필라멘트 형성 전압은 소정 전압 레벨에서부터 상기 선택된 저항 메모리 셀의 가변 저항 물질 내에 기설정된 두께의 필라멘트가 형성될 때까지 상승시키는 필라멘트 형성 회로를 포함한다.
상기 기술적 과제를 달성하기 위한 저항 메모리 장치의 다른 태양은 저장되는 데이터에 따라 저항 레벨이 변하는 가변 저항 물질을 포함하는 저항 메모리 셀, 및 상기 저항 메모리 셀에 소정 전압 레벨에서부터 점차 상승되는 필라멘트 형성 전압을 제공하여, 상기 저항 메모리 셀의 가변 저항 물질 내에 필라멘트를 형성시키는 필라멘트 형성 회로를 포함한다.
상기 기술적 과제를 달성하기 위한 저항 메모리 장치의 또 다른 태양은 다수의 저항 메모리 셀을 포함하되, 상기 각 저항 메모리 셀은 저장되는 데이터에 따라 저항 레벨이 변하는 가변 저항 물질을 포함하는 메모리 셀 어레이, 및 상기 다수의 저항 메모리 셀에 다수의 필라멘트 형성 전압을 각각 제공하여 상기 다수의 저항 메모리 셀의 가변 저항 물질 내에 필라멘트를 형성하되, 상기 다수의 필라멘트 형성 전압의 전압 레벨 각각을 상기 대응되는 저항 메모리 셀의 가변 저항 물질 내에 기설정된 두께의 필라멘트가 형성되는 전압 레벨로 조절하여 제공하는 필라멘트 형성 회로를 포함한다.
상기 기술적 과제를 달성하기 위한 저항 메모리 장치의 또 다른 태양은 저장되는 데이터에 따라 저항 레벨이 변하는 가변 저항 물질을 포함하는 저항 메모리 셀, 상기 저항 메모리 셀을 관통하여 흐르는 셀 전류에 의해 전압 레벨이 변하는 센싱 노드, 상기 센싱 노드의 전압 레벨과, 기준 전압 레벨을 비교하여 그 결과를 출력하는 센싱부, 및 상기 저항 메모리 셀에 필라멘트 형성 전압을 제공하되, 상기 센싱부의 출력 결과에 따라 상기 필라멘트 형성 전압의 전압 레벨을 조절하는 필라멘트 형성 전압 제공부를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 본 발명의 실시예들은 저항 메모리 장치(RRAM: Resistive RAM)를 이용하여 설명할 것이다. 그러나, 본 발명은 상변화 메모리 장치(PRAM: Phase change Random Access Memory), 강유전체 메모리 장치(FRAM: Ferroelectric RAM), 자기 메모리 장치(MRAM: Magnetic RAM)와 같이 저항체를 이용한 비휘발성 메모리 장치에 모두 적용될 수 있음은 본 발명이 속하는 기술의 당업자에게 자명하다.
도 2는 본 발명의 실시예들에 따른 저항 메모리 장치를 설명하기 위한 블록도이다. 도 3은 본 발명의 실시예들에 따른 저항 메모리 장치에서 사용되는 필라멘트 형성 전압을 설명하기 위한 도면이다. 도 4a 내지 도 4b는 본 발명의 실시예들에 따른 저항 메모리 장치에서 사용되는 필라멘트 형성 전압의 형태를 설명하기 위한 도면들이다.
도 2를 참조하면, 본 발명의 실시예들에 따른 저항 메모리 장치는 메모리 셀 어레이(110), 로우 선택 회로(120), 컬럼 선택 회로(130), 필라멘트 형성 회로(140)를 포함한다.
메모리 셀 어레이(110)는 다수의 저항 메모리 셀(112)을 포함한다. 저항 메 모리 셀(112)은 워드 라인(WL)과 비트 라인(BL) 사이에 커플링되고, 저장되는 데이터에 따라 저항 레벨이 변하는 가변 저항 물질(Rc)과 가변 저항 물질(Rc)에 흐르는 전류를 제어하는 억세스 소자(Ac)를 포함할 수 있다. 도면에서는 억세스 소자(Ac)로 가변 저항 물질(Rc)과 직렬로 연결된 트랜지스터를 예를 들었으나, 이에 한정되는 것은 아니다. 또한, 가변 저항 물질(Rc)은 예를 들어, 페로브스카이트(perovskite)를 포함할 수 있다. 페로브스카이트는 망가나이트(Pr0.7Ca0.3MnO3, Pr0 .5Ca0 .5MnO3, 기타 PCMO, LCMO 등), 타이터네이트(STO:Cr), 지르코네이트(SZO:Cr, Ca2Nb2O7:Cr, Ta2O5:Cr) 등의 조합물(composition)일 수 있다. 가변 저항 물질(Rc)로 페로브스카이트를 예로 들었으나, 이에 한정되는 것은 아니고, 예를 들어, NiO와 같은 물질도 사용할 수 있다.
로우 선택 회로(120)는 로우 어드레스를 제공받아 디코딩하여 다수의 저항 메모리 셀의 행(row)을 지정한다. 컬럼 선택 회로(130)는 컬럼 어드레스를 제공받아 디코딩하여 다수의 저항 메모리 셀의 열(column)을 지정한다.
필라멘트 형성 회로(200)는 로우 선택 회로(120) 및 컬럼 선택 회로(130)에 의해 선택된 다수의 저항 메모리 셀(112)에 필라멘트 형성 전압(Vform)을 제공하여, 선택된 저항 메모리 셀(112)의 가변 저항 물질(Rp) 내에 필라멘트를 형성한다. 필라멘트는 저항 메모리 셀(112)을 관통하여 흐르는 셀 전류의 전류 경로(current path)가 된다. 특히, 본 발명의 실시예들에 따른 상변화 메모리 장치의 필라멘트 형성 회로(200)는 다수의 저항 메모리 셀(112)에 제공하는 다수의 필라멘트 형성 전압(Vform)의 전압 레벨 각각을, 대응하는 저항 메모리 셀의 가변 저항 물질(Rp) 내에 적절한 두께의 필라멘트가 형성될 수 있도록 전압 레벨로 조절하여 제공한다. 예를 들어, 도 3에서 도시된 것과 같이, 메모리 셀 어레이(110) 내에 선택된 저항 메모리 셀이 4개라면, 4개의 저항 메모리 셀 각각에 제공되는 필라멘트 형성 전압(Vform1, Vform2, Vform3, Vform4)의 전압 레벨은 모두 다를 수도 있다(Vform1 ≠ Vform2 ≠ Vform3 ≠ Vform4). 또는, 일부의 저항 메모리 셀에 제공되는 필라멘트 형성 전압(Vform1, Vform2, Vform3, Vform4)은 서로 동일할 수도 있다(예를 들어, Vform1 = Vform2 = Vform3, Vform3 ≠ Vform4).
다시 도 2를 참조하면, 도면에서는 필라멘트 형성 전압(Vform)이 비트 라인을 통해서 저항 메모리 셀(112)에 제공되었으나, 이에 한정되는 것은 아니다. 본 발명이 속하는 기술의 당업자는 이를 적절하게 변형할 수 있다.
본 발명의 일 실시예에서는, 저항 메모리 셀(112) 각각에 제공되는 필라멘트 형성 전압(Vform)을 소정 전압 레벨에서부터 순차적으로 상승시키면서 적절한 두께의 필라멘트를 형성시키는 전압 레벨을 찾을 수 있다. 즉, 필라멘트 형성 전압(Vform)을 소정 전압 레벨에서부터 순차적으로 상승시키다가, 저항 메모리 셀(112)의 가변 저항 물질 내에 기설정된 두께의 필라멘트가 형성되는지 여부를 센싱하여, 기설정된 두께의 필라멘트가 형성되면 더 이상 전압 레벨을 상승시키지 않는다.
한편, 필라멘트 형성 전압(Vform)의 전압 레벨이 소정 전압 레벨에서부터 순차적으로 상승되는 것은 예를 들어, 도 4a 내지 도 4d와 같은 방식일 수 있다. 필 라멘트 형성 전압(Vform)은 도 4a 및 도 4b에서와 같이 계단형으로(stepwise) 상승할 수도 있고, 도 4c에서와 같이 선형으로(linearly) 상승할 수도 있고, 도 4d에서와 같이 비선형으로(nonlinearly) 상승할 수도 있다. 구체적으로, 도 4a는 상승되는 전압 레벨이 일정한 경우이나, 도 4b는 상승되는 전압 레벨이 점점 줄어드는 경우를 예로 든 것이고, 도면에는 표시하지 않았으나 상승되는 전압 레벨이 점점 늘어날 수도 있다. 또한, 도 4c는 시간에 따른 전압 레벨의 증가가 일정한 경우이나, 도 4d는 시간에 따른 전압 레벨의 증가가 점점 둔화되는 경우이고, 도면에는 표시하지 않았으나 시간에 따른 전압 레벨의 증가가 점점 증가될 수도 있다.
이와 같이, 메모리 셀 어레이(110) 내의 모든 저항 메모리 셀(112)에 동일한 레벨의 필라멘트 형성 전압을 인가하지 않고, 저항 메모리 셀(112) 각각에 적합한 필라멘트 형성 전압(Vform)을 인가하게 되면 안정적으로 필라멘트를 형성할 수 있다. 즉. 높은 레벨의 필라멘트 형성 전압(Vform)에 의해 일부 저항 메모리 셀(112)의 가변 저항 물질(Rp)이 브레이크다운(breakdown)되는 문제가 발생하지 않는다. 또한, 필라멘트의 두께가 너무 두꺼우면 셋 상태에서 리셋 상태로 또는 리셋 상태에서 셋 상태로 전이시키는 것이 어려울 수 있고, 필라멘트의 두께가 너무 얇으면 셀 전류의 크기 너무 작아서 셀 전류의 흐름을 센싱하기 어려울 수 있다. 그런데, 본원 발명에서와 같이 필라멘트가 적절한 두께로 형성되면, 리셋 상태에서 셋 상태로 또는 셋 상태에서 리셋 상태로 전이(transition)하는 것이 용이하게 이루어질 수 있고, 셀 전류의 흐름을 센싱하기 용이하다.
도 5는 본 발명의 일 실시예에 따른 저항 메모리 장치를 설명하기 위한 블록 도이다. 도 5는 도 3의 필라멘트 형성 회로(200)를 보다 자세하게 도시하였다.
도 5를 참조하면, 도시된 저항 메모리 셀(112)은 메모리 셀 어레이 내의 다수의 저항 메모리 셀 중에서 필라멘트를 형성하기 위해 선택된 저항 메모리 셀(112)을 도시한 것이다. 구체적으로, 컬럼 선택 회로(130)는 컬럼 선택 신호(YSEL)를 제공받아 비트 라인(BL)을 선택하고, 로우 선택 회로(120)는 로우 선택 신호(XSEL)를 제공받아 워드 라인(WL)을 선택하여, 소정 저항 메모리 셀(112)을 선택한다.
본 발명의 일 실시예에 따른 저항 메모리 장치의 필라멘트 형성 회로(200)는 선택된 저항 메모리 셀(112)에 필라멘트 형성 전압(Vform)을 제공하고, 선택된 저항 메모리 셀(112)을 관통하여 흐르는 셀 전류(Icell)에 의해 발생하는 센싱 노드(NS)의 전압 레벨 변화를 감지하고, 감지 결과에 따라 필라멘트 형성 전압(Vform)의 전압 레벨을 조절한다.
이러한 저항 메모리 장치의 필라멘트 형성 회로(200)는 센싱 노드(NS), 센싱부(210), 필라멘트 형성 전압 제공부(220)를 포함한다.
센싱부(210)는 센싱 노드(NS)의 전압 레벨과, 기준 전압(VREF) 레벨을 비교하여 그 결과를 출력한다. 예를 들어, 센싱 노드(NS)의 전압 레벨이 더 낮으면 하이 레벨의 출력 신호(OS)를 제공할 수 있고, 센싱 노드(NS)의 전압 레벨이 더 높으면 로우 레벨의 출력 신호(OS)를 제공할 수 있다. 도면에는 구체적으로 도시하지 않았으나, 센싱부(210)는 예를 들어, 센싱 노드(NS)의 전압 레벨과 기준 전압(VREF) 레벨을 비교하는 센스 앰프와, 센스 앰프의 아날로그 출력을 디지털로 바 꾸는 아날로그-디지털 컨버터를로 구현할 수 있다.
필라멘트 형성 전압 제공부(220)는 필라멘트 형성 전압(Vform)을 제공하되, 센싱부(210)의 출력 결과에 따라 필라멘트 형성 전압(Vform)의 전압 레벨을 조절한다. 구체적으로 설명하면, 필라멘트 형성 전압 제공부(220)는 센싱 노드(NS)의 전압 레벨이 기준 전압(VREF) 레벨보다 낮음을 나타내는 출력 신호(OS)(예를 들어, 하이 레벨의 출력 신호(OS))를 이용하여 다수의 제어 펄스(PS)를 발생시키는 제어 펄스 발생부(222)와, 다수의 제어 펄스(PS)를 이용하여 소정 전압 레벨에서부터 전압 레벨이 상승하는 필라멘트 형성 전압(Vform)을 제공하는 필라멘트 형성 전압 발생부(224)를 포함할 수 있다.
이러한 필라멘트 형성 전압 발생부(224)의 구체적 회로 및 동작에 대해서는 도 6 내지 도 9를 참조하여 후술한다.
도 6은 도 5의 필라멘트 형성 전압 발생부의 예시적 회로도이고, 도 7은 도 6의 필라멘트 형성 전압 발생부의 동작을 설명하기 위한 타이밍도이다. 도 8의 회로도는 도 4a의 필라멘트 형성 전압을 생성하기 위한 회로도를 예시적으로 도시한 것이다.
도 6을 참조하면, 필라멘트 형성 전압 발생부(224a)는 다수의 저항(R0~Rn)을 포함하는 저항열(310)과, 저항열(310)의 다수의 노드에 각각 커플링되고 제어 펄스(PS1~PSn, PS1B~PSnB)에 응답하여 턴온되어 커플링된 노드의 전압을 출력하는 다수의 스위치(320_1~320_n)를 포함한다. 도면에서는 스위치(320_1~320_n)로 트랜스미션 게이트를 도시하였으나, 이에 한정되는 것은 아니다. 펄스(PS1B~PSnB)는 제어 펄스(PS1~PSn)의 반전 신호를 나타낸다.
도 6 및 도 7을 참조하여 동작을 구체적으로 설명하면, 센싱 노드(NS)의 전압 레벨이 기준 전압(VREF) 레벨보다 낮아 하이 레벨의 출력 신호(OS)가 발생되면, 제어 펄스 발생부(222)는 이를 이용하여 다수의 제어 펄스(PS1~PSn)를 순차적으로 필라멘트 형성 전압 발생부(224a)에 제공한다. 필라멘트 형성 전압 발생부(224a)는 각 제어 펄스(PS1~PSn)에 대응되는 노드의 전압을 출력하여 필라멘트 형성 전압(Vform)을 생성한다. 기설정된 두께의 필라멘트가 형성되면(forming), 센싱 노드(NS)의 전압 레벨이 기준 전압(VREF) 레벨보다 높아지고 로우 레벨의 출력 신호(OS)가 발생된다. 따라서, 더 이상 제어 펄스(PS1~PSn)는 생성되지 않으므로, 더 이상 필라멘트 형성 전압(Vform)의 전압 레벨을 상승시키지 않는다.
도 8은 도 5의 필라멘트 형성 전압 발생부의 다른 예시적 회로도이고, 도 9는 도 8의 필라멘트 형성 전압 발생부의 동작을 설명하기 위한 타이밍도이다. 도 8의 회로도는 도 4c의 필라멘트 형성 전압을 생성하기 위한 회로도를 예시적으로 도시한 것이다.
도 8을 참조하면, 필라멘트 형성 전압 발생부(224b)는 서로 다른 전류량을 갖는 다수의 전류원(I1~In)(예를 들어, I1<I2< … <In-1<In)과, 전류원(I1~In)과 각각 커플링되고 제어 펄스(PS1~PSn)에 응답하여 턴온되어 커플링된 전류원(I1~In)의 전류를 출력하는 다수의 스위치(330_1~330_n)를 포함한다. 도면에서는 스위치(330_1~330_n)로 PMOS 트랜지스터를 도시하였으나, 이에 한정되는 것은 아니다. 또한, 필라멘트 형성 전압 발생부(224)는 센싱부(210)의 출력 신호의 반전 신 호(OSB)를 제공받아 턴온되는 트랜지스터(340)와, 상기 다수의 전류원(I1~In)에 의해 제공된 전류를 일시 충전하는 커패시터(Cap)를 포함한다.
도 8 및 도 9를 참조하여 동작을 설명하면, 센싱부(210)의 출력 신호의 반전 신호(OSB)를 이용하여 형성된 다수의 제어 펄스(PS1~PSn)가 순차적으로 필라멘트 형성 전압 발생부(224)에 제공되고, 필라멘트 형성 전압 발생부(224)는 각 제어 펄스(PS1~PSn)에 대응되는 전류원(I1~In)이 전류를 출력하여 필라멘트 형성 전압(Vform)을 생성한다. 기설정된 두께의 필라멘트가 형성되면(forming), 더 이상 필라멘트 형성 전압의 전압 레벨을 상승시키지 않는다.
도 10은 본 발명의 실시예들에 따른 저항 메모리 장치에 사용될 수 있는 저항 메모리 셀의 여러가지 예들을 설명하기 위한 회로도이다.
도 10을 참조하면, 저항 메모리 셀(112)은 억세스 소자로 여러가지 소자를 사용할 수 있다. 즉, 저항 메모리 셀(112a)의 억세스 소자(Ac1)는 FET를 사용한 것이고, 저항 메모리 셀(112b)의 억세스 소자(Ac2)는 PNP 바이폴라 트랜지스터를 사용한 것이고, 저항 메모리 셀(112c)의 억세스 소자(Ac3)는 NPN 바이폴라 트랜지스터를 사용한 것이고, 저항 메모리 셀(112d)의 억세스 소자(Ac4)는 다이오드를 사용한 것이고, 저항 메모리 셀(112e)의 억세스 소자(Ac5)는 서로 반대 방향으로 배치된 2개의 다이오드를 사용한 것이다. 다만, 본 발명의 저항 메모리 장치는 이러한 예들에 한정되는 것은 아니다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수 적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 저항 메모리 장치는 다수의 저항 메모리 셀 각각에 적합한 필라멘트 형성 전압을 인가함으로써 안정적으로 필라멘트를 형성할 수 있다. 즉. 높은 레벨의 필라멘트 형성 전압에 의해 일부 저항 메모리 셀의 가변 저항 물질이 브레이크다운(breakdown)되는 문제가 발생하지 않는다. 또한, 리셋 상태에서 셋 상태로 또는 셋 상태에서 리셋 상태로 전이(transition)하는 것이 용이하게 이루어질 수 있고, 셀 전류의 흐름을 센싱하기 용이하다.

Claims (21)

  1. 서로 교차하도록 배치된 다수의 워드 라인과 다수의 비트 라인;
    다수의 저항 메모리 셀로, 상기 각 저항 메모리 셀은 상기 각 워드 라인 및 상기 각 비트 라인 사이에 커플링된 가변 저항 물질과 억세스 소자를 포함하는 다수의 저항 메모리 셀;
    상기 다수의 저항 메모리 셀 중 소정 저항 메모리 셀을 선택하는 선택 회로; 및
    상기 선택된 저항 메모리 셀과 커플링된 비트 라인을 통해서 상기 선택된 저항 메모리 셀에 필라멘트 형성 전압을 제공하되, 상기 필라멘트 형성 전압은 소정 전압 레벨에서부터 상기 선택된 저항 메모리 셀의 가변 저항 물질 내에 기설정된 두께의 필라멘트가 형성될 때까지 상승시키는 필라멘트 형성 회로를 포함하는 저항 메모리 장치.
  2. 제 1항에 있어서, 상기 필라멘트 형성 회로는
    상기 필라멘트 형성 전압이 제공됨에 따라 상기 저항 메모리 셀을 관통하여 흐르는 셀 전류에 의해 전압 레벨이 변하는 센싱 노드와,
    상기 센싱 노드의 전압 레벨과, 기준 전압 레벨을 비교하여 그 결과를 출력하는 센싱부와,
    상기 저항 메모리 셀에 필라멘트 형성 전압을 제공하되, 상기 센싱부의 출력 결과에 따라 상기 필라멘트 형성 전압의 전압 레벨을 상승시키는 필라멘트 형성 전압 제공부를 포함하는 저항 메모리 장치.
  3. 제 2항에 있어서,
    상기 센싱부는 상기 센싱 노드의 전압 레벨이 상기 기준 전압 레벨보다 낮음을 나타내는 출력 신호를 제공하고,
    상기 필라멘트 형성 전압 제공부는 상기 출력 신호를 이용하여 다수의 제어 펄스를 발생시키는 제어 펄스 발생부와, 상기 다수의 제어 펄스를 이용하여 소정 전압 레벨에서부터 전압 레벨이 상승하는 필라멘트 형성 전압을 제공하는 필라멘트 형성 전압 발생부를 포함하는 저항 메모리 장치.
  4. 제 3항에 있어서,
    상기 필라멘트 형성 전압 발생부는 다수의 저항을 포함하는 저항열과, 상기 저항열의 다수의 노드에 각각 커플링되고 상기 제어 펄스에 응답하여 턴온되어 상기 커플링된 노드의 전압을 출력하는 다수의 스위치를 포함하는 저항 메모리 장치.
  5. 제 3항에 있어서,
    상기 필라멘트 형성 전압 발생부는 다수의 전류원과, 상기 전류원과 각각 커플링되고 상기 제어 펄스에 응답하여 턴온되어 상기 커플링된 전류원의 전류를 출력하는 다수의 스위치를 포함하는 저항 메모리 장치.
  6. 제 3항에 있어서,
    상기 필라멘트 형성 전압은 계단형으로(stepwise) 상승하는 저항 메모리 장치.
  7. 제 3항에 있어서,
    상기 필라멘트 형성 전압은 선형으로(linearly) 또는 비선형으로(nonlinearly) 상승하는 저항 메모리 장치.
  8. 저장되는 데이터에 따라 저항 레벨이 변하는 가변 저항 물질을 포함하는 저항 메모리 셀; 및
    상기 저항 메모리 셀에 소정 전압 레벨에서부터 점차 상승되는 필라멘트 형성 전압을 제공하여, 상기 저항 메모리 셀의 가변 저항 물질 내에 필라멘트를 형성시키는 필라멘트 형성 회로를 포함하는 저항 메모리 장치.
  9. 제 8항에 있어서,
    상기 필라멘트 형성 전압은 계단형으로(stepwise) 상승하는 저항 메모리 장치.
  10. 제 8항에 있어서,
    상기 필라멘트 형성 전압은 선형으로(linearly) 또는 비선형으로(nonlinearly) 상승하는 저항 메모리 장치.
  11. 다수의 저항 메모리 셀을 포함하되, 상기 각 저항 메모리 셀은 저장되는 데이터에 따라 저항 레벨이 변하는 가변 저항 물질을 포함하는 메모리 셀 어레이; 및
    상기 다수의 저항 메모리 셀에 다수의 필라멘트 형성 전압을 각각 제공하여 상기 다수의 저항 메모리 셀의 가변 저항 물질 내에 필라멘트를 형성하되, 상기 다수의 필라멘트 형성 전압의 전압 레벨 각각을 상기 대응되는 저항 메모리 셀의 가변 저항 물질 내에 기설정된 두께의 필라멘트가 형성되는 전압 레벨로 조절하여 제공하는 필라멘트 형성 회로를 포함하는 저항 메모리 장치.
  12. 제 11항에 있어서,
    상기 다수의 저항 메모리 셀은 제1 및 제2 저항 메모리 셀을 포함하고,
    상기 필라멘트 형성 회로가 상기 제1 저항 메모리 셀에 제공하는 필라멘트 형성 전압의 전압 레벨과, 상기 제2 저항 메모리 셀에 제공하는 필라멘트 형성 전압의 전압 레벨은 서로 다른 저항 메모리 장치.
  13. 제 11항에 있어서,
    상기 필라멘트 형성 회로는 각 저항 메모리 셀에 제공하는 필라멘트 형성 전압을 소정 전압 레벨에서부터 순차적으로 상승시키면서 상기 저항 메모리 셀의 가 변 저항 물질 내에 기설정된 두께의 필라멘트가 형성되는 전압 레벨을 찾는 저항 메모리 장치.
  14. 제 13항에 있어서,
    상기 필라멘트 형성 전압은 계단형으로(stepwise) 상승하는 저항 메모리 장치.
  15. 제 13항에 있어서,
    상기 필라멘트 형성 전압은 선형으로(linearly) 또는 비선형으로(nonlinearly) 상승하는 저항 메모리 장치.
  16. 저장되는 데이터에 따라 저항 레벨이 변하는 가변 저항 물질을 포함하는 저항 메모리 셀;
    상기 저항 메모리 셀을 관통하여 흐르는 셀 전류에 의해 전압 레벨이 변하는 센싱 노드;
    상기 센싱 노드의 전압 레벨과, 기준 전압 레벨을 비교하여 그 결과를 출력하는 센싱부; 및
    상기 저항 메모리 셀에 필라멘트 형성 전압을 제공하되, 상기 센싱부의 출력 결과에 따라 상기 필라멘트 형성 전압의 전압 레벨을 조절하는 필라멘트 형성 전압 제공부를 포함하는 저항 메모리 장치.
  17. 제 16항에 있어서,
    상기 센싱부는 상기 센싱 노드의 전압 레벨이 상기 기준 전압 레벨보다 낮음을 나타내는 출력 신호를 제공하고,
    상기 필라멘트 형성 전압 제공부는 상기 출력 신호를 이용하여 다수의 제어 펄스를 발생시키는 제어 펄스 발생부와, 상기 다수의 제어 펄스를 이용하여 소정 전압 레벨에서부터 점차 상승하는 필라멘트 형성 전압을 제공하는 필라멘트 형성 전압 발생부를 포함하는 저항 메모리 장치.
  18. 제 17항에 있어서,
    상기 필라멘트 형성 전압 발생부는 다수의 저항을 포함하는 저항열과, 상기 저항열의 다수의 노드에 각각 커플링되고 상기 제어 펄스에 응답하여 턴온되어 상기 커플링된 노드의 전압을 출력하는 다수의 스위치를 포함하는 저항 메모리 장치.
  19. 제 17항에 있어서,
    상기 필라멘트 형성 전압 발생부는 다수의 전류원과, 상기 전류원과 각각 커플링되고 상기 제어 펄스에 응답하여 턴온되어 상기 커플링된 전류원의 전류를 출력하는 다수의 스위치를 포함하는 저항 메모리 장치.
  20. 제 17항에 있어서,
    상기 필라멘트 형성 전압은 계단형으로(stepwise) 상승하는 저항 메모리 장치.
  21. 제 17항에 있어서,
    상기 필라멘트 형성 전압은 선형으로(linearly) 또는 비선형으로(nonlinearly) 상승하는 저항 메모리 장치.
KR1020060127280A 2006-12-13 2006-12-13 저항 메모리 장치 KR100868105B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020060127280A KR100868105B1 (ko) 2006-12-13 2006-12-13 저항 메모리 장치
US11/945,420 US7586776B2 (en) 2006-12-13 2007-11-27 Nonvolatile memory devices having multi-filament variable resistivity memory cells therein
TW096147738A TWI463492B (zh) 2006-12-13 2007-12-13 電阻式記憶體裝置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060127280A KR100868105B1 (ko) 2006-12-13 2006-12-13 저항 메모리 장치

Publications (2)

Publication Number Publication Date
KR20080054758A true KR20080054758A (ko) 2008-06-19
KR100868105B1 KR100868105B1 (ko) 2008-11-11

Family

ID=39526964

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060127280A KR100868105B1 (ko) 2006-12-13 2006-12-13 저항 메모리 장치

Country Status (3)

Country Link
US (1) US7586776B2 (ko)
KR (1) KR100868105B1 (ko)
TW (1) TWI463492B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101046491B1 (ko) * 2008-10-10 2011-07-04 가부시끼가이샤 도시바 반도체 기억 장치
KR20210154077A (ko) * 2020-06-11 2021-12-20 샌디스크 테크놀로지스 엘엘씨 교차점 메모리 어레이 내의 셀렉터들의 서브임계 전압 형성

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100809339B1 (ko) * 2006-12-20 2008-03-05 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법
US20100059729A1 (en) * 2008-09-09 2010-03-11 Ovonyx, Inc. Apparatus and method for memory
US8289748B2 (en) * 2008-10-27 2012-10-16 Seagate Technology Llc Tuning a variable resistance of a resistive sense element
TWI449050B (zh) * 2009-12-31 2014-08-11 Ind Tech Res Inst 電阻式記憶體驗證方法及其驗證裝置
US8487292B2 (en) * 2010-03-16 2013-07-16 Sandisk 3D Llc Resistance-switching memory cell with heavily doped metal oxide layer
TWI506627B (zh) 2011-08-30 2015-11-01 Ind Tech Res Inst 電阻式記憶體及其寫入驗證方法
US8730708B2 (en) 2011-11-01 2014-05-20 Micron Technology, Inc. Performing forming processes on resistive memory
JP2013127826A (ja) * 2011-12-16 2013-06-27 Sharp Corp 可変抵抗素子の駆動方法
US8976568B1 (en) * 2012-01-20 2015-03-10 Adesto Technologies Corporation Circuits and methods for programming variable impedance elements
US9564214B2 (en) 2015-03-13 2017-02-07 Kabushiki Kaisha Toshiba Memory device
TWI564897B (zh) * 2015-09-30 2017-01-01 華邦電子股份有限公司 記憶體驅動裝置以及方法
US10579290B2 (en) 2016-03-23 2020-03-03 Winbond Electronics Corp. Option code providing circuit and providing method thereof
KR102414183B1 (ko) * 2017-09-15 2022-06-29 삼성전자주식회사 레퍼런스 셀을 포함하는 저항성 메모리 장치 및 레퍼런스 셀의 제어 방법
US10373682B2 (en) * 2017-12-27 2019-08-06 Sandisk Technologies Llc Write set operation for memory device with bit line capacitor drive
TWI669716B (zh) * 2018-11-09 2019-08-21 華邦電子股份有限公司 記憶體儲存裝置及其電阻式記憶體元件成型方法
US10770167B1 (en) * 2019-02-20 2020-09-08 Winbond Electronics Corp. Memory storage apparatus and forming method of resistive memory device thereof
CN111145811B (zh) * 2019-12-31 2021-11-09 清华大学 阻变存储阵列及其操作方法、阻变存储器电路
TWI751537B (zh) * 2020-04-24 2022-01-01 華邦電子股份有限公司 電阻式記憶體儲存裝置及其操作方法
US11915749B2 (en) * 2021-05-14 2024-02-27 Ememory Technology Inc. Resistive memory device and forming method thereof with improved forming time and improved forming uniformity

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1303204B1 (it) 1998-11-27 2000-10-30 St Microelectronics Srl Metodo di programmazione di celle di memoria non volatile ad elevataprecisione, con velocita' di programmazione ottimizzata.
AU2001265068A1 (en) 2000-10-31 2002-05-15 The Regents Of The University Of California Organic bistable device and organic memory cells
US6951805B2 (en) 2001-08-01 2005-10-04 Micron Technology, Inc. Method of forming integrated circuitry, method of forming memory circuitry, and method of forming random access memory circuitry
US6768665B2 (en) 2002-08-05 2004-07-27 Intel Corporation Refreshing memory cells of a phase change material memory device
JP4187197B2 (ja) * 2002-11-07 2008-11-26 シャープ株式会社 半導体メモリ装置の制御方法
US7274035B2 (en) 2003-09-03 2007-09-25 The Regents Of The University Of California Memory devices based on electric field programmable films
KR100505709B1 (ko) 2003-09-08 2005-08-03 삼성전자주식회사 상 변화 메모리 장치의 파이어링 방법 및 효율적인파이어링을 수행할 수 있는 상 변화 메모리 장치
TWI355661B (en) 2003-12-18 2012-01-01 Panasonic Corp Method for using a variable-resistance material as
JP2005228920A (ja) 2004-02-13 2005-08-25 Kawasaki Microelectronics Kk アンチヒューズ素子、およびその製造方法、ならびにその書き込み方法
KR100699837B1 (ko) * 2005-04-04 2007-03-27 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 프로그래밍방법
US7754085B2 (en) * 2005-08-25 2010-07-13 The United States Of America As Represented By The Secretary Of The Navy Magnetomechanical deformations of nonuniform porous magnetic architectures
US8008816B2 (en) * 2006-10-19 2011-08-30 Boise State University Device with magnetoplastic and/or magnetoelastic thin-film transducer and pick-up coil for harvesting energy
WO2009029953A2 (en) * 2007-08-30 2009-03-05 Boise State University Magnetic material with large magnetic-field-induced deformation

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101046491B1 (ko) * 2008-10-10 2011-07-04 가부시끼가이샤 도시바 반도체 기억 장치
KR20210154077A (ko) * 2020-06-11 2021-12-20 샌디스크 테크놀로지스 엘엘씨 교차점 메모리 어레이 내의 셀렉터들의 서브임계 전압 형성

Also Published As

Publication number Publication date
TWI463492B (zh) 2014-12-01
TW200836195A (en) 2008-09-01
US20080144356A1 (en) 2008-06-19
KR100868105B1 (ko) 2008-11-11
US7586776B2 (en) 2009-09-08

Similar Documents

Publication Publication Date Title
KR100868105B1 (ko) 저항 메모리 장치
KR100809339B1 (ko) 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법
US8861258B2 (en) Set/reset algorithm which detects and repairs weak cells in resistive-switching memory device
US9361979B2 (en) Apparatuses including cross point memory arrays and biasing schemes
US7663910B2 (en) Phase change memory device
JP4088323B1 (ja) 不揮発性半導体記憶装置
US8422269B2 (en) Semiconductor memory device
US8139391B2 (en) Multi-bit resistance-switching memory cell
JP5911814B2 (ja) 抵抗変化メモリ
US8270199B2 (en) Cross point non-volatile memory cell
WO2013084412A1 (ja) クロスポイント型不揮発性記憶装置とそのフォーミング方法
CN102800360A (zh) 可变电阻元件的成型处理方法和非易失性半导体存储装置
JP2008034033A (ja) 不揮発性半導体記憶装置
JP6038741B2 (ja) 半導体記憶装置
KR20100068462A (ko) 저항 변화 메모리 장치
KR20100100352A (ko) 적층 구조의 저항성 메모리 장치, 이를 포함하는 메모리 시스템, 및 적층 가변저항 메모리 셀 어레이 층의 셀 타입 설정 방법
KR20110027939A (ko) 상변화 메모리 장치, 이를 구비하는 메모리 시스템 및 이의 프로그램 방법
KR100827448B1 (ko) 저항체를 이용한 비휘발성 메모리 장치
KR102487755B1 (ko) 교차점 메모리 어레이 내의 셀렉터들의 서브임계 전압 형성
JP2011198445A (ja) 半導体記憶装置
US7978498B2 (en) Programming non-volatile storage element using current from other element
US20110193046A1 (en) Phase change memory device, manufacturing method thereof and operating method thereof
JP2011175716A (ja) 半導体記憶装置
JP5634367B2 (ja) 半導体記憶装置
KR20090026632A (ko) 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121031

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20131031

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20141031

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20151030

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20181031

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20191031

Year of fee payment: 12