KR20210154077A - 교차점 메모리 어레이 내의 셀렉터들의 서브임계 전압 형성 - Google Patents

교차점 메모리 어레이 내의 셀렉터들의 서브임계 전압 형성 Download PDF

Info

Publication number
KR20210154077A
KR20210154077A KR1020210037395A KR20210037395A KR20210154077A KR 20210154077 A KR20210154077 A KR 20210154077A KR 1020210037395 A KR1020210037395 A KR 1020210037395A KR 20210037395 A KR20210037395 A KR 20210037395A KR 20210154077 A KR20210154077 A KR 20210154077A
Authority
KR
South Korea
Prior art keywords
voltage
threshold
stimulus
selector
threshold voltage
Prior art date
Application number
KR1020210037395A
Other languages
English (en)
Other versions
KR102487755B1 (ko
Inventor
유찬 전
Original Assignee
샌디스크 테크놀로지스 엘엘씨
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 샌디스크 테크놀로지스 엘엘씨 filed Critical 샌디스크 테크놀로지스 엘엘씨
Publication of KR20210154077A publication Critical patent/KR20210154077A/ko
Application granted granted Critical
Publication of KR102487755B1 publication Critical patent/KR102487755B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0038—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0061—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/10—Resistive cells; Technology aspects
    • G11C2213/15—Current-voltage curve
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/76—Array using an access device for each cell which being not a transistor and not a diode

Landscapes

  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Abstract

교차점 메모리 어레이와 같은 메모리 디바이스에서 셀렉터들을 형성하기 위한 장치들 및 기법들이 기술된다. 임계 스위칭 셀렉터는 저장 노드에서 저항 스위칭 메모리 셀과 직렬로 있다. 어레이 내의 제1 스위칭 동작 전에, 자극이 저장 노드에 인가되어, 초기 임계 전압을 갖는 초기 상태로부터 더 낮은 동작 임계 전압을 갖는 동작 상태로 셀렉터들을 변환한다. 자극은 동작 임계 전압을 초과하지 않는 전압을 갖는 신호를 포함할 수 있다. 피크 전류 소비를 제한하기 위해, 자극은 한 번에 하나의 서브세트씩, 어레이의 상이한 서브세트들에 인가될 수 있다.

Description

교차점 메모리 어레이 내의 셀렉터들의 서브임계 전압 형성{SUBTHRESHOLD VOLTAGE FORMING OF SELECTORS IN A CROSSPOINT MEMORY ARRAY}
본 기술은 메모리 디바이스들의 저장의 동작에 관한 것이다.
반도체 메모리 디바이스들은 다양한 전자 디바이스들에서 사용하기에 더 대중적이 되었다. 예를 들어, 비휘발성 반도체 메모리는 셀룰러 전화기, 디지털 카메라, 개인 휴대 정보 단말기, 모바일 컴퓨팅 디바이스, 비-모바일 컴퓨팅 디바이스 및 다른 디바이스에서 사용된다.
메모리 디바이스들은 교차점 어레이들로 배열되는 메모리 셀들을 포함할 수 있는데, 여기서 각각의 메모리 셀은 비트 라인과 워드 라인의 교점(intersection)에 있다. 그러나, 그러한 메모리 디바이스들을 동작시키는 데 다양한 문제들이 나타난다.
도 1a는 셀렉터와 직렬인 메모리 셀을 포함하는 예시적인 저장 노드의 단면도를 도시한다.
도 1b는 2D 구성으로 예시적인 메모리 셀들의 교차점 메모리 어레이의 사시도를 도시하는데, 여기서 각각의 저장 노드는 워드 라인 및 비트 라인에 접속된다.
도 1c는 3D 구성으로 2개의 레벨들로 배열된 예시적인 메모리 셀들의 교차점 메모리 어레이의 사시도를 도시한다.
도 2는 도 1b 및 도 1c의 메모리 셀들의 교차점 메모리 어레이들을 사용할 수 있는 예시적인 메모리 시스템의 블록도를 도시한다.
도 3은 도 2의 메모리 시스템의 상세사항들의 예시적인 구성을 도시한다.
도 4a는 자극(stimulus)이 없는 제1 스위칭 동작(플롯(400)) 및 제2 스위칭 동작(플롯(401)) 동안 셀렉터에 대한 I-V 플롯을 도시한다.
도 4b는 제1 자극 후의 제1 스위칭 동작(플롯(430)) 및 제2 스위칭 동작(플롯(431)) 동안 셀렉터에 대한 I-V 플롯을 도시한다.
도 4c는 도 4a의 플롯들(400, 401)을 도 4b의 플롯들(430, 431)과 비교한, 셀렉터에 대한 I-V 플롯을 도시한다.
도 4d는 제2 자극 후의 제1 스위칭 동작(플롯(440)) 및 제2 스위칭 동작(플롯(441)) 동안, 그리고 자극이 없는 제1 스위칭 동작(플롯(442)) 및 제2 스위칭 동작(플롯(443)) 동안 셀렉터에 대한 I-V 플롯을 도시한다.
도 4e는 제3 자극 후의 제1 스위칭 동작(플롯(450)) 및 제2 스위칭 동작(플롯(451)) 동안, 그리고 자극이 없는 제1 스위칭 동작(플롯(452)) 및 제2 스위칭 동작(플롯(453)) 동안 셀렉터에 대한 I-V 플롯을 도시한다.
도 4f는 각각 도 4a의 플롯들(400, 401)과 비교되는, 제5 자극 후의 제1 스위칭 동작(플롯(460)) 및 제2 스위칭 동작(플롯(461)) 동안 셀렉터에 대한 I-V 플롯을 도시한다.
도 5는 지지 임계 전압(holding threshold voltage)(Vhold) 및 동작 임계 전압(Vop)과 함께, 임계 스위칭 셀렉터에 대한 예시적인 재료들의 표를 도시한다.
도 6a는 양극성(bipolar) 스위칭 메모리 셀에 대한 예시적인 I-V 플롯을 도시한다.
도 6b는 도 6a의 양극성 스위칭 메모리 셀과 함께 사용하기 위한 임계 스위칭 셀렉터에 대한 예시적인 I-V 플롯을 도시한다.
도 6c는 도 6b의 임계 스위칭 셀렉터와 직렬인 도 6a의 양극성 스위칭 메모리 셀을 포함하는 저장 노드에 대한 예시적인 I-V 플롯을 도시한다.
도 7a는 형성 동작에서 저장 노드에 인가된 자극에 대한 예시적인 전압 대 시간 플롯을 도시한다.
도 7b는 형성 동작에서 저장 노드에 인가된 자극에 대한 예시적인 전류 대 시간 플롯을 도시한다.
도 8a는 메모리 어레이 내의 메모리 셀들을 프로그래밍하고 셀렉터들을 형성하기 위한 예시적인 프로세스의 흐름도를 도시한다.
도 8b는 도 8a의 단계(801)를 수행하기 위한 예시적인 프로세스의 흐름도를 도시하는데, 여기서 셀렉터들의 형성은 메모리 어레이에서 한 번에 하나의 서브세트씩 발생한다.
도 9는 도 1b, 도 3 및 도 10b에 부합하는 저장 노드들의 예시적인 서브세트들을 도시한다.
교차점 메모리 어레이와 같은 메모리 디바이스에서 셀렉터들을 형성하기 위한 장치들 및 기법들이 기술된다.
교차점 메모리 어레이들은 고 밀도로 비휘발성 메모리의 빠른, 랜덤한 액세스와 같은 이점들로 인해 점점 대중화되고 있다. 교차점 메모리 어레이는 워드 라인들과 비트 라인들의 교점에서, 로우(row)들 및 컬럼(column)들로, 그리드(grid)로 배열되는 메모리 셀들을 포함한다. 메모리 셀들은 하나 이상의 레벨들로 배열될 수 있다. 예컨대, 도 1b, 도 1c, 도 3 및 도 9를 참조한다. 메모리 셀들의 일부는 로우들 및/또는 컬럼들의 서브세트를 선택함으로써 액세스될 수 있다.
각각의 메모리 셀은 어레이의 저장 노드에서 셀렉터와 직렬로 있다. 예컨대, 도 1a를 참조한다. 셀렉터는, 스니크 전류(sneak current)들이 다른 선택되지 않은 메모리 셀들을 통과하는 것을 방지하면서 프로그래밍 또는 판독 동작들 동안 선택된 메모리 셀에 대한 액세스를 허용한다. 동적 랜덤 액세스 메모리(dynamic random access memory, DRAM) 및 플래시 메모리들과 같은 저전류로 판독되고 기록될 수 있는 메모리 셀들의 경우, 상대적으로 작은 전계 효과 트랜지스터(field-effect transistor, FET)가 셀렉터로서 사용될 수 있다.
그러나, 자기 저항성 랜덤 액세스 메모리(magnetoresistive random access memory, MRAM), 상변화 메모리(phase change memory, PCM) 및 저항성 랜덤 액세스 메모리(resistive random access memory, RRAM)와 같은 신흥 메모리 기술들은 동작하기 위해 더 높은 전류를 필요로 한다. 이들 유형들의 메모리 셀들 각각은 메모리 셀들의 스위칭가능 저항 상태에 따라 데이터를 저장한다. 전형적으로, 셀당 1 비트가 저장되지만, 일부 기술들은 셀당 1 초과의 비트를 허용한다. MRAM 셀들은 상이한 자기 도메인들에 데이터를 저장한다.
PCM 셀들은 상이한 저항 레벨들을 갖는 상이한 위상들 또는 상태들로 설정될 수 있는 상변화 재료를 포함한다. 메모리 셀들이 비휘발성이도록 전력이 공급되지 않을 때 상태가 유지된다. 상변화 재료들은 칼코겐화물, 탄소 중합체, 페로브스카이트, 및 소정의 금속 산화물(MeOx) 및 금속 질화물(MeN)을 포함한다. PCM 셀들에 대한 스위칭 메커니즘은 비정질-대-결정질 상변화(설정 동작) 또는 결정질-대-비정질 상변화(재설정 동작)를 야기하기에 충분한 주울 발열(Joule heating)을 생성하는 것을 수반한다. PCM 셀은 결정질 상태에 있는 동안 상대적으로 저저항을 그리고 비정질 상태에 있는 동안 상대적으로 고저항을 갖는다. ReRAM 셀들에 대한 스위칭 메커니즘은 셀의 저항을 낮추기 위해 얇은 산화물 층 내에 필라멘트 또는 전도성 경로를 형성하는 전압을 셀에 인가하는 것을 수반한다. 메모리 셀이 프로그래밍된 후에, 메모리 셀에 저장된 데이터 상태를 결정하기 위해 판독 동작이 수행될 수 있다.
신흥 메모리 기술들의 더 높은 전류를 다루기 위해, 각각의 저장 노드에서 그러한 전류를 구동시킬 수 있는 큰 셀렉터를 사용하는 것은 실용적이지 않다. 대신에, 임계 스위칭 셀렉터들은, 그들이 메모리 셀들과 동일한 폼 팩터(form factor)로 제조될 수 있고 상대적으로 높은 전류를 다룰 수 있기 때문에, 더 좋은 후보들인 것으로 간주된다. 임계 스위칭 셀렉터는 그의 임계 전압보다 낮은 전압으로 바이어싱될 때 고저항(오프 또는 비전도성 상태에 있음)을, 그리고 그의 임계 전압보다 높은 전압으로 바이어싱될 때 저저항(온 또는 전도성 상태에 있음)을 갖는다. 임계 스위칭 셀렉터는, 그의 전류가 지지 전류(holding current) 아래로 내려가거나, 전압이 지지 전압 아래로 내려갈 때까지 온 상태로 유지된다. 이것이 발생할 때, 임계 스위칭 셀렉터는 오프 상태로 복귀한다. 따라서, 저장 노드에서 메모리 셀을 프로그래밍하기 위해, 연관된 임계 스위칭 셀렉터를 턴온시키는 데, 그리고 메모리 셀을 설정하거나 재설정하는 데 충분한 전압이 인가된다. 도 6a 내지 도 6c를 참조한다.
그러나, 임계 스위칭 셀렉터가 메모리 디바이스의 수명에서 처음으로 턴온될 때, 메모리 디바이스가 제조된 후에, 전형적으로 제조자에 의한 테스트 동안, 임계 전압은 셀렉터의 후속 사용들에서보다 실질적으로 더 높다. 제1 파이어 전압(first-fire voltage)으로 지칭되는, 제1 사용 동안 셀렉터를 턴온시키는 데 필요한 전압은 제2 및 다른 후속의 사용들 동안 셀렉터를 턴온시키는 데 필요한 전압보다 실질적으로 더 높다. 이는, 임계 스위칭 셀렉터가 처음으로 턴온될 때 일어나는 변환 때문이다. 셀렉터의 상태는 초기 임계 전압(Vinit)을 갖는 초기 비정질 상태로부터, 초기 임계 전압보다 낮은 동작 임계 전압(Vop)을 갖는 동작 상태로 변환된다. 변환은 셀렉터의 임계 전압에서의 영구적인, 비가역적 감소를 야기한다. 형성 프로세스로 지칭되는 변환은 셀렉터 재료의 열적 효과(thermal effect)들 때문일 수 있는 구조적 변화이다.
형성 프로세스가 Vinit보다 더 큰 제1 파이어 전압을 필요로 하였기 때문에, 메모리 디바이스의 회로부는 형성 시에 수반되는 상대적으로 큰 전압/전류를 다루도록 크기설정되어야 한다. 이는, 형성 프로세스가 메모리 디바이스의 수명에서 1회성 이벤트이더라도 마찬가지이다. 이러한 요건은 메모리 디바이스의 크기를 증가시키는데, 그 이유는 어레이의 로우들 및 컬럼들을 구동하는 드라이버 회로들이 타깃 셀들에 대한 전압 및 전류를 그리고 선택된 로우 및 컬럼에 대한 모든 누설 전류들의 합을 운반하도록 크기설정되어야 하기 때문이다. 이들 드라이버들은 실리콘 기판의 상대적으로 큰 면적을 차지하고 메모리 디바이스의 용량을 제한한다.
본 명세서에서 제공되는 기법들은 상기 및 다른 문제들을 해결한다. 하나의 접근법에서, 셀렉터에 인가된 전압이 초기 임계 전압 및/또는 동작 임계 전압 미만인 임계 스위칭 셀렉터에 대한 형성 프로세스가 제공된다. 형성 프로세스는 어레이의 메모리 셀들에 대해 프로그래밍 및 판독과 같은 규칙적인 동작들이 수행되기 전에 미리결정된 지속기간 동안 서브임계 전압/전류와 같은 자극 또는 스트레스를 셀렉터들에 인가하는 것을 수반한다.
형성 프로세스는 셀렉터의 임계 전압을 초기 임계 전압으로부터 동작 임계 전압으로 감소시킨다. 본 프로세스는 회로부의 감소된 크기를 허용하는데, 그 이유는 회로부가 동작 임계 전압에 기초하여 셀렉터를 턴온시키도록 크기설정될 수 있기 때문이다. 특정된 특성을 갖는 자극 신호가 셀렉터에 인가될 수 있다. 특정된 특성들은 전압을 초기 및/또는 동작 임계 전압 미만으로 유지하면서 형성 프로세스를 완료하는 데 충분한 특정 기간, 전압 및 전류를 포함할 수 있다. 도 8a를 참조한다.
하나의 접근법에서, 어레이 내의 각각의 셀렉터는 어레이의 로우들 및 컬럼들 모두에 동시에 자극을 인가함으로써 동시에 형성될 수 있다. 또는, 형성하는 데 사용되는 전류를 감소시키기 위해, 어레이 내의 셀렉터들의 상이한 서브세트들이 상이한 시간들에, 한 번에 하나의 서브세트씩 형성될 수 있다. 예를 들어, 자극은 로우들의 서브세트 및 컬럼들 모두에, 로우들 모두 및 컬럼들의 서브세트에, 또는 로우들의 서브세트 및 컬럼들의 서브세트에 인가될 수 있다. 도 8b 및 도 9를 참조한다.
이들 및 다른 특징부들이 아래에서 추가로 논의된다.
도 1a는 셀렉터와 직렬인 메모리 셀을 포함하는 예시적인 저장 노드의 단면도를 도시한다. 메모리 어레이는 다수의 저장 노드들로 구성될 수 있다. 예시적인 저장 노드(100)는 전극(102)과 전극(103) 사이의 메모리 셀(101), 및 전극(103)과 전극(105) 사이의 셀렉터(104)를 포함한다. 셀렉터는 메모리 셀에 대한 임의의 위치에, 예컨대 위, 아래, 또는 측부에 있을 수 있다. 셀렉터는 메모리 셀과 직렬로 있다.
언급된 바와 같이, 메모리 셀은 2개 이상의 상태들 사이에서 가역적으로 스위칭될 수 있다. 예를 들어, 메모리 셀은 제1 전압 및/또는 전류의 인가 시에 저-비저항 상태로 스위칭가능한 제조 시의 초기 고-비저항(고저항) 상태에 있을 수 있다. 제2 전압 및/또는 전류의 인가는 메모리 셀을 고-비저항 상태로 복귀시킬 수 있다. 대안적으로, 메모리 셀은 적절한 전압(들) 및/또는 전류(들)의 인가 시에 고저항 상태로 가역적으로 스위칭가능한 제조 시의 초기 저저항 상태에 있을 수 있다. 하나의 저항 상태는 바이너리 "0"을 나타낼 수 있는 반면, 다른 저항 상태는 바이너리 "1"을 나타낼 수 있다. 그러나, 2개 초과의 데이터/저항 상태들이 사용될 수 있다. 메모리는 하나 이상의 가역적 저항 변화 재료들을 포함할 수 있다. 칼코겐화물, 탄소 중합체, 페로브스카이트, 및 소정의 금속 산화물 및 질화물, 예컨대, 예를 들어 NiO, Nb2O5, TiO2, HfO2, Al2O3, MgOx, CrO2, VO, BN, 및 AlN과 같은 금속 산화물 또는 질화물을 포함하는 다양한 재료들이 가역적 저항 스위칭 거동을 보여준다. 칼코겐화물들의 예들은 게르마늄(Ge), 안티몬(Sb) 및 텔루륨(Te)의 임의의 적합한 화합물을 포함한다. 일례는 Ge2Sb2Te5이다.
전극들은 티타늄(Ti) 또는 질화티타늄(TiN)과 같은 금속으로 형성될 수 있다.
셀렉터는, 예컨대 오보닉 임계 스위칭 재료를 포함할 수 있다. 도 5에 제공된 예들은 Ge-Se, Ge-Se-N, Ge-Se-As, Ge-Se-Sb-N, Ge58Se42, GeTe6, Si-Te, Zn-Te, C-Te, B-Te, Ge-As-Te-Si-N, Ge-As-Se-Te-Si 및 Ge-Se-As-Te을 포함한다.
셀렉터는 메모리 셀들에 대한 액세스를 제어한다. 특히, 메모리 셀에 전압 또는 전류를 인가하여 그의 저항 상태를 변경하기 위해, 대응하는 셀렉터는 충분히 높은 전압, 예컨대 동작 임계 전압보다 크기가 더 높은 전압을 인가함으로써 전도성 상태로 먼저 스위칭되어야 한다. 또한, 도 6a 내지 도 6c를 참조한다. 셀렉터가 비전도성 상태에 있을 때, 예컨대 셀렉터를 가로지르는 전압이 동작 임계 전압보다 크기가 더 낮을 때, 메모리 셀은 격리되고 그의 기존 저항 상태를 유지한다.
도 1b는 2D 구성으로 예시적인 메모리 셀들의 교차점 메모리 어레이(110)의 사시도를 도시하는데, 여기서 각각의 저장 노드는 워드 라인 및 비트 라인에 접속된다. 저장 노드들은 본 예에서 단일 레벨로 배열된다. 이러한 단순화된 예에서, 4개의 워드 라인들(WL0 내지 WL3) 및 4개의 비트 라인들(BL0 내지 BL3)이 있다. 저장 노드들의 로우가 각각의 워드 라인과 연관되며, 이는 로우(120)가 WL3과 연관되는 것을 포함한다. 저장 노드들의 컬럼이 각각의 비트 라인과 연관되며, 이는 컬럼(130)이 BL0와 연관되는 것을 포함한다.
워드 라인들 및 비트 라인들은 전도성 재료, 예컨대 텅스텐 또는 구리, 임의의 적절한 금속, 고농도 도핑된 반도체 재료, 전도성 규화물, 전도성 규화물-저마나이드, 또는 전도성 저마나이드를 포함한다. 이러한 예에서, 도체들은 레일 형상(rail-shaped)이고, 워드 라인들은 서로 평행하게 연장되고, 비트 라인들은 서로 평행하게 연장된다. 추가로, 워드 라인들은 비트 라인들에 수직으로 연장된다.
각각의 저장 노드는 각자의 워드 라인 및 비트 라인의 교점에 위치된다. 예를 들어, 저장 노드(100)는 WL3 및 BL3의 교점에 위치된다. 저장 노드를 가로지르는 전압을 인가하기 위해, 제어 회로부는 WL3 및 BL3을 가로지르는 전압을 인가한다.
도 1c는 3D 구성으로 2개의 레벨들로 배열된 예시적인 메모리 셀들의 교차점 메모리 어레이의 사시도를 도시한다. 저장 노드들은 이러한 예에서 하위 레벨(140) 및 상위 레벨(150)을 포함하는 2개의 레벨들로 배열된다. 2개 초과의 레벨들이 또한 사용될 수 있다.
각각의 레벨은 교차점 메모리 어레이 내의 복수의 저장 노드들을 포함한다. 추가로, 비트 라인들(BL0 내지 BL3)은, 예를 들어 하위 레벨 및 상위 레벨에 의해 공유될 수 있다. 하위 레벨은 워드 라인들(WL0_1 내지 WL3_1)을 포함하고, 상위 레벨은 워드 라인들(WL0_2 내지 WL3_2)을 포함한다.
상기의 예들은 원통형 또는 기둥 형상의 메모리 셀들 및 레일 형상의 도체들을 보여준다. 그러나, 다른 옵션들이 가능하다.
도 2는 도 1b 및 도 1c의 메모리 셀들의 교차점 메모리 어레이들을 사용할 수 있는 예시적인 메모리 시스템의 블록도를 도시한다. 메모리 시스템(200)은 전술된 바와 같은 메모리 셀들의 2차원 또는 3차원 어레이일 수 있는 메모리 어레이(202)를 포함한다. 일 실시예에서, 메모리 어레이(202)는 모놀리식 3차원 메모리 어레이, 예컨대 다수의 메모리 레벨들이 개재된 기판들 없이 웨이퍼와 같은 단일 기판 위에 형성되는 어레이이다. 하나의 메모리 레벨을 형성하는 층들은 기존의 레벨 또는 레벨들의 층들 바로 위에 퇴적되거나 성장된다. 반대로, 적층된 메모리들은, 별개의 기판들 상에 메모리 레벨들을 형성하고 메모리 레벨들을 서로의 위에 부착함으로써 구성되어 있다.
메모리 어레이(202)의 어레이 단자 라인들은 로우들로서 구성된 워드 라인들의 다양한 층(들), 및 컬럼들로서 구성된 비트 라인들의 다양한 층(들)을 포함한다. 그러나, 다른 배향들이 또한 구현될 수 있다.
메모리 시스템은 로우 제어 회로부(220)를 포함하고, 그의 출력들(208)은 메모리 어레이(202)의 각자의 워드 라인들에 접속된다. 로우 제어 회로부(220)는 시스템 제어 로직 회로(230)로부터 로우 어드레스 신호들 및 다양한 제어 신호들을 수신하고, 전형적으로, 판독 및 프로그래밍(예컨대, 설정 및 재설정) 동작들 둘 모두를 위해 로우 디코더들(222), 어레이 단자 드라이버들(224), 및 블록 선택 회로부(226)와 같은 회로들을 포함할 수 있다. 메모리 시스템은 또한 컬럼 제어 회로부(210)를 포함하고, 그의 입력/출력들(206)은 메모리 어레이(202)의 각자의 비트 라인들에 접속된다. 컬럼 제어 회로부(210)는 시스템 제어 로직(230)으로부터 컬럼 어드레스 신호들 및 다양한 제어 신호들을 수신하고, 전형적으로, 컬럼 디코더들(212), 어레이 단자 수신기들 또는 드라이버들(214), 블록 선택 회로부(216)뿐만 아니라, 감지 증폭기들 및 I/O 멀티플렉서들을 포함한 판독/기록 회로부와 같은 회로들을 포함할 수 있다. 시스템 제어 로직(230)은 호스트로부터 데이터 및 커맨드들을 수신하고, 출력 데이터를 호스트에 제공한다. 다른 실시예들에서, 시스템 제어 로직(230)은 별개의 제어기 회로로부터 데이터 및 커맨드들을 수신하고 그 제어기 회로에 출력 데이터를 제공하며, 이때 제어기 회로는 호스트와 통신한다. 시스템 제어 로직(230)은 하나 이상의 상태 기계들, 레지스터들 및 메모리 시스템(200)의 동작을 제어하기 위한 다른 제어 로직을 포함할 수 있다.
일 실시예에서, 도 2에 도시된 컴포넌트들 모두는 단일 집적 회로 상에 배열된다. 예를 들어, 시스템 제어 로직(230), 컬럼 제어 회로부(210) 및 로우 제어 회로부(220)는 기판의 표면 상에 형성될 수 있고, 메모리 어레이(202)는 기판 위에(그리고, 이에 따라 시스템 제어 로직(230), 컬럼 제어 회로부(210) 및 로우 제어 회로부(220) 위에) 형성된 모놀리식 3차원 메모리 어레이이다. 일부 경우들에서, 제어 회로부의 일부분은 메모리 어레이의 일부와 동일한 층들 상에 형성될 수 있다.
메모리 시스템의 회로부와 함께, 외부 테스트 장비는 셀렉터들의 형성을 포함하여 본 명세서에 기술된 기법들을 구현하기 위해 메모리 시스템에 접속될 수 있다. 또는, 이러한 기법들은 메모리 시스템 내에서 완전히 구현될 수 있다.
도 3은 도 2의 메모리 시스템의 상세사항들의 예시적인 구성을 도시한다. 회로는 도 1b의 예시적인 어레이에 부합한다. 언급된 바와 같이, 이러한 단순화된 예에서, 어레이(110)는 4개의 로우들 및 4개의 컬럼들로 배열된 16개의 예시적인 저장 노드들을 포함하고, 여기서 각각의 로우는 각자의 워드 라인(WL0 내지 WL3)에 접속되고 각각의 컬럼은 각자의 비트 라인(BL0 내지 BL3)에 접속된다. 각각의 저장 노드는, 하나의 단자가 제1 제어 라인(예컨대, 워드 라인)에 접속되고 다른 단자가 제2 제어 라인(예컨대, 비트 라인)에 접속되는 2-단자 디바이스일 수 있다.
예를 들어, 저장 노드들(M00, M01, M02, M03)은 WL0에 그리고 비트 라인들(B0, B1, B2, B3)에 각각 접속되고, 저장 노드들(M10, M11, M12, M13)은 WL1에 그리고 비트 라인들(B0, B1, B2, B3)에 각각 접속되고, 저장 노드들(M20, M21, M22, M23)은 WL2에 그리고 비트 라인들(B0, B1, B2, B3)에 각각 접속되고, 저장 노드들(M30, M31, M32, M33)은 WL3에 그리고 비트 라인들(B0, B1, B2, B3)에 각각 접속된다.
각각의 비트 라인 및 워드 라인은, 하나의 접근법에서, BL0 및 WL2에 대한 예시적인 단자들(317, 318)을 각각 포함하는 원형 단자들에 의해 도시된 바와 같은 개방 회로에 의해 종단될 수 있다.
하나의 접근법에서, 선택되지 않은 워드 라인들 및 선택되지 않은 비트 라인들 둘 모두에 접속되는 선택되지 않은 저장 노드들은, 선택되지 않은 메모리 셀들이 판독되거나 기록되는 것을 방지하기 위해 판독 또는 기록 동작 동안 그들의 단자들 둘 모두에서 동일한 포지티브 전압(격리 전압)으로 바이어싱될 수 있다. 선택되지 않은 저장 노드는 판독 또는 기록 동작을 위해 선택되지 않은 저장 노드이다. 선택된 메모리 셀은 판독 또는 기록(프로그래밍) 동작을 위해 선택되는 메모리 셀이다. WL3 및 BL3에 접속된 M33은 도 1b의 저장 노드(100)에 대응하는 예시적인 선택된 저장 노드이다. 선택된 저장 노드 또는 메모리 셀은 선택된 비트 라인 또는 컬럼과 선택된 워드 라인 또는 로우의 교점에 있다. 선택되지 않은 저장 노드들 중 일부(예컨대, M30, M31, M32)는 선택된 워드 라인(WL3) 및 선택되지 않은 비트 라인(BL0, BL1, BL2)에 접속될 것인 반면, 다른 선택되지 않은 저장 노드들(M03, M13, M23)은 선택되지 않은 워드 라인(WL0, WL1, WL2) 및 선택된 비트 라인(BL3)에 접속된다.
워드 라인들에 대한 액세스는 워드 라인 디코더 트랜지스터들 및 워드 라인 격리 트랜지스터들에 의해 제어된다. 회로는 단극성(unipolar) 또는 양극성 모드에서 동작할 수 있다. 이하의 설명은 단극성 모드를 또는 양극성 모드의 하나의 스위칭 방향 또는 극성을 참조한다. 양극성 모드의 반대 스위칭 방향 또는 극성에 대해, WL 전압 드라이버(260) 및 WL 디코더 트랜지스터 드라이버(261)의 역할들은 WL 격리 전압원(263) 및 WL 격리 트랜지스터 드라이버(262)의 역할들과 각각 스왑(swap)된다. 유사하게, BL 전압 드라이버(264) 및 BL 디코더 트랜지스터 드라이버(265)의 역할들은 BL 격리 전압원(267) 및 BL 격리 트랜지스터 드라이버(266)의 역할들과 각각 스왑된다.
워드 라인 디코더 트랜지스터들(Wd0 내지 Wd3), 예컨대 p-채널 MOSFET들은 WL0 내지 WL3에 각각 직렬로 접속되어, 각자의 워드 라인을 선택하거나 선택하지 않는다. 워드 라인 디코더 트랜지스터들은 메모리 셀들과 WL 전압 드라이버(260) 사이에 접속된다. 예시적인 선택된 저장 노드(M33)에 의해, 디코더 트랜지스터(Wd3)는 WL 디코더 트랜지스터 드라이버(261)로부터 0 V와 같은 낮은 제어 게이트 전압을 인가함으로써, 선택되거나 또는 전도성 상태로 제공된다. 이러한 경우에, Wd3은 WL 전압 드라이버로부터의 전압이 WL3에 도달할 수 있게 한다. 동시에, 워드 라인 디코더 트랜지스터들(Wd0, Wd1, Wd2)은 WL 디코더 트랜지스터 드라이버(261)로부터 8 V와 같은 더 높은 제어 게이트 전압을 인가함으로써, 선택되지 않거나 또는 비전도성 상태로 제공될 수 있다. 이러한 경우에, Wd0, Wd1 및 Wd2는 전압이 각각 WL0, WL1 및 WL2에 도달하는 것을 방지한다. WL 디코더 트랜지스터들(Wd0 내지 Wd3)의 소스들은 경로(360)를 통해 서로 접속될 수 있다.
각각의 워드 라인(WL0 내지 WL3)은 또한 워드 라인 격리 트랜지스터(W0 내지 W3)에 각각 병렬로 접속되고, 이는 전도성 상태로 제공되어 격리 전압, 예컨대 경로(363) 상의 4 V를 WL 격리 전압원(263)으로부터의 선택되지 않은 워드 라인들로 전달할 수 있다. 이들 트랜지스터들은, 하나의 접근법에서, n-채널 MOSFET들일 수 있고, 그의 소스는 경로(363) 상의 공통 전압에 접속될 수 있다. 선택된 워드 라인, WL3의 경우, W3는 예컨대 4 V의 제어 게이트 전압을 인가함으로써 비전도성 상태로 제공되어, 격리 전압을 워드 라인으로부터 접속해제시킨다. 선택되지 않은 워드 라인들, WL0, WL1, WL2의 경우, W0, W1, W2는, 예컨대 8 V의 제어 게이트 전압을 인가함으로써 전도성 상태로 제공되어, 격리 전압을 각자의 워드 라인에 접속시킨다.
비트 라인들에 대한 액세스는 비트 라인 디코더 트랜지스터들 및 비트 라인 격리 트랜지스터들에 의해 제어된다.
비트 라인 디코더 트랜지스터들(Bd0 내지 Bd3), 예컨대 n-채널 MOSFET들은 BL0 내지 BL3에 각각 직렬로 접속되어, 각자의 비트 라인을 선택하거나 선택하지 않는다. 비트 라인 디코더 트랜지스터들은 메모리 셀들과 BL 전압 드라이버(264) 사이에 접속된다. 판독 또는 기록 동작 동안, 선택된 비트 라인은 각자의 디코더 트랜지스터를 전도성 상태로 제공함으로써 경로(364)를 통해 비트 라인 전압 드라이버(264)에 접속될 수 있다. 예를 들어, BL3은 Bd3를 전도성 상태로 제공함으로써, 예컨대 그의 제어 게이트에 4 V를 인가함으로써, 전압 드라이버(264)에 접속될 수 있다. BL0 내지 BL2는 Bd0 내지 Bd2를 비전도성 상태로 제공함으로써, 예컨대 그들의 제어 게이트들에 0 V를 인가함으로써 전압 드라이버(264)로부터 접속해제될 수 있다. Bd0 내지 Bd3의 드레인들은 경로(364)를 통해 서로 접속될 수 있다.
p-채널 MOSFET들일 수 있는 비트 라인 격리 트랜지스터들(B0 내지 B3)은 비트 라인들(BL0 내지 BL3)에 각각 접속되어, 격리 또는 비선택 전압을 비트 라인들에 전달하거나 격리 전압을 비트 라인으로부터 접속해제시킨다. BL3과 같은 선택된 비트 라인의 경우, 각자의 격리 트랜지스터(B3)는 제어 게이트 상에 4 V와 같은 고전압을 제공함으로써 비전도성 상태로 제공된다. 이는 경로(321) 상의 격리 전압이 BL3에 도달하는 것을 방지한다. BL0 내지 BL2와 같은 선택되지 않은 비트 라인들의 경우, 각자의 격리 트랜지스터들(B0 내지 B2)은 그들의 제어 게이트들 상에 0 V와 같은 저전압을 제공함으로써 전도성 상태로 제공된다. 이는 경로(321) 상의 격리 전압을 BL1 내지 BL3에 각각, 그리고 그들 비트 라인들에 접속된 선택되지 않은 메모리 셀들에 접속시킨다.
형성 동작은 또한, 어레이 내의 모든 저장 노드들 상에서 또는 어레이의 저장 노드들의 상이한 서브세트들 상에서 동시에 수행될 수 있다. 예를 들어, WL3에 접속된 저장 노드들(M30 내지 M33)을 포함하는 서브세트에 대한 형성 동작을 고려한다. 이들 저장 노드들에 형성 전압을 인가하기 위해, 디코더 트랜지스터(Wd3)는 WL 전압 드라이버로부터의 전압이 WL3에 도달할 수 있게 하도록 선택된다. 동시에, 워드 라인 디코더 트랜지스터들(Wd0, Wd1, Wd2)은 전압이 각각 WL0, WL1, WL2에 도달하는 것을 방지하도록 선택되지 않을 수 있다. 각각의 비트 라인(BL0 내지 BL3)은 각자의 디코더 트랜지스터들을 전도성 상태로 제공함으로써 경로(364)를 통해 비트 라인 전압 드라이버(264)에 접속된다. 각자의 격리 트랜지스터들은 비전도성 상태로 제공된다. 다양한 드라이버들은 도 2의 어레이 드라이버들(224)의 일부일 수 있다.
회로(245)는 다양한 전압 드라이버들에 접속된다. 예를 들어, WL 전압 드라이버(260)는 WL 디코더 트랜지스터들 각각에 접속되는 경로(360) 상에 전압을 제공할 수 있다. WL 디코더 트랜지스터 드라이버(261)는 경로들(361)을 통해 WL 디코더 트랜지스터들에 별개의 전압 신호들을 제공할 수 있다. WL 격리 트랜지스터 드라이버(262)는 경로들(362)을 통해 WL 격리 트랜지스터들에 별개의 전압 신호들을 제공할 수 있다. WL 격리 전압원(263)은 경로(363)를 통해 WL 격리 전압 트랜지스터들에 4 V와 같은 격리 전압을 제공할 수 있다.
BL 전압 드라이버(264)는 BL 디코더 트랜지스터들 각각에 접속되는 경로(364) 상에 전압을 제공할 수 있다. BL 디코더 트랜지스터 드라이버(265)는 경로들(365)을 통해 BL 디코더 트랜지스터들에 별개의 전압 신호들을 제공할 수 있다. BL 격리 트랜지스터 드라이버(266)는 경로들(366)을 통해 BL 격리 트랜지스터들에 별개의 전압 신호들을 제공할 수 있다. BL 격리 전압원(267)은 경로(321)를 통해 BL 격리 전압 트랜지스터들에 4 V와 같은 격리 전압을 제공할 수 있다.
WL 및 BL 전압 드라이버들에 더하여, WL 및 BL 프로그래밍 전압 드라이버들이 프로그래밍 동작을 위해 유사하게 제공될 수 있다. 드라이버들은 또한, 본 명세서에 기술된 바와 같은 형성 프로세스에 사용될 수 있다.
도 4a는 자극이 없는 제1 스위칭 동작(플롯(400)) 및 제2 스위칭 동작(플롯(401)) 동안 셀렉터에 대한 I-V 플롯을 도시한다. 도 4a 내지 도 4h에서, 수직축은 전류(I)를 도시하고, 수평축은 전압(V)을 도시한다. 추가로, 공통 선형 스케일이 수직 축들에 사용되고, 공통 선형 스케일이 수평 축들에 사용된다.
서두에 언급한 바와 같이, 본 명세서에 기술된 바와 같은 자극 없이, 셀렉터들은 메모리 어레이에서의 제1 동작 동안 비교적 높은 초기 임계 전압, Vinit를 갖는다. Vinit를 초과하는 전압이 셀렉터에 인가될 때, 플롯(400)에 의해 도시된 바와 같이 셀렉터는 턴온된다. 또한, 이러한 시간 동안, 셀렉터는 그의 임계 전압(Vth)이 동작 Vth(Vop)으로 지칭되는 더 낮은 레벨로 비가역적으로 감소되는 형성 프로세스를 겪는다. Vth에서의 변화는 메모리 디바이스의 정상 동작/저장 조건들에서 비가역적이다. 이는, 예컨대 -40 C 내지 85 C의 온도들에서의 저장, 10 내지 2,000 ㎐에서 최대 20 G의 진동, 및 0.5 msec 동안 최대 1500 G의 쇼크를 포함할 수 있다.
메모리 어레이에서의 후속 동작들 동안, 플롯(401)에 의해 도시된 바와 같이, Vop를 초과하는 전압이 셀렉터에 인가될 때 셀렉터들은 턴온된다. 플롯(401a)은 메모리 셀의 저항 상태를 스위칭하기 위해 필요에 따라 저장 노드를 가로지르는 전압의 증가를 나타낸다.
셀렉터는, 아래에서 추가로 논의되는 바와 같이, 그를 가로지르는 전압이 지지 전압, Vhold 미만으로 떨어질 때 턴오프된다.
이는, 어레이의 제1 동작에서 적어도 Vinit의 고전압이 요구되는 비교예이다.
도 4b는 제1 자극 후의 제1 스위칭 동작(플롯(430)) 및 제2 스위칭 동작(플롯(431)) 동안 셀렉터에 대한 I-V 플롯을 도시한다. 자극은 특정된 전류, Vop 미만의 특정된 전압 및 특정된 지속기간을 갖는 신호를 포함한다. 지속기간은 저장 노드의 스위칭 동작을 위한 시간과 비교하여 상대적으로 길다. 예를 들어, 지속기간은 정상 프로그래밍 또는 판독 동작, 예컨대, 형성 프로세스 후에 발생하는 프로그래밍 또는 판독 동작의 지속기간보다 더 길 수 있다. 지속기간은 1/2 초, 1 초, 또는 다수 초, 예컨대 3 초, 5 초 또는 10 초일 수 있다. 지속기간은 1 마이크로초, 1 밀리초 또는 1 초보다 더 길 수 있다. 지속기간은 재료, 구조, 및 제조 프로세스에 좌우된다. 자극은 전류, 전압 및 지속기간에 비례하여 셀렉터에 스트레스를 인가한다.
논의된 다양한 자극들에서, 전류, 전압 및 지속기간에 대한 특정 값들은 셀렉터의 조성 및 두께와 같은 다양한 인자들에 좌우된다. 예를 들어, 두께가 더 클 때 더 강한 자극이 적합하다.
자극이 인가된 후에, 플롯들은, 턴온 전압이 제1 동작 및 제2 동작 둘 모두에 대해 Vop와 실질적으로 동일함을 확인한다. 이는, 자극이 셀렉터의 Vth를 Vop로 성공적으로 감소시켰음을 입증한다.
도 4c는 도 4a의 플롯들(400, 401)(사전동작 자극이 없음)을 도 4b의 플롯들(430, 431)(사전동작 자극이 있음)과 비교한, 셀렉터에 대한 I-V 플롯을 도시한다. 플롯들(401, 430, 431)은 실질적으로 동일하고, 셀렉터가 Vth, 및 Vop의 턴온 전압을 갖는다는 것을 나타낸다.
도 4d는 제2 자극 후의 제1 스위칭 동작(플롯(440)) 및 제2 스위칭 동작(플롯(441)) 동안, 그리고 자극이 없는 제1 스위칭 동작(플롯(442)) 및 제2 스위칭 동작(플롯(443)) 동안 셀렉터에 대한 I-V 플롯을 도시한다. 자극은 도 4b의 예에서 사용된 전류의 1/20인 특정된 전류 및 도 4b의 예에서 사용된 지속기간의 4 배인 지속기간을 갖는 신호를 포함한다. 플롯들(440, 441, 443)은 실질적으로 동일하고, 셀렉터가 Vth, 및 Vop의 턴온 전압을 갖는다는 것을 나타낸다. 플롯(442)은 자극이 없는 제1 스위칭 동작에서 Vinit의 더 높은 턴온 전압을 보여준다.
자극이 인가된 후에, 플롯들은, 턴온 전압이 제1 동작 및 제2 동작 둘 모두에 대해 Vop와 실질적으로 동일함을 확인한다. 추가로, 자극 신호에서의 더 작은 전류의 사용은 더 긴 지속기간에 의해 보상된다.
도 4e는 제3 자극 후의 제1 스위칭 동작(플롯(450)) 및 제2 스위칭 동작(플롯(451)) 동안, 그리고 자극이 없는 제1 스위칭 동작(플롯(452)) 및 제2 스위칭 동작(플롯(453)) 동안 셀렉터에 대한 I-V 플롯을 도시한다. 자극은 Vop의 약 80 내지 90%인 특정된 전압 및 수 초의 특정된 지속기간을 갖는 신호를 포함한다. 플롯들(450, 451, 453)은 실질적으로 동일하고, 셀렉터가 Vth, 및 Vop의 턴온 전압을 갖는다는 것을 나타낸다. 플롯(452)은 자극이 없는 제1 스위칭 동작에서 Vinit의 더 높은 턴온 전압을 보여준다. 자극이 인가된 후에, 플롯들은, 턴온 전압이 제1 동작 및 제2 동작 둘 모두에 대해 Vop와 실질적으로 동일함을 확인한다.
도 4f는 도 4a의 플롯들(400, 401)과 비교되는, 제5 자극 후의 제1 스위칭 동작(플롯(460)) 및 제2 스위칭 동작(플롯(461)) 동안 셀렉터에 대한 I-V 플롯을 도시한다. 자극은 도 4e의 예에서와 동일한 전압 및 도 4e의 예에서의 지속기간의 1/3인 특정된 지속기간을 갖는 신호를 포함한다.
플롯들(401, 461)은 실질적으로 동일하고, 셀렉터가 Vth, 및 Vop의 턴온 전압을 갖는다는 것을 나타낸다. 플롯(460)은 플롯(461)보다 약간 더 높은 상태이며, 이는 자극이 불완전한 형성 프로세스를 야기했음을 나타낸다. 대신에, 제2 스위칭 동작의 플롯(461)에 의해 입증되는 바와 같이, 형성 프로세스는 제1 스위칭 동작에 의해 완료된다. 플롯(400)은 자극이 없는 제1 스위칭 동작에서 Vinit의 더 높은 턴온 전압을 보여준다.
도 5는 지지 임계 전압(Vhold) 및 동작 임계 전압(Vop)과 함께, 임계 스위칭 셀렉터에 대한 예시적인 재료들의 표를 도시한다. 이들은 오보닉 임계 스위칭 셀렉터에 대한 예시적인 재료들이지만, 다른 재료들이 사용될 수 있다. 표의 각각의 로우는 재료, 및 지지 임계 전압(Vhold)과 동작 임계 전압(Vop)의 예를 식별한다. 언급된 바와 같이, Vop는 턴온 전압이고 Vhold는 턴오프 전압이다. 또한, 도 6b를 참조한다. 예시적인 재료들은 Ge-Se를 포함하며, 이때 Vhold= 0.5 V 및 Vop= 1.4 V이고; Ge-Se-N을 포함하며, 이때 Vhold= 1.0 V 및 Vop= 4.0 V이고; Ge-Se-As를 포함하며, 이때 Vhold= 1.2 V 및 Vop= 3.5 V이고; Ge-Se-Sb-N을 포함하며, 이때 Vhold= 0.7 V 및 Vop= 2.2 V이고; Ge58Se42를 포함하며, 이때 Vhold= 1.7 V 및 Vop= 3.5 V이고; GeTe6를 포함하며, 이때 Vhold= 0.7 V 및 Vop= 1.6 V이고; Si-Te을 포함하며, 이때 Vhold= n.a(이용가능하지 않음) 및 Vop= 1.2 V이고; Zn-Te을 포함하며, 이때 Vhold= 0.4 V 및 Vop= 0.6 V이고; C-Te을 포함하며, 이때 Vhold= 0.3 V 및 Vop= 0.6 V이고; B-Te을 포함하며, 이때 Vhold= 0.3 V 및 Vop= 0.7 V이고; Ge-As-Te-Si-N을 포함하며, 이때 Vhold= 1.5 V 및 Vop= 1.8 V이고; Ge-As-Se-Te-Si을 포함하며, 이때 Vhold= 1.5 V 및 Vop= 2.2 V이다.
도 6a 내지 도 6c는 로그 스케일 상의 전류 및 선형 스케일 상의 전압을 도시한다.
도 6a는 양극성 스위칭 메모리 셀에 대한 예시적인 I-V 플롯을 도시한다. 본 명세서에 개시된 기법들은 단극성 및 양극성 스위칭 메모리 셀들과 함께 사용하기에 적합하다. 메모리 셀을 가로지르는 한 방향으로 전압을 인가함으로써 저저항 상태와 고저항 상태 사이에서 단극성 스위칭 메모리 셀이 스위칭된다. 예를 들어, 제1 전압은 메모리 셀에 대한 설정 프로세스를 수행할 수 있고, 제2 전압은 메모리 셀에 대한 재설정 프로세스를 수행할 수 있다. 양극성 스위칭 메모리 셀은, 예를 들어 메모리 셀을 가로지르는 포지티브 전압을 인가함으로써 설정 프로세스에서 고저항 상태(high resistance state, HRS)로부터 저저항 상태(low resistance state, LRS)로 스위칭되고, 예를 들어 메모리 셀을 가로지르는 네거티브 전압을 인가함으로써 재설정 프로세스에서 LRS로부터 HRS로 스위칭된다.
I-V 플롯은 셀렉터와 별개인 메모리 셀에 대한 것이다. 수평축은 Vset, 즉 설정 동작이 발생하는 전압, 및 Vreset, 즉 재설정 동작이 발생하는 전압을 도시한다. Vset는 이러한 예에서 크기가 Vreset보다 더 크다.
설정 동작에서, 메모리 셀은 초기에 HRS에 있다. 전압이 0 V로부터 Vset로 증가할 때, 전류는 플롯(600)에 의해 도시된 바와 같이 증가한다. 메모리 셀이 저저항 상태(LRS)로 스위칭될 때, 설정 동작 동안의 전류의 증가가 플롯(601)에 의해 도시된다. 후속하여, 전압이 0 V를 향해 감소함에 따라, 플롯(602)에 의해 도시된 바와 같이, 전류가 또한 감소한다.
재설정 동작에서, 메모리 셀은 초기에 LRS에 있다. 전압이 0 V로부터 Vreset로 크기가 증가할 때, 전류는 플롯(603)에 의해 도시된 바와 같이 증가한다. 메모리 셀이 고저항 상태(HRS)로 스위칭될 때, 재설정 동작 동안의 전류의 증가가 플롯(604)에 의해 도시된다. 후속하여, 전압이 0 V를 향해 크기가 감소함에 따라, 플롯(605)에 의해 도시된 바와 같이, 전류가 또한 감소한다.
도 6b는 도 6a의 양극성 스위칭 메모리 셀과 함께 사용하기 위한 임계 스위칭 셀렉터에 대한 예시적인 I-V 플롯을 도시한다. I-V 플롯은 메모리 셀과 별개인 셀렉터에 대한 것이다. 수평축은 지지 임계 전압(Vhold), 동작 임계 전압(Vop), 및 초기 임계 전압(Vinit)을 도시한다. 이러한 전압들의 포지티브 극성 및 네거티브 극성은 도 6a에 부합하는 설정 동작 및 재설정 동작에서 사용하기 위해 도시된다.
설정 동작에서, 전압이 0 V로부터 Vop로 증가할 때, 전류는 플롯(610)에 의해 도시된 바와 같이 증가한다. 전압이 Vop를 초과하여 증가할 때, 셀렉터는 턴온되고, 플롯(611)에 의해 도시된 바와 같이 전류의 급격한 증가가 있다. 후속하여, 플롯(612)은 전압이 단지 작은 전류 변화에 따라 증가하거나 감소할 수 있음을 보여준다. 이는 메모리 셀의 저항에 좌우된다. 대부분의 경우들에서, 전류는 전압에 따라 선형적으로 증가한다. 일부 경우에, 전류 컴플라이언스 때문에 전압이 증가하거나 최대 측정 범위에 도달할 때 전류는 변화하지 않는다. 설정 동작이 완료될 때, 전압은 Vhold로 감소하고, 이 지점에서 셀렉터는 턴오프되어, 전류의 급격한 감소를 야기한다(플롯(603)).
재설정 동작에서, 전압이 0 V로부터 -Vop로 크기가 증가할 때, 전류는 플롯(620)에 의해 도시된 바와 같이 증가한다. 전압이 -Vop를 초과하여 크기가 증가할 때, 셀렉터는 턴온되고, 플롯(621)에 의해 도시된 바와 같이 전류의 급격한 증가가 있다. 후속하여, 플롯(622)은 전압이 단지 작은 전류 변화에 따라 증가하거나 감소할 수 있음을 보여준다. 재설정 동작이 완료될 때, 전압은 Vhold로 크기가 감소하고, 이 지점에서 셀렉터는 턴오프되어, 전류의 급격한 감소를 야기한다(플롯(623)).
도 6c는 도 6b의 임계 스위칭 셀렉터와 직렬인 도 6a의 양극성 스위칭 메모리 셀을 포함하는 저장 노드에 대한 예시적인 I-V 플롯을 도시한다. 언급된 바와 같이, 전압 및 전류를 포함하는 신호는 셀렉터가 턴온될때까지 메모리 셀에 인가될 수 없다. 메모리 셀을 가로지르는 각각 적절한 설정 또는 재설정 전압, Vset 또는 Vreset을 제공하기 위해 셀렉터가 턴온된 후에 전압이 증가될 수 있다.
설정 동작에서, 전압이 0 V로부터 Vop로 증가할 때, 전류는 플롯(630)에 의해 도시된 바와 같이 증가한다. 전압이 Vop를 초과하여 증가할 때, 셀렉터는 턴온되고, 플롯(631)에 의해 도시된 바와 같이 전류의 급격한 증가가 있다. 전압은 플롯(632)에 의해 도시된 바와 같이 Vset로 추가로 증가될 수 있고, 이 지점에서 설정 동작이 발생하여, 전류의 급격한 증가를 야기한다(플롯(633)). 후속하여, 설정 동작이 완료될 때, 플롯(634)은 전압이 Vhold로 감소하는 것을 보여주고, 이 지점에서 셀렉터는 턴오프되어, 전류의 급격한 감소를 야기한다(플롯(635)). LRS를 나타내는 플롯(634)의 기울기는 HRS를 나타내는 플롯(632)의 기울기보다 더 가파르다.
재설정 동작에서, 전압이 0 V로부터 -Vop로 크기가 증가할 때, 전류는 플롯(640)에 의해 도시된 바와 같이 증가한다. 전압이 -Vop를 초과하여 크기가 증가할 때, 셀렉터는 턴온되고, 플롯(641)에 의해 도시된 바와 같이 전류의 급격한 증가가 있다. 전압은 플롯(642)에 의해 도시된 바와 같이 Vreset로 추가로 증가될 수 있고, 이 지점에서 재설정 동작이 발생하여 전류의 급격한 감소를 야기한다(플롯(643)). LRS를 나타내는 플롯(642)의 기울기는 HRS를 나타내는 플롯(644)의 기울기보다 더 가파르다. 후속하여, 재설정 동작이 완료될 때, 플롯(644)은 전압이 Vhold로 크기가 감소하는 것을 보여주고, 이 지점에서 셀렉터는 턴오프되어, 전류의 급격한 감소를 야기한다(플롯(645)).
도 7a는 형성 동작에서 저장 노드에 인가된 자극에 대한 예시적인 전압 대 시간 플롯을 도시한다. 언급된 바와 같이, 자극은 특정된 전류, Vop 또는 Vinit 미만의 특정된 전압 및 특정된 지속기간을 갖는 신호를 포함할 수 있다. 셀렉터는 이러한 형성 동작에서 턴온되지 않는다.
전압은 일부 예들에서 Vop의 90% 이하일 수 있다. 특정된 지속기간은 언급된 바와 같이, 재료, 구조, 및 제조 프로세스에 좌우된다. 전압은 형성 전압(Vform)으로 지칭되고 t0 내지 tform의 지속기간을 갖는다. 이러한 예에서, 전압은 지속기간 전체에 걸쳐 Vop를 초과하지 않는다. 다른 옵션에서, Vform은 Vinit 미만이지만 Vop 초과이다.
도 7b는 형성 동작에서 저장 노드에 인가된 자극에 대한 예시적인 전류 대 시간 플롯을 도시한다. 이러한 예에서, 전류는 레벨, Iform을 갖는다. 전류는 이러한 예에서 고정 레벨이지만, 램프(ramp) 또는 다른 가변 신호일 수 있다.
도 8a는 메모리 어레이 내의 메모리 셀들을 프로그래밍하고 셀렉터들을 형성하기 위한 예시적인 프로세스의 흐름도를 도시한다. 단계(800)는 메모리 셀들과 직렬인 임계 스위칭 셀렉터들을 포함하는 저장 노드들을 포함하는 메모리 어레이를 제조하는 것을 포함한다. 단계(801)는, 메모리 셀들을 프로그래밍하기 전에, 전압(Vform)을 갖는 자극을 저장 노드들에 인가하는 것을 포함하고, 이는 초기 임계 전압(Vinit)을 갖는 초기 상태로부터 초기 임계 전압보다 낮은 동작 임계 전압(Vop)을 갖는 동작 상태로 임계 스위칭 셀렉터들을 전이시키며, 여기서 Vform < Vinit이다. 단계(802)는 선택된 저장 노드에 신호를 인가함으로써 선택된 저장 노드에 대한 프로그래밍 동작(예컨대, 설정 또는 재설정)을 수행하는 것을 포함하고, 여기서 신호는 선택된 저장 노드의 임계 스위칭 셀렉터를 비전도성 상태로부터 전도성 상태로 스위칭하기 위한 Vop 초과의 전압을 갖고, 선택된 저장 노드의 선택된 메모리 셀의 저항을 스위칭하는 전류 프로파일을 갖는다. 자극의 인가는, 예를 들어 제조 프로세스의 웨이퍼 테스트 또는 패키지 테스트 페이즈 동안 발생할 수 있다. 판독 동작은 대안적으로, 프로그래밍 동작 대신에 수행될 수 있는데, 이 경우에 전류는 저항 스위칭을 야기하지 않을 수 있다.
결정 단계(803)는 어레이 내에서 수행할 다른 프로그래밍 동작이 있는지 여부를 결정한다. 결정 단계가 참인 경우, 단계(802)는 다른 선택된 저장 노드에 대해 반복된다. 결정 단계가 거짓이면, 프로세스는 단계(804)에서 완료된다.
대체적으로, 단계(801)는 임계 스위칭 셀렉터들을 초기 상태로부터 동작 상태로 변환한다. 이는, 예를 들어 칼코겐화물과 같은 셀렉터 재료의 제1 비정질 상태로부터 제2 비정질 상태로의 변환일 수 있다.
도 8b는 도 8a의 단계(801)를 수행하기 위한 예시적인 프로세스의 흐름도를 도시하는데, 여기서 셀렉터들의 형성은 메모리 어레이에서 한 번에 하나의 서브세트씩 발생한다. 언급된 바와 같이, 피크 전류 소비가 감소될 수 있고, 한 번에 하나의 서브세트씩, 어레이의 상이한 서브세트들에서 셀렉터들을 형성함으로써 최대 허용 레벨 미만으로 유지될 수 있다. 단계(810)는 전압(Vform)을 갖는 자극을 저장 노드들의 서브세트에 인가하는 것을 포함하고, 이는 초기 임계 전압(Vinit)을 갖는 초기 상태로부터 초기 임계 전압보다 낮은 동작 임계 전압(Vop)을 갖는 동작 상태로 서브세트의 임계 스위칭 셀렉터들을 전이시키며, 여기서 Vform < Vinit이다. 결정 단계(811)는 어레이 내에 다음 서브세트가 있는지를 결정한다. 결정 단계가 참인 경우, 단계(810)는 어레이 내의 저장 노드들의 다른 서브세트에 대해 반복된다. 결정 단계가 거짓이면, 프로세스는 단계(812)에서 완료된다. 또한, 도 9를 참조한다.
도 9는 도 1b, 도 3 및 도 8b에 부합하는 저장 노드들의 예시적인 서브세트들을 도시한다. 도 1b의 어레이의 평면도가 도시되어 있다. 언급된 바와 같이, 저장 노드들의 셀렉터들을 형성하기 위한 자극은 상이한 시간들에서 어레이의 상이한 서브세트들에 대해 수행될 수 있다. 예를 들어, 서브세트들(901 내지 904) 각각은 어레이의 컬럼을 포함하고, 서브세트들(910, 911) 각각은 어레이의 2개의 컬럼들을 포함한다. 유사하게, 서브세트들(920 내지 923) 각각은 어레이의 로우를 포함하고, 서브세트들(930, 931) 각각은 어레이의 2개의 로우들을 포함한다. 다른 예에서, 서브세트들(940 내지943) 각각은 어레이의 2개의 컬럼들과 2개의 로우들의 교점에 있는 저장 노드들을 포함한다. 다른 서브세트들의 구성들이 또한 가능하다. 예를 들어, 서브세트는 하나 이상의 컬럼들 내의 저장 노드들 모두를 포함할 수 있지만, 하나 이상의 로우들 내의 저장 노드들의 일부분만을 포함할 수 있다. 또는, 서브세트는 하나 이상의 로우들 내의 저장 노드들 모두를 포함할 수 있지만, 하나 이상의 컬럼들 내의 저장 노드들의 일부분만을 포함할 수 있다.
다른 예에서, 서브세트는 도 1c에서와 같은 다중 레벨 디바이스의 하나의 레벨을 포함한다. 제어 회로는 한 번에 하나의 레벨씩, 다수의 레벨들에 자극을 인가하도록 구성될 수 있다. 다른 예에서, 서브세트는 다중 레벨 디바이스 내의 각각의 레벨의 일부분을 포함한다.
따라서, 일 구현예에서, 장치는 복수의 저장 노드들을 포함하는 교차점 메모리 어레이 - 각각의 저장 노드는 임계 스위칭 셀렉터와 직렬인 메모리 셀을 포함함 -; 및 교차점 메모리 어레이에 접속된 제어 회로를 포함하고, 제어 회로는 초기 임계 전압을 갖는 초기 상태로부터 초기 임계 전압보다 낮은 동작 임계 전압을 갖는 동작 상태로 임계 스위칭 셀렉터들을 전이시키기 위해 복수의 저장 노드들에 자극을 인가하도록 구성되고, 제어 회로는 다수의 저장 노드들을 동시에 선택하고, 자극은 초기 임계 전압을 초과하지 않는 형성 전압을 포함하고, 자극은 다수의 저장 노드들의 임계 스위칭 셀렉터들을 형성하기 위해 특정된 기간 동안 인가된다는 것을 알 수 있다.
다른 구현예에서, 방법은, 메모리 어레이에서 제조된 임계 스위칭 셀렉터의 제1 파이어 시에 - 임계 스위칭 셀렉터는 저장 노드에서 메모리 셀과 직렬로 있음 -, 임계 스위칭 셀렉터에 형성 전압을 인가하는 단계 - 형성 전압은 초기 임계 전압으로부터 동작 임계 전압으로 임계 스위칭 셀렉터의 임계 전압을 감소시키고, 형성 전압은 초기 임계 전압보다 낮음 -; 및 메모리 셀에 대한 프로그래밍 동작 시에, 저장 노드에 신호를 인가하는 단계 - 신호는 동작 임계 전압을 초과하고 임계 스위칭 셀렉터를 전도성 상태로 제공하는 전압 및 메모리 셀의 저항을 스위칭하는 전류 프로파일을 가짐 - 를 포함한다.
다른 구현예에서, 장치는, 교차점 메모리 어레이의 수명에서 제1 스위칭 동작 전에 교차점 메모리 어레이 내의 임계 스위칭 셀렉터들에 자극을 인가하도록 구성된 제어 회로를 포함하고, 자극은 임계 스위칭 셀렉터들의 임계 전압을 초기 임계 전압으로부터 동작 임계 전압으로 감소시키도록 구성되고, 자극은 초기 임계 전압을 초과하지 않는 전압을 포함한다.
본 발명의 전술한 상세한 설명은 예시 및 설명의 목적으로 제시되었다. 그것은 본 발명을 개시된 정확한 형태로 제한하거나 망라하도록 의도되지 않는다. 상기의 교시내용의 관점에서 많은 수정 및 변형이 가능하다. 기술된 실시예들은 본 발명의 원리 및 그의 실제 응용을 가장 잘 설명하기 위해 선택되었고, 이에 의해, 당업자가 다양한 실시예들에서 그리고 고려된 특정 용도에 적합하게 된 바와 같은 다양한 수정예들로 본 발명을 가장 잘 활용할 수 있게 하였다. 본 발명의 범주는 명세서에 첨부된 청구범위에 의해 정의되는 것으로 의도된다.

Claims (20)

  1. 장치로서,
    복수의 저장 노드들을 포함하는 교차점 메모리 어레이 - 각각의 저장 노드는 임계 스위칭 셀렉터와 직렬인 메모리 셀을 포함함 -; 및
    상기 교차점 메모리 어레이에 접속된 제어 회로를 포함하고, 상기 제어 회로는 초기 임계 전압을 갖는 초기 상태로부터 상기 초기 임계 전압보다 낮은 동작 임계 전압을 갖는 동작 상태로 상기 임계 스위칭 셀렉터들을 전이시키기 위해 상기 복수의 저장 노드들에 자극(stimulus)을 인가하도록 구성되고, 상기 제어 회로는 다수의 저장 노드들을 동시에 선택하고, 상기 자극은 상기 초기 임계 전압을 초과하지 않는 형성 전압을 포함하고, 상기 자극은 상기 다수의 저장 노드들의 임계 스위칭 셀렉터들을 형성하기 위해 특정된 기간 동안 인가되는, 장치.
  2. 제1항에 있어서,
    상기 형성 전압은 상기 동작 임계 전압을 초과하지 않는, 장치.
  3. 제1항에 있어서,
    상기 복수의 저장 노드들에 상기 자극을 인가한 후에, 상기 제어 회로는 상기 복수의 저장 노드들 중 선택된 저장 노드에 신호를 인가하도록 구성되고, 상기 신호는 상기 선택된 저장 노드의 임계 스위칭 셀렉터를 비전도성 상태로부터 전도성 상태로 스위칭하기 위해 상기 동작 임계 전압보다 크기가 더 높은 전압을 갖고, 상기 선택된 저장 노드의 선택된 메모리 셀의 저항을 스위칭하는 전류 프로파일을 갖는, 장치.
  4. 제1항에 있어서,
    상기 특정된 기간은 적어도 1 마이크로초인, 장치.
  5. 제1항에 있어서,
    상기 특정된 기간은 적어도 1 밀리초인, 장치.
  6. 제1항에 있어서,
    상기 특정된 기간은 적어도 1 초인, 장치.
  7. 제1항에 있어서,
    상기 제어 회로는 한 번에 하나의 서브세트씩, 상기 복수의 저장 노드들의 상이한 서브세트들에 상기 자극을 인가하도록 구성되는, 장치.
  8. 제1항에 있어서,
    상기 복수의 저장 노드들은 복수의 로우(row)들 및 복수의 컬럼(column)들로 배열되고;
    상기 제어 회로는 한 번에 하나의 서브세트씩, 상기 로우들의 상이한 서브세트들에 상기 자극을 인가하도록 구성되는, 장치.
  9. 제1항에 있어서,
    상기 복수의 저장 노드들은 복수의 로우들 및 복수의 컬럼들로 배열되고;
    상기 제어 회로는 한 번에 하나의 서브세트씩, 상기 컬럼들의 상이한 서브세트들에 상기 자극을 인가하도록 구성되는, 장치.
  10. 제1항에 있어서,
    상기 복수의 저장 노드들은 다수의 레벨들로 배열되고;
    상기 제어 회로는 한 번에 하나의 레벨씩, 상기 다수의 레벨들에 상기 자극을 인가하도록 구성되는, 장치.
  11. 제1항에 있어서,
    상기 복수의 저장 노드들의 상기 임계 스위칭 셀렉터들은 칼코겐화물을 포함하고;
    상기 초기 상태는 상기 칼코겐화물의 제1 비정질 상태이고;
    상기 동작 상태는 상기 칼코겐화물의 제2 비정질 상태인, 장치.
  12. 제1항에 있어서,
    상기 초기 상태로부터 상기 동작 상태로의 상기 복수의 저장 노드들의 상기 임계 스위칭 셀렉터들의 전이는 정상 동작/저장 조건들에서 비가역적인, 장치.
  13. 방법으로서,
    메모리 어레이에서 제조된 임계 스위칭 셀렉터의 제1 파이어(first-fire) 시에 - 상기 임계 스위칭 셀렉터는 저장 노드에서 메모리 셀과 직렬로 있음 -, 상기 임계 스위칭 셀렉터에 형성 전압을 인가하는 단계 - 상기 형성 전압은 초기 임계 전압으로부터 동작 임계 전압으로 상기 임계 스위칭 셀렉터의 임계 전압을 감소시키고, 상기 형성 전압은 상기 초기 임계 전압보다 낮음 -; 및
    상기 메모리 셀에 대한 프로그래밍 동작 시에, 상기 저장 노드에 신호를 인가하는 단계 - 상기 신호는 상기 동작 임계 전압을 초과하고 상기 임계 스위칭 셀렉터를 전도성 상태로 제공하는 전압 및 상기 메모리 셀의 저항을 스위칭하는 전류 프로파일을 가짐 - 를 포함하는, 방법.
  14. 제13항에 있어서,
    상기 형성 전압은 정상 동작/저장 조건들에서 상기 초기 임계 전압을 갖는 제1 비정질 상태로부터 상기 동작 임계 전압을 갖는 제2 비정질 상태로 상기 임계 스위칭 셀렉터를 비가역적으로 변환하는, 방법.
  15. 제13항에 있어서,
    상기 저장 노드는 복수의 저장 노드들을 포함하는 교차점 메모리 어레이에 있고, 각각의 저장 노드는 메모리 셀과 직렬인 임계 스위칭 셀렉터를 포함하고;
    최대 허용 레벨 미만의 피크 전류 소비를 유지하면서 상이한 서브세트들의 상기 임계 스위칭 셀렉터들의 임계 전압들을 감소시키기 위해, 상기 형성 전압을 포함하는 신호가 한 번에 하나의 서브세트씩, 상기 복수의 저장 노드들의 상이한 서브세트들에 인가되는, 방법.
  16. 장치로서,
    교차점 메모리 어레이의 수명에서 제1 스위칭 동작 전에 상기 교차점 메모리 어레이 내의 임계 스위칭 셀렉터들에 자극을 인가하도록 구성된 제어 회로를 포함하고, 상기 자극은 상기 임계 스위칭 셀렉터들의 임계 전압을 초기 임계 전압으로부터 동작 임계 전압으로 감소시키도록 구성되고, 상기 자극은 상기 초기 임계 전압을 초과하지 않는 전압을 포함하는, 장치.
  17. 제16항에 있어서,
    각각의 임계 스위칭 셀렉터는 상기 교차점 메모리 어레이의 저장 노드에서 메모리 셀과 직렬로 있고;
    제1 스위칭 동작을 수행하기 위해, 상기 제어 회로는 상기 교차점 메모리 어레이 내의 임계 스위칭 셀렉터를 턴온시키는 전압을 상기 임계 스위칭 셀렉터에 인가하도록, 그리고 선택된 메모리 셀의 저항 상태를 변화시키는 전류를 상기 선택된 메모리 셀에 인가하도록 구성되는, 장치.
  18. 제16항에 있어서,
    상기 제어 회로는 한 번에 하나의 서브세트씩, 상기 교차점 메모리 어레이의 워드 라인들 및/또는 비트 라인들의 상이한 서브세트들에 상기 자극을 인가하도록 구성되는, 장치.
  19. 제16항에 있어서,
    상기 제어 회로는 한 번에 하나의 서브세트씩, 상기 교차점 메모리 어레이의 상기 임계 스위칭 셀렉터들의 상이한 서브세트들에 상기 자극을 인가하도록 구성되는, 장치.
  20. 제16항에 있어서,
    상기 자극은 상기 동작 임계 전압을 초과하지 않는 전압을 포함하는, 장치.
KR1020210037395A 2020-06-11 2021-03-23 교차점 메모리 어레이 내의 셀렉터들의 서브임계 전압 형성 KR102487755B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/899,423 US11049559B1 (en) 2020-06-11 2020-06-11 Subthreshold voltage forming of selectors in a crosspoint memory array
US16/899,423 2020-06-11

Publications (2)

Publication Number Publication Date
KR20210154077A true KR20210154077A (ko) 2021-12-20
KR102487755B1 KR102487755B1 (ko) 2023-01-11

Family

ID=76548299

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210037395A KR102487755B1 (ko) 2020-06-11 2021-03-23 교차점 메모리 어레이 내의 셀렉터들의 서브임계 전압 형성

Country Status (5)

Country Link
US (1) US11049559B1 (ko)
JP (1) JP6968304B1 (ko)
KR (1) KR102487755B1 (ko)
CN (1) CN113808648A (ko)
DE (1) DE102021106146A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023200767A1 (en) * 2022-04-12 2023-10-19 Sandisk Technologies Llc First fire and cold start in memories with threshold switching selectors

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11386945B2 (en) 2020-10-02 2022-07-12 Sandisk Technologies Llc Signal amplification in MRAM during reading, including a pair of complementary transistors connected to an array line
WO2023181624A1 (ja) * 2022-03-22 2023-09-28 ソニーセミコンダクタソリューションズ株式会社 不揮発性メモリ、記憶装置、および、不揮発性メモリの制御方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080054758A (ko) * 2006-12-13 2008-06-19 삼성전자주식회사 저항 메모리 장치
US20120025164A1 (en) * 2009-10-28 2012-02-02 Intermolecular, Inc. Variable resistance memory with a select device
KR20190044068A (ko) * 2016-07-26 2019-04-29 실리콘 스토리지 테크놀로지 인크 저항성 랜덤 액세스 메모리(rram) 셀 필라멘트의 전류 형성
EP3503108A1 (en) * 2017-12-21 2019-06-26 Macronix International Co., Ltd. Forming structure and method for integrated circuit memory
KR20200005736A (ko) * 2017-05-10 2020-01-16 에이알엠 리미티드 상관 전자 스위치（ｃｅｓ）장치 작동을 위한 방법, 시스템 및 장치

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3573757A (en) * 1968-11-04 1971-04-06 Energy Conversion Devices Inc Memory matrix having serially connected threshold and memory switch devices at each cross-over point
US6914255B2 (en) * 2003-08-04 2005-07-05 Ovonyx, Inc. Phase change access device for memories
US7646630B2 (en) * 2004-11-08 2010-01-12 Ovonyx, Inc. Programmable matrix array with chalcogenide material
KR100764738B1 (ko) 2006-04-06 2007-10-09 삼성전자주식회사 향상된 신뢰성을 갖는 상변화 메모리 장치, 그것의 쓰기방법, 그리고 그것을 포함한 시스템
JP4371149B2 (ja) * 2007-01-09 2009-11-25 ソニー株式会社 半導体メモリデバイス、センスアンプ回路、および、メモリセルの読み出し方法
WO2010070895A1 (ja) * 2008-12-18 2010-06-24 パナソニック株式会社 不揮発性記憶装置及びその書き込み方法
US20100165716A1 (en) * 2008-12-30 2010-07-01 Stmicroelectronics S.R.L. Nonvolatile memory with ovonic threshold switches
CN101867015A (zh) * 2009-04-16 2010-10-20 台湾积体电路制造股份有限公司 通过施加p-衬底偏压和调节阈值电压提高磁性隧道结的编程电流
US8395926B2 (en) 2010-06-18 2013-03-12 Sandisk 3D Llc Memory cell with resistance-switching layers and lateral arrangement
US8693233B2 (en) 2010-06-18 2014-04-08 Sandisk 3D Llc Re-writable resistance-switching memory with balanced series stack
WO2013080496A1 (ja) * 2011-12-02 2013-06-06 パナソニック株式会社 クロスポイント型抵抗変化不揮発性記憶装置
US9368205B2 (en) 2013-08-26 2016-06-14 Intel Corporation Set and reset operation in phase change memory and associated techniques and configurations
US9653126B2 (en) * 2014-01-27 2017-05-16 Sandisk Technologies Llc Digital ramp rate control for charge pumps
KR102159258B1 (ko) * 2014-04-04 2020-09-23 삼성전자 주식회사 메모리 장치 및 상기 메모리 장치의 동작 방법
US9324423B2 (en) * 2014-05-07 2016-04-26 Micron Technology, Inc. Apparatuses and methods for bi-directional access of cross-point arrays
KR102261813B1 (ko) * 2014-11-26 2021-06-07 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
KR102594412B1 (ko) * 2016-08-03 2023-10-30 삼성전자주식회사 임계 스위칭 소자를 갖는 반도체 소자 형성 방법
US10283202B1 (en) * 2017-11-16 2019-05-07 Sandisk Technologies Llc Reducing disturbs with delayed ramp up of selected word line voltage after pre-charge during programming
US10373682B2 (en) * 2017-12-27 2019-08-06 Sandisk Technologies Llc Write set operation for memory device with bit line capacitor drive
US20210036221A1 (en) * 2018-04-09 2021-02-04 Sony Semiconductor Solutions Corporation Switching device and storage unit, and memory system
US11631717B2 (en) * 2018-09-28 2023-04-18 Intel Corporation 3D memory array with memory cells having a 3D selector and a storage component
US11769544B2 (en) * 2018-10-05 2023-09-26 Tetramem Inc. Code comparators with nonpolar dynamical switches
US10991756B2 (en) * 2018-10-23 2021-04-27 Taiwan Semiconductor Manufacturing Co., Ltd. Bipolar selector with independently tunable threshold voltages
US10734073B1 (en) * 2019-02-12 2020-08-04 Sandisk Technologies Llc Three terminal isolation elements and methods
US10714534B1 (en) * 2019-02-12 2020-07-14 Sandisk Technologies Llc Three terminal isolation elements and methods
US20200342926A1 (en) * 2019-04-28 2020-10-29 Sandisk Technologies Llc One selector one resistor mram crosspoint memory array fabrication methods
US11056534B2 (en) * 2019-06-27 2021-07-06 Sandisk Technologies Llc One selector one resistor MRAM crosspoint memory array fabrication methods
US11004508B2 (en) * 2019-08-30 2021-05-11 Sandisk Technologies Llc One selector one resistor RAM threshold voltage drift and offset voltage compensation methods

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080054758A (ko) * 2006-12-13 2008-06-19 삼성전자주식회사 저항 메모리 장치
US20120025164A1 (en) * 2009-10-28 2012-02-02 Intermolecular, Inc. Variable resistance memory with a select device
KR20190044068A (ko) * 2016-07-26 2019-04-29 실리콘 스토리지 테크놀로지 인크 저항성 랜덤 액세스 메모리(rram) 셀 필라멘트의 전류 형성
KR20200005736A (ko) * 2017-05-10 2020-01-16 에이알엠 리미티드 상관 전자 스위치（ｃｅｓ）장치 작동을 위한 방법, 시스템 및 장치
EP3503108A1 (en) * 2017-12-21 2019-06-26 Macronix International Co., Ltd. Forming structure and method for integrated circuit memory
US20190198103A1 (en) * 2017-12-21 2019-06-27 Macronix International Co., Ltd. Forming structure and method for integrated circuit memory

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023200767A1 (en) * 2022-04-12 2023-10-19 Sandisk Technologies Llc First fire and cold start in memories with threshold switching selectors
US11894037B2 (en) 2022-04-12 2024-02-06 Sandisk Technologies Llc First fire and cold start in memories with threshold switching selectors

Also Published As

Publication number Publication date
JP6968304B1 (ja) 2021-11-17
DE102021106146A1 (de) 2021-12-16
KR102487755B1 (ko) 2023-01-11
CN113808648A (zh) 2021-12-17
JP2021197199A (ja) 2021-12-27
US11049559B1 (en) 2021-06-29

Similar Documents

Publication Publication Date Title
KR102487755B1 (ko) 교차점 메모리 어레이 내의 셀렉터들의 서브임계 전압 형성
US9818481B2 (en) Resistive memory device and operation method thereof
US7903448B2 (en) Resistance random access memory having common source line
US7961534B2 (en) Semiconductor memory device for writing data to multiple cells simultaneously and refresh method thereof
US7570511B2 (en) Semiconductor memory device having a three-dimensional cell array structure
KR100827706B1 (ko) 반도체 메모리 장치 및 이의 더미라인 바이어싱 방법
US20120155146A1 (en) Resistance-change memory
US20080205179A1 (en) Integrated circuit having a memory array
JP2006127583A (ja) 不揮発性半導体記憶装置及び相変化メモリ
CN111816238B (zh) 阻变存储器件
JP2011198445A (ja) 半導体記憶装置
JP2020047316A (ja) 不揮発性記憶装置
JPWO2007074504A1 (ja) 不揮発性半導体記憶装置及びその書き込み方法
WO2019054001A1 (ja) 不揮発性記憶装置、及び駆動方法
US10566054B2 (en) Semiconductor memory device
KR101077426B1 (ko) 반도체 메모리 장치
US20180166136A1 (en) Memory device and method for operating memory device
KR101101999B1 (ko) 저항 변화 메모리 장치
US11107524B2 (en) Methods and apparatus for resisitive memory device for sense margin compensation
US11289142B2 (en) Nonvolatile memory sensing circuit including variable current source
US11948632B2 (en) Memory device including phase change memory cell and operation method thereof
KR100934852B1 (ko) 상 변화 메모리 장치
KR20090016198A (ko) 상 변화 메모리 장치 및 그 동작방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant