KR20080047473A - 역 소스/드레인 금속성 접점을 갖는 전계 효과트랜지스터(ｆｅｔ) 및 이를 제조하는 방법 - Google Patents

역 소스/드레인 금속성 접점을 갖는 전계 효과트랜지스터(ｆｅｔ) 및 이를 제조하는 방법 Download PDF

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Abstract

본 발명은, 제1의 하부 유전체층에 위치한 하부 및 제2의 상부 유전체층에 위치한 상부를 구비한 역 소스/드레인 금속성 접점을 포함하는 전계 효과 트랜지스터(FET)에 관한 것이다. 역 소스/드레인 금속성 접점의 하부는 상부보다 더 넓은 횡단면적을 갖는다. 바람직하게는, 역 소스/드레인 금속성 접점의 하부는 약 0.03 ㎛2 내지 약 3.15 ㎛2의 범위의 횡단면적을 갖고, 상기 역 소스/드레인 금속성 접점은 약 0.001 ㎛ 내지 약 5 ㎛ 범위의 거리만큼 FET의 게이트 전극으로부터 간격을 두고 있다.

Description

역 소스/드레인 금속성 접점을 갖는 전계 효과 트랜지스터(ＦＥＴ) 및 이를 제조하는 방법{FIELD EFFECT TRANSISTORS(FETs) WITH INVERTED SOURCE/DRAIN METALLIC CONTACTS, AND METHOD OF FABRICATING SAME}
본 발명은, 개선된 전계 효과 트랜지스터(FET; field effect transistor), 더 구체적으로는 역 소스/드레인 금속성 접점을 갖는 개선된 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET; metal oxide semiconductor field effect transistor), 및 상기 FET 디바이스를 제조하는 방법에 관한 것이다.
반도체 산업에서, 집적 회로(IC)의 동작 속도의 증가가 계속 요구되고 있다. 이러한 요구는, 컴퓨터와 같은 전자 장치가 점점 더 빠른 속도로 동작할 필요가 있어 증가하게 되었다. 나아가서, 속도 향상에 대한 요구는 반도체 디바이스의 계속적인 크기 감소를 야기하였다. 구체적으로, 전계 효과 트랜지스터(FET)의 채널 길이, 접합부의 깊이, 및/또는 게이트 유전체 두께가 감소하고, 이는 주어진 단일의 반도체 웨이퍼 상에서 제조될 수 있는 FET의 밀도와 수를 증가시킨다.
그러나, FET의 과도한 축소(scaling), 즉 크기 감소는, 디바이스의 성능 및 제조 수율에 대한 요구를 충족시키기 위해서 해결해야 할 필요가 있는 접점 간격 및 기생 전기 용량(parasitic capacitance)에 대한 여러 가지 기술적인 문제를 야 기하기도 한다.
본 발명은, 개선된 FET 구조를 구성함으로써 접점 간격 및 기생 전기 용량 문제에 대한 해법을 제공한다. 유리하게는, 본 발명의 개선된 FET 구성은, 종래의 FET 구성과 비교하여, (1) 감소된 수의 소스/드레인(S/D) 금속성 접점; (2) 감소된 전체 접점 배치 면적; (3) 실질적으로 동일한 유효 접점 면적; (4) 증가된 접점과 게이트간 거리; 및 (5) 감소된 게이트와 접점간 전기 용량을 특징으로 한다. 또한, 본 발명의 개선된 FET는, 종래의 FET보다 비교적 제조하기 쉽고 감소한 제조 비용으로 현저하게 증가한 제품 수율의 제조가 가능하다.
일 태양에서, 본 발명은, 소스 영역과 드레인 영역 사이에 위치한 채널 영역; 채널 영역 상에 위치한 게이트 유전체층; 게이트 유전체층 상에 위치한 게이트 전극; 소스 영역, 드레인 영역, 및 게이트 전극 상에 위치하고 이들을 덮는 제1 유전체층; 제1 유전체층 상에 위치한 제2 유전체층; 및 소스 영역과 드레인 영역 중 어느 하나에 전기적으로 연결된 적어도 하나의 금속성 접점을 포함하고, 적어도 하나의 금속성 접점은 제1 유전체층에 위치한 하부 및 제2 유전체층에 위치한 상부를 포함하며, 하부는 상부보다 더 넓은 횡단면적을 갖는 것인 반도체 디바이스에 관한 것이다.
본 명세서에서 사용된 "금속성"이라는 용어는, 실질적으로 원소 형태, 합금 형태, 또는 화합물 형태의 적어도 하나의 금속을 함유하는 전도 재료로 이루어진 구조 또는 구성 요소를 의미한다. 상기 전도 재료의 예는, 한정되는 것은 아니지만, 원소 금속, 금속 합금, 금속 니트라이드, 금속 실리사이드 등을 포함한다.
본 명세서에서 사용된 "횡단면적"이라는 용어는, 구조 또는 구성 요소가 위치한 반도체 기판의 표면에 실질적으로 평행한 가상의 면에 의해 절단된 구조 또는 구성 요소의 면적을 의미한다.
본 발명의 다른 태양은, 소스 영역; 드레인 영역; 채널 영역; 채널 영역 상에 위치한 게이트 유전체층; 게이트 유전체층 상에 위치한 게이트 전극; 소스 영역, 드레인 영역, 및 게이트 전극 상에 위치하고 이들을 덮는 제1 유전체층; 및 제1 유전체층 상에 위치한 제2 유전체층을 포함하는 반도체 디바이스를 형성하는 단계와, 소스 영역과 드레인 영역 중 어느 하나를 노출하는 적어도 하나의 접점 홀을 형성하기 위해 제1 유전체층과 제2 유전체층의 일 부분을 선택적으로 제거하는 단계와, 적어도 하나의 접점 홀의 측벽을 따라 제1 유전체층의 일 부분을 선택적으로 제거하는 단계와, 소스 영역과 드레인 영역 중 어느 하나에 전기적으로 연결된 적어도 하나의 금속성 접점을 형성하기 위해 금속성 재료로 적어도 하나의 접점 홀을 채우는 단계를 포함하고, 적어도 하나의 금속성 접점은 제1 유전체층에 위치한 하부 및 제2 유전체층에 위치한 상부를 포함하며, 하부는 상부보다 더 넓은 횡단면적을 갖는 것인 방법에 관한 것이다.
본 발명의 한층 다른 태양은, 제1의 하부 유전체층에 위치한 하부 및 제2의 상부 유전체층에 위치한 상부를 구비한 역 소스/드레인 금속성 접점을 포함하고, 역 소스/드레인 금속성 접점의 하부는 역 소스/드레인 금속성 접점의 상부보다 더 넓은 횡단면적을 갖는 것인 전계 효과 트랜지스터(FET)에 관한 것이다.
본 발명의 다른 태양, 특징 및 이점은, 이하의 명세서 및 첨부한 청구범위로부터 더 완전하게 명백해질 것이다.
도 1(a)는 다수의 소스/드레인 금속성 접점을 포함하는 종래의 FET 디바이스의 횡단면도를 도시한다.
도 1(b)는 서로 간격을 두고 있는 4개의 소스/드레인 금속성 접점을 도시하는, 도 1(a)의 종래 FET 디바이스의 평면도이다. 각 소스/드레인 금속성 접점은, 전체 접점 높이에 걸쳐 동일한 횡단면적을 갖는다.
도 2(a)는 본 발명의 실시예에 따른, 하나의 역 소스/드레인 금속성 접점을 포함하는 대표적인 FET 디바이스의 횡단면도를 도시한다.
도 2(b)는 하부에서 비교적 큰 횡단면적과 상부에서 비교적 작은 횡단면적을 갖는 하나의 소스/드레인 금속성 접점을 도시하는, 도 2(a)의 대표적인 FET 디바이스의 평면도이다.
도 3 내지 도 7은 도 2(a)의 대표적인 FET 디바이스를 형성하기 위한 제조 단계를 예시하는 횡단면도를 도시한다.
이하의 설명에서, 본 발명의 완전한 이해를 제공하기 위해, 특정 구조, 구성 요소, 재료, 치수, 제조 단계 및 기법 등의 수많은 구체적인 세목이 설명된다. 그러나, 당업자는 본 발명이 상기 구체적인 세목 없이 실시될 수 있다는 점을 인식할 것이다. 한편, 본 발명을 불분명하지 않게 하기 위해서 공지의 구조 또는 제조 단 계가 상세하게 기술되지 않았다.
층, 영역 또는 기판과 같은 요소가 다른 요소 "위에" 존재하는 것으로 언급될 때, 다른 요소 바로 위에 존재할 수 있거나 개재 요소가 존재할 수도 있다는 점을 이해할 것이다. 반대로, 요소가 다른 요소 "바로 위에" 존재하는 것으로 언급될 때, 개재 요소가 존재하지 않는다. 요소가 다른 요소에 "연결되어" 또는 "결합되어" 존재하는 것으로 언급될 때, 다른 요소에 직접 연결 또는 결합될 수 있거나 개재 요소가 존재할 수 있다. 반대로, 요소가 다른 요소에 "직접 연결되어" 또는 "직접 결합되어" 존재하는 것으로 언급될 때, 개재 요소가 존재하지 않는다.
본 발명의 개선된 FET 디바이스 및 이를 제조하는 대표적인 제조 단계는, 첨부한 도 1 내지 7을 참조하여 더 상세하게 기술될 것이다. 이들 도면에서, 일정한 비례로 도시된 것은 아니지만, 동일한 요소 및/또는 대응하는 요소가 동일한 참조 번호로 나타내고 있다는 점을 유의해야 할 것이다. 또한 도면에서, 단지 하나의 FET가 반도체 기판상에 도시하고 있다는 점을 유의해야 한다. 이러한 실시예를 도시하고 있지만, 본 발명은, 반도체 기판 상에 FET가 임의의 특정한 수로 형성되는 것에 한정되지는 않는다.
먼저, 도 1(a)를 참조하면, 반도체 기판(10)상에 위치하여, 채널 영역(13)이 사이에 형성되어 있는 소스(또는 드레인) 영역(12) 및 드레인(또는 소스) 영역(14)을 포함하는 종래의 FET 디바이스가 도시된다. 채널 영역(13) 바로 위에는 게이트 유전체층(16)이 위치하고, 게이트 유전체층(16) 바로 위에는 게이트 전극(18)이 위치한다. 또한, 종래의 FET 디바이스는 소스(또는 드레인) 금속 실리사이드 접점 층(12A), 드레인(또는 소스) 금속 실리사이드 접점층(14A), 게이트 금속 실리사이드 접점층(18A), 소스/드레인 확장 영역(12B, 14B), 소스/드레인 할로 영역(12C, 14C), 및 종래의 FET 디바이스에 선택적인 하나 이상의 게이트 측벽 스페이서(20)를 포함할 수 있다.
도 1(a)에 도시한 바와 같은 종래의 FET 디바이스는, 동일하거나 상이한 유전체 재료로 형성될 수 있는 제1 유전체층(22) 및 제2 유전체층(24)에 의해 덮인다. 다수의 금속성 접점(26)이 제1 유전체층(22)과 제2 유전체층(24)을 관통하여, 드레인(또는 소스) 영역(14) 내의 드레인(또는 소스) 금속 실리사이드 접점층(14A)에 전기적으로 연결된다. 종래의 FET 디바이스의 금속성 접점(26) 각각은, 전체 접점 높이에 걸친 실질적으로 균일한 횡단면적을 특징으로 한다.
도 1(b)는 제1 유전체층(22), 스페이서(20), 및 게이트 전극(18)을 노출시키도록 제2 유전체층(24)이 제거되어 있는, 도 1(a)의 종래 FET 디바이스의 평면도를 도시한다. 구체적으로, 종래의 FET 디바이스는 4개의 금속성 접점(26)을 포함하고, 이들 각각은 약 0.05 ㎛ 내지 약 0.5 ㎛의 범위에 있는 횡단면 직경(r1)을 갖는다. 4개의 금속성 접점(26)은 그 횡단면 직경의 적어도 약 2배, 즉 2r1의 거리만큼 서로 간격을 두고 있다. 또한, 상기 4개의 금속성 접점(26)은 적어도 0.001 ㎛의 거리(d1)만큼 게이트 전극(18)으로부터 간격을 두고 있다.
각 금속성 접점(26)의 횡단면적에 금속성 접점(26)의 수를 곱한 것(=4πr1 2) 과 같이 계산되는 도 1(a) 및 도 1(b)에 도시된 종래의 FET 디바이스의 전체 유효 접점 면적은, 약 0.03 ㎛2 내지 약 3.15 ㎛2의 범위에 있다. 도 1(b)의 점선 박스에 의해 표시되는 면적[= (d1 + 6r1) × 6r1]인 4개의 금속성 접점(26)에 의해 소비되는 전체 배치 면적은 약 0.09 ㎛2 내지 약 9 ㎛2의 범위에 있다.
상기 종래의 FED 디바이스와는 달리, 도 2(a)는 본 발명의 일 실시예에 따른 개선된 FET 디바이스를 도시한다. 구체적으로, 본 발명의 개선된 FET 디바이스는 반도체 기판(30) 상에 위치하여 소스(또는 드레인) 영역(32) 및 드레인(또는 소스) 영역(34)을 포함하고, 이들 사이에 채널 영역(33)이 형성되어 있다. 게이트 유전체층(36)이 채널 영역(33) 바로 위에 위치하고, 게이트 전극(38)은 게이트 유전체층(38) 바로 위에 위치한다. 또한, 본 발명의 개선된 FET 디바이스는 소스(또는 드레인) 금속 실리사이드 접점층(32A), 드레인(또는 소스) 금속 실리사이드 접점층(34A), 게이트 금속 실리사이드 접점층(38A), 소스/드레인 확장 영역(32B, 34B), 소스/드레인 할로 영역(32C, 34C), 및 본 발명의 개선된 FET 디바이스에 선택적인 하나 이상의 게이트 측벽 스페이서(40)를 포함할 수 있다. 동일하거나 상응한 유전체 재료를 포함할 수 있는 제1 유전체층(42) 및 제2 유전체층(44)은 본 발명의 개선된 FET 디바이스 상에 형성된다.
상부(46A) 및 하부(46B)를 포함하는 금속성 접점은, 제1 유전체층(42) 및 제2 유전체층(44)를 각각 관통하여, 드레인(또는 소스) 영역(34) 내의 드레인(또는 소스) 금속 실리사이드 접촉층(34A)에 전기적으로 연결된다. 상기 금속성 접점의 하부(46B)는 상부(46A)보다 더 넓은 횡단면적을 갖는다. 따라서, 금속성 접점은 역 T자 형상을 특징으로 하고 이로써 "역" 금속성 접점으로서 언급된다.
도 2(b)는, 제1 유전체층(42), 스페이서(40), 및 게이트 전극(38)을 노출하도록 제거된 제2 유전체층(44)을 갖는 본 발명의 개선된 FET 디바이스의 평면도를 도시하고 있다. 구체적으로, 개선된 FET 디바이스는 비교적 작은 횡단면적의 상부(46A) 및 비교적 큰 횡단면적의 하부(46B)를 갖는 단일 금속성 접점을 포함한다. 바람직하게는, 단일 금속성 접점의 하부(46B)는 약 0.10 ㎛ 내지 약 1.0 ㎛ 범위의 횡단면 직경(r2)를 갖는 반면에, 상부(46A)는 r2의 절반 이하인 횡단면 직경을 갖는다. 또한, 금속성 접점은 적어도 0.001 ㎛의 거리(d2)만큼 게이트 전극(38)에서 간격을 두고 있다.
따라서, 금속성 접점(46)의 횡단면적(=πr2 2)으로서 산출되는 본 발명의 개선된 FET 디바이스의 전체 유효 접촉 면적은 약 0.03 ㎛2 내지 약 3.15 ㎛2의 범위에 있다. 도 2(b)의 점선 박스에 의해 표시되는 면적[= (d2 + 2r2) × 2r2]인 본 발명의 금속성 접점(46)에 의해 소비되는 전체 배치 면적은 약 0.04 ㎛2 내지 약 4.0 ㎛2의 범위에 있다.
r2 = 2r1일 때, 본 발명의 개선된 FET 디바이스의 전체 유효 접촉 면적은 종래의 FET 디바이스의 전체 유효 접촉 면적과 실질적으로 동일하다. 그러나, 금속성 접점(46)에 의해 소비되는 전체 배치 면적은, d2= 3/2 d1이라고 가정한다면, 약 20r1 2, 즉 약 0.05 ㎛2 내지 약 5 ㎛2 만큼 종래의 FET 디바이스의 전체 배치 면적보다 실질적으로 작다.
본 발명의 FET 디바이스는, 개수가 줄어든 S/D 금속 접점을 이용하게 하고, 감소된 전체 접촉 배치 면적 내에서 실질적으로 동일한 유효 접촉 면적을 제공한다. 더 중요하게는, 본 발명의 FET 디바이스는 S/D 금속 접점이 게이트 전극으로부터 더 간격을 두게 하여(다시 말해, 적어도 1/2 d1, 즉 약 0.0002 ㎛ 내지 약 2 ㎛ 만큼), 전체 접촉 배치 면적을 증가시키지 않고 게이트와 접점간 전기 용량을 감소시킨다.
따라서, 본 발명의 FET 디바이스는, 통상적으로 FET의 과도한 축소, 즉 크기 감소와 관련되는 기생 전기 용량 문제와 접점 간격 문제를 해결하고, 저비용으로 더 작고 더 빠른 고성능의 집적 회로(IC) 디바이스의 제조를 가능하게 한다.
도 2(a) 및 도 2(b)에 구체적으로 예시되어 있는 바와 같은 본 발명의 실시예는 하나의 소스/드레인 금속성 접점(46)을 채택하고 있지만, 본 발명의 FET 디바이스에 포함된 소스/드레인 금속성 접점의 전체 개수가 종래의 FET 디바이스에서의 개수보다 적은 한, 임의 개수의 소스/드레인 금속성 접점을 포함하도록 쉽게 확장될 수 있다는 점이 이해된다.
본 발명의 FET 디바이스는 임의의 적절한 방법에 의해서 쉽게 제조될 수 있다. 구체적으로, 도 3 내지 도 7은 본 발명의 FET 디바이스를 제조하기 위해 이용 될 수 있는 대표적인 제조 단계의 순서를 도시한다.
도 3은 반도체 기판(30) 상에 위치하여, 소스(또는 드레인) 영역(32), 드레인(또는 소스) 영역(34), 채널 영역(33), 게이트 유전체층(36), 및 게이트 전극(38)을 포함하고 있는 FET 디바이스를 도시하고 있다. 선택적으로, FET 디바이스는, 필수적인 것이 아니라 선택적으로, 소스(또는 드레인) 금속 실리사이드 접촉층(32A), 드레인(또는 소스) 금속 실리사이드 접촉층(34A), 게이트 금속 실리사이드 접촉층(38A), 소스/드레인 확장 영역(32B, 34B), 소스/드레인 할로 영역(32C, 34C), 및 하나 이상의 게이트 측벽 스페이서(40)를 포함한다. FET 디바이스는 종래의 FEOL(front-end-of-line) 제조 단계에 의해 쉽게 형성될 수 있다. 예컨대, 한정되는 것은 아니지만, 증착, 리소그라피, 에칭, 주입, 및 자체 정렬된 실리사이데이션(self-aligned silicidation)을 포함하는 다양한 제조 단계가 이용될 수 있거나, 대체 게이트 공정(replacement gate process)이 이용될 수 있다.
반도체 기판(30)은, 한정되는 것은 아니지만, Si, SiC, SiGe, SiGeC, Ge 합금, GaAs, InAs, InP 및 그 밖의 Ⅲ/Ⅴ족 또는 Ⅱ/Ⅵ족 화합물 반도체를 포함하는 임의의 반도체 재료를 포함할 수 있다. 또한, 반도체 기판(30)은 유기 반도체 구조, Si/SiGe와 같은 층상 반도체 구조, 실리콘 온 인슐레이터 구조(silicon-on-insulator structure) 또는 SiGe 온 인슐레이터 구조(SiGe-on-insulator structure)를 포함할 수 있다. 반도체 기판(30)은 도핑될 수도, 도핑되지 않을 수도 있고, 또는 내부에 도핑된 영역 및 도핑되지 않은 영역(미도시)을 포함할 수 있다. 도핑된 디바이스 영역은 통상적으로 "우물(wells)"로 알려져 있다. 반도체 기 판(30)은 변형될 수도, 변형되지 않을 수도 있고, 또는 내부에 반도체 재료의 변형 및 미변형 영역을 포함할 수 있다. 또한, 반도체 기판(30)은 결정학적 단일 표면 배향 또는 결정학적 다중 표면 배향을 가질 수 있다.
또한, 반도체 기판(30)은, 도핑된 디바이스 영역 사이를 절연하기 위해 하나 이상의 트렌치 절연 영역(미도시)를 포함할 수 있다. 얕은 트렌치 절연 영역은, 당업자에게 잘 알려진 종래의 트렌치 절연 공정을 이용하여 쉽게 형성될 수 있다. 예컨대, 트렌치를 리소그라피 및 에칭하고 트렌치 유전체로 채우는 공정이 트렌치 절연 영역을 형성하는데 이용될 수 있다.
제1 유전체층(42)는, 도 3에 도시한 바와 같이 FET 디바이스 상에 형성된다. 제1 유전체층(42)은, 한정되는 것은 아니지만, SiOx, SixNy, SixNyOz, SixCy, SixCyOz 등(x, y, z는 정수)을 포함하는 임의의 적절한 유전체 재료(들)로 이루어질 수 있다. 또한, 제1 유전체층(42)은, 한정되는 것은 아니지만, 고밀도 플라즈마 증착(HDP), 플라즈마-강화 화학적 증기 증착(PECVD) 등을 포함하는 임의의 적절한 유전체 증착 공정에 의해 형성될 수 있다. 바람직하게는, 제1 유전체층(42)이 HDP 공정에 의해 형성된다.
이어서, 도 4에 도시한 바와 같이, 제2 유전체층(44)이 제1 유전체층(42) 상에 형성된다. 제2 유전체층(44)은, 한정되는 것은 아니지만, SiOx, SixNy, SixNyOz, SixCy, SixCyOz 등(x, y, z는 정수)을 포함하는 임의의 적절한 유전체 재료(들)로 이루어질 수 있고, 바람직하게는 제1 유전체층(42)의 유전체 재료와 상이한 유전체 재료를 포함한다. 더 바람직하게는, 제2 유전체층(44)이 SiOx를 포함할 수 있다. 또한, 제2 유전체층(44)은, 한정되는 것은 아니지만, 고밀도 플라즈마 증착(HDP), 플라즈마-강화 화학적 증기 증착(PECVD) 등을 포함하는 임의의 적절한 유전체 증착 공정에 의해 형성될 수 있다. 바람직하게는, 제2 유전체층(44)이 HDP 공정에 의해 형성된다.
제2 유전체층(44)의 증착 후에, 드레인(또는 소스) 영역(34) 내의 드레인(또는 소스) 금속 실리사이드 접촉층(34A)의 상부 표면을 노출시키는 접점 홀(45)을 형성하기 위해, 예컨대 포토리소그라피 및 에칭에 의해서 제1 유전체층(42)과 제2 유전체층(44)의 일 부분이 선택적으로 제거된다. 구체적으로, 포토레지스트(미도시)가 제2 유전체층(44)상의 전체 구조에 도포된다. 포토레지스트는, 한정되는 것은 아니지만, 코팅 또는 회전 코팅(spin-on) 기법을 포함하는 임의의 적절한 기법에 의해 도포될 수 있다. 형성될 접점 홀의 형상으로 패터닝된 마스크(미도시)가 포토레지스트 상에 제공되어, 이 마스크의 패턴이 포토리소그라픽 공정에 의해, 포토레지스트 전시됨으로써, 포토레지스트의 덮이지 않은 영역에 리세스(recesses)가 생성된다. 이어서, 패터닝된 포토레지스트는, 반응 이온 에칭(RIE) 공정 또는 임의의 다른 적절한 건식 또는 습식 에칭 기술을 이용하여, 제1 유전체층(42) 및 제2 유전체층(44) 내에 동일한 패턴의 리세스를 생성하기 위해 이용된다. 이어서, 도 5에 도시한 바와 같이, 포토레지스트는 접점(45)의 형성 이후에 제거된다.
다음으로, 측 방향으로 접점 홀(45)의 측벽을 따라 제1 유전체층(42)을 선택 적으로 에칭하기 위해서 제2 에칭 단계가 실시되고, 이로써 제1 유전체층(42) 내로 측 방향으로 접점 홀(45)을 확장시켜, 도 6에 도시한 바와 같이, 좁은 상부(45A) 및 넓은 하부(45B)를 형성한다. 예컨대 제1 유전체층(42)이 SiO2를 포함하고 제2 유전체층(44)이 Si3N4를 포함한다면, 희석 HF에 대한 노출을 이용하여 제2 유전체층(44)의 Si3N4로부터 제1 유전체층(42)의 SiO2를 선택적으로 에칭할 수 있다.
확장된 접점 홀(45)을 형성한 후에, 도 7에 도시한 바와 같이, 비교적 작은 횡단면적의 상부(46A) 및 비교적 큰 횡단면적의 하부(46B)를 갖는 역 소스/드레인 금속성 접점을 형성하기 위해, 확장된 접촉 홀(45) 내에 금속성 재료가 증착된다. 바람직하게는, 필수적인 것은 아니지만, 본 발명의 역 소스/드레인 금속성 접점의 하부(46B)는 약 0.0314 ㎛2 내지 약 3.14 ㎛2 범위의 횡단면적을 갖는 반면에, 상부(46A)는 약 0.008 ㎛2 내지 약 0.79 ㎛2 범위의 횡단면적을 갖는다. 한정되는 것은 아니지만, W, Al, Cu, Ag, Au, 및 이들의 합금, 실리사이드, 니트라이드를 포함하는 임의의 적절한 금속성 재료가 본 발명의 실시에 채택될 수 있다. 본 발명의 바람직한 실시예에서, W가 본 발명의 역 소스/드레인 금속성 접점을 형성하기 위한 금속성 재료로서 이용된다.
따라서, 전술한 제조 단계는, 약 0.05 ㎛2 내지 약 5 ㎛2 범위의 감소된 전체 배치 면적 및 채널 폭 1미크론당 약 0.3 팸토패럿(femtoFarad) 미만인 감소된 게이트와 접점간 전기 용량을 특징으로 하는 역 소스/드레인 금속성 접점을 갖는 개선된 FET 디바이스를 형성한다.
요약하면, 본 발명은 비교적 저비용으로 고속, 고성능 IC 디바이스를 제조하는데 있어서의 FET의 추가 축소에 대한 요구를 충족시킨다.
도 2 내지 도 7은, 본 발명의 특정 실시예에 따른 대표적인 FET 구조 및 이를 제조하는 대표적인 제조 단계를 예시적으로 설명하고 있지만, 당업자라면 특정 용례의 요건에 적합하도록 하기 위해 본 명세서에서 예시된 디바이스 구조 및 공정 방법을 전술한 설명에 부합하게 쉽게 수정할 수 있음이 명백하다. 따라서, 본 발명은 상기에 예시된 특정 실시예에 한정되는 것이 아니라 오히려 임의의 다른 수정예, 변형예, 용례, 및 실시예에의 이용에 확장되며, 그에 따른 모든 다른 수정예, 변형예, 용례, 및 실시예가 본 발명의 사상 및 범위 내에 있는 것으로서 간주된다.

Claims (10)

  1. 반도체 디바이스에 있어서,
    소스 영역과 드레인 영역 사이에 위치한 채널 영역;
    상기 채널 영역 상에 위치한 게이트 유전체층;
    상기 게이트 유전체층 상에 위치한 게이트 전극;
    상기 소스 영역, 드레인 영역, 및 게이트 전극 상에 위치하고 이들을 덮는 제1 유전체층;
    상기 제1 유전체층 상에 위치한 제2 유전체층; 및
    상기 소스 영역과 드레인 영역 중 어느 하나에 전기적으로 연결된 적어도 하나의 금속성 접점
    을 포함하고, 상기 적어도 하나의 금속성 접점은 상기 제1 유전체층에 위치한 하부 및 상기 제2 유전체층에 위치한 상부를 포함하며, 하부는 상부보다 더 넓은 횡단면적을 갖는 것인 반도체 디바이스.
  2. 제1항에 있어서, 상기 소스 영역 또는 드레인 영역 중 어느 하나에 전기적으로 연결된 하나의 금속성 접점만을 포함하는 것인 반도체 디바이스.
  3. 제1항에 있어서, 적어도 하나의 금속성 접점의 하부는 약 0.03 ㎛2 내지 약 3.15 ㎛2의 범위의 횡단면적을 갖는 것인 반도체 디바이스.
  4. 제1항에 있어서, 적어도 하나의 금속성 접점은 약 0.001 ㎛ 내지 약 5 ㎛ 범위의 거리만큼 게이트 전극으로부터 간격을 두고 있는 것인 반도체 디바이스.
  5. 제1항에 있어서, 채널 폭 1미크론당 약 0.3 팸토패럿(femtoFarad) 미만의 게이트와 접점간 전기 용량을 갖는 것인 반도체 디바이스.
  6. 소스 영역; 드레인 영역; 채널 영역; 채널 영역 상에 위치한 게이트 유전체층; 게이트 유전체층 상에 위치한 게이트 전극; 소스 영역, 드레인 영역, 및 게이트 전극 상에 위치하고 이들을 덮는 제1 유전체층; 및 제1 유전체층 상에 위치한 제2 유전체층을 포함하는 반도체 디바이스를 형성하는 단계와,
    소스 영역과 드레인 영역 중 어느 하나를 노출시키는 적어도 하나의 접점 홀을 형성하기 위해 제1 유전체층 및 제2 유전체층의 일부분을 선택적으로 제거하는 단계와,
    상기 적어도 하나의 접점 홀의 측벽을 따라 제1 유전체층의 일부분을 선택적으로 제거하는 단계와,
    소스 영역과 드레인 영역 중 어느 하나에 전기적으로 연결된 적어도 하나의 금속성 접점을 형성하기 위해 금속성 재료로 상기 적어도 하나의 접점 홀을 채우는 단계
    를 포함하고, 상기 적어도 하나의 금속성 접점은 제1 유전체층에 위치한 하부 및 제2 유전체층에 위치한 상부를 포함하며, 하부는 상부보다 더 넓은 횡단면 적을 갖는 것인 방법.
  7. 제6항에 있어서, 상기 소스 영역과 드레인 영역 중 어느 하나를 노출하는 하나의 접촉 홀만이 형성되고, 소스 영역과 드레인 영역 중 어느 하나에 전기적으로 연결되는 하나의 금속 접점만이 형성되는 것인 방법.
  8. 제6항에 있어서, 상기 적어도 하나의 금속성 접점은 W, Al, Cl, Ag, Au 또는 이들의 조합을 포함하는 것인 방법.
  9. 제6항에 있어서, 상기 제1 유전체층은 SiOx, SixNy, SixNyOz, SixCy, SixCyOz, 또는 이들의 조합(x, y, z는 정수)을 포함하는 것인 방법.
  10. 제1의 하부 유전체층에 위치한 하부 및 제2의 상부 유전체층에 위치한 상부를 구비한 역 소스/드레인 금속성 접점(inverted source/drain metallic contact)을 포함하고, 상기 역 소스/드레인 금속성 접점의 하부는 역 소스/드레인 금속성 접점의 상부보다 더 넓은 횡단면적을 갖는 것인 전계 효과 트랜지스터(FET).
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