CN114068529A - 半导体器件 - Google Patents

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金相秀
梁正吉
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Abstract

一种半导体器件，包括：第一源/漏结构，当在平面截面图中观察时，在水平方向上具有第一长度，水平方向与竖直方向垂直；第二源/漏结构，当在平面截面图中观察时，在水平方向上具有第二长度，第二长度小于第一长度；边界沟道，在第一源/漏结构和第二源/漏结构之间延伸，边界沟道在竖直方向上彼此间隔开；至少一个牺牲图案，在边界沟道中的相邻的边界沟道之间；以及沟槽，穿透边界沟道和至少一个牺牲图案。

Description

半导体器件
相关申请的交叉引用
于2020年7月29日在韩国知识产权局提交的韩国专利申请No.10-2020-0094685通过引用整体并入本文。
技术领域
实施例涉及一种半导体器件，更具体地，涉及一种包括多个沟道的半导体器件。
背景技术
由于电子技术的发展，对于集成电路器件的高度集成的需求日益增长，并且集成电路器件的尺寸缩小正在进行。因为集成电路器件尺寸缩小，所以可能发生晶体管的短沟道效应。已经提出了全环绕栅极(gate-all-round)结构的晶体管，其中栅极环绕沟道以减小短沟道效应。
发明内容
根据实施例的一个方面，提供了一种半导体器件，包括：第一源/漏结构，在截面图上的水平方向上具有第一长度，水平方向与竖直方向垂直；第二源/漏结构，在截面图上的水平方向上具有第二长度，第二长度小于第一长度；多个沟道，分别在第一源/漏结构和第二源/漏结构之间延伸，并且在竖直方向上彼此间隔开；牺牲图案，在多个沟道之间的空间中的一个空间中；以及沟槽，穿透多个沟道和牺牲图案。
根据实施例的另一个方面，提供了一种半导体器件，包括：第一源/漏结构；第二源/漏结构；多个第一沟道，分别从第一源/漏结构延伸并且在竖直方向上彼此间隔开；多个第二沟道，分别从第二源/漏结构延伸并且在竖直方向上彼此间隔开；多个第三沟道，分别在第一源/漏结构和第二源/漏结构之间延伸，并且在竖直方向上彼此间隔开；第一栅结构，围绕多个第一沟道并且在水平方向上延伸；第二栅结构，围绕多个第二沟道并且在水平方向上延伸；牺牲图案，在多个第三沟道之间的空间中的一个空间中；以及沟槽，穿透牺牲图案和多个第三沟道，并且在水平方向上延伸。
根据实施例的另一个方面，提供了一种半导体器件，包括：第一晶体管，包括：多个第一沟道，在竖直方向上彼此间隔开；第一栅结构，围绕多个第一沟道并且在水平方向上延伸；以及一对第一源/漏结构，分别在多个第一沟道的两侧上；第二晶体管，包括：多个第二沟道，在竖直方向上彼此间隔开；第二栅结构，围绕多个第二沟道并且在水平方向上延伸；以及一对第二源/漏结构，分别在多个第二沟道的两侧上；以及边界结构，在第一晶体管和第二晶体管之间，其中，边界结构包括：多个第三沟道，在竖直方向上彼此间隔开；以及，多个牺牲图案，分别在多个第三沟道之间。
附图说明
通过参考附图详细描述示例性实施例，特征对于本领域技术人员将变得清楚，在附图中：
图1A是根据实施例的半导体器件的平面图；
图1B是沿图1A的线A-A′截取的截面图；
图1C是沿图1B的线C-C′截取的截面图；
图1D是沿图1B的线D-D′截取的截面图；
图1E是沿图1A的线B-B′截取的截面图；
图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A和图13A是根据实施例的制造半导体器件的方法中的各阶段的平面图；
图2B、图3B、图4B、图5B、图6B、图7B、图8B、图9B、图10B、图11B、图12B和图13B是分别沿着图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A和图13A的线A-A′截取的截面图；
图3C、图4C、图5C、图6C、图7C、图8C、图9C、图10C、图11C、图12C和图13C是分别沿着图3B、图4B、图5B、图6B、图7B、图8B、图9B、图10B、图11B、图12B和图13B的线C-C′截取的截面图；以及
图3D、图4D和图13D是沿图3A、图4A和图13A的线B-B′截取的截面图。
具体实施方式
图1A是根据实施例的半导体器件100的平面图。图1B是沿图1A的线A-A′截取的半导体器件100的截面图。图1C是沿图1B的线C-C′截取的半导体器件100的截面图。图1D是沿图1B的线D-D′截取的半导体器件100的截面图。图1E是沿图1A的线B-B′截取的半导体器件100的截面图。要注意，图1C和图1D是当沿所指明的线截取时的从顶视图观察到的平面截面图。
参考图1A至图1E，半导体器件100可以包括第一晶体管T1、第二晶体管T2、以及在第一晶体管T1和第二晶体管T2之间的边界结构BS。第一晶体管T1、第二晶体管T2和边界结构BS可以在衬底110的鳍型有源区FA中。鳍型有源区FA可以由器件隔离层140限定。
衬底110可以包括半导体材料，例如，IV族半导体材料、III-V族半导体材料或II-VI族半导体材料。IV族半导体材料可以包括例如硅(Si)、锗(Ge)或锗化硅(SiGe)。III-V族半导体材料可以包括例如砷化镓(GaAs)、磷化铟(InP)、磷化镓(GaP)、砷化铟(InAs)、锑化铟(InSb)或砷化镓铟(InGaAs)。II-VI族半导体材料可以包括例如碲化锌(ZnTe)或硫化镉(CdS)。衬底110可以是体晶片或外延层。器件隔离层140可以包括例如氧化硅、氮化硅或其组合。
第一晶体管T1可以包括多个第一沟道130a、第一栅结构180a、一对第一源/漏结构160a。多个第一沟道130a可以在竖直方向上(例如，在Z方向上)彼此间隔开，在一对第一源/漏结构160a之间延伸。第一栅结构180a可以围绕多个第一沟道130a，并且在第一水平方向上(例如，在X方向上)延伸。第一栅结构180a可以包括：栅绝缘层181，共形地围绕例如多个第一沟道130a中的每一个；栅电极层182，在栅绝缘层181上；以及栅封盖层183，在栅电极层182的上表面上。
第一晶体管T1还可以包括：两个间隔物150，它们分别在第一栅结构180a的两个侧表面上。在一些实施例中，栅绝缘层181还可以在两个间隔物150中的每一个和栅电极层182之间延伸。
一对第一源/漏结构160a可以在多个第一沟道130a的两侧(例如，相对侧)上。在一些实施例中，一对第一源/漏结构160a中的每一个可以包括多个源/漏层，例如，第一源/漏层161至第三源/漏层163。尽管图1B示出一对第一源/漏结构160a中的每一个包括3个源/漏层，即第一源/漏层161至第三源/漏层163，但是一对第一源/漏结构160a中的每一个中的源/漏层的数量可以小于或大于3。
第二晶体管T2可以包括多个第二沟道130b、第二栅结构180b和一对第二源/漏结构160b。多个第二沟道130b可以在竖直方向上(例如，在Z方向上)彼此间隔开，并且在一对第二源/漏结构160b之间延伸。第二栅结构180b可以围绕多个第二沟道130b，并且在第一水平方向上(例如，在X方向上)延伸。第二栅结构180b可以包括：栅绝缘层181，共形地围绕多个第二沟道130b；栅电极层182，在栅绝缘层181上；以及栅封盖层183，在栅电极层182的上表面上。
第二晶体管T2还可以包括：两个间隔物150，它们分别在第二栅结构180b的两个(例如，相对的)侧表面上。在一些实施例中，栅绝缘层181还可以在两个间隔物150中的每一个和栅电极层182之间延伸。
一对第二源/漏结构160b可以在多个第二沟道130b的两侧上。在一些实施例中，一对第二源/漏结构160b中的一个第二源/漏结构可以包括多个源/漏层，例如，第一源/漏层161至第三源/漏层163。尽管图1B示出一对第二源/漏结构160b中的每一个包括3个源/漏层，即第一源/漏层161至第三源/漏层163，但是一对第二源/漏结构160b中的每一个中的源/漏层的数量可以小于或大于3。
多个第一沟道130a中的每一个和多个第二沟道130b中的每一个可以包括硅(Si)。
栅绝缘层181可以包括界面层和高介电常数层。界面层可以包括具有大约9或更低的介电常数的低介电材料，例如，氧化硅、氮氧化硅、氧化镓、氧化锗或其组合。高介电常数层可以包括具有比氧化硅的介电常数更高的介电常数的高介电常数材料。例如，高介电常数材料可以具有大约10或更高的介电常数。例如，高介电常数材料可以包括氧化铪、氮氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化锶钡钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌或其组合。
栅电极层182可以包括功函数层和掩埋层。功函数层可以包括例如铝(Al)、铜(Cu)、钛(Ti)、钽(Ta)、钨(W)、钼(Mo)、氮化钽(TaN)、硅化镍(NiSi)、硅化钴(CoSi)、氮化钛(TiN)、氮化钨(WN)、铝化钛(TiAl)、碳化钛铝(TiAlC)、氮化铝钛(TiAlN)、氮化钽碳(TaCN)、碳化钽(TaC)、钽氮化硅(TaSiN)或其组合。掩埋层可以包括例如Al、Cu、Ti、Ta、W、Mo、TaN、NiSi、CoSi、TiN、WN、TiAl、TiAlC、TiAlN、TaCN、TaC、TaSiN或其组合。
栅封盖层183可以包括例如氮化硅。两个间隔物150中的每一个都可以包括例如氧化硅、氮化硅或其组合。第一源/漏层161至第三源/漏层163可以包括例如Si、SiGe、Ge或其组合。
第一晶体管T1还可以包括：多个内部间隔物190，分别在多个第一沟道130a之间，并且在第一源/漏结构160a和第一栅结构180a之间延伸。类似地，第二晶体管T2还可以包括：多个内部间隔物190，分别在多个第二沟道130b之间，并且在第二源/漏结构160b和第二栅结构180b之间延伸。多个内部间隔物190中的每一个可以包括例如氧化硅、氧化硅锗、氮化硅锗或其组合。
边界结构BS可以包括多个第三沟道130c和多个牺牲图案120c。多个第三沟道130c可以在竖直方向上(例如，在Z方向上)彼此间隔开，并且在第一源/漏结构160a和第二源/漏结构160b之间延伸。
多个第三沟道130c中的每一个可以包括Si。第三沟道130c的数量可以与第一沟道130a的数量相同以及与第二沟道130b的数量相同。尽管第三沟道130c的数量、第一沟道130a的数量和第二沟道130b的数量在图1B中被示出为3个，但是第三沟道130c的数量、第一沟道130a的数量和第二沟道130b的数量可以大于或小于3。多个牺牲图案120c可以分别在多个第三沟道130c之间。即，多个牺牲图案120c和多个第三沟道130c可以交替地堆叠。多个牺牲图案120c中的每一个可以包括SiGe。
在一些实施例中，边界结构BS可以包括：沟槽T，穿透多个第三沟道130c和多个牺牲图案120c。沟槽T可以在第一水平方向上(例如，在(进入图1B的页面的)X方向上)延伸。在一些实施例中，多个牺牲图案120c中的至少一个可以在形成沟槽T时被完全去除。然而，多个牺牲图案120c中的至少一个可以被部分保留。例如，多个牺牲图案120c中的至少一个可以在形成沟槽T时被完全去除，而其余的多个牺牲图案120c可以被部分保留。在这种情况下，沟槽T可以穿透其余的多个牺牲图案120c。在另一示例中，多个牺牲图案120c中的任何一个在形成沟槽T时均不被完全去除，因此全部的多个牺牲图案120c均被部分保留。在这种情况下，沟槽T可以穿透全部的多个牺牲图案120c。
边界结构BS还可以包括：第三栅结构180c，与多个第三沟道130c中的最高的一个接触并且在第一水平方向上(例如，在X方向上)延伸。类似于第一栅结构180a和第二栅结构180b，第三栅结构180c可以包括栅绝缘层181、栅电极层182和栅封盖层183。第三栅结构180c可以不围绕多个第三沟道130c。即，第三栅结构180c可以不填充多个第三沟道130c之间的空间。相反，多个牺牲图案120c可以填充多个第三沟道130c之间的空间。
在一些实施例中，第三栅结构180c还可以包括在栅绝缘层181下方的虚设栅绝缘层DGI。虚设栅绝缘层DGI可以包括例如氧化硅、氮化硅或其组合。在一些实施例中，边界结构BS还可以包括：两个间隔物150，它们分别在第三栅结构180c的两侧上。
沟槽T还可以穿透第三栅结构180c。在一些实施例中，第三栅结构180c可以在形成沟槽T期间被完全去除。在另一个实施例中，第三栅结构180c可以在形成沟槽T期间被部分地去除，因此第三栅结构180c的一部分可以保留。沟槽T可以在第一水平方向上(例如，在X方向上)沿第三栅结构180c延伸。
在一些实施例中，边界结构BS还可以包括：多个内部间隔物190，分别在多个第三沟道130c之间，并且在多个牺牲图案120c和第一源/漏结构160a之间、以及在多个牺牲图案120c和第二源/漏结构160b之间延伸。例如，在形成沟槽T期间，多个内部间隔物190中的至少一个可以保留。在另一示例中，在形成沟槽T期间，全部的多个内部间隔物190都可以被部分保留。
在图1B的截面图中，多个第三沟道130c的相邻的第三沟道之间在竖直方向(Z方向)上的距离D3可以与多个第一沟道130a的相邻的第一沟道130a之间在竖直方向(Z方向)上的距离D1相同，并且与多个第二沟道130b的相邻的第二沟道130b之间在竖直方向(Z方向)上的距离D2相同。此外，在图1B的截面图中，多个第三沟道130c中的每一个在竖直方向(Z方向)上的厚度t3可以与多个第一沟道130a中的每一个在竖直方向(Z方向)上的厚度t1相同，并且与多个第二沟道130b中的每一个在竖直方向(Z方向)上的厚度t2相同。
在一些实施例中，第一源/漏结构160a的体积可以大于第二源/漏结构160b的体积。例如，如图1C的截面图所示，第一源/漏结构160a在第一水平方向(X方向)上的长度La可以大于第二源/漏结构160b在第一水平方向(X方向)上的长度Lb。在图1C的截面图中，多个牺牲图案120c中的每一个可以包括：第一部分120c-1，与第一源/漏结构160a接触并且在第一水平方向(X方向)上具有第一长度L1；以及第二部分120c-2，与第二源/漏结构160b接触并且在第一水平方向(X方向)上具有第二长度L2。第一长度L1可以大于第二长度L2。
在图1D的截面图中，多个第一沟道130a中的每一个在第一水平方向(X方向)上的宽度W1可以大于多个第二沟道130b中的每一个在第一水平方向(X方向)上的宽度W2。多个第三沟道130c中的每一个可以包括：第一部分130c-1，与第一源/漏结构160a接触并且在第一水平方向(X方向)上具有第三长度L3；以及第二部分130c-2，与第二源/漏结构160b接触并且在第一水平方向(X方向)上具有第四长度L4。第三长度L3可以大于第四长度L4。
还可以布置覆盖第一晶体管T1、第二晶体管T2和边界结构BS的第一层间绝缘层IL1。第一层间绝缘层IL1可以覆盖一对第一源/漏结构160a和一对第二源/漏结构160b，并且暴露第一栅结构180a、第二栅结构180b和第三栅结构180c的上表面。第一层间绝缘层IL1的上表面可以与第一栅结构180a、第二栅结构180b和第三栅结构180c的上表面在同一平面上。还可以在第一层间绝缘层IL1、第一栅结构180a、第二栅结构180b和第三栅结构180c上布置第二层间绝缘层IL2。第一层间绝缘层IL1和第二层间绝缘层IL2可以包括氧化硅或低介电材料。低介电材料可以包括例如未掺杂的硅酸盐玻璃(USG)、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、氟硅酸盐玻璃(FSG)、旋涂玻璃(SOG)或东燃硅氮烷(TOSZ)。
还可以布置多个接触部171，其穿透第一层间绝缘层IL1和第二层间绝缘层IL2，并且分别与一对第一源/漏结构160a和一对第二源/漏结构160b接触。在一些实施例中，半导体器件100还可以包括：多个硅化物层172，在多个接触部171中的一个接触部和第一源/漏结构160a之间，以及在多个接触部171中的一个接触部和第二源/漏结构160b之间，例如，多个硅化物层172中的每一个可以在多个接触部171中的一个接触部与第一源/漏结构160a和第二源/漏结构160b中的对应的一个之间。多个接触部171中的一个接触部可以包括例如钨、钛、钽或其组合。多个硅化物层172中的一个硅化物层可以包括例如硅化钛、硅化钽或其组合。
根据实施例，边界结构BS的多个牺牲图案120c中的至少一个可以保留在最终的器件结构中。因此，可以通过不去除边界结构BS的全部的多个牺牲图案120c来防止在去除全部的多个牺牲图案120c时可能发生的对第一源/漏结构160a的蚀刻。因此，可以防止由于对第一源/漏结构160a的不希望的蚀刻而引起的半导体器件的制造良品率的降低。因此，半导体器件100可以实现提高的制造良品率。
图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A和图13A是示出了根据实施例的制造半导体器件的方法中的各阶段的平面图。图2B、图3B、图4B、图5B、图6B、图7B、图8B、图9B、图10B、图11B、图12B和图13B是分别沿着图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A和图13A的线A-A′截取的截面图，图3C、图4C、图5C、图6C、图7C、图8C、图9C、图10C、图11C、图12C和图13C是分别沿着图3B、图4B、图5B、图6B、图7B、图8B、图9B、图10B、图11B、图12B和图13B的线C-C′截取的截面图，并且图3D、图4D和图13D是沿图3A、图4A和图13A的线B-B′截取的截面图。
参考图2A和图2B，可以在衬底110上交替地形成多个牺牲层120L和多个沟道层130L。多个牺牲层120L和多个沟道层130L可以通过外延操作形成。多个牺牲层120L可以包括相对于多个沟道层130L具有蚀刻选择性的材料。例如，多个沟道层130L可以包括Si，并且多个牺牲层120L可以包括SiGe。
参考图3A至图3D，可以通过如下操作来形成器件隔离沟槽140T：在多个沟道层130L中的最高的一个上形成掩模；通过将该掩模用作蚀刻掩模来蚀刻多个牺牲层120L、多个沟道层130L和衬底110；以及去除该掩模。器件隔离沟槽140T可以限定包括衬底110的鳍型有源区FA的鳍结构FS。
例如，如图3C所示，鳍结构FS可以在第二水平方向上(例如，在Y方向上)延伸，并且例如在X方向上具有变化的宽度。在图3C的截面图中，鳍结构FS可以包括具有第一宽度Wa的第一部分、具有第二宽度Wb的第二部分、以及在第一部分和第二部分之间并且具有在第一宽度Wa和第二宽度Wb之间的第三宽度W的第三部分，其中，第三宽度W逐渐变窄。例如，如图3C所示，第一宽度Wa和第二宽度Wb可以是恒定的，例如，第一宽度Wa可以大于第二宽度Wb，并且第三宽度W可以是可变的，以具有例如从第一宽度Wa向第二宽度Wb(例如，逐渐)渐减的值，从而具有逐渐变窄的形状。
接着，可以形成器件隔离层140以填充器件隔离沟槽140T。器件隔离层140的上部可以被去除，以使器件隔离层140的上表面可以与衬底110的上表面(即，鳍型有源区FA的上表面)齐平或低于衬底110的上表面。
参考图4A至图4D，第一虚设栅结构DG1可以形成在鳍结构FS的第一部分上，以在第一水平方向(X方向)上延伸。即，第一虚设栅结构DG1可以与鳍结构FS的具有第一宽度Wa的第一部分交叉(例如，重叠)。此外，第二虚设栅结构DG2可以形成在鳍结构FS的第二部分上，以在第一水平方向(X方向)上延伸。即，第二虚设栅结构DG2可以与鳍结构FS的具有第二宽度Wb的第二部分交叉(例如，重叠)。此外，第三虚设栅结构DG3可以形成在鳍结构FS的第三部分上，以在第一水平方向(X方向)上延伸，例如，第三虚设栅结构DG3可以在第一虚设栅结构DG1和第二虚设栅结构DG2之间。即，第三虚设栅结构DG3可以与鳍结构FS的具有可变的第三宽度W的第三部分交叉(例如，重叠)。
第一虚设栅结构DG1、第二虚设栅结构DG2和第三虚设栅结构DG3中的每一个可以包括：器件隔离层140和鳍结构FS上的虚设栅绝缘层DGI、虚设栅绝缘层DGI上的虚设栅填充层DGL、以及虚设栅填充层DGL上的虚设栅封盖层DGC。虚设栅绝缘层DGI可以包括例如氧化硅、氮化硅或其组合。虚设栅填充层DGL可以包括例如多晶硅。虚设栅封盖层DGC可以包括例如氮化硅。
参考图5A至图5C，可以在第一虚设栅结构DG1至第三虚设栅结构DG3中的每一个的两侧上形成间隔物150。例如，间隔物150可以通过以下操作来形成：在鳍结构FS以及第一虚设结构DG1至第三虚设结构DG3中的每一个上形成间隔物层；以及，各向异性地蚀刻间隔物层。
参考图6A至图6C，可以通过以下操作在鳍结构FS中形成多个凹部R：通过将第一虚设结构DG1至第三虚设结构DG3和间隔物150用作蚀刻掩模来蚀刻鳍结构FS。通过形成多个凹部R，多个牺牲层120L(参见图5B)中的一个可以被分隔成第一牺牲图案120a、第二牺牲图案120b和第三牺牲图案120c。此外，通过形成多个凹部R，多个沟道层130L(参见图5B)中的一个可以被分隔成第一沟道130a、第二沟道130b和第三沟道130c。第一牺牲图案120a可以具有第一宽度Wa。第二牺牲图案120b可以具有第二宽度Wb。第三牺牲图案120c可以具有变化的第三宽度W。第三牺牲图案120c的第三宽度W可以逐渐变窄。
多个凹部R可以暴露鳍型有源区FA、多个第一沟道130a、多个第二沟道130b、多个第三沟道130c、多个第一牺牲图案120a、多个第二牺牲图案120b和多个第三牺牲图案120c。
参考图7A至图7C，可以在第一牺牲图案120a、第二牺牲图案120b和第三牺牲图案120c中的每一个的两侧上形成内部间隔物190。在一些实施例中，可以省略形成内部间隔物190的操作。
参考图8A至图8C，可以在多个凹部R中形成第一源/漏结构160a和第二源/漏结构160b。例如，可以在多个凹部R中依次外延生长第一源/漏层161、第二源/漏层162和第三源/漏层163。第一源/漏层161可以从通过多个凹部R暴露的多个第一沟道130a、多个第二沟道130b、多个第三沟道130c、多个第一牺牲图案120a、多个第二牺牲图案120b和多个第三牺牲图案120c外延生长。第二源/漏层162可以从第一源/漏层161外延生长。第三源/漏层163可以从第二源/漏层162外延生长。
参考图9A至图9C，可以在第一源/漏结构160a、第二源/漏结构160b和间隔物150上形成第一层间绝缘层IL1。第一层间绝缘层IL1可以被平坦化，以使第一虚设栅结构DG1、第二虚设栅结构DG2和第三虚设栅结构DG3中的每一个的虚设栅封盖层DGC被暴露。
参考图10A至图10C，第一虚设栅结构DG1(参见图9B)、第二虚设栅结构DG2(参见图9B)和第三虚设栅结构DG3(参见图9B)中的每一个的虚设栅封盖层DGC(参见图9B)和虚设栅填充层DGL(参见图9B)可以被去除。可以通过从第一虚设栅结构DG1(参见图9B)去除虚设栅封盖层DGC(参见图9B)和虚设栅填充层DGL(参见图9B)，来形成第一栅沟槽GT1。可以通过从第二虚设栅结构DG2(参见图9B)去除虚设栅封盖层DGC(参见图9B)和虚设栅填充层DGL(参见图9B)，来形成第二栅沟槽GT2。可以通过从第三虚设栅结构DG3(参见图9B)去除虚设栅封盖层DGC(参见图9B)和虚设栅填充层DGL(参见图9B)，来形成第三栅沟槽GT3。第一栅沟槽GT1、第二栅沟槽GT2和第三栅沟槽GT3中的每一个可以暴露间隔物150、虚设栅绝缘层DGI和器件隔离层140。
参考图11A至图11C，可以形成覆盖第三栅沟槽GT3的掩模M。掩模M可以包括例如光致抗蚀剂。可以通过光刻技术来图案化掩模M。掩模M可以覆盖通过第三栅沟槽GT3暴露的虚设栅绝缘层DGI。通过第一栅沟槽GT1和第二栅沟槽GT2暴露的虚设栅绝缘层DGI可以不被掩模M覆盖。
参考图12A至图12C，通过第一栅沟槽GT1和第二栅沟槽GT2暴露的虚设栅绝缘层DGI可以被去除。然而，第三栅沟槽GT3中的虚设栅绝缘层DGI被掩模M覆盖。因此，第三栅沟槽GT3中的虚设栅绝缘层DGI可以保留。多个第一沟道130a和多个第一牺牲图案120a(参见图11C)可以通过第一栅沟槽GT1暴露。多个第二沟道130b和多个第二牺牲图案120b(参见图11C)可以通过第二栅沟槽GT2暴露。
在去除虚设栅绝缘层DGI以后，被暴露的多个第一牺牲图案120a(参见图11C)和多个第二牺牲图案120b(参见图11C)可以被去除。即，可以在多个第一沟道130a之间和在多个第二沟道130b之间形成空间。然而，第三牺牲图案120c可以受虚设栅绝缘层DGI和掩模M保护，并且可以保留。
第三牺牲图案120c可以在X方向上具有宽度W(宽度W是逐渐变窄的(即沿X方向变化))，并且可以具有尖角CN。如果第三牺牲图案120c未受虚设栅绝缘层DGI和掩模M保护(例如，并且被暴露给蚀刻剂)，则在去除第三牺牲图案120c期间，蚀刻剂可能通过尖角CN到达第一源/漏结构160a，由此去除第一源/漏结构160a的一部分并且降低制造良品率。相反，根据实施例，因为第三牺牲图案120c未被去除，所以可以防止第一源/漏结构160a被去除。因此，可以防止或实质上最小化由于对第一源/漏结构160的不希望的蚀刻而引起的制造良品率的降低。
参考图13A至图13D，掩模M(参见图12A至图12C)可以被去除。可以在去除了多个第一牺牲图案120a(参见图11C)的空间和第一栅沟槽GT1(参见图12B)中形成第一栅结构180a。同时，可以在去除了多个第二牺牲图案120b(参见图11C)的空间和第二栅沟槽GT2(参见图12B)中形成第二栅结构180b。同时，可以在第三栅沟槽GT3(参见图12B)中形成第三栅结构180c。第一栅结构180a可以围绕多个第一沟道130a，并且第二栅结构180b可以围绕多个第二沟道130b，但是第三栅结构180c可以不围绕多个第三沟道130c。
具体地，栅绝缘层181可以共形地形成，以围绕多个第一沟道130a和多个第二沟道130b。此外，可以在第三栅沟槽GT3中的虚设栅绝缘层DGI上形成栅绝缘层181。可以在栅绝缘层181上形成栅电极层182，以填充第一栅沟槽GT1、第二栅沟槽GT2和第三栅沟槽GT3、多个第一沟道130a之间的空间、以及多个第二沟道130b之间的空间。接着，栅绝缘层181和栅电极层182的上部可以被去除，并且所得到的空间可以被栅封盖层183填充。
可以完成包括以下项的第一晶体管T1：一对第一源/漏结构160a、在一对第一源/漏结构160a之间延伸并且在竖直方向(Z方向)上彼此间隔开的多个第一沟道130a、以及围绕多个第一沟道130a并且在第一水平方向(X方向)上延伸的第一栅结构180a。此外，可以同时完成包括以下项的第二晶体管T2：一对第二源/漏结构160b、在一对第二源/漏结构160b之间延伸并且在竖直方向(Z方向)上彼此间隔开的多个第二沟道130b、以及围绕多个第二沟道130b并且在第一水平方向(X方向)上延伸的第二栅结构180b。此外，可以同时制造包括以下项的边界结构BS：在一对第一源/漏结构160a中的一个和一对第二源/漏结构160b中的一个之间延伸并且在竖直方向(Z方向)上彼此间隔开的多个第三沟道130c、分别在多个第三沟道130c之间的多个牺牲图案120c、以及与多个第三沟道130c中的最高的一个接触并且在第一水平方向(X方向)上延伸的第三栅结构180c。
参考图1A至图1E，可以在第一层间绝缘层IL1、第一栅结构180a、第二栅结构180b和第三栅结构180c上形成第二层间绝缘层IL2。接着，可以形成多个接触孔171H，多个接触孔171H穿透第一层间绝缘层IL1和第二层间绝缘层IL2，并且暴露第一源/漏结构160a和第二源/漏结构160b。可以在多个接触孔171H中的每一个中形成接触部171。还可以在接触部171和第一源/漏结构160a之间以及在接触部171和第二源/漏结构160b之间形成硅化物层172。
然后，可以形成穿透边界结构BS并且在第一水平方向(X方向)上延伸的沟槽T。然而，在另一个实施例中，可以在形成接触部171之前形成沟槽T。沟槽T可以穿透第三栅结构180c、多个第三沟道130c和多个第三牺牲图案120c。在一些实施例中，沟槽T还可以穿透在第三栅结构180c的侧表面上的多个间隔物150。在一些实施例中，沟槽T还可以穿透在第三牺牲图案120c和第一源/漏结构160a之间以及在第三牺牲图案120c和第二源/漏结构160b之间的多个内部间隔物190。在一些实施例中，第三栅结构180c可以通过形成沟槽T的操作被完全去除。在另一个实施例中，第三栅结构180c可以通过形成沟槽T的操作被部分地去除，因此第三栅结构180c的一部分可以保留。尽管进行了形成沟槽T的操作，但可以保留多个牺牲图案120c中的至少一个。尽管进行了形成沟槽T的操作，但可以至少部分地保留多个第三沟道130c。沟槽T可以防止不被用于半导体器件的操作的边界结构BS影响第一晶体管T1或第二晶体管T2的操作。根据参考图2A至图13D以及图1A至图1E描述的方法，可以制造图1A至图1E中所示的半导体器件100。
通过总结和回顾的方式，实施例提供了具有提高的制造良品率的半导体器件。即，当从第一晶体管(例如，多桥沟道场效应晶体管(MBCFET))和第二晶体管去除牺牲图案时，可以不从在这两个晶体管之间的边界结构去除牺牲图案。因此，可以防止对第一源/漏结构的无意的蚀刻。因此，可以提高半导体器件的制造良品率。
本文已经公开了示例实施例，并且尽管采用了特定术语，但是它们仅用于且应被解释为一般的描述性意义，而不是为了限制的目的。在一些情况下，如提交本申请的本领域普通技术人员应认识到，除非另有明确说明，否则结合特定实施例描述的特征、特性和/或元件可以单独使用或与结合其他实施例描述的特征、特性和/或元件相结合使用。因此，本领域技术人员将理解，在不脱离如所附权利要求中阐述的本发明的精神和范围的前提下，可以进行形式和细节上的各种改变。

Claims (20)

1.一种半导体器件，包括：
第一源/漏结构，当在平面截面图中观察时，所述第一源/漏结构在水平方向上具有第一长度，所述水平方向与竖直方向垂直；
第二源/漏结构，当在所述平面截面图中观察时，所述第二源/漏结构在所述水平方向上具有第二长度，所述第二长度小于所述第一长度；
边界沟道，在所述第一源/漏结构和所述第二源/漏结构之间延伸，所述边界沟道在所述竖直方向上彼此间隔开；
至少一个牺牲图案，在所述边界沟道之间；以及
沟槽，穿透所述边界沟道和所述至少一个牺牲图案。
2.根据权利要求1所述的半导体器件，其中，所述至少一个牺牲图案包括：在所述边界沟道中的一些相邻的边界沟道之间的多个牺牲图案，所述沟槽穿透所述多个牺牲图案。
3.根据权利要求1所述的半导体器件，其中，所述至少一个牺牲图案包括：分别在所述边界沟道中的全部相邻的边界沟道之间的多个牺牲图案，所述沟槽穿透所述多个牺牲图案。
4.根据权利要求1所述的半导体器件，还包括：边界栅结构，与所述边界沟道中的最高的边界沟道接触并且在所述水平方向上延伸，所述沟槽穿透所述边界栅结构并且沿所述边界栅结构在所述水平方向上延伸。
5.根据权利要求4所述的半导体器件，还包括：在所述边界栅结构的相对的侧表面上的间隔物。
6.根据权利要求1所述的半导体器件，还包括：在所述至少一个牺牲图案与所述第一源/漏结构和所述第二源/漏结构中的每一个之间的内部间隔物。
7.根据权利要求1所述的半导体器件，其中，所述至少一个牺牲图案包括锗化硅SiGe。
8.根据权利要求1所述的半导体器件，其中：
所述第一源/漏结构是第一晶体管的一部分，所述第一晶体管还包括第一沟道和围绕所述第一沟道的第一栅结构，并且
所述第二源/漏结构是第二晶体管的一部分，所述第二晶体管还包括第二沟道和围绕所述第二沟道的第二栅结构。
9.一种半导体器件，包括：
第一源/漏结构；
第二源/漏结构；
第一沟道，分别从所述第一源/漏结构延伸，所述第一沟道在竖直方向上彼此间隔开；
第二沟道，分别从所述第二源/漏结构延伸，所述第二沟道在所述竖直方向上彼此间隔开；
第三沟道，分别在所述第一源/漏结构和所述第二源/漏结构之间延伸，所述第三沟道在所述竖直方向上彼此间隔开；
第一栅结构，围绕所述第一沟道，所述第一栅结构在水平方向上延伸；
第二栅结构，围绕所述第二沟道，所述第二栅结构在所述水平方向上延伸；
至少一个牺牲图案，在所述第三沟道中的相邻的第三沟道之间；以及
沟槽，穿透所述至少一个牺牲图案和所述第三沟道，所述沟槽在所述水平方向上延伸。
10.根据权利要求9所述的半导体器件，其中，所述第一沟道中的一个在所述水平方向上的第一宽度大于所述第二沟道中的一个在所述水平方向上的第二宽度。
11.根据权利要求9所述的半导体器件，其中，所述第三沟道的数量等于所述第一沟道的数量，并且等于所述第二沟道的数量。
12.根据权利要求9所述的半导体器件，其中，所述第三沟道中的相邻的第三沟道之间在所述竖直方向上的距离等于所述第一沟道中的相邻的第一沟道之间在所述竖直方向上的距离，并且等于所述第二沟道中的相邻的第二沟道之间在所述竖直方向上的距离。
13.根据权利要求9所述的半导体器件，其中，所述第三沟道中的每一个在所述竖直方向上的厚度等于所述第一沟道中的每一个在所述竖直方向上的厚度，并且等于所述第二沟道中的每一个在所述竖直方向上的厚度。
14.根据权利要求9所述的半导体器件，其中，所述至少一个牺牲图案包括：
第一部分，与所述第一源/漏结构接触，所述第一部分在所述水平方向上具有第一长度，以及
第二部分，与所述第二源/漏结构接触，所述第二部分在所述水平方向上具有第二长度，所述第二长度小于所述第一长度。
15.根据权利要求9所述的半导体器件，其中，所述第三沟道中的每一个包括：
第一部分，与所述第一源/漏结构接触，所述第一部分在所述水平方向上具有第一长度，以及
第二部分，与所述第二源/漏结构接触，所述第二部分在所述水平方向上具有第二长度，所述第二长度小于所述第一长度。
16.根据权利要求9所述的半导体器件，其中，所述第一源/漏结构的体积大于所述第二源/漏结构的体积。
17.一种半导体器件，包括：
第一晶体管，包括：
第一沟道，在竖直方向上彼此间隔开，
第一栅结构，围绕所述第一沟道，所述第一栅结构在水平方向上延伸，以及
一对第一源/漏结构，分别在所述第一沟道的相对侧上；
第二晶体管，包括：
第二沟道，在所述竖直方向上彼此间隔开，
第二栅结构，围绕所述第二沟道，所述第二栅结构在所述水平方向上延伸，以及
一对第二源/漏结构，分别在所述第二沟道的相对侧上；以及边界结构，在所述第一晶体管和所述第二晶体管之间，所述边界结构包括：
第三沟道，在所述竖直方向上彼此间隔开，以及
牺牲图案，分别在所述第三沟道之间。
18.根据权利要求17所述的半导体器件，其中，所述边界结构还包括：沟槽，穿透所述第三沟道和所述牺牲图案。
19.根据权利要求18所述的半导体器件，其中，所述沟槽在所述水平方向上延伸。
20.根据权利要求17所述的半导体器件，其中，所述第三沟道和所述牺牲图案与所述一对第一源/漏结构中的一个第一源/漏结构以及所述一对第二源/漏结构中的一个第二源/漏结构接触。
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