CN101292345B - 具有倒置源极/漏极金属触点的场效应晶体管（fet）及其制造方法 - Google Patents

具有倒置源极/漏极金属触点的场效应晶体管（fet）及其制造方法 Download PDF

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Abstract

本发明涉及包括倒置源极/漏极金属触点的场效应晶体管(FET)，该金属触点具有位于第一较低电介质层中的较低部分和位于第二较高电介质层中的较高部分。倒置源极/漏极金属触点的较低部分具有比较高部分更大的横截面积。优选地，倒置源极/漏极金属触点的较低部分的横截面积在约0.03μm2-约3.15μm2的范围内，并且这种倒置源极/漏极金属触点与FET的栅电极以在约0.001μm-约5μm范围内的距离相分隔。

Description

具有倒置源极/漏极金属触点的场效应晶体管(FET)及其制造方法
技术领域
本发明涉及改进型场效应晶体管(FET)，并且更具体地涉及具有倒置源极/漏极金属触点的改进型金属-氧化物-半导体场效应晶体管(MOSFET)，以及制备这种FET器件的方法。
背景技术
在半导体产业中，一直需要增大集成电路(IC)的运行速度。诸如计算机的电子设备需要以日益加快的速度进行操作也推动了这种增长的需求。反过来，需要增大速度已导致了半导体器件尺寸的持续减小。具体地，场效应晶体管(FET)的沟道长度、接合深度和/或栅极电介质厚度都减小了，使得可以在给定的单个半导体晶片上制造的FET数量和密度都增大了。
但是，FET的极大缩小或者尺寸减小还产生了关于触点间距和寄生电容的各种技术问题，为了满足设备性能和生产量的要求需要对这些问题加以解决。
发明内容
本发明通过构建改进型FET设计而针对触点间距和寄生电容提供了解决方案。与常规FET设计相比，本发明的改进型FET设计的有益特征在于：(1)减小的源极/漏极(S/D)金属触点数量；(2)减小的总触点布局面积；(3)基本上相同的有效触点面积；(4)增大的触点到栅极距离；以及(5)减小的栅极-触点电容。进一步地，本发明的改进型FET比常规FET相对容易制造，并且可以用降低的制造成本来制备，同时却带来显著增大的生产量。
一方面，本发明涉及半导体器件，该半导体器件包括：沟道区，位于源极区和漏极区之间；栅极电介质层，位于该沟道区之上；栅电极，位于该栅极电介质层之上；第一电介质层，位于该源极区、该漏极区和该栅电极之上并覆盖该源极区、该漏极区和该栅电极；第二电介质层，位于该第一电介质层之上；以及至少一个金属触点，其与该源极区或者漏极区电连接，其中至少一个金属触点包括位于该第一电介质层中的较低部分以及位于该第二电介质层中的较高部分，并且其中该较低部分的横截面积比该较高部分的横截面积大。
在此使用的术语“金属的”涉及基本上由导体材料形成的结构或者组件，该导电材料包含以元素形式、合金形式或者化合物形式的至少一种金属。这种导电材料的示例包括但不限于：元素金属、金属合金、金属氮化物、金属硅化物等。
在此使用的术语“横截面积”指的是以基本上与结构或者组件所在半导体衬底的表面平行的想像的平面对该结构或者组件进行切割所得到的结构或者组件面积。
本发明的进一步方面涉及一种方法，包括：形成半导体器件，该半导体器件包括源极区、漏极区、沟道区、位于该沟道区上的栅极电介质层、位于该栅极电介质层上的栅电极、位于该源极区、漏极区和栅电极上并覆盖该源极区、漏极区和栅电极的第一电介质层，以及位于该第一电介质层上的第二电介质层；有选择地去除该第一和第二电介质层的一部分，以形成暴露该源极区或者该漏极区的至少一个接触孔；有选择地沿着该至少一个接触孔的侧壁来去除该第一电介质层的一部分；以及用金属材料填充该至少一个接触孔以形成与该源极区或者漏极区电连接的至少一个金属触点，其中所述至少一个金属触点包括位于该第一电介质层中的较低部分以及位于该第二电介质层中的较高部分，并且其中该较低部分的横截面积比该较高部分的横截面积大。
本发明的进一步方面涉及一种场效应晶体管(FET)，包括倒置源极/漏极金属触点，该金属触点具有位于第一较低电介质层中的较低部分和位于第二较高电介质层中的较高部分，并且其中所述倒置源极/漏极金属触点的该较低部分的横截面积比其较高部分的横截面积大。
通过随后的公开和所附权利要求，本发明的其它方面、特征和益处将会变得非常明显。
附图说明
图1A示出了包含多个源极/漏极金属触点的常规FET器件的横截面视图；
图1B是图1A的常规FET器件的顶视图，示出了彼此相互间隔的四个源极/漏极金属触点。每个源极/漏极金属触点在整个触点高度上都具有相同的横截面积；
图2A示出了根据本发明一个实施方式的包含一个倒置源极/漏极金属触点的示例性FET器件的横截面视图；
图2B是图2A的示例性FET器件的顶视图，示出了较低部分具有相对较大的横截面积、较高部分具有相对较小的横截面积的一个源极/漏极金属触点；
图3-图7示出了对形成图2A的示例性FET器件的工艺步骤进行说明的横截面视图。
具体实施方式
在下述描述中，给出了各种具体细节，诸如特定结构、组件、材料、尺寸、工艺步骤和技术，以便全面理解本发明。但是，本领域技普通技术人员应当理解，本发明脱离这些具体细节一样可以实现。在其它示例中，对公知的结构或者工艺步骤未进行具体描述以避免混淆本发明。
应当理解，当提到作为层、区或者衬底的元件位于另一元件“上”时，其可以直接位于另一元件之上或者也可以存在介入元件。相反，当提到元件“直接”位于另一元件的“上”时，不存在介入元件。还应当理解，当提到一元件与另一元件“连接”或者“耦合”时，其可以直接连接或者耦合到另一元件，或者可以存在介入元件。相反，当提到一元件与另一元件“直接连接”或者“直接耦合”时，不存在介入元件。
现在，通过参考附图1-7来更详细地描述本发明的改进型FET器件以及用于制备该器件的示例性工艺步骤。需要注意，这些附图并不按照比例绘制，其中类似的附图标记表示类似和/或相应的元件。进一步需要注意的是，在附图中的半导体衬底上仅示出了一个FET。尽管对这种实施方式进行了说明，但是本发明并不对在半导体衬底上形成任意特殊数量的FET进行限制。
首先参考图1A，其示出了常规FET器件，其位于半导体衬底10上并包括源极(或者漏极)区12和漏极(或者源极)区14，在它们之间定义了沟道区13。栅极电介质层16直接位于沟道区13之上，并且栅电极18直接位于栅极电介质层16之上。常规FET器件可以进一步包括源极(或者漏极)金属硅化物触点层12A、漏极(或者源极)金属硅化物触点层14A、栅极金属硅化物触点层18A、源极/漏极延伸区12B和14B、源极/漏极晕圈区12C和14C，以及对于常规FET器件而言可选的一个或者多个栅极侧壁间隔物20。
图1A所示的常规FET器件覆盖有第一电介质层22和第二电介质层24，它们可以由相同介电材料形成，也可以由不同的介电材料形成。多个金属触点26沿着第一电介质层22和第二电介质层24延伸，并且与漏极(或者源极)区14中的漏极(或者源极)金属硅化物触点层14A电连接。常规FET器件的每一个金属触点26的特征都在于：沿着其整个触点高度的横截面积基本一致。
图1B示出了图1A的常规FET器件的顶视图，其中第二电介质层24被去除以便暴露出第一电介质层22、间隔物20和栅电极18。具体地，常规FET器件包括四个金属触点26，每一个都具有在约0.05μm-约0.5μm范围内的横截面直径(r1)。四个金属触点26以至少是它们横截面半径的二倍，即，2r1的距离彼此分隔。进一步地，这四个金属触点26以至少0.001μm的距离(d1)与栅电极18分隔。
由于图1A和图1B中示出的常规FET器件的总有效触点面积计算为：金属触点26的数量乘以每个金属触点26的横截面积(＝4πr1 2)，所以该面积在约0.03μm2-约3.15μm2的范围内。四个金属触点26占据的总布局面积是由图1B中虚线框所指示的面积(＝(d1+6r1)×6r1)，其在约0.09μm2-约9μm2的范围内。
与以上描述的常规FET器件不同，图2A示出了根据本发明一个实施方式的改进型FET器件。具体地，本发明的改进型FET器件位于半导体衬底30上，并包括源极(或者漏极)区32和漏极(或者源极)区34，在这两个区之间定义有沟道区33。栅极电介质层36直接位于沟道区33之上，并且栅电极38直接位于栅极电介质层36之上。本发明的改进型FET器件可以进一步包括源极(或者漏极)金属硅化物触点层32A、漏极(或者源极)金属硅化物触点层34A、栅极金属硅化物触点层38A、源极/漏极延伸区32B和34B、源极/漏极晕圈区32C和34C，以及对于本发明改进型FET器件而言可选的一个或者多个栅极侧壁间隔物40。可以包括相同或者不同介电材料的第一电介质层42和第二电介质层44形成在本发明的改进型FET器件之上。
包括较高部分46A和较低部分46B的金属触点分别在第一电介质层42和第二电介质层44中延伸，并且与漏极(或者源极)区34中的漏极(或者源极)金属硅化物触点层34A电连接。这种金属触点的较低部分46B具有比较高部分46A更大的横截面积。因此，金属触点的特征在于其具有倒T形，并且因此称为“倒置”金属触点。
图2B示出了本发明改进型FET器件的顶视图，其中第二电介质层44被去除以便暴露出第一电介质层42、间隔物40和栅电极38。具体地，改进型FET器件包括单个金属触点，该金属触点具有横截面积相对较小的较高部分46A和横截面积相对较大的较低部分46B。优选地，单个金属触点的较低部分46B的横截面半径(r2)在约0.10μm-约1.0μm的范围内，而较高部分46A的横截面半径不超过r2的一半。进一步地，金属触点以至少0.001μm的距离(d2)与栅电极38分隔。
由于本发明改进型FET器件的总有效触点面积计算为金属触点46的横截面积(＝πr2 2)，所以该面积在约0.03μm2-约3.15μm2的范围内。本发明的金属触点46所占据的总布局面积是由图2B中的虚线框指示的面积(＝(d2+2r2)×2r2)，其在约0.04μm2-约4.0μm2的范围内。
当r2＝2r1时，本发明改进型FET器件的总有效触点面积基本上与常规FET器件的总有效触点面积相同。但是，如果假设d2＝3/2d1，则金属触点46占据的总布局面积明显比常规FET器件所占据的总布局面积小约20r1 2或者小约0.05μm2到约5μm2。
本发明的FET器件允许使用减小数量的S/D金属触点，并在减小的总触点布局面积内提供了基本上相同的有效触点面积。更重要的是，本发明的FET器件允许S/D金属触点与栅电极进一步分隔开(即，至少相隔d1的1/2或者相隔约0.0002μm-约2μm)，而这反过来减小了栅极-触点电容，而不会增大总的触点布局面积。
因此，本发明的FET器件解决了通常与FET的极大地缩放或者尺寸减小有关的触点间隔问题和寄生电容问题，并且允许以降低的成本来制造更小并且更快的高性能集成电路(IC)器件。
尽管在图2A和图2B中具体描述的本发明实施方式仅采用一个源极/漏极金属触点46，应当理解，本发明可以容易地扩展到包括任意数量的源极/漏极金属触点，只要本发明的FET器件中包含的源极/漏极金属触点的总量小于常规FET器件中包含的源极/漏极金属触点的总量即可。
本发明的FET器件可以容易地以任何合适的方法进行制备。具体地，图3-图7示出了可以用来制备本发明FET器件的示例性工艺步骤顺序。
图3示出了位于半导体衬底30上的FET器件，并且包括源极(或者漏极)区32、漏极(或者源极)区34、沟道区33、栅极电介质层36和栅电极38。FET器件可选地但不是必须地包括：源极(或者漏极)金属硅化物触点层32A、漏极(或者源极)金属硅化物触点层34A、栅极金属硅化物触点层38A、源极/漏极延伸区32B和34B、源极/漏极晕圈区32C和34C、以及一个或者多个栅极侧壁间隔物40。FET器件可以轻易地用常规的前端线(FEOL)工艺步骤来形成。例如，各种工艺步骤，包括但不限于：沉积、光刻、蚀刻、注入和自对准硅化可以使用，或者可以使用取代栅极工艺。
半导体衬底30可以包括任何半导体材料，这些材料包括但不限于：Si、SiC、SiGe、SiGeC、Ge合金、GaAs、InAs、InP和其它III-V或者II-VI化合物半导体。半导体衬底30还可以包括有机半导体结构、诸如Si/SiGe的层叠半导体结构、绝缘层上覆硅结构或者绝缘层上覆硅锗结构。半导体衬底30可以是掺杂的、未掺杂的或者在其中包含掺杂和未掺杂的区(未示出)。掺杂器件区通常公知为“阱”。半导体衬底30可以是应变的、非应变的，或者其中包含有应变半导体材料和非应变半导体材料的区。而且，半导体衬底30可以具有单个结晶表面取向或者多个结晶表面取向。
进一步地，半导体衬底30可以包含一个或者多个浅沟槽隔离区(未示出)以提供掺杂器件区之间的隔离。浅沟槽隔离区可以轻易地利用本领域技术人员公知的常规沟槽隔离工艺来形成。例如，光刻、蚀刻和用沟槽电介质填充沟槽可以用来形成沟槽隔离区。
如图3所示，在FET器件之上形成第一电介质层42。第一电介质层42可以包括任何适合的介电材料，包括但不限于：SiOx、SixNy、SixNyOz、SixCy、SixCyOz等，其中x、y和z是整数。进一步地，第一电介质层42可以利用任何适合的电介质沉积工艺来形成，包括但不限于：高密度等离子体沉积(HDP)、等离子体增强化学气相沉积(PECVD)等。优选地，利用HDP工艺形成第一电介质层42。
接着，在第一电介质层42上形成第二电介质层44，如图4所示。第一电介质层42可以包括任何适合的介电材料，包括但不限于：SiOx、SixNy、SixNyOz、SixCy、SixCyOz等，其中x、y和z是整数，并且第二电介质层44优选地包括与第一电介质层42的电介质材料不同的电介质材料。更优选地，第二电介质层44包括SiOx。进一步地，第二电介质层44可以利用任何适合的电介质沉积工艺来形成，包括但不限于：高密度等离子体沉积(HDP)、等离子体增强化学气相沉积(PECVD)等。优选地，利用HDP工艺形成第二电介质层44。
在沉积完第二电介质层44后，例如通过光刻和蚀刻来选择性地去除第一电介质层42和第二电介质层44的一部分，以便形成接触孔45，该孔暴露了漏极(或者源极)区34中的漏极(或者源极)金属硅化物触点层34A的较高表面。更具体地，将光刻胶(未示出)涂覆到第二电介质层44的整个结构上。可以利用任何适合的技术来涂覆光刻胶，包括但不限于：涂层技术或者旋涂技术。在光刻胶上提供根据将被形成的接触孔的形状进行构图的掩膜(未示出)，然后使用光刻工艺将掩膜构图转移到光刻胶上，这样便在光刻胶的未覆盖区域上创建了凹口。随后已构图的光刻胶用于使用反应离子刻蚀(RIE)工艺或者任何其它适合的干或湿蚀刻技术，在第一电介质层42和第二电介质层44中创建相同的凹口构图。随后，在形成了接触孔45后，剥离光刻胶，如图5所示。
接着，执行第二蚀刻步骤以在横向方向上沿着接触孔45的侧壁来有选择地蚀刻第一电介质层42，从而将接触孔45侧向扩展至第一电介质层42内部，并形成较窄的较高部分45A和较宽的较低部分45B，如图2D所示。例如，如果第一电介质层42包括SiO2并且第二电介质层44包括Si3N4，则可以使用稀释的HF曝光来有选择地将第一电介质层42中的SiO2从第二电介质层44中的Si3N4中蚀刻出来。
在形成完扩展的接触孔45后，将金属材料沉积在扩展的接触孔45中以便形成倒置源极/漏极金属触点，其较高部分46A的横截面积相对较小，较低部分46B的横截面积相对较大，如图7所示。优选地，但不是必须地，本发明的倒置源极/漏极金属触点的较低部分46B的横截面积在约0.0314μm2-约3.14μm2的范围内，而较高部分46A的横截面积在约0.008μm2-约0.79μm2的范围内。任何合适的金属材料都可以用来实现本发明，包括但不限于：W、Al、Cu、Ag、Au及它们的合金、硅化物和氮化物。在本发明的优选实施方式中，将W作为形成本发明的倒置源极/漏极金属触点的金属材料。
因此，以上描述的工艺步骤形成了具有倒置源极/漏极金属触点的改进型FET器件，其特征在于减小的总布局面积以及减小的栅极-触点电容，其中该面积在约0.05μm2-约5μm2的范围内，该栅极-触点电容小于约0.3飞法拉/微米沟道宽度。
总之，本发明满足了在以相对较低成本制备高速、高性能IC器件时对进一步缩小FET的需求。
尽管图2-图7示意性地示范了根据本发明具体实施方式的示例性FET结构和示例性工艺步骤，但是应当清楚，本领域技术人员可以容易地改进这里所示的器件结构和工艺步骤，以针对具体应用需求来进行调整，而与上述描述相一致。因此，应当理解，本发明并不限制于上述具体实施方式，而是可以在使用时延展至任何其它改进、变化、应用和实施方式，并且相应地所有这样的其它改进、变化、应用和实施方式也应理解为涵盖在本发明的精神和范围内。

Claims (19)

1.一种场效应晶体管(FET)，包括：
在平面半导体衬底上的源极区，漏极区以及沟道区，位于平面半导体衬底的沟道区之上的栅极电介质层，在该栅极电介质层之上的栅电极，位于该源极区、该漏极区和该栅电极之上并覆盖该源极区、该漏极区和该栅电极的第一电介质层，以及位于该第一电介质层之上的第二电介质层；以及倒置源极/漏极金属触点，其具有位于该第一电介质层中的较低部分以及位于该第二电介质层中的较高部分，并且其中所述倒置源极/漏极金属触点的较低部分的横截面积比该较高部分的横截面积大，并且所述较高部分与较低部分的中心对准从而提供倒置的T横截面几何形状，其中所述较高部分具有第一横截面直径以及较低部分具有第二横截面半径，其中所述第一横截面直径等于或者小于第二横截面半径的1/2。
2.根据权利要求1的半导体器件，只包括一个金属触点，其与该源极区或者漏极区电连接。
3.根据权利要求1的半导体器件，其中该至少一个金属触点的较低部分的横截面积在0.03μm2-3.15μm2的范围内。
4.根据权利要求1的半导体器件，其中该至少一个金属触点的较高部分的横截面积在0.015μm2-3.15μm2的范围内。
5.根据权利要求1的半导体器件，其中该至少一个金属触点与该栅电极分隔有一定距离，该距离在0.001μm-5μm的范围内。
6.根据权利要求1的半导体器件，具有小于0.3飞法拉/微米沟道宽度的栅极-触点电容。
7.根据权利要求1的半导体器件，其中该至少一个金属触点包括W、Al、Cu、Ag、Au或者其组合。
8.根据权利要求1的半导体器件，其中该第一电介质层包括SiOx、SixNy、SixNyOz、SixCy、SixCyOz或者其组合，其中x、y和z为整数。 
9.根据权利要求1的半导体器件，其中该第二电介质层包括SiOx、SixNy、SixNyOz、SixCy、SixCyOz或者其组合，其中x、y和z为整数。
10.根据权利要求1的半导体器件，进一步包括一个或者多个组件，该组件选自由源极/漏极延伸注入、源极/漏极晕注入、源极/漏极/栅极触点和栅极侧壁间隔物组成的组。
11.一种方法，包括：
形成半导体器件，该半导体器件包括在半导体衬底上的源极区，漏极区以及沟道区，位于所述半导体衬底的沟道区之上的栅极电介质层，位于该栅极电介质层上的栅电极，位于该源极区、漏极区和栅电极上并覆盖该源极区、漏极区和栅电极的第一电介质层，以及位于该第一电介质层上的第二电介质层；
有选择地去除该第一电介质层和第二电介质层的一部分，以形成暴露该源极区或者该漏极区的至少一个触点孔；
有选择地沿着所述至少一个触点孔的侧壁来去除该第一电介质层的一部分；以及
用金属材料填充所述至少一个触点孔以形成与该源极区或者漏极区电连接的至少一个金属触点，其中所述至少一个金属触点包括位于该第一电介质层中的较低部分以及位于该第二电介质层中的较高部分，并且其中该较低部分的横截面积比该较高部分的横截面积大，并且所述较高部分与较低部分的中心对准从而提供倒置的T横截面几何形状，其中所述较高部分具有第一横截面直径以及较低部分具有第二横截面半径，其中所述第一横截面直径等于或者小于第二横截面半径的1/2。
12.根据权利要求11的方法，其中仅形成一个暴露该源极区或者该漏极区的触点孔，并且其中仅形成一个与该源极区或者该漏极区电连接的金属触点。
13.根据权利要求11的方法，其中所述至少一个金属触点的较低部分的横截面积在0.03μm2-3.15μm2的范围内。 
14.根据权利要求11的方法，其中所述至少一个金属触点的较高部分的横截面积在0.015μm2-3.15μm2的范围内。
15.根据权利要求11的方法，其中该至少一个金属触点与该栅电极分隔有一定距离，该距离在0.0001μm-5μm的范围内。
16.根据权利要求11的方法，其中该至少一个金属触点包括W、Al、Cu、A g、Au或者其组合。
17.根据权利要求11的方法，其中该第一电介质层包括SiOx、SixNy、SixNyOz、SixCy、SixCyOz或者其组合，其中x、y和z为整数。
18.根据权利要求11的方法，其中该第二电介质层包括SiOx、SixNy、SixNyOz、SixCy、SixCyOz或者其组合，其中x、y和z为整数。
19.根据权利要求11的方法，其中该半导体器件进一步包括一个或者多个组件，该组件选自由源极/漏极延伸注入、源极/漏极晕注入、源极/漏极/栅极触点和栅极侧壁间隔物组成的组。 
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