KR20080002657A - 반도체 구조, 태양 전지 및 광 전지 디바이스 제조 방법 - Google Patents

반도체 구조, 태양 전지 및 광 전지 디바이스 제조 방법 Download PDF

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KR20080002657A
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amorphous
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제임스 닐 존슨
벤카테산 마니바난
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제너럴 일렉트릭 캄파니
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Abstract

전면(12) 및 후면(14)을 갖는 하나의 도전형의 반도체 기판(10)을 포함하는 반도체 구조가 개시된다. 상기 기판(10)의 전면(12) 상에 제 1 비결정 반도체층(16)이 인가되고, 상기 기판(10)의 상기 후면(14)의 일부분 상에 제 2 및 제 3 비결정 반도체층(22 및 32)이 위치한다. 제 2 및 제 3 층은 상기 기판(10)과의 계면에서 실질적으로 진성인 것으로부터 그 대향 측면에서 실질적으로 도전성인 것까지, 그 깊이에 따라 각각 조성적으로 등급화된다. 몇몇 경우에서, 상기 제 1 비결정 반도체층(16)이 또한 조성적으로 등급화되는 한편, 다른 경우에서는, 진성 특성을 갖는다. 반도체 구조는 태양 전지로서 기능할 수 있고, 다수의 이러한 전지를 포함하는 모듈은 본 발명의 다른 실시예를 나타낸다. 광 전지 디바이스를 제조하는 방법이 또한 개시된다.

Description

반도체 구조, 태양 전지 및 광 전지 디바이스 제조 방법{PHOTOVOLTAIC DEVICE WHICH INCLUDES ALL-BACK-CONTACT CONFIGURATION AND RELATED PROCESSES}
도 1은 본 발명의 일 실시예에 따른 광 전지 디바이스의 구조를 도시하는 단면도,
도 2는 본 발명의 다른 실시예에 따른 광 전지 디바이스의 구조를 도시하는 단면도,
도 3은 본 발명의 또 다른 실시예에 따른 광 전지 디바이스의 구조를 도시하는 단면도.
도면의 주요 부분에 대한 부호의 설명
10 : 기판 12 : 전면
14 : 후면 16 : 진성층
18 : 투명층 20 : 상부면
22, 32 : 비결정 반도체층 24 : 진성 영역
27 : 영역 28 : 전극층
30 : 금속 콘택트
본 발명은 전반적으로 고 효율 태양 전지에 관한 것으로서, 보다 상세하게는, 헤테로 접합(heterojunction)을 포함하는 반도체 디바이스에 근거하는 태양 전지에 관한 것이다.
태양 에너지가 유용한 형태로 이용 가능하게 이루어질 수 있다면, 태양 에너지는 인간에 의해 사용되는 실질적으로 무한정의 에너지를 제공하는 포텐셜을 제공할 것임은 확실하다. 가정적, 지역 사회적 또는 산업적인 수준에서, 임의의 현존하는 전기 네트워크를 통해 이용될 수 있는 전기를 얻기 위해 태양의 에너지를 사용함에 있어 아마도 가장 많은 시도가 지금까지 행해져 왔다. 태양 복사선으로부터 이러한 전기를 발생하는 주요한 접근법은 광 전자 변환기에 의한 직접적인 발생을 수반한다. 이러한 유형의 디바이스는 헤테로 접합의 존재에 의존하며, 당 분야에서 잘 알려져 있다. (이러한 문맥에서 이용되는 바와 같이, 헤레로 접합은 유사하지 않은 반도체 재료의 층으로 구성되는 반도체 접합이다. 이러한 재료는 통상적으로 동등하지 않은 밴드 갭(band gaps)을 갖는다. 일례로서, 헤테로 접합은 반대의 도전성의 층 또는 영역을 갖는 하나의 도전형의 층 또는 영역 사이의 콘택트, 예를 들면, "p-n 접합"에 의해 형성될 수 있다.) 태양 전지에 덧붙여, 헤테로 접합을 이용하는 다른 디바이스는 박막 트랜지스터 및 바이폴라 트랜지스터를 포함한다.
통상적으로, 광 전지 디바이스는 태양열, 백열, 또는 형광 복사선과 같은 복사선을 전기 에너지로 변환한다. 태양 광은 대부분의 디바이스에 대한 복사선의 전형적인 근원이다. 전기 에너지로의 변환은 잘 알려진 광 전지 효과에 의해 성취된다. 이러한 현상에 의하면, 광 전지 디바이스를 스트라이킹(striking)하는 복사선은 디바이스의 활성 영역에 의해 흡수되어, 때때로 광 생성 전하 캐리어로서 통합적으로 지칭되는 전자 및 정공 쌍을 생성한다.
전자 및 정공은 확산하며, 디바이스에 내장되는 전계에 의해 수집된다.
깨끗하고 회복 가능한 에너지의 이러한 신뢰할 수 있는 그대로의 형태를 제공하는 태양 전지에 대한 포텐셜의 관점에서, 그 성능을 증대시킬 많은 시도가 행해져 왔다. 이러한 성능을 위한 하나의 주요한 측정은 디바이스의 광 전자 변환 효율이다. 변환 효율은 그 활성 표면에 접촉하는 광 에너지의 비율로서, 디바이스에 의해 생성된 전류의 양으로서 통상 측정된다. 논문에 기재된 바와 같이, 광 전자 변환 효율의 극히 적은 증가, 예를 들면, 1% 이하는 광 전지 기술에 매우 현저한 진전을 나타낸다.
광 전지 디바이스의 성능은 각 반도체층의 조성 및 미세 구조에 대부분 의존한다. 예를 들면, 구조적인 결함 및 불순물 원자에 기인하는 결합 사이트(sites)는 단결정 반도체층의 벌크 내에서 또는 표면 상에서 상주할 수도 있다. 또한, 다결정 반도체 재료는 다수의 벌크 및 표면 결함 사이트를 야기하는 그레인(grain) 경계를 갖는 랜덤하게 배향된 그레인을 포함할 수 있다.
이러한 유형의 각종 결함의 존재는 광 전지 디바이스의 유해한 효과의 근원 이 될 수 있다. 예를 들면, 전하 캐리어 중 다수는 하나 이상의 수집 전극으로의 의도된 경로 상에서 연속하는 대신에, 헤테로 접합 근처의 결합 사이트에서 재결합한다. 따라서, 이들은 전류 캐리어로서 손실되게 된다. 전하 캐리어의 재결합은 광 전자 변환 효율이 감소하는 주요한 원인 중 하나이다.
표면 결함의 부정적인 효과는 패시베이션(passivation) 기법에 의해 어느 정도로 최소화될 수 있다. 예를 들어, 기판의 표면 상에 진성(즉, 도핑되지 않은)의 비결정 반도체 재료의 층이 형성될 수 있다. 이러한 진성층의 존재는 기판 표면에서 전하 캐리어의 재결합을 감소시켜, 광 전지 디바이스의 성능을 향상시킨다.
이러한 유형의 진성층의 사용은 미국 특허 제 5,213,628 호(노구치 등(Noguchi et al.))에 전반적으로 기술되어 있다. 노구치(Noguchi) 특허는 선택된 도전형의 단결정 또는 다결정 반도체층을 포함하는 광 전지 디바이스를 기술한다. 250Å 이하의 실질적 진성층이 기판 상에 형성된다. 실질적으로 비결정층이 진성층 상에 형성되어, 기판의 도전성과 반대의 도전성을 가지며, "반도체 샌드위치 구조"를 완성한다. 광 전지 디바이스는 비결정층 상에서의 광 투과 전극, 및 기판의 하면에 부착된 후면 전극의 추가에 의해 완성된다.
노구치(Noguchi) 특허에 기술된 광 전지 디바이스는 몇몇 상황에서 전하 캐리어 재결합의 문제를 상당히 최소화할 것으로 보인다. 예를 들면, 선택된 두께에서 진성층이 존재하면 디바이스의 광전자 변환 효율을 증대시킬 것이다. 또한, 노구치 등(Noguchi et al)의 특허 발행 이후에 다수의 참조 문헌에서 이러한 방식으로 반도체 기판의 표면을 패시베이팅(passivating)하는 개념이 기술되어 왔다. 일 례로는 미국 특허 제 5,648,675 호(데라다 등(Terada et al)), 및 미국 특허 공보 2002/0069911 A1(나카무라 등(Nakamura et al)), 2003/0168660 A1(데라카와 등(Terakawa at al)), 2005/0062041 A1(데라카와 등(Terakawa at al))을 들 수 있다.
전술한 참조 문헌은 재결합 문제를 어느 정도 언급하고 있으나, 몇 가지 상당한 단점이 남아 있다. 예를 들어, 진성층의 존재는 장점이 있으나, 또 다른 계면, 즉, 진성층 및 그 위에 놓이는 비결정층 사이의 계면 형성을 초래한다. 이러한 새로운 계면은 트래핑(trapping)되어 축적될 불순물 및 의사 오염물을 위한 또 다른 사이트이며, 가능하게는 전하 캐리어의 추가저인 재결합을 야기한다. 예로서, 다층 구조의 제조 동안 증착 단계들 사이의 장해는 오염물의 진입에 대해 바람직하지 않은 가능성을 제공할 수 있다. 또한, 도전성의 변화 및/또는 밴드 갭의 편차로 인해, 계면에서의 급격한 밴드 휘어짐(bending)은 계면 상태의 고 밀도를 초래할 수 있고, 이는 재결합의 다른 가능한 원인이다.
또한, 전하 캐리어 재결합의 제거는 광 전자 변환 효율을 확실히 증대시키는 한편, 통상적인 태양 전지의 성능을 더 감소시킬 수 있는 다른 팩터(factors)가 존재한다. 일례로서, 과거의 태양 전지는 전지의 전면, 즉, 입사 광을 수광하는 표면 상에 다수의 전기 접속에 의해 통상 재생되어 왔다. 따라서, 전지의 전면은 버스 바(bus bars) 및 탭(tabs)과 같이 연관된 디바이스 및 하드웨어와 함께, 전면 금속 그리드 라인 또는 전류 수집 리본(ribbons)을 통상 포함하였다.
태양 전지의 전면 상의 이들 피쳐(features)의 존재는 여러 가지 이유로 인 해 유용하지 못하다. 예를 들면, 그리드 라인 및 탭은 태양 전지의 전체적인 외관 및 균일성을 손상시킨다. 태양 전지를 위한 미적인 피쳐는, 예를 들어, 주거용 가정 설계에서, 임계 품질 파라미터를 통상 나타낸다. 또한, 태양 전지의 동작 성능은 전지에 의해 달리 흡수되는 입사 광의 일부분을 "셰이딩(shading)"하므로, 이들 전면 피쳐의 존재에 의해 악 영향을 받을 수 있다.
태양 전지에서의 전면 피쳐와 연관된 각종 문제점은 몇몇 성공에 의해 다루어져 왔다. 예를 들어, 셀의 후면 상에서 모든 전기 접속부를 갖는 실리콘 광 전지 디바이스가 개발되어 왔다. 미국 특허 제 5,053,083 호(신톤(Sinton))에서 기술된 바와 같이, 전지의 "후면"형은 주로 원하는 광 에너지를 차단하는 전면 피쳐의 결핍으로 인해, 증대된 효율을 나타낼 수 있다. 또한, 전술한 바와 같이, 이들 피쳐의 부재는 전지의 전면 상에서의 다른 취급 및 동작, 예를 들면, 텍스쳐링(texturing) 애플리케이션을 촉진시킬 수 있다.
그러나, 효율은 광 전지 디바이스의 경제적 실행 가능성에 직접 영향을 주므로, 광 전지 효율을 증대시킬 드라이브가 끊임없이 계속된다. 따라서, 당 분야에서 개선된 광 전지 디바이스가 매우 유용하다. 디바이스는 반도체층들 사이의 각종 계면 영역에서 전하 캐리어 재결합의 문제점을 최소화해야 한다. 또한, 디바이스는 양호한 광 전지 성능, 예를 들면, 광 전자 변환 효율을 보장하는 전기적인 특성을 나타내어야 한다. 또한, 디바이스는 효율적 및 경제적으로 제조될 수 있어야 한다.
디바이스의 제조는 불순물 및 다른 결함의 과도한 레벨의 진입을 허용하는 프로세스 단계를 제거해야 한다. 다수의 이들 디바이스에 대한 중요한 요건은 그 시각적인 피쳐이다. 구체적으로, 태양 전지 구조는 특정의 애플리케이션, 예를 들면, 가정 및 다른 구조용의 아키텍쳐 디자인에 사용되는 경우 미적으로 만족을 주고 스타일도 있어야 한다.
본 발명의 일 실시예는,
(a) 전면(12) 및 후면(14)을 갖는 하나의 도전형의 반도체 기판(10)과,
(b) 상기 반도체 기판(10)의 상기 전면(12) 상에 위치하는 제 1 비결정 반도체층(16)과,
(c) 상기 반도체 기판(10)의 상기 후면(14)의 일부분 상에 위치하는 제 2 비결정 반도체층(22)-상기 제 2 비결정 반도체층(22)은 상기 기판(10)과의 계면에서 실질적으로 진성인 것으로부터 대향 측면에서 실질적으로 도전성인 것까지, 그 깊이에 따라 조성적으로 등급화되고, 상기 제 2 비결정 반도체층(22)은 선택된 도펀트 원자의 주입에 의해 획득되는 선택된 도전형을 가짐-과,
(d) 상기 반도체 기판(10)의 상기 후면(14)의 다른 일부분 상에 위치하고, 상기 제 2 비결정 반도체층(22)으로부터 이격되는 제 3 비결정 반도체층(32)-상기 제 3 비결정 반도체층(32)은 상기 기판(10)과의 계면에서 실질적으로 진성인 것으 로부터 대향 측면에서 실질적으로 도전성인 것까지, 그 깊이에 따라 조성적으로 등급화되고, 상기 제 3 비결정 반도체층(32)은 선택된 도펀트 원자의 주입에 의해 획득되고, 상기 제 2 비결정 반도체층(22)의 도전형과 상이한 도전형을 가짐-
을 포함하는 반도체 구조에 관한 것이다.
본 발명의 다른 실시예는 하나 이상의 태양 전지 디바이스를 포함하는 태양 전지 모듈로서, 상기 태양 전지 디바이스 중 적어도 하나는 본 명세서에서 기술된 반도체 구조를 포함한다.
광 전지 디바이스를 제조하는 방법은 본 발명의 다른 실시예를 구성한다. 이 방법은,
(Ⅰ) 반도체 기판(10)의 전면(12) 상에 제 1 비결정 반도체층(16)을 형성하는 단계와,
(Ⅱ) 상기 반도체 기판(10)의 후면(14)의 일부분 상에 위치하는 제 2 비결정 반도체층(22)으로서, 상기 제 2 비결정 반도체층(22)이 상기 기판(10)의 상기 후면(14)과의 계면에서 실질적으로 진성인 것으로부터 대향 측면에서 실질적으로 도전성인 것까지, 그 깊이에 따라 조성적으로 등급화되도록, 도펀트의 농도를 변경하면서, 상기 후면 일부분 상에 반도체 재료 및 상기 도펀트를 증착함으로써, 상기 제 2 비결정 반도체층(22)을 형성하는 단계와,
(Ⅲ) 상기 반도체 기판(10)의 상기 후면(14)의 다른 일부분 상에 위치하는 제 3 비결정 반도체층(32)으로서, 상기 제 3 비결정 반도체층(32)이 상기 기판(10)의 상기 후면(14)과의 계면에서 실질적으로 진성인 것으로부터 대향 측면에서 실질 적으로 도전성인 것까지, 그 깊이에 따라 조성적으로 등급화되도록, 도펀트의 농도를 변경하면서, 상기 후면 일부분 상에 반도체 재료 및 상기 도펀트를 증착함으로써, 상기 제 3 비결정 반도체층(32)을 형성하는 단계
를 포함한다.
(발명의 실시예)
본 발명의 각종 특징, 측면 및 관점은 첨부 도면과 함께, 후술하는 상세한 설명으로부터 보다 명백해질 것이다.
본 발명의 실리콘 기판은 각종 형태로 있을 수 있다. 도 1에 도시된 바와 같이, 기판(10)은 단결정 또는 다결정일 수 있다. 또한, 기판 재료는 광 전지 디바이스에 대한 전기적 요건에 따라 부분적으로, n형 또는 p형일 수 있다. 기판(10)은 전면(12) 및 후면(14)을 포함한다. 기판은 약 50 미크론 내지 약 600 미크론의 두께를 통상 갖는다. (본 명세서에 제공된 모든 도면은 반드시 축적대로 도시된 것은 아니며, 그 대신에 문서의 보다 용이한 이해를 위해 도시되어 있음)
각종 통상적인 처리 단계는 다른 반도체층의 증착 이전에, 기판 상에서 통상 수행된다. 예를 들면, 기판은 진공 챔버(예를 들면, 이하 기술되는 바와 같은 플라즈마 반응 챔버) 내에 위치하여 세정될 수 있다. 챔버는 기판 상에서 또는 기판 내에서 임의의 습기를 제거하는데 충분한 온도로 가열될 수 있다. 통상적으로, 약 120℃ 내지 240℃ 범위의 온도가 충분하다. 때때로, 챔버 내에 수소 가스가 도입되고, 추가적인 표면 세정을 위해, 기판은 플라즈마 방전에 노출된다. 그러나, 세 정 및 사전 처리 단계에 대해 다수의 변형이 가능하다. 통상적으로, 이들 단계는 디바이스의 추가적인 제조를 위해 사용된 챔버에서 수행된다.
기판 상에 형성된 각종 반도체층은 (항상은 아니지만) 플라즈마 증착에 의해 통상 인가된다. 다수의 상이한 유형의 플라즈마 증착이 가능하다. 비제한적인 예로는 화학적 기상 증착(chemical vapor deposition : CVD), 진공 플라즈마 스프레이(vacuum plasma spray : VPS), 저압 플라즈마 스프레이(low pressure plasma spray : LPPS), 플라즈마 증강 화학적 기상 증착(plasma-enhanced chemical vapor deposition : PECVD), 무선 주파수 플라즈마 증강 화학적 기상 증착(radio-frequency plasma-enhanced chemical vapor deposition : RFPECVD), 확장 열 플라즈마 화학적 기상 증착(expanding thermal-plasma chemical vapor deposition : ETPCVD), 전자 사이클로트론 공명 플라즈마 증강 화학적 기상 증착(electron-cyclotron-resonance plasma-enhanced chemical vapor deposition : ECRPECVD), 유도적으로 결합된 플라즈마 증강 화학적 기상 증착(inductively coupled plasma-enhanced chemical vapor deposition : ICPECVD), 및 공기 플라즈마 스프레이(air plasma spray : APS)를 들 수 있다. 스퍼터링 기법, 예를 들면, 반응성 스퍼터링이 또한 사용될 수 있다. 또한, 임의의 이들 기법의 결합이 채용될 수도 있다. 당 분야에서 통상의 지식을 가진 자라면 이들 증착 기법 모두에 대해 전반적인 동작 세부 사항에 익숙할 것이다. 몇몇 바람직한 실시예에서, PECVD 프로세스에 의해 각종 반도체층이 형성된다.
도 1에 도시된 본 발명의 일 실시예에서, 기판(10)의 전면(12) 상에 진성 비 결정 실리콘층(16)이 형성된다. 전술한 바와 같이, 진성층(16)이 언도핑(un-doping)된다(즉, 실질적으로 0의 도펀트 농도를 가짐). 층은 다수의 방식으로 형성될 수 있다. 비제한적인 예로서, 실리콘 기판(10)은 플라즈마 반응 챔버(예를 들면, CVD 또는 PECVD)에 위치할 수 있다. 챔버를 진공화한 후에, 기판은 적절한 온도, 예를 들면, 약 120℃ 내지 약 240℃로 가열될 수 있다. 실란(silane)과 같은 실리콘 함유 가스는, 예를 들어, 글로우 방전에 의해 플라즈마가 생성됨에 따라 챔버 내로 펌핑된다. 플라즈마는 가스 전구체의 분해를 야기하여, 실리콘 비결정층의 형성을 초래한다.
진성층(16)의 두께는 층의 광학적 및 전기적 특성을 포함하여, 각종 팩터에 따라 달라질 것이다. 층의 두께는 기판 표면에서의 전하 캐리어의 재결합이 최소화되어야 하는 정도에 의해 가장 크게 영향을 받는다. 통상적으로, 층(16)의 두께는 약 250Å 이하이다. 몇몇 특정의 실시예에서, 층(16)은 약 30Å 내지 약 180Å의 범위의 두께를 갖는다. 주어진 상황에서 가정 적절한 두께는 과도한 시도 없이, 예를 들어, 반도체를 내장하는 광 전지 디바이스의 광 전자 변환 효율에 관한 측정을 고려함으로써 결정될 수 있다.
이러한 실시예에 따르면, 투명막 또는 층(18)은 광 전지 디바이스의 광 수광 측면 상에서, 비결정 실리콘층(16) 상에 위치한다. 막(18)은 디바이스에 대해 반반사(anti-reflective : AR) 특성을 제공한다. 투명막은 금속 산화물과 같은 각종 재료를 포함할 수 있다. 비제한적인 예로는 실리콘 질화물(SiN), 아연 산화물(ZnO), 도핑된 ZnO, 인듐 주석 산화물(ITO)을 들 수 있다. 막(18)은 스퍼터링 또는 증발과 같은 각종 통상적인 기법에 의해 형성될 수 있다. 그 두께는 원하는 AR 특성을 포함하여, 각종 팩터에 따라 달라질 것이다. 통상적으로, (상부 표면(20)을 갖는) 투명막(18)은 약 200Å 내지 약 1000Å 범위의 두께를 가질 것이다.
기판(10)의 후면(14)의 일부분 상에 제 2 비결정 반도체층(22)이 위치한다. 기판(10)은 광 전지 디바이스의 주요한 전력 생성층인 한편, 반도체층(22)은 디바이스의 전극 중 하나의 구성요소를 구성한다. 당 분야에서 통상의 지식을 가진 자가 이해하는 바와 같이, 전극은 전형적으로 디바이스를 통해 전력(전류)을 외부 회로 밖으로 전달하도록 설계된다. 반도체층(22)은 광 전지 디바이스의 전기적 설정에 따라, n형 또는 p형이 될 수 있다.
본 발명의 주요한 실시예에 따르면, 제 2 비결정층(22)은 도펀트 농도의 관점에서, 조성적으로 등급화된다. 통상적으로, 도펀트 농도는 기판과의 계면에서, 즉, 도 1의 영역(24)에서 실질적으로 0이다. 층(22)의 대향 측면, 즉, 영역(26) 상에서, 도펀트 농도는 반도체 도전성 목표의 관점에서, 최대이다. 이러한 유형의 층에 대한 조성적인 등급화는 본 발명의 양수인에 할당된 계류중인 출원, 즉 제이. 존슨(J. Johnson) 및 브이. 마니바난(V. Manivannan)에 의해 2005년 10월 31일에 출원된 미국 특허 출원 일련 번호 제 11/263,159 호에 또한 전반적으로 기술되어 있다. 해당 특허 출원의 내용은 본 명세서에서 참조 자료로 인용된다.
"조성적으로 등급화된다"라는 용어는 반도체층(22)의 깊이("D")의 함수로서 도펀트 농도의 변화(즉, "등급(gradation)")를 기술하는 것을 의미한다. 몇몇 실 시예에서, 등급은 실질적으로 연속적이나, 이는 항상 그와 같이 될 필요는 없다. 예를 들면, 농도의 변화율은 자체적으로 깊이를 통해 가변되어, 몇몇 영역에서 약간 증가하고 다른 영역에서 약간 감소할 수 있다. (그러나, 전체적인 등급은 기판(10)을 향한 방향으로 도펀트 농도의 감소로서 항상 특성화됨) 또한, 몇몇 경우에서, 도펀트 농도는 아마도 해당 부분이 매우 적다 하더라도, 깊이의 몇몇 부분에 대해 일정하게 유지될 수 있다. 이러한 등급의 모든 변이는 "등급화된다"라는 용어에 의해 내포된다는 것을 의미한다. 주어진 반도체층에 대한 특정의 도펀트 농도 프로파일은 각종 팩터, 예를 들면, 반도체 디바이스의 도펀트 유형 및 전기적 요건 뿐만 아니라 그 미세 구조 및 두께에 따라 달라질 것이다.
전술한 바와 같이, 층(22)에 대한 도펀트 농도는 특정의 도펀트 프로파일에 관계없이, 기판과의 계면에서 실질적으로 0이다. 따라서, 진성 영역(24)은 기판 표면(14)과의 계면에서 전하 캐리어의 재결합을 방지하도록 기능한다. 비결정층(22)의 대향하는 저 표면에서, 영역(26)은 실질적으로 도전성이다. 해당 영역 냉의 특정의 도펀트 농도는 반도체 디바이스에 대한 특정의 요건에 따라 달라질 것이다. 다결정 또는 단결정 실리콘 기판인 경우의 비제한적인 예로서, 영역(26)은 약 1×1016㎝-3 내지 약 1×1021㎝-3의 범위에서 도펀트 농도를 통상 가질 것이다.
등급화된 비결정층(22)의 두께는 영역(25) 내의 채용된 도펀트의 유형, 기판의 도전형, 등급 프로파일, 및 도펀트 농도와 같은 각종 팩터에 따라 또한 달라질 것이다. 층(16)의 경우에서와 같이, 층(22)의 두께는 통상 약 250Å 이하이다. 몇몇 특정의 실시예에서, 등급화된 층(22)은 약 30Å 내지 약 180Å 범위의 두께를 갖는다. 층(16)에 대해 전술한 바와 같이, 주어진 상황에서 가장 적절한 두께는 디바이스의 광 전자 변환 효율에 관한 측정을 고려함으로써 용이하게 결정될 수 있다. (개방 회로 전압(Voc), 단락 회로 전류(Isc), 및 필 팩터(fill factor : FF)와 같은) 다른 특성의 측정은 층(22)에 대해 가정 적절한 두께를 결정하는데 또한 도움이 될 수 있다.
(모든 실시예는 아니지만) 몇몇 바람직한 실시예에서, 비결정 반도체층(22)의 후면 상에 전극층(28)이 형성된다(도 1). 통상적으로, 전극층(28)은 확산 장벽층으로서 기능하여, 도전층(이하 도시됨)으로부터 반도체층(22)으로 금속 원자가 확산하는 것을 방지한다. 전극층(28)은 전형적으로 인듐 주석 산화물, ZnO, 도핑된 ZnO 등과 같은 도전성 금속으로 형성된다. 이는 도전층을 증착하는데 사용된 임의의 전형적인 증착 기법으로부터 형성될 수 있다. 층(28)은 두께 범위가 상당히 가변될 수 있다 하더라도, 약 50Å 내지 약 500Å 범위의 두께를 통상적으로 갖는다.
도 1을 계속 참조하면, 비결정 반도체층(22) 위에 금속 콘택트(30)가 위치한다. 금속 콘택트(30)는 전극층(28)이 사이에 끼워지지 않는 경우, 층(22) 위에 직접 인가될 것이다. 층(28)이 존재하는 경우, 금속층(30)이 그 위에 인가될 것이다. 금속 콘택트(30)는 도전성 전극으로서 기능하여, 광 전지 디바이스에 의해 생성된 전류를 원하는 위치에 전달한다. 금속 콘택트는 은(Ag), 알루미늄(Al), 구 리(Cu), 몰리브덴(Mo), 텅스텐(W), 티탄(Ti), 팔라듐(Pd), 및 각종 그 결합과 같은 각종 도전성 재료로 형성될 수 있다. 금속 콘택트(30)는 도 1에서 재료층으로서 도시되어 있으나, 그 형상 및 크기는 이하 더 기술되는 바와 같이, 가변적일 수 있다. 금속 콘택트는 각종 기법, 예를 들면, 플라즈마 증착, 스크린 프린팅, (때때로 마스크를 이용하는) 진공 증착, 유압식 디스펜싱(pneumatic dispensing), 또는 잉크젯 프린팅과 같은 직접 기입 기법에 의해 형성될 수 있다.
기판(10)의 후면(14)의 다른 일부분 상에 제 3 비결정 반도체층(32)이 형성된다. 층(22)의 경우에서와 같이, 반도체층(32)은 광 전지 디바이스의 전극 중 하나의 다른 구성요소를 구성한다. 층(32)은 n형 또는 p형일 수 있다. 그러나, 이러한 유형의 반도체 구성의 대부분에서, 층(32)은 반도체층(22)의 도전성과 상이한 도전성(n 또는 p)을 갖는다. (도 1에서, 층(22)은 임의적으로 n형으로서 도시되어 있는 한편, 층(32)은 p형으로서 도시되어 있음)
비결정 반도체층(22)의 경우에서와 같이, 층(32)은 도펀트 농도의 관점에서, 조성적으로 등급화된다. 따라서, 도펀트 농도는 기판(14)과의 계면, 즉, 도 1의 영역(34)에서 실질적으로 0이다. 이러한 진성 영역은 전술한 바와 같이, 전하 캐리어의 재결합을 방지한다. 층(32)의 대향하는 측면, 즉 영역(36) 상에서, 도펀트 농도는 반도체 도전성 목표의 관점에서, 최대이다. 층(22 및 16)에서의 경우와 같이, 층(32)의 두께는 통상적으로 약 250Å 이하이다. 몇몇 특정의 실시예에서, 층은 약 30Å 내지 약 180Å 범위의 두께를 갖는다.
층(26)에서의 경우와 같이, 영역(36)은 약 1×1016㎝-3 내지 약 1×1021㎝-3의 범위에서 도펀트 농도를 통상 가질 것이다. 그러나, 특정의 농도는 영역(26)의 농도와 동일할 필요는 없으며, 부분적으로는 디바이스의 전체 구성에 따라 달라질 것이다. 또한, 반도체층(32)에 대한 전체 등급 패턴은 반도체층(22)의 패턴과 유사하거나 혹은 실질적으로 동일할 수 있다. 그러나, 몇몇 실시예에서, 등급 패턴은 서로 상이할 수 있는데, 층 조성, 두께, 도펀트 유형, 반도체 요건 등과 같은 팩터에 따라 또한 달라질 수 있다. 또한, "영역"(24, 26, 34 및 36)의 정확한 깊이는 반도체층 두께 및 깊이 프로파일과 같이 본 명세서에 기술된 팩터에 따라 가변적일 수 있음에 주목해야 한다. 이는 다른 도면에 도시된 유사한 영역에 대해 마찬가지로 적용된다.
도 1에서, 반도체층(22 및 32)의 개별적인 폭은 서로 동일한 것으로 도시된다. (도면에서, 폭의 치수는 화살표 및 문자 "W"에 의해 표시되어 있음) 그러나, 폭이 동일할 필요는 없다. 몇몇 바람직한 실시예에서, i-p 등급화된 비결정층(여기서, 선택 사양적인 전극층(38))의 폭은 비결정 반도체층(32)의 후면 상에 인가될 수 있다. 층(38)은 층(28)과 유사한 방식으로 수행하는데, 예를 들면, 아래에 놓이는 비결정 반도체층 및 이하 기술된 금속 콘택트 사이의 확산 장벽층으로서 기능한다. 전극층(38)은 전형적으로 도전성 재료로부터 또한 형성된다. 이는 층(28)과 동일한 두께를 가질 수 있으나, 몇몇 실시예에서는, 두께는 또한 상이할 수 있다.
금속 콘택트(40)는 도 1에 도시된 바와 같이, 비결정 반도체층(32) 위에 위치한다. 금속 콘택트(30)에서의 경우와 같이, 콘택트(40)는 층(32)의 바로 위에, 또는 선택 사양적인 층(38) 상부에 인가될 것이다. 금속 콘택트(40)는 다른 도전성 전극으로서 기능하여, 광 전지 디바이스에 의해 생성된 전류를 원하는 위치에 전달한다. 금속 콘택트는 전술한 도전성 재료로 형성될 수 있으며, 통상적으로 콘택트(30)와 동일한 재료로 이루어진다. 또한, 콘택트(40)의 크기 및 형상은 형성되는 방식이 가능한 대로, 현저하게 가변적일 수 있다. 즉, 이들 파라미터 세부 사항은 부분적으로 광 전지 디바이스의 전체 구성에 따라 달라짐에 따라, 콘택트(30)에 대한 것과 동일할 필요는 없다.
도 1에 또한 도시된 바와 같이, 제 2 비결정 반도체층(22)은 분리 트렌치(42)에 의해 제 3 비결정 반도체층(32)으로부터 이격된다. 전형적으로, 트렌치(42)의 주요한 기능은 2개의 반도체층을 전기적 및 구조적으로 분리하고/하거나 콘택트층(30)을 콘택트층(40)으로부터 분리하는 것이다. 트렌치의 정확한 형상도 또한 가변적일 수 있다. 트렌치는 각종 반도체 및 금속층의 제조 동안 또는 제조 이후에 다수의 통상적인 기법에 의해 형성될 수 있다. 일례로서, 트렌치는 레이저 밀링(milling)과 같은 드릴링(drilling) 프로세스에 의해, 또는 기계적인 스크라이빙(scribing) 기법에 의해 형성될 수 있다. 몇몇 경우에서, 트렌치는 전기적으로 절연성 재료, 예를 들면, 중합 수지(도시되지 않음)에 의해 충진 또는 부분적으로 충진된다. 절연성 재료는 에칭, 밀링, 또는 스크라이빙 단계와 같이, 디바이스를 형성하는데 사용된 각종 제조 단계 동안 기판(10)의 하면을 보호하도록 기능할 수 있다.
콘택트층(30 및 40)은 각종 반도체 엘리먼트를 상호 접속하는 전기 시스템의 일부분을 구성한다. 이러한 시스템에 대해 임의의 통상적인 전기 설계가 사용될 수 있다. 본 명세서에서 강조된 바와 같이, 바람직한 실시예는 디바이스의 전면, 즉, 상부면(20)이 입사하는 광을 방해하는 임의의 피쳐가 실질적으로 존재하지 않음을 보장하는 위치로 내장될 모든 전기적 콘택트를 요구한다. 전형적으로, 그 다음에, 각종 전기적 상호 접속은 전반적으로 기판 후면(14)의 부근에 위치하여, "올-백-콘택트(all-back-contact)" 구성을 형성한다.
일례로서, 콘택트가 서로 맞물릴 수 있다. 예를 들면(디바이스에 대한 평탄한 관점으로부터 볼 때), 콘택트는 본 명세서에서 참조로 인용되는 미국 공보 2005/0062041 A1에 기술된 바와 같이, 빗 형상으로 배치될 수 있다. 서로 맞물린 배치는 본 명세서에서 참조로 인용되는 미국 특허 5,053,083(신톤(Sinton)), 4,200,472(차펠 등(Chappell et al)) 및 공보 2004/0200520 Al(멀리건 등(Mulligan et al))에 또한 기술되어 있다. 당 분야에서 통상의 지식을 가진 자라면 과도한 시도 없이, 특정의 디바이스에 대해 가장 적절한 금속화물 및 전기적 방안을 용이하게 결정할 수 있을 것이다.
반도체층(22 및 32)의 조성적인 등급화는 각종 기법에 의해 수행될 수 있다. 각 층의 증착은 전형적으로 개별적인 단계로 취해진다. 통상적으로, 등급화는 플라즈마 증착 동안 도펀트 레벨을 조정함으로써 성취된다. 전형적인 실시예에서, 실란(SiH4)과 같은 실리콘 전구체 가스가 기판이 위치하는 진공 챔버 내로 도입된다. 수소와 같은 희석 가스는 실리콘 전구체 가스에 의해 또한 도입될 수 있다. 전구체 가스용 플로우 레이트(flow rate)는 상당히 가변적일 수 있으나, 전형적으로 약 10 sccm 내지 약 300 sccm 범위에 있다. 증착의 초기 스테이지 동안, 도펀트 전구체는 존재하지 않는다. 따라서, 영역(24 및 34)은 전술한 바와 같이, 실질적으로 진성("언도핑")이므로, 기판(10)의 표면을 패시베이팅하도록 기능한다.
층(22 및 32)의 각각에 대해 증착 프로세스를 계속함에 따라, 도펀트 전구체가 플라즈마 혼합물에 부가된다. 전구체의 선택은 물론 선택된 도펀트, 예를 들면, 인(P), 비소(As), 안티몬(Sb)와 같은 n형 도펀트, 또는 붕소(B)와 같은 p형 도펀트에 따라 달라질 것이다. 도펀트 화합물의 비제한적인 일례로서, p형 도펀트를 위한 디보란(diborane) 가스(B2H6), 또는 n형 도펀트를 위한 포스핀(phosphine) 가스(PH3)가 제공될 수 있다. 도펀트 가스는 순수한 형태로 있을 수 있고, 또는, 아르곤, 수소, 또는 헬륨과 같은 캐리어 가스에 의해 희석될 수도 있다.
각 층(22 및 24)의 형성 동안, 도펀트 가스의 첨가는 원하는 도핑 프로파일을 제공하도록, 신중하게 제어된다. 당 분야에서 통상의 지식을 가진 자는 가스 계측 설비, 예를 들면, 이러한 태스크를 수행하도록 사용될 수 있는 매스 플로우 콘트롤러와 익숙하다. 도펀트 가스에 대한 피드 레이트는 전술한 등급 방안에 실질적으로 부합하도록 선택될 것이다. 따라서, 매우 일반적인 관점에서, 도펀트 가스의 피드 레이트는 증착 프로세스 동안 점차적으로 증대할 것이다. 그러나, 피드 레이트에 있어 많은 특정의 변화는 증착 구조 내로 프로그램될 수 있다. 전술한 바와 같이, 프로세스의 이러한 단계의 완료 시에 최대 플로우 레이트는 실질적으로 도전성 영역(26 및 36)의 형성을 초래한다. 영역(26 및 36)의 각각은 기판과의 헤테로 접합을 형성한다.
도 1의 실시예에서, 기판의 전면 상에 진성 비결정 실리콘층이 형성된다. 그러나, 다른 실시예에서, 진성층 대신에 조성적으로 등급화된 비결정 반도체층이 형성된다. 이러한 대란적인 실시예의 일례가 도 2에 도시되어 있다. (이 도면에서, 도 1의 구성요소와 유사하거나 동일한 구성요소 중 다수는 표시되지 않거나, 또는 동일한 구성요소 참조 부호가 제공되어 있음) 따라서, 도 2에 도시된 바와 같이, 기판(10)의 전면(12) 상에 제 1 비결정 반도체층(50)이 위치한다. 제 1 비결정 반도체층은 그 깊이에 따라 조성적으로 등급화된다. 따라서, 이 층은 기판과의 계면(즉, 영역(52))에서 실질적으로 진성이며 대향 측면(영역(54))에서 실질적으로 도전성이다.
층(50)은 도 1의 등급화된 층에 대해, 전술한 동일한 기법에 따라 조성적으로 등급화될 수 있다. 또한, 층(50)에 대해 등급화된 프로파일은 상이한 프로파일을 또한 가질 수 있으나, 다른 등급화된 층의 프로파일과 유사할 수도 있다. 통상적으로, 층의 도전성 영역(즉, 영역(54))은 전술한 범위, 즉, 약 1×1016㎝-3 내지 약 1×1021㎝-3의 범위에서 도펀트 원자의 농도를 통상 가질 것이다. 등급화된 층(50)에 사용된 도펀트의 유형은 부분적으로 기판의 도전형에 따라 달라질 것이 다. 전형적으로, 이 층은 기판과 헤테로 접합을 형성한다.
다른 도핑 영역의 경우에서와 같이, 층(50)에 대한 특정의 도펀트 농도 프로파일은 각종 팩터, 예를 들면, 반도체 디바이스에 대한 도펀의 유형, 전기적 요건 뿐만 아니라, 그 미세 구조 및 두께에 따라 달라질 것이다. 조성적으로 등급화된 층(50)이 존재하면 전하 캐리어의 재결합을 방지하는 추가적인 사이트로서 매우 유용할 수 있다. 이러한 방식으로, 디바이스의 수집 전극을 향한 전하 캐리어의 의도하는 경로가 증대되어, 보다 큰 광 전자 변환을 초래한다. 층(50)은 전면 필드(front surface field : FSF)로서 지칭될 수 있다.
도 1의 실시예에서와 같이, 도 2의 비결정 반도체층(50)의 상부에 투명한 막 또는 층(56)이 위치하여, 디바이스에 반반사 특성을 제공한다. 또한, 디바이스는 제 2 및 제 3 비결정 반도체층(22 및 32)을 또한 포함하여, 기판의 후면(14) 상에 형성된다. 바람직한 실시예에서, 이들 층의 각각은 전술한 바와 같이, 조성적으로 등급화된다.
도 2를 계속 참조하면, 층(22 및 32) 상에 금속 콘택트층(30 및 40)이 각각 형성된다. 이러한 특정의 예에서, 금속 콘택트층 및 아래에 놓이는 비결정층(22 및 32) 사이에 전극층(즉, 도 1의 층(28 및 38)과 유사한 층)이 존재하지 않는다. 그러나, 본 실시에에서는 확산 장벽으로서 수행하도록, 전극층이 또한 이용될 수 있음을 이해해야 한다.
본 발명의 몇몇 바람직한 실시예에서, 반도체 디바이스의 평탄한 표면 중 적어도 하나가 텍스쳐링된다. 디바이스의 각종 표면의 텍스처링은 바람직하지 않은 광 반사를 저감할 수 있다. 또한, 텍스쳐링은 반도체층 중 하나에서 광학적 경로 길이를 가늘고 길게 함으로써("광학적 광 트래핑"), 입사 광을 훨씬 효과적으로 이용할 수 있다. 통상적으로, 적어도 전면(즉, 입사 광에 가장 근접한 표면)이 텍스쳐링된다.
텍스쳐링은 각종 기법에 의해 수행될 수 있다. 하나의 유익한 정보원은 데이비드 킹 등(David King et al,)에 의한 논문 "Experimental Optimization of an Anisotropic Etching Process for Random Texturization of Silicon Solar Cells", IEEE Conference Proceedings(1991), pages 303-308이다. 이 논문은 본 명세서에서 참조로 인용된다. 매우 통상적인 텍스쳐링은 칼륨 하이드록사이드(hydroxide) 또는 나트륨 하이드록사이드와 같은 기본 화합물의 저 농도(예를 들면, 부피 당 약 5% 미만)를 갖는 알칼린(alkaline) 수용액을 이용하는 에칭 기법에 의해 수행될 수 있다. 알칼린 수용액은 다른 성분, 예를 들면, 이소프로필 알콜과 같은 하이드록시(hydroxy) 화합물을 포함할 수 있다. 다수의 다른 유형의 알칼린 수용액이 또한 채용될 수 있다.
도 3은 이들 바람직한 실시예의 몇몇에 대해 반도체 디바이스의 비제한적인 예를 도시한다. (이 도면에서, 도 1의 구성요소와 유사하거나 동일한 구성요소 중 다수는 표시되지 않거나, 또는 동일한 구성요소 참조 부호가 제공되어 있음) 몇몇 바람직한 실시예에서, 기판의 전면(12)은 도 3에 도시된 바와 같이, 텍스쳐링된다. 또한, 후면(14)이 텍스쳐링될 수 있다.
텍스쳐링의 유형은 전술한 다수의 팩터에 따라, 상당히 가변될 수 있다. 일 례로서, 텍스쳐링된 피쳐는 도 3에 도시된 바와 같이, 현미경 피라미드(60)의 형태일 수 있다. 도 3은 모든 평탄한 표면이 텍스쳐링되는 것에 대한 요건이나 우선 순위가 존재하는 것은 아니지만, 그와 같이 텍스쳐링되는 것으로서 나타내어질 것이라는 점이 강조되어야 한다. 당 분야에서 통상의 지식을 가진 자가 이해하는 바와 같이, 표면 중 다수에 대해 텍스쳐링된 프로파일은 아래에 놓이는 표면의 프로파일로부터 효과적으로 초래될 수 있다. 예를 들면, 기판 표면(12 및 14)이 텍스쳐링되는 경우, 이들 표면 상에 증착되는 층(및 이후의 층)은 기판 표면의 부합하는 피쳐에 통상 적합할 것이다. 예를 들면, 이것은 반도체층(16, 22, 32), 투명층(18), 금속 콘택트층(30, 40)에 대해 도 3에 도시되어 있다.(도 1에서 선택 사양적인 전극층, 예를 들면, 층(28 및 38)이 존재한다면, 이들 층이 또한 텍스쳐링될 수 있음)
광 전지 디바이스에 대한 반도체층의 텍스쳐링에 관한 각종 다른 세부 사항은 당 분야에서 알려져 있다. 일례로서, 미국 특허 제 6,670,542 호(사카타 등(Sakata et al))는 광 전자 변환 디바이스에 사용된 단결정층에 대해 텍스쳐링된 표면을 형성할 때의 단계를 기술한다. 사카타 등(Sakata et al)의 특허는 본 명세서에서 참조로서 또한 인용된다. 또한, 사카타 등(Sakata et al)의 특허는 (본 명세서에서 기술된 바와 같은) i형 비결정층이 원하는 정도의 층 균일성에 의해 텍스쳐링된 표면 상에 형성되는 것을 보장하는데 도움을 주는 프로시쥬어를 기술한다.
상기 논의는 태양 전지 디바이스로서 통상 사용되는 반도체 구조에 관한 것이다. 하나 이상의 이들 디바이스는 태양 전지 모듈의 형태로 내장될 수 있다. 예를 들면, 다수의 태양 전지는 직렬로 또는 병렬로, 서로 전기적으로 접속되어 모듈을 형성할 수 있다. (당 분야에서 통상의 지식을 가진 자라면 전기적 접속 등에 관한 세부 사항과 익숙할 것임) 이러한 모듈은 개별적인 태양 전지 디바이스보다 훨씬 높은 에너지 출력이 가능하다.
태양 전지 모듈의 비제한적인 예로는 각종 참조 문헌, 예를 들면, 본 명세서에서 참조로 인용되는 미국 특허 제 6,667,434 호(모리자네 등(Morizane et al))에 기술되어 있다. 모듈은 각종 기법에 의해 형성될 수 있다. 예를 들면, 다수의 태양 전지 디바이스는 글래스층들 사이에, 또는 글래스층 및 투명한 수지 시트, 예를 들면 에틸렌 비닐 아세테이트(ethylene vinyl acetate : EVA)로 이루어진 시트 사이에 샌드위치될 수 있다. 따라서, 본 발명의 몇몇 실시예에 따르면, 태양 전지 모듈은 전술한 바와 같이, 반도체 기판에 인접하는 조성적으로 등급화된 비결정층을 자체로 포함하는 적어도 하나의 태양 전지 디바이스를 포함한다. 등급화된 층의 사용은 광 전자 변환 효율 등과 같은 디바이스 특성을 향상시켜, 태양 전지 모듈의 전체 성능을 향상시킬 수 있다.
모리자네 등(Morizane et al)은 태양 전지 모듈의 몇몇에 대해 각종 다른 피쳐를 또한 기술한다. 예를 들면, 이 특허는 광이 모듈의 전면 및 후면 모두를 콘택트할 수 있는 "2면 입사"형 태양 전지 모듈을 기술한다. 또한, 이 특허는 극히 습기에 대한 방수성이 있어야 하는 태양 전지 모듈(예를 들면, 옥외에서 사용된 모듈)을 기술한다. 이들 모듈의 유형에서, 밀봉 수지는 각 태양 전지 엘리먼트의 측면을 밀봉하는데 사용될 수 있다. 또한, 모듈은 근처의 글래스층으로부터 나트륨 의 바람직하지 않은 확산을 방지하는 각종 수지층을 포함할 수 있다. 이러한 유형의 모든 태양 전지 모듈은 본 명세서에서 기술되는 조성적으로 등급화된 비결정층(또는 층들)을 포함하는 디바이스를 내장할 수 있다.
당 분야에서 통상의 지식을 가진 자라면 태양 전지 모듈의 주요한 구성요소, 예를 들면, 각종 기판 재료, 백킹(backing) 재료 및 모듈 프레임에 관한 다수의 다른 세부 사항과 전반적으로 익숙하다. 다른 세부 사항 및 고려 사항, 예를 들면, 모듈의 내외 접속부(예를 들면, 전기 반전기에 유도되는 접속부) 뿐만 아니라, 각종 모듈 캡슐화 기법이 또한 알려져 있다.
(실시예)
일반적인 예가 이하 제공된다. 이는 단지 예시적인 것으로서 나타내어지며, 본 발명의 청구 범위에 대해 임의의 제한이 가해지는 것은 아니다.
본 발명의 몇몇 실시예에 따른 광 전지 디바이스의 제조는 다음과 같이 취해질 수 있다. 즉, 하나의 도전형의 단결정 또는 다결정 반도체 기판(또는 실리콘 웨이퍼)은 우선 통상적인 기법에 의해 에칭될 수 있다. 예를 들면, 매우 순수한 탈이온화된 물의 선택된 비율을 포함하는 텍스쳐링 수용액, 칼륨 하이드록사이드(KOH, 45% 농도), 및 이소프로필 알콜이 먼저 석영 용기 내에 마련될 수 있다. 텍스쳐링 수용액의 온도는 약 65℃ 내지 80℃에서 통상 유지된다. 기판은 그 다음에 원하는 정도의 에칭을 성취하도록 적절하게 결정되는 시간 기간(전형적으로 약 5 내지 60분) 동안 교란된 수용액에 담겨질 수 있다. 텍스쳐링 단계 이후에, 기판 은 탈이온화된 물에 의해 제거되고 린스된다.
몇몇 경우에서, 기판은 텍스쳐링 이전에, 각종 사전 처리 단계가 실시된다. 예를 들면, 기판(예를 들면, 웨이퍼)은 60초 동안 버퍼 산화물 에칭(buffer-oxide-etch : BOE) 수용액에 담겨질 수 있고, 이어서, 표면 손상 제거 에칭이 수행된다. 후자의 단계는 30초 동안 85℃에서 KOH:H2O 수용액의 1:1 수용액에서 수행될 수 있고, 약 30 미크론만큼 기판의 원하는 씨닝(thinning)을 초래할 수 있다. 웨이퍼는 적어도 10분 동안 이소프로필 알콜에 저장되어, 표면 산화를 방지할 수 있다.
도 3의 예시적인 실시예를 참조하면, 기판(10)은 디바이스의 전면 상에서의 피쳐 형성에 대비하여, 플라즈마 반응 챔버(예를 들면, 플라즈마 증강 확학적 증착 시스템)에 위치할 수 있다. 진공 펌프는 챔버로부터 대기압 가스를 제거하는데 사용되고, 기판은 그 다음에 약 120℃ 내지 약 240℃로 사전 가열된다. 기판의 전면 상에 선택 사양적인 수소 플라즈마 표면 준비 단계가 수행된다. 수소(H2)는 약 50 내지 500 sccm(분 당 표준 입방 센티미터)의 플로우 레이트에서 챔버 내로 도입된다. 트로틀(throttle) 밸브는 약 200 mTorr 내지 약 800 mTorr 범위의 일정한 처리 압력을 유지하는데 사용된다. 약 6 mW/cm2 내지 50 mW/cm2 범위의 전력 밀도를 갖는 교류 주파수 입력 전력은 플라즈마를 점화하고 유지하는데 사용된다. 인가된 입력 전력은 약 100 kHz 내지 2.45 GHx일 수 있다. 수소 플라즈마 표면 비례 시간은 약 1 내지 약 60초이다.
(이러한 단계가 채용되는 경우) 수소 플라즈마 준비 단계의 종단에서, 약 10 sccm 내지 약 300 sccm의 플로우 레이트에서 프로세스 챔버 내로 실란(SiH4)이 도입된다. 이것은 진성 비결정 실리콘층(16)의 증착을 초기화할 것이다. (본 실시예에서, 플라즈마에 포함되는 도펀트 전구체가 존재하지 않음에 따라, 비결정층의 조성이 진성(언도핑)이 되어, 반도체 기판의 표면을 패시베이팅하도록 기능함) 증착은 진성층이 원하는 평균 두께를 달성할 때까지 계속된다. 전술한 바와 같이, 층은 통상적으로 아래에 놓이는 기판의 표면 프로파일에 부합하여, 텍스쳐링된 표면을 또한 가질 것이다.
진성층(16)의 형성 이후에, 투명한 반반사층 또는 코팅(18)은 적절한 프로세스 챔버 내에 형성될 수 있다. 전술한 바와 같이, 이러한 층을 형성하기 위해, 스퍼터링, CVD, 증발 등과 같은 다수의 기법이 사용될 수 있다. 증착은 층(18)이 원하는 두께를 가질 때까지 계속된다. 층(16)에서의 경우와 같이, 층(18)은 통상적으로 아래에 놓이는 표면에 근접하게 부합하여, 텍스쳐링된 최상위 표면(20)이 초래될 것이다.
기판(10)은 모든 후면 피쳐의 형성에 대비하여, 진공 챔버 내에 재배치될 수 있다. 후면 비결정층 각각의 형성 뿐만 아니라, 위에 놓이는 금속 콘택트, 및 사이에 끼워지는 선택 사양적인 전극층에 관한 다수의 세부 사항이 존재한다. 이들 층은 반도체 산업에 대해 매우 통상적이므로, 층의 형성에 수반하는 다수의 단계에 대해 정교하게 할 필요가 없다. 당 분야에서 통상의 지식을 가진 자가 이해하는 바와 같이, 후면 상에서의 각종 층의 형성은 용이하지 않은 증착, 포포리소그래피 단계, 예를 들면, 마스킹, 경화(노광), 포토레지스트 리프트 오프, 에칭 등을 수반한다.
등급화된 층(22 및 32)의 형성에 관해 간략한 검토가 취해질 것이다. (이러한 형성에서의 단계는 상이한 도전형을 제공하는데 상이한 도펀트 원자가 사용된다 하더라도, 실질적으로 동등할 수 있음) 디바이스의 전면에 대해 기술된 바와 같이, 수소 플라즈마 준비 단계는 먼저 후면 상에서 취해질 수 있으며, 이 후면에서 실란은 약 10 sccm 내지 약 300 sccm의 플로우 레이트에서 프로세스 챔버로 도입된다. 이것은 (층이 먼저 형성되는 것에 따라) 진성 비결정 영역(24 및 34)이 형성을 초래할 것이다. 각각의 경우에서, 도펀트 전구체가 없으면, 기판의 후면(14)을 패시베이팅하도록 기능한다.
층(22 및 32)의 각각에 대한 증착 프로세스로서, 플라즈마 혼합물에 원하는 도펀트 전구체가 후속적으로 첨가된다. 도펀트 전구체의 일례로는 B2H6, B(CH3)3, 및 PH3을 들 수 있다. 이들은 순수한 형태이거나, 아르곤, 수소 또는 헬륨과 같은 캐리어 가스에 의해 희석될 수도 있다. 전구체의 플로우 레이트는 조성적으로 등급화된 층 증착의 코스에 걸쳐 증대된다. 이것은 단일 층을 통해 도핑 농도의 그래디언트(gradient)를 형성한다. 등급화된 층의 증착 프로세스의 종단 시에, 플라즈마 내의 도펀트 전구체의 농도는, 즉 영역(26 및 36)에서, 실질적으로 도핑된 비결정 반도체 특성이 성취되도록 한다.
전극층(28 및 38)은, (존재한다면) 스퍼터링과 같이 전술한 하나 이상의 기 법에 따라, 각각의 등급화된 층 위에 형성될 수 있다. 콘택트(30 및 40)는 통상적인 방식으로, 예를 들면, 스크린 프린팅에 의해 또한 형성될 수 있다. 분리 트렌치(42)는 알려진 방식으로, 예를 들면, 레이저 드릴링 또는 기계적 스크라이빙에 의해 또한 형성될 수 있다. 당 분야에서 통상의 지식을 가진 자라면 디바이스에 대한 다른 통상적인 제조 단계와도 또한 익숙할 것이다. 또한, 앞서 개시된 본 특허 및 다른 참조 문헌은 이러한 유형의 다수의 디바이스를 포함하는 모듈의 제조에 관한 다른 세부 사항을 제공한다.
본 발명이 상세하게 기술되고 예시되었으나, 상술한 설명은 본 발명의 각종 실시예의 일례를 개시하며, 제공된 일례 또는 예시로 제한되도록 의도된 것은 아니라는 것을 명확히 이해해야 한다. 따라서, 당 분야에서 통상의 지식을 가진 자라면 본 발명의 청구 범위의 정신 및 범위로부터 벗어나지 않고 각종 변형, 채택, 및 대안이 생성될 수 있다. 전술된 모든 특허, 특허 출원, 논문 및 문서는 본 명세서에서 참조로서 인용된다.
상기한 바아 같은 본 발명에 의하면, 디바이스는 반도체층들 사이의 각종 계면 영역에서 전하 캐리어 재결합의 문제점을 최소화하여, 양호한 광 전자 변환 효율을 보장하는 전기적인 특성을 나타내고, 효율적 및 경제적으로 제조될 수 있다.

Claims (15)

  1. (a) 전면(12) 및 후면(14)을 갖는 하나의 도전형의 반도체 기판(10)과,
    (b) 상기 반도체 기판(10)의 상기 전면(12) 상에 위치하는 제 1 비결정 반도체층(16)과,
    (c) 상기 반도체 기판(10)의 상기 후면(14)의 일부분 상에 위치하는 제 2 비결정 반도체층(22)-상기 제 2 비결정 반도체층(22)은 상기 기판(10)과의 계면에서 실질적으로 진성(intrinsic)인 것으로부터 대향 측면에서 실질적으로 도전성인 것까지, 그 깊이에 따라 조성적으로 등급화되고, 상기 제 2 비결정 반도체층(22)은 선택된 도펀트 원자의 주입(incorporation)에 의해 획득되는 선택된 도전형을 가짐-과,
    (d) 상기 반도체 기판(10)의 상기 후면(14)의 다른 일부분 상에 위치하고, 상기 제 2 비결정 반도체층(22)으로부터 이격되는 제 3 비결정 반도체층(32)-상기 제 3 비결정 반도체층(32)은 상기 기판(10)과의 계면에서 실질적으로 진성인 것으로부터 대향 측면에서 실질적으로 도전성인 것까지, 그 깊이에 따라 조성적으로 등급화되고, 상기 제 3 비결정 반도체층(32)은 선택된 도펀트 원자의 주입에 의해 획득되고, 상기 제 2 비결정 반도체층(22)의 도전형과 상이한 도전형을 가짐-
    을 포함하는 반도체 구조.
  2. 제 1 항에 있어서,
    상기 제 2 비결정 반도체층(22) 및 상기 제 3 비결정 반도체층(32)에 대해, 상기 기판(10)과의 계면에서의 도펀트 원자의 농도는 실질적으로 0이며, 상기 대향 측면에서의 도펀트 원자의 농도는 실질적으로 약 1×1016㎝-3 내지 약 1×1021㎝-3의 범위 내에 있는 반도체 구조.
  3. 제 1 항에 있어서,
    상기 제 2 비결정 반도체층(22) 상에 적어도 하나의 전기적 콘택트(30)가 위치하고, 상기 제 3 비결정 반도체층(32) 상에 적어도 하나의 전기적 콘택트(40)가 위치하는 반도체 구조.
  4. 제 3 항에 있어서,
    상기 제 2 비결정 반도체층(22) 및 그 위에 놓이는 전기적 콘택트(30) 사이에 전극층(28)이 위치하고, 상기 제 3 비결정 반도체층(32) 및 그 위에 놓이는 전기적 콘택트(40) 사이에 전극층(38)이 위치하는 반도체 구조.
  5. 제 1 항에 있어서,
    상기 제 2 비결정 반도체층(22)은 분리 트렌치(42)에 의해 상기 제 3 비결정 반도체층(32)으로부터 이격되는 반도체 구조.
  6. 제 1 항에 있어서,
    상기 제 1 비결정 반도체층(16) 상에 투명층(18)이 위치하는 반도체 구조.
  7. 제 6 항에 있어서,
    상기 투명층(18)은 반반사(anti-reflective) 구조를 포함하는 반도체 구조.
  8. 제 6 항에 있어서,
    상기 투명층(18)은 실리콘 질화물을 포함하는 재료로 형성되는 반도체 구조.
  9. 제 1 항에 있어서,
    상기 기판(10)은 단결정 또는 다결정이며, n형 또는 p형인 반도체 구조.
  10. 제 1 항에 있어서,
    상기 제 1 비결정 반도체층(16)은 진성인 반도체 구조.
  11. 제 1 항에 있어서,
    상기 제 1 비결정 반도체층(16)은 상기 기판(10)과의 계면에서 실질적으로 진성인 것으로부터 대향 측면에서 실질적으로 도전성인 것까지, 그 깊이에 따라 조성적으로 등급화되는 반도체 구조.
  12. 제 1 항에 있어서,
    상기 기판(10)의 상기 전면(12)은 텍스쳐링(textured)되는 반도체 구조.
  13. 제 3 항에 있어서,
    상기 제 2 비결정 반도체층(22) 상에 위치하는 적어도 하나의 전기적 콘택트(30)는 상기 제 3 비결정 반도체층(32) 상에 위치하는 적어도 하나의 전기적 콘택트(40)와 서로 맞물리는(interdigitated) 반도체 구조.
  14. 올 백 콘택트(all-back-contact) 구성을 갖는 반도체 구조를 포함하는 태양 전지로서,
    상기 반도체 구조의 적어도 하나의 비결정 반도체층은 조성적으로 등급화된 도펀트 원자 프로파일(profile)을 포함하는
    태양 전지.
  15. 광 전지 디바이스를 제조하는 방법으로서,
    (Ⅰ) 반도체 기판(10)의 전면(12) 상에 제 1 비결정 반도체층(16)을 형성하는 단계와,
    (Ⅱ) 상기 반도체 기판(10)의 후면(14)의 일부분 상에 위치하는 제 2 비결정 반도체층(22)으로서, 상기 제 2 비결정 반도체층(22)이 상기 기판(10)의 상기 후면(14)과의 계면에서 실질적으로 진성인 것으로부터 대향 측면에서 실질적으로 도전성인 것까지, 그 깊이에 따라 조성적으로 등급화되도록, 도펀트의 농도를 변경하면서, 상기 후면 일부분 상에 반도체 재료 및 상기 도펀트를 증착함으로써, 상기 제 2 비결정 반도체층(22)을 형성하는 단계와,
    (Ⅲ) 상기 반도체 기판(10)의 상기 후면(14)의 다른 일부분 상에 위치하는 제 3 비결정 반도체층(32)으로서, 상기 제 3 비결정 반도체층(32)이 상기 기판(10)의 상기 후면(14)과의 계면에서 실질적으로 진성인 것으로부터 대향 측면에서 실질 적으로 도전성인 것까지, 그 깊이에 따라 조성적으로 등급화되도록, 도펀트의 농도를 변경하면서, 상기 후면 일부분 상에 반도체 재료 및 상기 도펀트를 증착함으로써, 상기 제 3 비결정 반도체층(32)을 형성하는 단계
    를 포함하는 광 전지 디바이스 제조 방법.
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