KR20070098565A - 로우패스 필터 및 로우패스 필터 어레이 - Google Patents

로우패스 필터 및 로우패스 필터 어레이 Download PDF

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KR20070098565A
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Abstract

로우패스 필터(low pass filter)는, 콘덴서와, 제 1 배리스터 및 제 2 배리스터와, 저항체와, 제 1 내지 제 3 외부전극을 구비하고 있다. 콘덴서는, 서로 대향하는 제 1 면과 제 2 면을 갖는 유전체와, 제 1 내지 제 3 내부전극을 포함하고 있다. 제 1 배리스터, 제 2 배리스터 및 저항체는, 유전체의 제 1 면에 배치되어 있다. 제 1 내지 제 3 외부전극은, 유전체의 제 2 면에 배치되어 있다. 제 1 내부전극은, 제 3 외부전극에 물리적 또한 전기적으로 접속되어 있다. 제 2 내부전극은, 제 2 외부전극에 물리적 또한 전기적으로 접속되어 있다. 제 3 내부전극은, 제 1 외부전극에 물리적 또한 전기적으로 접속되어 있다. 제 1 배리스터는, 제 1 내부전극과 제 3 내부전극에 의해서 구성되는 콘덴서에 병렬 접속되어 있다. 제 2 배리스터는, 제 1 내부전극과 제 2 내부전극에 의해서 구성되는 콘덴서에 병렬 접속되어 있다. 저항체는, 제 2 내부전극과 제 3 내부전극에 각각 전기적으로 접속되어 있다.
로우패스 필터, 유전체, 배리스터, 콘덴서, ESD 보호기능

Description

로우패스 필터 및 로우패스 필터 어레이{Low-Pass Filter and Low-Pass Filter Array}
도 1은 제 1 실시형태에 따른 로우패스 필터를 도시하는 개략 평면도.
도 2는 제 1 실시형태에 따른 로우패스 필터에 포함되는 배리스터 저항부를 도시하는 도면.
도 3은 제 1 실시형태에 따른 로우패스 필터의 단면 구성을 도시하는 모식도.
도 4는 제 1 실시형태에 따른 로우패스 필터에 포함되는 콘덴서부를 도시하는 분해도.
도 5는 도 3에 있어서의 V-V선에 따른 단면 구성을 도시하는 모식도.
도 6은 도 3에 있어서의 VI-VI선에 따른 단면 구성을 도시하는 모식도.
도 7은 제 1 실시형태에 따른 로우패스 필터의 등가회로도.
도 8은 제 2 실시형태에 따른 로우패스 필터 어레이에 포함되는 배리스터 저항부를 도시하는 도면.
도 9는 제 2 실시형태에 따른 로우패스 필터 어레이의 단면 구성을 도시하는 모식도.
도 10은 도 9에 있어서의 X-X선에 따른 단면 구성을 도시하는 모식도.
도 11은 제 2 실시형태에 따른 로우패스 필터 어레이의 등가회로도.
본 발명은, 로우패스 필터 및 로우패스 필터 어레이에 관한 것이다.
디지털 가전이 증가함에 따라, 고속 전송회로의 수요가 증가하고 있다. 고속 전송회로에는, ESD 보호 기능을 갖는 로우패스 필터가 있다. 예를 들면, 코일 및 2개의 콘덴서를 구비한 π형 필터와, 상기 π형 필터가 구비하는 한쪽의 콘덴서에 병렬 접속된 제너 다이오드(zener diode)를 구비하는 로우패스 필터가 알려져 있다(예를 들면, 일본 공개특허공보 제(평)10-191555호 참조).
현재, 일본 공개특허공보 제(평)10-191555호에 기재된 로우패스 필터를 실현하기 위해서는, 코일 부품, 콘덴서 부품, 및 제너 다이오드를 각각 기판에 실장하게 된다. 따라서, 일본 공개특허공보 제(평)10-191555호에 기재된 로우패스 필터는, 실장 면적이 크다. 특히, 제너 다이오드는 높이 치수가 크기 때문에, 실장하기 위해 필요한 영역이 커진다.
그래서, 본 발명은, 상기 문제점을 해소하기 위하여 이루어진 것으로, ESD 보호 기능을 갖고 또한 실장 밀도를 향상시킨 로우패스 필터 및 로우패스 필터 어레이를 제공하는 것을 목적으로 한다.
본 발명의 로우패스 필터는, 서로 대향하는 제 1 면과 제 2 면을 갖는 유전체와, 상기 유전체 내에 배치된 제 1 내지 제 3 내부전극을 포함하는 콘덴서와, 제 1 면에 배치된 제 1 배리스터 및 제 2 배리스터와, 제 1 면에 배치된 저항체와, 제 2 면에 배치된 제 1 내지 제 3 외부전극을 구비하고, 제 1 내부전극은, 제 3 외부전극에 물리적 또한 전기적으로 접속됨과 함께, 제 1 면과 제 2 면의 대향 방향에 평행한 방향으로 신장하도록 배치되고, 제 2 내부전극은, 제 2 외부전극에 물리적 또한 전기적으로 접속됨과 함께, 적어도 그 일부가 유전체의 적어도 일부를 끼워 제 1 내부전극에 대향하도록 배치되고, 제 3 내부전극은, 제 1 외부전극에 물리적 또한 전기적으로 접속됨과 함께, 적어도 그 일부가 유전체의 적어도 일부를 끼워 제 1 내부전극에 대향하도록 배치되고, 제 1 배리스터는, 제 1 내부전극과 제 3 내부전극에 의해서 구성되는 콘덴서에 병렬 접속되고, 제 2 배리스터는, 제 1 내부전극과 제 2 내부전극에 의해서 구성되는 콘덴서에 병렬 접속되고, 저항체는, 제 2 내부전극과 제 3 내부전극에 각각 전기적으로 접속되어 있다.
본 발명의 로우패스 필터에서는, 제 1 내부전극과 제 3 내부전극에 의해서 구성되는 콘덴서와, 제 1 내부전극과 제 2 내부전극에 의해서 구성되는 콘덴서와, 저항체에 의해서 π형의 RC 필터를 구성한다. 그리고, 제 1 배리스터가 제 1 내부전극과 제 3 내부전극에 의해서 구성되는 콘덴서에 병렬 접속되고, 제 2 배리스터가 제 1 내부전극과 제 2 내부전극에 의해서 구성되는 콘덴서에 병렬 접속됨으로써, ESD 보호 기능을 갖는 로우패스 필터를 구성한다. 또한, 유전체의 제 1 면에 제 1 및 제 2 배리스터와 저항체가 배치되고, 제 2 면에 제 1 내지 제 3 외부전극 이 배치되어 있기 때문에, 상기 구성의 로우패스 필터를 1칩으로 실현할 수 있다. 따라서, ESD 보호 기능을 갖는 로우패스 필터의 실장 밀도를 향상시킬 수 있다.
바람직하게는, 제 1 배리스터는, 제 1 및 제 2 전극과, 제 1 및 제 2 전극의 사이에 위치하는 영역을 포함함과 함께 전류 전압 비직선 특성(nonlinear current-voltage characteristic)을 발현하는 제 1 배리스터층을 갖고, 제 2 배리스터는, 제 3 및 제 4 전극과, 제 1 및 제 2 전극의 사이에 위치하는 영역을 포함함과 함께 전류 전압 비직선 특성을 발현하는 제 2 배리스터층을 갖는다.
이 경우, 제 1 전극과 제 2 전극의 사이에서 배리스터 기능을 발현하고, 제 3 전극과 제 4 전극의 사이에서 배리스터 기능을 발현할 수 있다.
바람직하게는, 제 1 내지 제 4 전극은, 제 1 면에 배치되고, 제 1 배리스터층은, 제 1 전극 및 제 2 전극의 각각 적어도 일부를 덮도록 배치되고, 제 2 배리스터층은, 제 3 전극 및 제 4 전극의 각각 적어도 일부를 덮도록 배치되고, 제 1 내부전극은, 제 2 전극과 제 4 전극에 물리적 또한 전기적으로 접속되고, 제 2 내부전극은, 제 3 전극에 물리적 또한 전기적으로 접속되고, 제 3 내부전극은, 제 1 전극에 물리적 또한 전기적으로 접속되고, 저항체는, 제 1 전극과 제 3 전극과 물리적 또한 전기적으로 접속되어 있다.
이 경우, 제 1 내지 제 4 전극이 제 1 면에 배치되고, 제 1, 제 2 배리스터층이 대응하는 2개의 전극을 덮도록 배치되기 때문에, 제 1 및 제 2 배리스터를 간이하게 구성할 수 있다. 또한, 제 1 면과 수직인 방향의 치수를 보다 작게 하여, 상기 구성의 로우패스 필터를 보다 소형인 1칩 부품으로 할 수 있다.
바람직하게는, 제 1 배리스터는, 제 1 배리스터층을 끼워 제 1 및 제 2 전극에 대향하도록 배치된 전극을 더 갖고, 제 2 배리스터는, 제 2 배리스터층을 끼워 제 3 및 제 4 전극에 대향하도록 배치된 전극을 더 갖는다.
이 경우, 제 1 배리스터에 있어서, 제 1 및 제 2 전극과 상기 제 1 및 제 2 전극에 대향하도록 배치된 전극의 사이의 영역이 전류 전압 비직선 특성을 발현하기 때문에, 제 1 배리스터는, 제 1 전극과 제 2 전극의 사이에서 직렬 접속된 2개의 배리스터 성분으로서 기능한다. 또한, 제 2 배리스터에 있어서, 제 3 및 제 4 전극과 상기 제 3 및 제 4 전극에 대향하도록 배치된 전극의 사이의 영역이 전류 전압 비직선 특성을 발현하기 때문에, 제 2 배리스터는, 제 3 전극과 제 4 전극의 사이에서 직렬 접속된 2개의 배리스터 성분으로서 기능한다.
본 발명의 로우패스 필터 어레이는, 서로 대향하는 제 1 면과 제 2 면을 갖는 유전체와, 상기 유전체 내에 배치됨과 함께 제 1 내지 제 3 내부전극을 갖는 N개(N≥2의 정수)의 내부전극군을 포함하는 콘덴서와, N개의 내부전극군에 각각 대응하여 제 1 면에 배치된 N개의 제 1 배리스터 및 N개의 제 2 배리스터와, N개의 내부전극군에 각각 대응하여 제 1 면에 배치된 N개의 저항체와, N개의 내부전극군에 각각 대응하여 제 2 면에 배치됨과 함께, 제 1 내지 제 3 외부전극을 갖는 N개의 외부전극군을 구비하고, 각 내부전극군에 있어서, 제 1 내부전극은, 대응하는 외부전극군의 제 3 외부전극에 물리적 또한 전기적으로 접속됨과 함께, 제 1 면과 제 2 면의 대향 방향에 평행한 방향으로 신장하도록 배치되고, 제 2 내부전극은, 대응하는 외부전극군의 제 2 외부전극에 물리적 또한 전기적으로 접속됨과 함께, 적어도 그 일부가 유전체의 적어도 일부를 끼워 대응하는 제 1 내부전극에 대향하도록 배치되고, 제 3 내부전극은, 대응하는 외부전극군의 제 1 외부전극에 물리적 또한 전기적으로 접속됨과 함께, 적어도 그 일부가 유전체의 적어도 일부를 끼워 대응하는 제 1 내부전극에 대향하도록 배치되고, 각 제 1 배리스터는, 대응하는 내부전극군의 제 1 내부전극과 제 3 내부전극에 의해서 구성되는 콘덴서에 병렬 접속되고, 각 제 2 배리스터는, 대응하는 내부전극군의 제 1 내부전극과 제 2 내부전극에 의해서 구성되는 콘덴서에 병렬 접속되고, 각 저항체는, 대응하는 내부전극군의 제 2 내부전극과 제 3 내부전극에 각각 전기적으로 접속되어 있다.
본 발명의 로우패스 필터 어레이에서는, N개의 제 1 내부전극과 N개의 제 3 내부전극에 의해서 구성되는 N개의 콘덴서와, N개의 제 1 내부전극과 N개의 제 2 내부전극에 의해서 구성되는 N개의 콘덴서와, N개의 저항체에 의해서 N개의 π형의 RC 필터를 구성한다. 그리고, N개의 제 1 배리스터가 N개의 제 1 내부전극과 N개의 제 3 내부전극에 의해서 구성되는 N개의 콘덴서에 각각 병렬 접속되고, N개의 제 2 배리스터가 N개의 제 1 내부전극과 N개의 제 2 내부전극에 의해서 구성되는 N개의 콘덴서에 각각 병렬 접속된다. 따라서, 본 발명의 로우패스 필터 어레이는, ESD 보호 기능을 갖는 N개의 로우패스 필터를 구성한다. 또한, 유전체의 제 1 면에 N개의 제 1 및 제 2 배리스터와 N개의 저항체가 배치되고, 제 2 면에 N개의 제 1 내지 제 3 외부전극이 배치되어 있기 때문에, 상기 구성의 로우패스 필터 어레이를 1칩으로 실현할 수 있다. 따라서, ESD 보호 기능을 갖는 로우패스 필터 어레이의 실장 밀도를 향상시킬 수 있다.
바람직하게는, N개의 내부전극군이, 유전체 내에 있어서, 제 1 내부전극과 제 2 및 제 3 내부전극의 대향 방향을 따라서 병치되어 있고, 서로 이웃하는 내부전극군간에 제 1 면과 제 2 면의 대향 방향과 평행한 방향으로 신장하도록 배치됨과 함께, 제 3 외부전극의 어느 하나에 전기적으로 접속된 내부전극을 더 구비한다.
이 경우, 내부전극이, 서로 이웃하는 내부전극군간에 배치됨과 함께 제 3 외부전극의 어느 하나에 전기적으로 접속되기 때문에, 차폐(shield) 효과를 발휘한다. 따라서, 서로 이웃하는 내부전극군간의 크로스토크를 억제할 수 있다.
바람직하게는, 각 제 1 배리스터는, 제 1 및 제 2 전극과, 제 1 및 제 2 전극의 사이에 위치하는 영역을 포함함과 함께 전류 전압 비직선 특성을 발현하는 제 1 배리스터층을 갖고, 각 제 2 배리스터는, 제 3 및 제 4 전극과, 제 1 및 제 2 전극의 사이에 위치하는 영역을 포함함과 함께 전류 전압 비직선 특성을 발현하는 제 2 배리스터층을 갖는다.
이 경우, 각 제 1 배리스터는, 제 1 전극과 제 2 전극의 사이에서 배리스터 기능을 발현할 수 있다. 또한, 각 제 2 배리스터는, 제 3 전극과 제 4 전극의 사이에서 배리스터 기능을 발현할 수 있다.
바람직하게는, 제 1 내지 제 4 전극은, 제 1 면에 배치되고, 제 1 배리스터층은, 제 1 전극 및 제 2 전극의 각각 적어도 일부를 덮도록 배치되고, 제 2 배리스터층은, 제 3 전극 및 제 4 전극의 각각 적어도 일부를 덮도록 배치되고, 제 1 내부전극은, 제 2 전극과 제 4 전극에 물리적 또한 전기적으로 접속되고, 제 2 내 부전극은, 제 3 전극에 물리적 또한 전기적으로 접속되고, 제 3 내부전극은, 제 1 전극에 물리적 또한 전기적으로 접속되고, 저항체는, 제 1 전극과 제 3 전극에 물리적 또한 전기적으로 접속되어 있다.
이 경우, 제 1 내지 제 4 전극이 제 1 면에 배치되고, 제 1, 제 2 배리스터층이 대응하는 2개의 전극을 덮도록 배치되기 때문에, 각 제 1 및 각 제 2 배리스터를 간이하게 구성할 수 있다. 또한, 제 1 면과 수직인 방향의 치수를 보다 작게 하고, 상기 구성의 로우패스 필터 어레이를 보다 소형인 1칩 부품으로 할 수 있다.
바람직하게는, 각 제 1 배리스터는, 제 1 배리스터층을 끼워 제 1 및 제 2 전극에 대향하도록 배치된 전극을 더 갖고, 각 제 2 배리스터는, 제 2 배리스터층을 끼워 제 3 및 제 4 전극에 대향하도록 배치된 전극을 더 갖는다.
이 경우, 각 제 1 배리스터에 있어서, 제 1 및 제 2 전극과 상기 제 1 및 제 2 전극에 대향하도록 배치된 전극 사이의 영역이 전류 전압 비직선 특성을 발현하기 때문에, 각 제 1 배리스터는, 제 1 전극과 제 2 전극의 사이에서 직렬 접속된 2개의 배리스터 성분으로서 기능한다. 또한, 각 제 2 배리스터에 있어서, 제 3 및 제 4 전극과 상기 제 3 및 제 4 전극에 대향하도록 배치된 전극의 사이의 영역이 전류 전압 비직선 특성을 발현하기 때문에, 각 제 2 배리스터는, 제 3 전극과 제 4 전극의 사이에서 상기 영역이 직렬 접속된 2개의 배리스터 성분으로서 기능한다.
바람직하게는, N개의 내부전극군이, 유전체 내에 있어서, 제 1 내부전극과 제 2 및 제 3 내부전극의 대향 방향을 따라서 병치되어 있고, 각 제 1 배리스터의 제 1 및 제 2 전극 각각은, N개의 내부전극군의 병치방향을 따라서 병치되고, 각 제 1 배리스터의 제 1 배리스터층은, 일체적으로 형성되고, 각 제 2 배리스터의 제 3 및 제 4 전극 각각은, N개의 내부전극군의 병치방향을 따라서 병치되고, 각 제 2 배리스터의 제 2 배리스터층은, 일체적으로 형성되어 있다.
이 경우, 제 1, 제 2 배리스터층이 보강재로서 기능하여, 로우패스 필터의 기계 강도를 강화할 수 있다.
바람직하게는, 각 외부전극군의 제 3 외부전극은, 일체적으로 형성되어 있다.
본 발명에 의하면, ESD 보호 기능을 갖고 또한, 실장 밀도를 향상시킨 로우패스 필터 및 로우패스 필터 어레이를 제공할 수 있다.
실시형태의 설명
이하, 첨부 도면을 참조하여, 본 발명을 실시하기 위한 최량의 형태를 상세하게 설명한다. 또, 도면의 설명에 있어서 동일 요소에 동일 부호를 붙이고, 중복하는 설명을 생략한다.
(제 1 실시형태)
제 1 실시형태에 따른 로우패스 필터에 관해서 설명한다. 도 1은, 제 1 실시형태에 따른 로우패스 필터(F1)를 도시하는 평면도이다. 본 실시형태에 따른 로우패스 필터(F1)는, 콘덴서부(1)와, 배리스터 저항부(3)와, 한 쌍의 입출력 단자전극(5, 7; 제 1, 제 2 외부전극)과, 그라운드 단자전극(9; 제 3 외부전극)을 구비한다.
콘덴서부(1)는, 대략 직방체형상으로 형성되고, 서로 대향하는 제 1 면(1a)과 제 2 면(1b)과, 제 1, 제 2 면(1a, 1b)에 수직인 동시에 서로 대향하는 단면(1c)과 단면(1d)을 갖는다. 배리스터 저항부(3)는, 콘덴서부(1)의 제 1 면(1a)에 배치되어 있다. 콘덴서부(1)와 배리스터 저항부(3)가, 본체(4)를 구성한다. 본체(4)는, 대략 직방체형상을 나타내고 있다. 예를 들면, 본체(4)는, 세로 치수가 0.5mm 정도, 가로 치수가 1.6mm 정도, 두께 치수가 0.6mm 정도이다.
한 쌍의 입출력 단자전극(5, 7)은, 한쪽이 입력 단자전극으로서 기능하고, 다른쪽이 출력 단자전극으로서 기능한다. 그라운드 단자전극(9)은, 로우패스 필터(F1)가 실장되는 외부기판(도시하지 않음)의 그라운드 패턴에 접속된다.
입출력 단자전극(5, 7) 및 그라운드 단자전극(9)은, 서로 전기적으로 절연되고 제 2 면(1b)에 배치되어 있다. 입출력 단자전극(5)은, 단면(1c)측에 배치되어 있다. 입출력 단자전극(7)은, 단면(1d)측에 배치되어 있다. 그라운드 단자전극(9)은, 입출력 단자전극(5)과 입출력 단자전극(7)의 사이에 배치되어 있다. 입출력 단자전극(5, 7) 및 그라운드 단자전극(9)에 의해, 볼 그리드 어레이 구조를 구성하고 있다.
입출력 단자전극(5)은, 제 2 면(1b)에 형성된 금속 패드(5a)와, 금속 패드(5a)에 물리적 또한 전기적으로 접속된 땜납볼(5b)을 구비하고 있다. 금속 패드(5a)는, 제 2 면(1b)에 수직인 방향으로부터 보아 대략 직사각형상으로 형성되어 있다.
입출력 단자전극(7)은, 제 2 면(1b)에 형성된 금속 패드(7a)와, 금속 패 드(7a)에 물리적 또한 전기적으로 접속된 땜납볼(7b)을 구비하고 있다. 금속 패드(7a)는, 제 2 면(1b)에 수직인 방향으로부터 보아 대략 직사각형상으로 형성되어 있다.
그라운드 단자전극(9)은, 제 2 면(1b)에 형성된 금속 패드(9a)와, 금속 패드(9a)에 물리적 또한 전기적으로 접속된 땜납볼(9b)을 구비하고 있다. 금속 패드(9a)는, 제 2 면(1b)에 수직인 방향으로부터 보아 대략 직사각형상으로 형성되어 있다.
도 2는, 제 1 실시형태에 따른 로우패스 필터에 포함되는 배리스터 저항부를 도시하는 도면이다. 도 3은 제 1 실시형태에 따른 로우패스 필터의 단면도이다. 배리스터 저항부(3)는, 보호층(30)과, 제 1 배리스터(V40)와, 제 2 배리스터(V50)와, 저항체(R60)를 구비하고 있다. 제 1, 제 2 배리스터(V40, V50) 및 저항체(R60)는, 콘덴서부(1)의 제 1 면(1a)에 배치되어 있다.
보호층(30)은, 제 1, 제 2 배리스터(V40, V50) 및 저항체(R60)를 덮도록 제 1 면(1a)에 형성되어 있다. 보호층(30)은, 배리스터 저항부(3)의 외형을 형성하고, 제 1, 제 2 배리스터(V40, V50)와 저항체(R60)는, 보호층(30)의 내부에 배치되게 된다.
보호층(30)은, 유리를 주성분으로 하는 절연체이다. 보호층(30)은, 제 1, 제 2 배리스터(V40, V50) 및 저항체(R60)를 외부와 전기적으로 절연하는 기능을 갖는다. 또한, 보호층은, 제 1, 제 2 배리스터(V40, V50) 및 저항체(R60)를 보호하는 기능을 갖는다. 도 2는, 배리스터 저항부의 평면도이고, 보호층(30)은 생략되 어 있다.
제 1 배리스터(V40)는, 제 1 면(1a)에서의 단면(1c)측에 배치되어 있다. 제 2 배리스터(V50)는, 제 1 면(1a)에서의 단면(1d)측에 배치되어 있다. 저항체(R60)는, 제 1 면(1a)에서의 제 1 배리스터(V40)와 제 2 배리스터(V50)의 사이에 배치되어 있다.
제 1 배리스터(V40)는, 제 1 배리스터 전극(41; 제 1 전극)과, 제 2 배리스터 전극(42; 제 2 전극)과, 제 3 배리스터 전극(43; 전극)과, 제 1 배리스터층(44)을 구비하고 있다.
제 1 배리스터 전극(41)은, 제 1 면(1a)에서의 저항체(R60)측에 배치되어 있다. 제 2 배리스터 전극(42)은, 제 1 면(1a)에서의 단면(1c)측에 배치되어 있다. 제 1 배리스터 전극(41)과 제 2 배리스터 전극(42)은, 서로 전기적으로 절연되어 있다. 제 1, 제 2 배리스터 전극(41, 42)은, 제 1 면(1a)과 수직인 방향으로부터 보아 각각 대략 직사각형상을 나타내고 있다.
제 1 배리스터층(44)은, 제 1 면(1a)에 배치됨과 함께, 제 1 배리스터 전극(41)의 단면(1c)측의 부분과 제 2 배리스터 전극(42) 전체를 덮도록 형성되어 있다. 즉, 제 1 배리스터층(44)은, 제 1 배리스터 전극(41)을 덮는 부분과, 제 2 배리스터 전극(42)을 덮는 부분과, 제 1 면(1a)을 덮는 부분을 갖는다. 제 1 배리스터층(44)의 제 1 면(1a)을 덮는 부분의 일부는, 제 1 배리스터 전극(41)과 제 2 배리스터 전극(42)의 사이에 위치한다. 제 1 배리스터층(44)은, 제 1 면(1a)과 수직인 방향으로부터 보아 대략 직사각형상을 나타내고 있다. 제 1 배리스터층(44)은, 전류 전압 비직선 특성을 발현한다. 제 1 배리스터층(44)은, ZnO를 주성분으로 하고, Co를 함유한다.
제 3 배리스터 전극(43)은, 제 1 배리스터층(44)에 배치된다. 제 3 배리스터 전극(43)은, 제 1 면(1a)에 수직인 방향으로부터 보아 대략 직사각형상을 나타내고 있다. 제 3 배리스터 전극(43)은, 제 1 배리스터층(44)을 사이에 끼워 제 1 배리스터 전극(41)의 일부와 대향하도록 배치된다. 또한, 제 3 배리스터 전극(43)은, 제 1 배리스터층(44)을 사이에 끼워 제 2 배리스터 전극(42)의 일부와 대향하도록 배치된다.
제 1 배리스터층(44)은, 제 1 면(1a)에 수직인 방향으로부터 보아, 제 1 배리스터 전극(41)과 제 3 배리스터 전극(43)이 서로 겹치는 영역을 갖는다. 따라서, 제 1 배리스터 전극(41)과 제 3 배리스터 전극(43)과 제 1 배리스터층(44)이, 1개의 배리스터 성분으로서 기능한다. 또한, 제 1 배리스터층(44)은, 제 1 면(1a)에 수직인 방향으로부터 보아, 제 2 배리스터 전극(42)과 제 3 배리스터 전극(43)과 서로 겹치는 영역을 갖는다. 따라서, 제 2 배리스터 전극(42)과 제 3 배리스터 전극(43)과 제 1 배리스터층(44)이, 1개의 배리스터 성분으로서 기능한다. 즉, 제 1 배리스터(V40)는, 제 1 배리스터 전극(41)과 제 2 배리스터 전극(42)의 사이에서, 직렬 접속된 2개의 배리스터 성분으로서 기능한다.
제 2 배리스터(V50)는, 제 1 배리스터 전극(51; 제 3 전극)과, 제 2 배리스터 전극(52; 제 4 전극)과, 제 3 배리스터 전극(53; 전극)과, 제 2 배리스터층(54)을 구비하고 있다.
제 1 배리스터 전극(51)은, 제 1 면(1a)에서의 저항체(R60)측에 배치되어 있다. 제 2 배리스터 전극(52)은, 제 1 면(1a)에서의 단면(1d)측에 배치되어 있다. 제 1 배리스터 전극(51)과 제 2 배리스터 전극(52)은, 서로 전기적으로 절연되어 있다. 제 1, 제 2 배리스터 전극(51, 52)은, 제 1 면(1a)과 수직인 방향으로부터 보아 각각 대략 직사각형상을 나타내고 있다.
제 2 배리스터층(54)은, 제 1 면(1a)에 배치됨과 함께, 제 1 배리스터 전극(51)의 단면(1d)측의 부분과 제 2 배리스터 전극(52) 전체를 덮도록 형성되어 있다. 즉, 제 2 배리스터층(54)은, 제 1 배리스터 전극(51)을 덮는 부분과, 제 2 배리스터 전극(52)을 덮는 부분과, 제 1 면(1a)을 덮는 부분을 갖는다. 제 2 배리스터층(54)의 제 1 면(1a)을 덮는 부분의 일부는, 제 1 배리스터 전극(51)과 제 2 배리스터 전극(52)의 사이에 위치한다. 제 2 배리스터층(54)은, 제 1 면(1a)과 수직인 방향으로부터 보아 대략 직사각형상을 나타내고 있다. 제 2 배리스터층(54)은, 전류 전압 비직선 특성을 발현한다. 제 2 배리스터층(54)은, ZnO를 주성분으로 하고, Co를 함유한다.
제 3 배리스터 전극(53)은, 제 2 배리스터층(54)에 배치된다. 제 3 배리스터 전극(53)은, 제 1 면(1a)에 수직인 방향으로부터 보아 대략 직사각형상을 나타내고 있다. 제 3 배리스터 전극(53)은, 제 2 배리스터층(54)을 개재하여 제 1 배리스터 전극(51)의 일부와 대향하도록 배치된다. 또한, 제 3 배리스터 전극(53)은, 제 2 배리스터층(54)을 개재하여 제 2 배리스터 전극(52)의 일부와 대향하도록 배치된다.
제 2 배리스터층(54)은, 제 1 면(1a)에 수직인 방향으로부터 보아, 제 1 배리스터 전극(51)과 제 3 배리스터 전극(53)과 서로 겹치는 영역을 갖는다. 따라서, 제 1 배리스터 전극(51)과 제 3 배리스터 전극(53)과 제 2 배리스터층(54)이, 1개의 배리스터 성분으로서 기능한다. 또한, 제 2 배리스터층(54)은, 제 1 면(1a)에 수직인 방향으로부터 보아, 제 2 배리스터 전극(52)과 제 3 배리스터 전극(53)과 서로 겹치는 영역을 갖는다. 따라서, 제 2 배리스터 전극(52)과 제 3 배리스터 전극(53)과 제 2 배리스터층(54)이, 1개의 배리스터 성분으로서 기능한다. 즉, 제 2 배리스터(V50)는, 제 1 배리스터 전극(51)과 제 2 배리스터 전극(52)의 사이에서, 직렬 접속된 2개의 배리스터 성분으로서 기능한다.
저항체(R60)는, 제 1 면(1a)에 배치됨과 함께, 제 1 배리스터 전극(41)의 저항체(R60)측의 부분과 제 1 배리스터 전극(51)의 저항체(R60)측의 부분을 덮도록 배치된다. 저항체(R60)는, 제 1 배리스터 전극(41, 51)에 물리적 또한 전기적으로 접속되어 있다. 또한, 저항체(R60)는, 제 1 면(1a)에 수직인 방향으로부터 보아 대략 직사각형상을 나타내고 있다.
도 4는, 제 1 실시형태에 따른 로우패스 필터에 포함되는 콘덴서부를 도시하는 분해도이다. 도 5는, 도 3에 있어서의 V-V선에 따른 단면 구성을 도시하는 모식도이다. 도 6은, 도 3에 있어서의 VI-VI선에 따른 단면 구성을 도시하는 모식도이다.
콘덴서부(1)는, 유전체(11)와, 제 1 내부전극(21, 23, 25), 제 2 내부전극(22, 24), 및 제 3 내부전극(26)이 형성된 복수(본 실시형태에 있어서는, 6층)의 유전체(12 내지 17)가 적층됨으로써 구성된다. 실제의 로우패스 필터(F1)에서는, 복수의 유전체(11 내지 17)는, 상기 유전체(11 내지 17)간의 경계를 시인할 수 없을 정도로 일체화되어 있다. 유전체(11 내지 17)는, BaTiO3를 주성분으로 하고, Co를 함유한다.
각 유전체(11 내지 17)는 대략 직사각형의 판형상이다. 유전체(11 내지 17)가 적층됨으로써 대략 직방체형상의 유전체(10)가 구성된다. 이 유전체(10)는, 콘덴서부(1)의 외형을 형성한다. 즉, 유전체(10)는, 서로 대향하는 제 1 면(1a)과 제 2 면(1b)과, 서로 대향하는 단면(1c)과 단면(1d)을 갖는다. 유전체(11 내지 17)의 적층방향은, 콘덴서부(1)의 제 1 면(1a)과 제 2 면(1b)이 대향하는 방향으로 수직이고, 또한, 콘덴서부(1)의 단면(1c)과 단면(1d)이 대향하는 방향에 수직인 방향이다. 즉, 각 유전체(11 내지 17)는, 긴변 방향과 평행하고 서로 대향하는 측면이 각각 콘덴서부(1)의 제 1 면(1a)과 제 2 면(1b)을 구성하게 된다. 또한, 유전체(11 내지 17)는, 단변 방향과 평행하고 서로 대향하는 측면이 각각 콘덴서부(1)의 단면(1c)과 단면(1d)을 구성하게 된다.
제 1 내부전극(21, 23, 25)은, 유전체(12, 14, 16)에 대략 직방형상의 패턴이 각각 인쇄됨으로써 형성되어 있다. 제 1 내부전극(21, 23, 25)은, 주전극부(21a, 23a, 25a)와, 제 1 인출부(21b, 23b, 25b)와, 제 2 인출부(21c, 23c, 25c)와, 제 3 인출부(21d, 2d, 25d)를 포함한다. 주전극부(21a, 23a, 25a)는, 대략 직방형상을 나타내고 있다. 또한, 주전극부(21a, 23a, 25a)는, 중앙부가 유전체(12, 14, 16)의 중앙부에 위치하도록 형성되어 있다.
제 1 인출부(21b, 23b, 25b)는, 주전극부(21a, 23a, 25a)의 제 1 면(1a)측에서의 단면(1c)측의 부분으로부터 제 1 면(1a)으로 끌려나오고, 제 1 면(1a)에 노출되고 있다. 제 2 인출부(21c, 23c, 25c)는, 주전극부(21a, 23a, 25a)의 제 2 면(1b)측에서의 중앙부분으로부터 제 2 면(1b)으로 끌려나오고, 제 2 면(1b)에 노출되고 있다. 제 3 인출부(21d, 2d, 25d)는, 주전극부(21a, 23a, 25a)의 제 1 면(1a)측에서의 단면(1d)측의 부분으로부터 제 1 면(1a)으로 끌려나오고, 제 1 면(1a)에 노출되고 있다.
제 2 내부전극(22, 24)은, 유전체(13, 15)에 대략 직사각형상의 패턴이 인쇄됨으로써 형성되어 있다. 제 2 내부전극(22, 24)은, 주전극부(22a, 24a)와, 제 1 인출부(22b, 24b)와, 제 2 인출부(22c, 24c)를 포함한다. 주전극부(22a, 24a)는, 대략 직방형상을 나타내고 있다. 또한, 주전극부(22a, 24a)는, 중앙부가 유전체(13, 15)의 중앙부에 위치하도록 형성되어 있다.
제 1 인출부(22b, 24b)는, 주전극부(22a, 24a)의 제 1 면(1a)측에서의 중앙부분과 단면(1d)측의 부분과의 중간부근에서 제 1 면(1a)으로 끌려나오고, 제 1 면(1a)에 노출되고 있다. 제 2 인출부(22c, 24c)는, 주전극부(22a, 24a)의 제 2 면(1b)에서의 중앙부분과 단면(1d)측의 부분의 중간부근에서 제 2 면(1b)으로 끌려나오고, 제 2 면(1b)에 노출되고 있다.
제 3 내부전극(26)은, 유전체(17)에 라인형의 패턴이 인쇄됨으로써 형성되어 있다. 제 3 내부전극(26)은, 유전체(17)의 중앙부와 단면(1c)측의 부분의 중간부 근에, 유전체(17)의 단면(1c)측의 에지와 평행하게 형성되어 있다. 제 3 내부전극(26)은, 한쪽의 단부(26a)가 제 1 면(1a)에 노출되고, 다른쪽의 단부(26b)가 제 2 면(1b)에 노출되고 있다.
제 1 내부전극(21)과 제 2 내부전극(22)은, 유전체(12)를 끼워 주전극부(21a)와 주전극부(22a)가 서로 대향하도록 적층되어 있다. 제 2 내부전극(22)과 제 1 내부전극(23)은, 유전체(13)를 끼워 주전극부(22a)와 주전극부(23a)가 서로 대향하도록 적층되어 있다. 제 1 내부전극(23)과 제 2 내부전극(24)은, 유전체(14)를 끼워 주전극부(23a)와 주전극부(24a)가 서로 대향하도록 적층되어 있다. 제 2 내부전극(24)과 제 1 내부전극(25)은, 유전체(15)를 끼워 주전극부(24a)와 주전극부(25a)가 서로 대향하도록 적층되어 있다. 제 1 내부전극(25)과 제 3 내부전극(26)은, 유전체(16)를 끼워 일부가 서로 대향하도록 적층되어 있다.
제 1 내지 제 3 내부전극(21 내지 26)은, 서로 대향하는 면이 제 1 및 제 2 면(1a, 1b)과 수직으로 배치되어 있다. 즉, 제 1 내지 제 3 내부전극(21 내지 26)은, 제 1 면(1a)과 제 2 면(1b)의 대향 방향에 평행한 방향으로 신장하도록 배치되어 있다. 또한, 제 1, 제 2 내부전극(21 내지 25)은, 주전극부(21a 내지 25a)가 적층방향으로부터 보아 서로 겹치도록 배치되어 있다.
도 5에 도시하는 바와 같이, 제 2 면(1b)에서 제 2 인출부(21c, 23c, 25c)가 노출된 위치에는, 금속패드(9a)가 배치되고, 제 2 인출부(21c, 23c, 25c)와 금속패드(9a)가 서로 물리적 또한 전기적으로 접속된다. 즉, 제 1 내부전극(21, 23, 25)과 그라운드 단자전극(9)이 서로 물리적 또한 전기적으로 접속된다.
또한, 제 2 면(1b)에서 제 2 인출부(22c, 24c)가 노출된 위치에는, 전극 패드(7a)가 배치되고, 제 2 인출부(22c, 24c)와 전극 패드(7a)가 서로 물리적 또한 전기적으로 접속된다. 즉, 제 2 내부전극(22, 24)과 입출력 단자전극(7)이 서로 물리적 또한 전기적으로 접속된다.
또한, 제 2 면(1b)에서 제 3 내부전극(26)의 단부(26b)가 노출된 위치에는, 금속패드(5a)가 배치되고, 제 3 내부전극(26)의 단부(26b)와 금속패드(5a)가 서로 물리적 또한 전기적으로 접속된다. 즉, 제 3 내부전극(26)과 입출력 단자전극(5)이 서로 물리적 또한 전기적으로 접속된다.
도 6에 도시하는 바와 같이, 제 1 면(1a)에서 제 1 인출부(21b, 23b, 25b)가 노출된 위치에는, 제 2 배리스터 전극(42)이 배치되고, 제 1 인출부(21b, 23b, 25b)와 제 2 배리스터 전극(42)이 서로 물리적 또한 전기적으로 접속된다. 즉, 제 1 내부전극(21, 23, 25)과 제 2 배리스터 전극(42)이 서로 물리적 또한 전기적으로 접속된다.
또한, 제 1 면(1a)에서 제 3 인출부(21d, 2d, 25d)가 노출된 위치에는, 제 2 배리스터 전극(52)이 배치되고, 제 3 인출부(21d, 2d, 25d)와 제 2 배리스터 전극(52)이 서로 물리적 또한 전기적으로 접속된다. 즉, 제 1 내부전극(21, 23, 25)과 제 2 배리스터 전극(52)이 서로 물리적 또한 전기적으로 접속된다.
또한, 제 1 면(1a)에서 제 1 인출부(22b, 24b)가 노출된 위치에는, 제 1 배리스터 전극(51)이 배치되고, 제 1 인출부(22b, 24b)와 제 1 배리스터 전극(51)이 서로 물리적 또한 전기적으로 접속된다. 즉, 제 2 내부전극(22, 24)과 제 1 배리 스터 전극(51)이 서로 물리적 또한 전기적으로 접속된다.
또한, 제 1 면(1a)에서, 제 3 내부전극(26)의 단부(26a)가 노출된 위치에는, 제 1 배리스터 전극(41)이 배치되고, 단부(26a)와 제 1 배리스터 전극(41)이 서로 물리적 또한 전기적으로 접속되게 된다. 즉, 제 3 내부전극(26)과 제 1 배리스터 전극(41)이 서로 물리적 또한 전기적으로 접속된다.
이상에 의해, 제 1 내부전극(25)과 제 3 내부전극(26)과 유전체(16)가, 제 1 콘덴서(C1)를 구성한다. 제 1 및 제 2 내부전극(21 내지 25)과 유전체(12 내지 15)가, 제 2 콘덴서(C2)를 구성한다.
또한, 제 1 내부전극(21, 23, 25)이 제 2 배리스터 전극(42)에 물리적 또한 전기적으로 접속되고, 제 3 내부전극(26)이 제 1 배리스터 전극(41)에 물리적 또한 전기적으로 접속되어 있다. 즉, 제 1 콘덴서(C1)와 제 1 배리스터(V40)가 서로 병렬 접속된다. 또한, 제 1 콘덴서(C1)의 제 3 내부전극(26)은, 제 1 배리스터 전극(41)을 통하여 저항체(R60)에 전기적으로 접속되게 된다.
제 1 내부전극(21, 23, 25)이 제 2 배리스터 전극(52)에 물리적 또한 전기적으로 접속되고, 제 2 내부전극(22, 24)이 제 1 배리스터 전극(51)에 물리적 또한 전기적으로 접속되어 있다. 즉, 제 2 콘덴서(C2)와 제 2 배리스터(V50)가 서로 병렬 접속된다. 또한, 제 2 콘덴서(C2)의 제 2 내부전극(22, 24)은, 제 1 배리스터 전극(51)을 통하여 저항체(R60)에 전기적으로 접속되게 된다.
제 1 내부전극(21, 23, 25)이 그라운드 단자전극(9)에 물리적 또한 전기적으로 접속된다. 따라서, 제 1 배리스터(V40)의 제 2 배리스터 전극(42)이, 제 1 내 부전극(21, 23, 25)을 통하여 그라운드 단자전극(9)에 물리적 또한 전기적으로 접속된다. 또한, 제 2 배리스터(V50)의 제 2 배리스터 전극(52)이, 제 1 내부전극(21, 23, 25)을 통하여 그라운드 단자전극(9)에 물리적 또한 전기적으로 접속된다.
즉, 도 7에 도시하는 바와 같이, 로우패스 필터(F1)에서는, 제 1 콘덴서(C1) 및 제 2 콘덴서(C2)와 저항체(R60)에 의해 π형의 RC 필터가 구성됨과 함께, 제 1 콘덴서(C1)에 병렬 접속된 제 1 배리스터(V40)와, 제 2 콘덴서(C2)에 병렬 접속된 제 2 배리스터(V50)를 구비하여 ESD 보호 기능을 갖는 로우패스 필터가 구성되게 된다.
계속해서, 로우패스 필터(F1)의 제작방법을 설명한다. 우선, 유전체(11 내지 17)를 구성하게 되는 유전체 그린시트를 준비한다. 유전체 그린시트는, BaTiO3를 주성분에 Co를 함유하는 혼합가루를 원료로 한 슬러리를 필름상에 닥터블래이드법에 의해 도포하여 형성한 것을 사용할 수 있다.
다음에, 유전체(12 내지 17)를 구성하게 되는 유전체 그린시트에 제 1 내지 제 3 내부전극(21 내지 26)에 대응하는 도체 패턴을 각각 형성한다. 각 도체 패턴은, 예를 들면, 은 또는 니켈을 주성분으로 하는 도체 페이스트를 스크린 인쇄한 후, 건조함으로써 형성된다. 그리고, 각 그린시트를 순차적으로 적층하여 압착하고, 칩 단위로 절단한 후에 소정의 온도(예를 들면, 800 내지 900℃)에서 소성한다. 이것에 의해, 콘덴서부(1)가 형성되게 된다.
계속해서, 제 1 내지 제 3 배리스터 전극(41 내지 43, 51 내지 53)에 대응하는 전극부분과 제 1 및 제 2 배리스터층(44, 54)에 대응하는 부분을 소정의 순서로 콘덴서부(1)의 제 1 면(1a)에 인쇄하여 소결함으로써 형성한다. 제 1 및 제 2 배리스터층(44, 54)은, ZnO를 주성분으로서 Co를 함유하는 재료로 형성된다. 제 1 및 제 2 배리스터층(44, 54)과 유전체(11 내지 17)는, 쌍방이 Co를 함유하기 때문에, 제 1 및 제 2 배리스터층(44, 54)과 유전체(11 내지 17)의 경계면에서 Co가 확산되는 것을 방지할 수 있다. 따라서, 제 1 및 제 2 배리스터층(44, 54)과 유전체(11 내지 17)의 특성의 변화를 방지할 수 있다.
그리고, 저항체(R60)를 제 1 면(1a)에 형성한 후에, 제 1 및 제 2 배리스터(V40, V50)와 저항체(R60)를 덮도록 보호층(30)을 형성한다. 보호층(30)은, 유리를 주성분으로 하는 재료에 의해서 형성한다. 다음에, 제 2 면(1b)에, 금속 패드(5a, 7a, 9a)용의 도전성 페이스트를 인쇄 후, 소결하여, 금속 패드(5a, 7a, 9a)를 형성한다. 그 후, 땜납볼(5b, 7b, 9b)을 형성하고, 입출력 단자전극(5, 7) 및 그라운드 단자전극(9)을 형성한다. 이상과 같이 하여 로우패스 필터(F1)가 완성된다.
본 실시형태의 로우패스 필터(F1)에서는, 제 1 내부전극(21, 23, 25)과 제 3 내부전극(26)에 의해서 제 1 콘덴서(C1)가 구성된다. 또한, 제 1 내부전극(21, 23, 25)과 제 2 내부전극(22, 24)에 의해서 제 2 콘덴서(C2)가 구성된다. 이 제 1, 제 2 콘덴서(C1, C2)와 저항체(R60)에 의해서 π형의 RC 필터가 구성된다. 그리고, 제 1 배리스터(V40)가 제 1 콘덴서(C1)에 병렬 접속되고, 제 2 배리스 터(V50)가 제 2 콘덴서(C2)에 병렬 접속됨으로써, ESD 보호 기능을 갖는 로우패스 필터가 구성된다. 또한, 콘덴서부(1)의 제 1 면(1a)에 제 1 및 제 2 배리스터(V40, V50)와 저항체(R60)가 배치되고, 제 2 면(1b)에 입출력 단자전극(5, 7) 및 그라운드 단자전극(9)이 배치되어 있다. 따라서, 상기 구성의 로우패스 필터를 1칩으로 실현할 수 있다. 즉, ESD 보호 기능을 갖는 로우패스 필터의 실장 밀도를 향상시킬 수 있다.
또한, 본 실시형태의 로우패스 필터(F1)에서는, 제 1, 제 2 배리스터 전극(41, 42, 51, 52)이 제 1 면(1a)에 배치되고, 제 1, 제 2 배리스터층(44, 54)이 대응하는 2개의 배리스터 전극(41, 42, 51, 52)을 덮도록 배치되어 있다. 따라서, 제 1 및 제 2 배리스터(V40, V50)를 간이하게 구성할 수 있다. 또한, 제 1 면(1a)과 수직인 방향의 치수를 보다 작게 하여, 상기 구성의 로우패스 필터를 보다 소형인 1칩 부품으로 할 수 있다.
또한, 본 실시형태의 로우패스 필터(F1)에서는, ESD 보호용의 부품으로서, 배리스터를 사용하기 때문에, 제너 다이오드를 사용하는 경우보다도 염가로 제조할 수 있다.
그런데, ESD 보호 기능을 갖는 로우패스 필터를, 2개의 배리스터와 저항을 구비하는 π형의 필터에 의해서 실현하는 방법도 생각된다. 그렇지만, 배리스터를 사용하여 소망의 용량을 얻는 것은 곤란하다. 따라서, 본 실시형태와 같이, 제 1 및 제 2 콘덴서(C1, C2)를 배리스터에 병렬 접속함으로써, 확실하게 용량을 확보할 수 있다.
본 발명은, 상기 실시형태에 한정되지 않으며, 여러가지 변형이 가능하다. 예를 들면, 상기 실시예에서는, 로우패스 필터(F1)가 저항체(R60)를 구비하고 있었지만, 대신에 인덕터를 구비하여도 좋다. 이 경우, 인덕터와 2개의 콘덴서에 의한 π형의 LC 필터를 구성하게 된다.
또한, 제 1, 제 2 배리스터(V40, V50)의 구성은, 제 1 면(1a)에 배치되고, 제 1, 제 2 콘덴서(C1, C2)에 각각 병렬 접속되어 있으면, 상기 구성에 한정되지 않는다. 예를 들면, 제 3 배리스터 전극(43, 53)은, 없어도 좋다.
(제 2 실시형태)
제 2 실시형태에 따른 로우패스 필터 어레이에 관해서 설명한다. 도 8은, 제 2 실시형태에 따른 로우패스 필터 어레이에 포함되는 배리스터 저항부를 도시하는 도면이다. 도 9는, 제 2 실시형태에 따른 로우패스 필터 어레이의 단면 구조를 도시하는 모식도이다. 도 10은, 도 9에 있어서의 X-X선에 따른 단면 구성을 도시하는 모식도이다. 본 실시형태에 따른 로우패스 필터 어레이(F3)는, 콘덴서부(100)와, 배리스터 저항부(300)와, N(N≥2의 정수; 본 실시형태에서는, N=4)쌍의 입출력 단자전극(5, 7; 제 1, 제 2 외부전극)과, 그라운드 단자전극(90; 제 3 외부전극)을 구비한다.
콘덴서부(100)는, 대략 직방체형상으로 형성되고, 서로 대향하는 제 1 면(100a)과 제 2 면(100b)과, 제 1, 제 2 면(100a, 100b)에 수직인 동시에 서로 대향하는 면(100c)과 면(100d)을 갖는다. 배리스터 저항부(300)는, 콘덴서부(100)의 제 1 면(100a)에 배치되어 있다. 콘덴서부(100)와 배리스터 저항부(300)에 의해 본체(400)가 구성된다. 본체(400)는, 대략 직방체형상을 나타내고 있다. 예를 들면, 본체(400)는, 세로 치수가 2.1mm 정도, 가로 치수가 1.6mm 정도, 두께 치수가 0.6mm 정도이다.
콘덴서부(100)는, 4개의 콘덴서부(1)와, 3개(본 실시형태에서는, 3개)의 제 4 내부전극(70)을 갖는다. 즉, 콘덴서부(100)는, 유전체(11 내지 17)를 갖는 N개의 유전체(10)와, 제 1 내지 제 3 내부전극(21 내지 26)을 갖는 N개의 내부전극군과, 3개의 제 4 외부전극(70)을 갖는다.
4개의 콘덴서부(1)는, 콘덴서부(100)에 있어서, 4세트의 제 1 내지 제 3 내부전극(21 내지 26)이 적층방향으로부터 보아 서로 겹치도록 배치되어 있다. 즉, 콘덴서부(100)에서는, 4개의 내부전극군이 제 1 내지 제 3 내부전극(21 내지 26)의 대향 방향을 따라서 병치되어 있다. 이 내부전극군의 병치방향은, 유전체(11 내지 17)의 적층방향과 평행하다. 또한, 서로 이웃하는 한쪽의 콘덴서부(1)의 유전체(17)와 다른쪽의 콘덴서부(1)의 유전체(11)는, 경계를 시인할 수 없을 정도로 일체화되어 있다.
또한, 콘덴서부(100)는, 서로 대향하는 제 1 면(100a)과 제 2 면(100b)을 갖는다. 제 1 면(100a)은, 4개의 콘덴서부(1)의 4개의 제 1 면(1a)에 의해서 구성되게 된다. 제 2 면(100b)은, 4개의 콘덴서부(1)의 4개의 제 2 면(1b)에 의해서 구성되게 된다.
3개의 제 4 내부전극(70)은, 주면(主面)이 제 1, 제 2 내부전극(21 내지 25)의 주면과 평행하게 되도록 각 콘덴서부(1)의 사이에 각각 배치되어 있다. 제 4 내부전극(70)은, 서로 이웃하는 한쪽의 콘덴서부(1)의 유전체(17)와 다른쪽의 콘덴서부(1)의 유전체(11)의 사이에 배치되어 있다. 즉, 제 4 내부전극(70)은, 서로 이웃하는 각 세트의 제 1 내지 제 3 내부전극(21 내지 26)의 사이에 배치된다.
제 4 내부전극(70)은, 주전극부(70a)와 인출부(70b)를 포함한다. 주전극부(70a)는, 대략 직사각형상으로 형성되고, 그 중앙부가 각 유전체(11)의 중앙부와 겹치도록 형성된다. 인출부(70b)는, 주전극부(70a)의 중앙부의 제 2 면(100b)측으로부터 끌려나오고, 제 2 면(100b)에 노출한다.
4쌍의 입출력 단자전극(5, 7)은, 4개의 콘덴서부(1)에 각각 대응하는 동시에, 한쪽이 입력 단자전극으로서 기능하여, 다른쪽이 출력 단자전극으로서 기능한다. 그라운드 단자전극(90)은, 4개의 콘덴서부(1) 모두에 대응하는 동시에, 로우패스 필터 어레이(F3)가 실장되는 외부기판(도시하지 않음)의 그라운드 패턴에 접속된다.
각 입출력 단자전극(5, 7)과 그라운드 단자전극(90)은, 상술한 바와 같이, 금속 패드(5a, 7a, 90a)와 땜납볼(5b, 7b, 90b)을 구비하여 구성된다. 4쌍의 입출력 단자전극(5, 7) 및 그라운드 단자전극(90)은, 서로 전기적으로 절연되고, 콘덴서부(100)의 제 2 면(100b)에 배치되어 있다. 4개의 입출력 단자전극(5)은, 제 2 면(100b)에서의 면(100c)측에 적층방향을 따라서 1열로 배열하여 배치되어 있다. 4개의 입출력 단자전극(7)은, 제 2 면(100b)에서의 면(100d)측에 적층방향을 따라서 1열로 배열하여 배치되어 있다. 한 쌍의 입출력 단자전극(5, 7)은, 제 2 면(100b)에서 적층방향과 수직인 방향으로 나란하게 배치되어 있다.
각 입출력 단자전극(5)은, 대응하는 콘덴서부(1)가 갖는 제 3 내부전극(26)에 물리적 또한 전기적으로 접속되어 있다. 각 입출력 단자전극(7)은, 대응하는 제 2 내부전극(22, 24)에 물리적 또한 전기적으로 접속되어 있다.
그라운드 단자전극(90)의 금속 패드(90a)는, 제 2 면(100b)과 수직인 방향으로부터 보아 대략 직사각형상으로 형성되어 있다. 금속 패드(90a)는, 입출력 단자전극(5)의 열과 입출력 단자전극(7)의 열의 사이에 긴변 방향이 적층방향과 평행하게 되도록 배치된다. 금속 패드(90a)는, 입출력 단자전극(5, 7)의 열의 한쪽 끝으로부터 다른 쪽 끝까지 신장하고 있다.
그라운드 단자전극(90)의 금속 패드(90a)는, 제 2 면(100b)에서 4개의 제 1 내부전극(21, 23, 25)의 제 2 인출부(21c, 23c, 25c)와 3개의 제 4 내부전극(70)의 인출부(70b)가 노출되는 영역을 덮도록 형성되어 있다. 금속 패드(90a)는, 4개의 제 2 인출부(21c, 23c, 25c) 및 3개의 인출부(70b)에 각각 물리적 또한 전기적으로 접속되어 있다. 즉, 그라운드 단자전극(90)은, 4개의 제 1 내부전극(21, 23, 25) 및 3개의 제 4 내부전극(70)에 물리적 또한 전기적으로 접속되어 있다.
배리스터 저항부(300)는, 보호층(30)과, 4개의 콘덴서부(1)에 대응하는 4개의 제 1 배리스터(V40), 4개의 제 2 배리스터(V50), 및 4개의 저항체(R60)를 구비하고 있다. 4개의 제 1, 제 2 배리스터(V40, V50) 및 저항체(R60)는, 콘덴서부(100)의 제 1 면(100a)에 배치되어 있다.
보호층(30)은, 상술한 바와 같이, 제 1, 제 2 배리스터(V40, V50) 및 저항체(R60)를 보호하는 동시에 외부와 전기적으로 절연하는 기능을 갖는다. 또, 도 8 은, 배리스터 저항부의 평면도이고, 보호층(30)은 생략되어 있다.
4개의 제 1 배리스터(V40)는, 제 1 면(100a)에서의 단면(100c)측에 적층방향을 따라서 일렬로 배열하여 배치되어 있다. 4개의 제 2 배리스터(V50)는, 제 1 면(100a)에서의 단면(100d) 측에 적층방향을 따라서 일렬로 배열하여 배치되어 있다. 4개의 저항체(R60)는, 제 1 면(100a)에서의 제 1 배리스터(V40)와 제 2 배리스터(V50)의 사이에 적층방향을 따라서 일렬로 배열하여 배치되어 있다. 서로 대응하는 제 1 배리스터(V40)와 제 2 배리스터(V50)와 저항체(R60)는, 제 2 면(100b)에서 적층방향과 수직인 방향으로 나란하게 배열되어 있다.
각 제 1 배리스터(V40)와 각 제 2 배리스터(V50)와 각 저항체(R60)는, 각각 상술한 구성을 갖는다. 또한, 상술한 바와 같이, 각 저항체(R60)는, 대응하는 제 1 배리스터 전극(42, 52)에 물리적 또한 전기적으로 접속된다.
단, 각 제 1 배리스터(V40)가 갖는 제 1 배리스터층(44)은, 일체적으로 형성되어 있다. 각 제 2 배리스터(V50)가 갖는 제 2 배리스터층(54)은, 일체적으로 형성되어 있다. 제 1, 제 2 배리스터층(44, 54)은, 제 1 면(100a)과 수직인 방향으로부터 보아 대략 직방형상으로 형성됨과 함께, 긴변 방향이 적층방향과 평행하게 형성되게 된다. 이렇게 함으로써, 배리스터 저항부(300)의 기계 강도를 보다 높일 수 있다. 즉, 본체(400)의 기계 강도를 높일 수 있다.
또한, 각 제 1 배리스터 전극(41)은, 대응하는 콘덴서부(1)가 갖는 제 3 내부전극(26)에 물리적 또한 전기적으로 접속되어 있다. 각 제 2 배리스터 전극(42)은, 대응하는 콘덴서부(1)가 갖는 제 1 내부전극(21, 23, 25)에 물리적 또한 전기 적으로 접속되어 있다. 각 제 1 배리스터 전극(51)은, 대응하는 콘덴서부(1)가 갖는 제 2 내부전극(22, 24)에 물리적 또한 전기적으로 접속되어 있다. 각 제 2 배리스터 전극(52)은, 대응하는 콘덴서부(1)가 갖는 제 1 내부전극(21, 23, 25)에 물리적 또한 전기적으로 접속되어 있다.
즉, 도 11에 도시하는 바와 같이, 로우패스 필터 어레이(F3)는, 4개의 제 1 콘덴서(C1) 및 4개의 제 2 콘덴서(C2)와 4개의 저항체(R60)에 의해 4세트의 π형의 RC 필터가 구성됨과 함께, 4개의 제 1 콘덴서(C1)에 각각 병렬 접속된 4개의 제 1 배리스터(V40)와, 4개의 제 2 콘덴서(C2)에 각각 병렬 접속된 4개의 제 2 배리스터(V50)를 구비하는 로우패스 필터를 구성하게 된다.
본 실시형태의 로우패스필터 어레이(F3)에서는, 각각 4개의 제 1 내부전극(21, 23, 25)과 4개의 제 3 내부전극(26)에 의해서 4개의 제 1 콘덴서(C1)가 구성된다. 각각 4개의 제 1 내부전극(21, 23, 25)과 각각 4개의 제 2 내부전극(22, 24)에 의해서 4개의 제 2 콘덴서(C2)가 구성된다. 이 4개의 제 1 콘덴서(C1)와 4개의 제 2 콘덴서(C2)와 4개의 저항체(R60)에 의해서 4개의 π형의 RC 필터를 구성한다. 그리고, 4개의 제 1 배리스터(V40)가 4개의 제 1 콘덴서(C1)에 각각 병렬 접속되고, 4개의 제 2 배리스터(V50)가 4개의 제 2 콘덴서(C2)에 병렬 접속됨으로써, ESD 보호 기능을 갖는 4개의 로우패스 필터를 포함하게 된다. 또한, 콘덴서부(100)의 제 1 면(100a)에 4개의 제 1 및 제 2 배리스터(V40, V50)와 4개의 저항체(R60)가 배치되고, 제 2 면(100b)에 4쌍의 입출력 단자전극(5, 7)과 그라운드 단자전극(90)이 배치되어 있기 때문에, 상기 구성의 로우패스 필터 어레이를 1칩으로 실현할 수 있다. 따라서, ESD 보호 기능을 갖는 로우패스 필터 어레이의 실장 밀도를 향상시킬 수 있다.
본 실시형태의 로우패스 필터 어레이(F3)에서는, 그라운드 단자전극(90)에 전기적으로 접속된 제 4 내부전극(70)이 서로 이웃하는 콘덴서부(1)의 사이에 각각 배치되어 있기 때문에, 각 로우패스 필터간의 크로스토크를 억제할 수 있다.
본 실시형태의 로우패스 필터 어레이(F3)에서는, 4개의 제 1 배리스터(V40)에 대응하는 제 1 배리스터층(44)이 일체적으로 형성되고, 4개의 제 2 배리스터(V50)에 대응하는 제 2 배리스터층(54)이 일체적으로 형성되어 있다. 따라서, 제 1, 제 2 배리스터층(44, 54)이 보강재로서 기능하고, 본체(400)의 기계 강도를 강화할 수 있다.
본 실시형태의 로우패스 필터 어레이(F3)에서는, 제 1 내지 제 4 배리스터 전극(41, 42, 51, 52)이 제 1 면(100a)에 배치되고, 제 1, 제 2 배리스터층(44, 54)이 대응하는 2개의 전극을 덮도록 배치되기 때문에, 각 제 1 및 각 제 2 배리스터(V40, V50)를 간이하게 구성할 수 있다. 또한, 제 1 면(100a)과 수직인 방향의 치수를 보다 작게 하여, 상기 회로 구성을 갖는 로우패스 필터 어레이를 보다 소형인 1칩 부품으로 할 수 있다.
본 발명은, 상기 실시형태에 한정되지 않으며, 여러가지 변형이 가능하다. 예를 들면, 상기 실시예에서는, 로우패스 필터 어레이(F3)가 제 4 내부전극(70)을 구비하는 것으로 하였지만, 이것에 한정되지 않는다.
또한, 상기 실시예에서는, 4개의 제 1, 제 2 배리스터(V40, V50)에 포함되는 제 1, 제 2 배리스터층(44, 54)을 일체적으로 형성하는 것으로 하였지만, 이것에 한정되지 않는다. 제 1, 제 2 배리스터층(44, 54)을 4개로 분할하고, 각 제 1, 제 2 배리스터층을 4개의 제 1, 제 2 배리스터(V40, V50)가 각각 포함하는 것으로 하여도 좋다. 이 경우, 4개의 제 1, 제 2 배리스터간에서의 크로스토크를 억제할 수 있다.
본 발명은, ESD 보호 기능을 갖고 또한 실장 밀도를 향상시킨 로우패스 필터 및 로우패스 필터 어레이를 제공한다.

Claims (11)

  1. 서로 대향하는 제 1 면과 제 2 면을 갖는 유전체와, 상기 유전체 내에 배치된 제 1 내지 제 3 내부전극을 포함하는 콘덴서와,
    상기 제 1 면에 배치된 제 1 배리스터 및 제 2 배리스터와,
    상기 제 1 면에 배치된 저항체와,
    상기 제 2 면에 배치된 제 1 내지 제 3 외부전극을 구비하고,
    상기 제 1 내부전극은, 상기 제 3 외부전극에 물리적 또한 전기적으로 접속됨과 함께, 상기 제 1 면과 상기 제 2 면의 대향 방향에 평행한 방향으로 신장하도록 배치되고,
    상기 제 2 내부전극은, 상기 제 2 외부전극에 물리적 또한 전기적으로 접속됨과 함께, 적어도 그 일부가 상기 유전체의 적어도 일부를 끼워 상기 제 1 내부전극에 대향하도록 배치되고,
    상기 제 3 내부전극은, 상기 제 1 외부전극에 물리적 또한 전기적으로 접속됨과 함께, 적어도 그 일부가 상기 유전체의 적어도 일부를 끼워 상기 제 1 내부전극에 대향하도록 배치되고,
    상기 제 1 배리스터는, 상기 제 1 내부전극과 상기 제 3 내부전극에 의해서 구성되는 콘덴서에 병렬 접속되고,
    상기 제 2 배리스터는, 상기 제 1 내부전극과 상기 제 2 내부전극에 의해서 구성되는 콘덴서에 병렬 접속되고,
    상기 저항체는, 상기 제 2 내부전극과 상기 제 3 내부전극에 각각 전기적으로 접속되어 있는, 로우패스 필터.
  2. 제 1 항에 있어서,
    상기 제 1 배리스터는, 제 1 및 제 2 전극과, 상기 제 1 및 제 2 전극의 사이에 위치하는 영역을 포함함과 함께 전류 전압 비직선 특성을 발현하는 제 1 배리스터층을 갖고,
    상기 제 2 배리스터는, 제 3 및 제 4 전극과, 상기 제 1 및 제 2 전극의 사이에 위치하는 영역을 포함함과 함께 전류 전압 비직선 특성을 발현하는 제 2 배리스터층을 갖고 있는, 로우패스 필터.
  3. 제 2 항에 있어서,
    상기 제 1 내지 제 4 전극은, 상기 제 1 면에 배치되고,
    상기 제 1 배리스터층은, 상기 제 1 전극 및 상기 제 2 전극의 각각 적어도 일부를 덮도록 배치되고,
    상기 제 2 배리스터층은, 상기 제 3 전극 및 상기 제 4 전극의 각각 적어도 일부를 덮도록 배치되고,
    상기 제 1 내부전극은, 상기 제 2 전극과 상기 제 4 전극에 물리적 또한 전기적으로 접속되고,
    상기 제 2 내부전극은, 상기 제 3 전극에 물리적 또한 전기적으로 접속되고,
    상기 제 3 내부전극은, 상기 제 1 전극에 물리적 또한 전기적으로 접속되고,
    상기 저항체는, 상기 제 1 전극과 상기 제 3 전극에 물리적 또한 전기적으로 접속되어 있는, 로우패스 필터.
  4. 제 3 항에 있어서,
    상기 제 1 배리스터는, 상기 제 1 배리스터층을 끼워 상기 제 1 및 제 2 전극에 대향하도록 배치된 전극을 더 갖고,
    상기 제 2 배리스터는, 상기 제 2 배리스터층을 끼워 상기 제 3 및 제 4 전극에 대향하도록 배치된 전극을 더 갖고 있는, 로우패스 필터.
  5. 서로 대향하는 제 1 면과 제 2 면을 갖는 유전체와, 상기 유전체 내에 배치됨과 함께 제 1 내지 제 3 내부전극을 갖는 N개(N ≥2의 정수)의 내부전극군을 포함하는 콘덴서와,
    N개의 상기 내부전극군에 각각 대응하여 상기 제 1 면에 배치된 N개의 제 1 배리스터 및 N개의 제 2 배리스터와,
    N개의 상기 내부전극군에 각각 대응하여 상기 제 1 면에 배치된 N개의 저항체와,
    N개의 상기 내부전극군에 각각 대응하여 상기 제 2 면에 배치됨과 함께, 제 1 내지 제 3 외부전극을 갖는 N개의 외부전극군을 구비하고,
    상기 각 내부전극군에 있어서,
    상기 제 1 내부전극은, 대응하는 상기 외부전극군의 상기 제 3 외부전극에 물리적 또한 전기적으로 접속됨과 함께, 상기 제 1 면과 상기 제 2 면의 대향 방향에 평행한 방향으로 신장하도록 배치되고,
    상기 제 2 내부전극은, 대응하는 상기 외부전극군의 상기 제 2 외부전극에 물리적 또한 전기적으로 접속됨과 함께, 적어도 그 일부가 상기 유전체의 적어도 일부를 끼워 대응하는 상기 제 1 내부전극에 대향하도록 배치되고,
    상기 제 3 내부전극은, 대응하는 상기 외부전극군의 상기 제 1 외부전극에 물리적 또한 전기적으로 접속됨과 함께, 적어도 그 일부가 상기 유전체의 적어도 일부를 끼워 대응하는 상기 제 1 내부전극에 대향하도록 배치되고,
    상기 각 제 1 배리스터는, 대응하는 상기 내부전극군의 상기 제 1 내부전극과 상기 제 3 내부전극에 의해서 구성되는 콘덴서에 병렬 접속되고,
    상기 각 제 2 배리스터는, 대응하는 상기 내부전극군의 상기 제 1 내부전극과 상기 제 2 내부전극에 의해서 구성되는 콘덴서에 병렬 접속되고,
    상기 각 저항체는, 대응하는 상기 내부전극군의 상기 제 2 내부전극과 상기 제 3 내부전극에 각각 전기적으로 접속되어 있는, 로우패스 필터 어레이.
  6. 제 5 항에 있어서,
    N개의 상기 내부전극군이, 상기 유전체 내에 있어서, 상기 제 1 내부전극과 상기 제 2 및 제 3 내부전극의 대향 방향을 따라서 병치되어 있고,
    서로 이웃하는 상기 내부전극군간에 상기 제 1 면과 상기 제 2 면의 대향 방 향과 평행한 상기 방향으로 신장하도록 배치됨과 함께, 상기 제 3 외부전극의 어느 하나에 전기적으로 접속된 내부전극을 더 구비하고 있는, 로우패스 필터 어레이.
  7. 제 5 항에 있어서,
    상기 각 제 1 배리스터는, 제 1 및 제 2 전극과, 상기 제 1 및 제 2 전극의 사이에 위치하는 영역을 포함함과 함께 전류 전압 비직선 특성을 발현하는 제 1 배리스터층을 갖고,
    상기 각 제 2 배리스터는, 제 3 및 제 4 전극과, 상기 제 1 및 제 2 전극의 사이에 위치하는 영역을 포함함과 함께 전류 전압 비직선 특성을 발현하는 제 2 배리스터층을 갖고 있는, 로우패스 필터 어레이.
  8. 제 7 항에 있어서,
    상기 제 1 내지 제 4 전극은, 상기 제 1 면에 배치되고,
    상기 제 1 배리스터층은, 상기 제 1 전극 및 상기 제 2 전극의 각각 적어도 일부를 덮도록 배치되고,
    상기 제 2 배리스터층은, 상기 제 3 전극 및 상기 제 4 전극의 각각 적어도 일부를 덮도록 배치되고,
    상기 제 1 내부전극은, 상기 제 2 전극과 상기 제 4 전극에 물리적 또한 전기적으로 접속되고,
    상기 제 2 내부전극은, 상기 제 3 전극에 물리적 또한 전기적으로 접속되고,
    상기 제 3 내부전극은, 상기 제 1 전극에 물리적 또한 전기적으로 접속되고,
    상기 저항체는, 상기 제 1 전극과 상기 제 3 전극에 물리적 또한 전기적으로 접속되어 있는, 로우패스 필터 어레이.
  9. 제 8 항에 있어서.
    상기 각 제 1 배리스터는, 상기 제 1 배리스터층을 끼워 상기 제 1 및 제 2 전극에 대향하도록 배치된 전극을 더 갖고,
    상기 각 제 2 배리스터는, 상기 제 2 배리스터층을 끼워 상기 제 3 및 제 4 전극에 대향하도록 배치된 전극을 더 갖고 있는, 로우패스 필터 어레이.
  10. 제 8 항에 있어서,
    N개의 상기 내부전극군이, 상기 유전체 내에 있어서, 상기 제 1 내부전극과 상기 제 2 및 제 3 내부전극의 대향 방향을 따라서 병치되어 있고,
    상기 각 제 1 배리스터의 상기 제 1 및 제 2 전극 각각은, N개의 상기 내부전극군의 병치방향을 따라서 병치되고,
    상기 각 제 1 배리스터의 상기 제 1 배리스터층은, 일체적으로 형성되고,
    상기 각 제 2 배리스터의 상기 제 3 및 제 4 전극 각각은, N개의 상기 내부전극군의 병치방향을 따라서 병치되고,
    상기 각 제 2 배리스터의 상기 제 2 배리스터층은, 일체적으로 형성되어 있는, 로우패스 필터 어레이.
  11. 제 5 항에 있어서,
    상기 각 외부전극군의 상기 제 3 외부전극은, 일체적으로 형성되어 있는, 로우패스 필터 어레이.
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