KR20070098246A - 이엠아이 노이즈 특성을 개선한 테이프 배선기판 및 그를이용한 테이프 패키지 - Google Patents

이엠아이 노이즈 특성을 개선한 테이프 배선기판 및 그를이용한 테이프 패키지 Download PDF

Info

Publication number
KR20070098246A
KR20070098246A KR1020060029662A KR20060029662A KR20070098246A KR 20070098246 A KR20070098246 A KR 20070098246A KR 1020060029662 A KR1020060029662 A KR 1020060029662A KR 20060029662 A KR20060029662 A KR 20060029662A KR 20070098246 A KR20070098246 A KR 20070098246A
Authority
KR
South Korea
Prior art keywords
wiring pattern
tape
input
output
wiring
Prior art date
Application number
KR1020060029662A
Other languages
English (en)
Other versions
KR100788415B1 (ko
Inventor
김동한
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060029662A priority Critical patent/KR100788415B1/ko
Priority to US11/586,601 priority patent/US7525181B2/en
Publication of KR20070098246A publication Critical patent/KR20070098246A/ko
Application granted granted Critical
Publication of KR100788415B1 publication Critical patent/KR100788415B1/ko
Priority to US12/417,670 priority patent/US7928543B2/en
Priority to US13/069,520 priority patent/US8269322B2/en

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985Flexible insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/552Protection against radiation, e.g. light or electromagnetic waves
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/111Pads for surface mounting, e.g. lay-out
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05553Shape in top view being rectangular
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49175Parallel arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0213Electrical arrangements not otherwise provided for
    • H05K1/0216Reduction of cross-talk, noise or electromagnetic interference
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/18Printed circuits structurally associated with non-printed electric components
    • H05K1/189Printed circuits structurally associated with non-printed electric components characterised by the use of a flexible or folded printed circuit
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09218Conductive traces
    • H05K2201/09254Branched layout
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09654Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09781Dummy conductors, i.e. not used for normal transport of current; Dummy electrodes of components
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621Components characterised by their electrical contacts
    • H05K2201/10674Flip chip
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02PCLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Wire Bonding (AREA)

Abstract

본 발명은 이엠아이 노이즈(EMI noise) 특성을 개선한 테이프 배선기판 및 그를 이용한 테이프 패키지에 관한 것으로, 입출력 배선패턴이 형성하는 복수의 그룹 사이에 플로팅되어 형성된 열응력 분산용 배선패턴으로 인한 이엠아이 노이즈 특성이 나빠지는 것을 억제하고, 더나아가 분산용 배선패턴을 이용하여 이엠아이 노이즈 특성을 향상시키기 위한 것이다.
본 발명은 반도체 칩이 실장되는 칩 실장 영역의 가장자리 둘레에 불규칙하게 형성된 일단부를 갖는 입출력 배선패턴과, 열응력을 분산하기 위해서 입출력 배선패턴의 일단부가 형성하는 그룹 사이에 분산용 배선패턴이 형성된 테이프 배선기판에 있어서, 분산용 배선패턴이 연결 배선패턴에 의해 근접한 입출력 배선패턴의 일단부에 연결된 테이프 배선기판 및 그를 이용한 테이프 패키지를 제공한다.
본 발명에 따르면, 분산용 배선패턴이 플로팅되어 안테나 역할을 하는 것을 억제할 수 있기 때문에, 분산용 배선패턴으로 인한 이엠아이 노이즈 특성이 나빠지는 것을 억제할 수 있다. 그리고 분산용 배선패턴을 접지 배선패턴 또는 접지된 분산용 범프에 접지시킴으로써, 분산용 배선패턴을 이용하여 이엠아이 노이즈 특성을 향상시킬 수 있다.
이엠아이(EMI), 씨오에프(COF), 테이프(Tape), 열응력(thermal stress), 리드(lead)

Description

이엠아이 노이즈 특성을 개선한 테이프 배선기판 및 그를 이용한 테이프 패키지{Tape substrate improving EMI noise characteristics and tape package using the same}
도 1은 종래기술에 따른 테이프 패키지를 보여주는 평면도이다.
도 2는 도 1의 Ⅱ-Ⅱ선 단면도이다.
도 3은 본 발명의 제 1 실시예에 따른 이엠아이 노이즈 특성을 개선한 테이프 배선기판을 이용한 테이프 패키지를 보여주는 평면도이다.
도 4는 도 3의 Ⅳ-Ⅳ선 단면도이다.
도 5는 본 발명의 제 2 실시예에 따른 이엠아이 노이즈 특성을 개선한 테이프 배선기판을 이용한 테이프 패키지를 보여주는 평면도이다.
도 6은 도 5의 Ⅵ-Ⅵ선 단면도이다.
도 7은 본 발명의 제 3 실시예에 따른 이엠아이 노이즈 특성을 개선한 테이프 배선기판을 이용한 테이프 패키지를 보여주는 평면도이다.
* 도면의 주요 부분에 대한 설명 *
110 : 반도체 칩 112 : 활성면
113 : 배치 영역 114 : 비배치 영역
116 : 입력 범프 117 : 출력 범프
120 : 베이스 필름 121 : 칩 실장 영역
123 : 배선 영역 125 : 비배선 영역
130 : 배선패턴 131 : 입력 배선패턴
133 : 출력 배선패턴 135a, 135b : 분산용 배선패턴
137a, 137b : 연결 배선패턴 150 : 성형수지
200 : 테이프 패키지 218 : 분산용 범프
331a, 333a : 접지 배선패턴
본 발명은 테이프 패키지 기술에 관한 것으로, 더욱 상세하게는 반도체 칩을 테이프 배선기판에 본딩하는 과정에서 발생되는 열응력을 분산하고 이엠아이 노이즈(EMI noise) 특성을 개선할 수 있는 테이프 배선기판 및 그를 이용한 테이프 패키지에 관한 것이다.
최근 휴대폰용 LCD(Liquid Crystal Display), 컴퓨터용 TFT LCD(Thin Film Transistor LCD), 가정용 PDP(Plasma Display Panel) 등 평판 표시 장치 산업의 발달에 힘입어 평판 표시 장치의 구동 칩(drive IC) 부품인 테이프 패키지(tape package)의 제조 산업 또한 발전하고 있다. 이들 테이프 패키지는 평판 표시 장치의 경박화에 따라 보다 가는 선폭의 배선패턴이 요구되고 있다.
이와 같은 테이프 패키지는 테이프 배선기판(tape substrate)을 이용한 반도 체 패키지로서, 테이프 캐리어 패키지(Tape Carrier Package; TCP)와 칩 온 필름(Chip On Film; COF) 패키지로 나눌 수 있다. TCP는 테이프 배선기판의 윈도우(window)에 노출된 인너 리드(inner lead)에 반도체 칩이 인너 리드 본딩(Inner Lead Bonding; ILB) 방식으로 실장된 구조를 갖는다. COF 패키지는 윈도우가 없는 테이프 배선기판에 반도체 칩이 플립 칩 본딩(flip chip bonding) 방식으로 실장된 구조를 갖는다.
테이프 패키지는 외부접속단자로 솔더 볼 대신에 테이프 배선기판 위에 형성된 입출력 배선패턴을 사용하며, 입출력 배선패턴의 끝단이 인쇄회로기판과 디스플레이 패널(panel)에 각각 접합된다. 이때 입출력 배선패턴에 있어서, 반도체 칩이 본딩되는 일단부를 인너 리드라 하고, 타단부를 아웃터 리드(outer lead)라고도 한다.
종래기술에 따른 테이프 패키지(100)는, 도 1 및 도 2에 도시된 바와 같이, COF 패키지로서, 테이프 배선기판(40)의 일면에 반도체 칩(10)이 전극 범프(16, 17)를 매개로 플립 칩 본딩되며, 플립 칩 본딩된 부분은 반도체 칩(10)과 테이프 배선기판(40) 사이에 충진된 성형수지(50)에 의해 보호된다.
이때 반도체 칩(10)의 활성면(12)에 형성된 전극 범프(16, 17)를 살펴보면, 활성면(12)의 가장자리 둘레에 불규칙하게 배치된다. 즉 활성면(12)의 가장자리 둘레에 전극 범프(16, 17)가 그룹을 지어 배치되는 영역(13; 배치 영역) 사이에 전극 범프(16, 17)가 배치되는 않은 영역(14; 비배치 영역)이 존재한다. 이때 비배치 영역(14)은 전극 범프(16, 17)의 피치보다는 적어도 긴 폭을 갖는다.
이와 같이 비배치 영역(14)이 존재하는 이유는, 전극 범프(16, 17)들 중에서 이웃하는 전극 범프(16)를 서로 연결하는 회로배선이 형성되는 제 1 영역(14a)과, 반도체 칩(10) 제조시 전극 범프(17)와 테스트 패드(도시안됨)를 연결하는 회로배선이 형성되는 제 2 영역(14b)을 필요로 하기 때문이다. 이때 제 1 영역(14a)은 전극 범프(16, 17)들 중 입력 범프(16)들이 형성되는 일측의 장변의 가장자리 부분에 존재한다. 제 2 영역(14b)은 전극 범프(16, 17)들 중 출력 범프(17)들이 형성되는 타측의 장변의 가장자리 부분에 존재하고, 테스트 패드는 반도체 칩(10) 외곽의 칩 절단 영역(도시 안됨;웨이퍼 상에 형성되는 반도체 칩들을 구분하는 영역)에 존재한다.
이에 따른 테이프 배선기판(40)의 베이스 필름(20)에 형성되는 입출력 배선패턴(31, 33)은 비배치 영역(14)에 대응되는 영역(25; 비배선 영역)에는 형성되지 않고, 배치 영역(13)에 대응되는 영역(23; 배선 영역)에만 형성된다.
이로 인해 반도체 칩(10)을 테이프 배선기판(40)에 본딩하는 과정에서 작용하는 열응력에 의해 비배선 영역(25)이 배선 영역(23)에 비해서 상대적으로 심하게 변형된다. 즉 배선 영역(23)에 비해서 비배선 영역(25)은 베이스 필름(20)만 존재하기 때문에, 열응력에 따른 변형이 상대적으로 심하게 발생된다.
비배선 영역(25)의 변형은 비배선 영역(25)에 근접한 입출력 배선패턴(31, 33)의 위치 변형을 불러오기 때문에, 궁극적으로 비배선 영역(25)에 근접한 입출력 배선패턴(31, 33)과 전극 범프(16, 17) 사이에 정렬 불량으로 인한 본딩 불량을 발생시킨다. 특히 정렬 불량은 비배선 영역(25)의 폭이 클수록, 입출력 배선패턴(31, 33)이 파인피치(fine pitch)화될수록 심하게 발생된다. 예컨대 도 2는 비배선 영역(25)의 변형에 따른 비배선 영역(25)에 근접한 출력 배선패턴(33)이 비배치 영역(14)쪽으로 이동되어 본딩된 상태를 도시하고 있다. 즉 출력 배선패턴(33)이 출력 범프(17)의 중심에서 비배치 영역(14)으로 이동(d1<d2)되어 본딩된다.
이와 같은 문제점을 해소하기 위해서, 한국공개특허공보 제2004-28225호 및 일본공개특허공보 평9-260579호에, 반도체 칩의 비배치 영역에 분산용 더미 범프(분산용 범프)를 형성하고, 분산용 범프에 대응되게 테이프 배선기판의 비배선 영역에 분산용 더미 배선패턴(분산용 배선패턴)을 형성하여 분산용 범프에 본딩하는 기술이 개시되어 있다.
이와 같이 분산용 범프와 분산용 배선패턴을 형성하여 서로 본딩시킴으로써, 열응력에 따른 비배선 영역이 물리적으로 변경되는 것을 억제할 수 있다. 하지만 분산용 범프는 반도체 칩의 내부회로배선과 연결되지 않고, 분산용 배선패턴 또한 입출력 배선패턴과 연결되지 않기 때문에, 분산용 배선패턴으로 인한 이엠아이 노이즈 특성이 좋지 못하다. 즉 분산용 배선패턴은 입출력 배선패턴 사이에 플로팅(floating)되어 일종의 안테나 역할을 하기 때문에, 이엠아이 노이즈 특성을 떨어뜨린다.
따라서, 본 발명의 제 1 목적은 분산용 배선패턴으로 인한 이엠아이 노이즈 특성이 나빠지는 것을 억제할 수 있도록 하는 데 있다.
본 발명의 제 2 목적은 분산용 배선패턴을 이용하여 이엠아이 노이즈 특성을 향상시킬 수 있도록 하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명은 비배선 영역에 형성된 분산용 배선패턴이 근접한 입출력 배선패턴의 일단부에 연결된 테이프 배선기판 및 그를 이용한 테이프 패키지를 제공한다. 즉 본 발명에 따른 테이프 배선기판은 중심 부분에 반도체 칩이 실장되는 칩 실장 영역이 마련된 베이스 필름과, 칩 실장 영역의 가장자리 둘레에 배열되어 반도체 칩에 본딩되는 배선패턴을 포함한다. 배선패턴은 입출력 배선패턴, 분산용 배선패턴 및 연결 배선패턴으로 이루어진다. 입출력 배선패턴은 일단부가 칩 실장 영역의 가장자리 둘레에 일정 간격을 두고 그룹을 지어 형성되며, 그룹 내의 일단부는 일정 피치로 형성된다. 분산용 배선패턴은 그룹 사이에 적어도 하나 이상 형성된다. 그리고 연결 배선패턴은 분산용 배선패턴의 일측을 근접한 입출력 배선패턴의 일단부에 연결한다.
본 발명에 따른 테이프 배선기판에 있어서, 그룹 사이의 거리는 입출력 배선패턴의 일단부의 피치의 복수 배수에 비례한다.
본 발명에 따른 테이프 배선기판에 있어서, 열응력 분산용 배선패턴은 입출력 배선패턴의 일단부와 동일한 피치로 형성된다.
본 발명에 따른 테이프 배선기판에 있어서, 열응력 분산용 배선패턴은 복수개이다. 이때 분산용 배선패턴은 분산용 배선패턴을 중심으로 양쪽에 위치하는 입출력 배선패턴의 일단부 중에 한쪽에만 연결 배선패턴으로 연결된다. 분산용 배선패턴은 입출력 배선패턴보다는 길이가 짧다.
본 발명에 따른 테이프 배선기판에 있어서, 입출력 배선패턴의 일단부와 연결된 타단부는 베이스 필름의 길이 방향으로 양쪽으로 뻗어 있다.
본 발명에 따른 테이프 배선기판에 있어서, 연결 배선패턴은 분산용 배선패턴의 후단과 입출력 배선패턴의 일단부의 후단을 서로 연결하도록 배선될 수 있다.
본 발명에 따른 테이프 배선기판에 있어서, 분산용 배선패턴이 연결되는 입출력 배선패턴은 접지 배선패턴이다. 이때 분산용 배선패턴은 입력 배선패턴이 형성하는 그룹 사이에 형성되는 제 1 분산용 배선패턴과, 출력 배선패턴이 형성하는 그룹 사이에 형성되는 제 2 분산용 배선패턴을 포함한다. 입력 배선패턴과 출력 배선패턴은 각각 적어도 하나 이상의 접지 배선패턴을 포함하며, 제 1 분산용 배선패턴은 입력 배선패턴의 접지 배선패턴에 연결되고, 제 2 분산용 배선패턴은 출력 배선패턴의 접지 배선패턴에 연결된다. 이 경우 연결 배선패턴은 양단이 분산용 배선패턴의 선단과 접지 배선패턴의 선단을 연결하여 칩 실장 영역 안쪽에 형성된다.
본 발명은 또한 전술된 테이프 배선기판을 이용한 테이프 패키지를 제공한다. 본 발명에 따른 테이프 패키지는 전술된 테이프 배선기판과, 테이프 배선기판의 입출력 배선패턴의 일단부에 각각 본딩되는 전극 범프가 활성면에 형성된 반도체 칩과, 반도체 칩과 테이프 배선기판의 본딩된 부분을 보호하는 성형수지를 포함한다.
본 발명은 또한 테이프 패키지로서, 활성면의 가장자리 둘레에 불규칙하게 배치된 전극 범프를 갖는 반도체 칩과, 반도체 칩이 전극 범프를 매개로 일면에 플립 칩 본딩되는 테이프 배선기판을 포함한다. 이때 테이프 배선기판은 베이스 필 름, 입출력 배선패턴, 분산용 배선패턴 및 연결 배선패턴으로 이루어진다. 베이스 필름의 일면에는 반도체 칩이 실장되는 칩 실장 영역이 마련되어 있다. 입출력 배선패턴은 전극 범프에 대응되게 칩 실장 영역의 가장자리 둘레에 불규칙하게 배선되어 전극 범프에 본딩되는 일단부를 갖는다. 분산용 배선패턴은 입출력 배선패턴의 일단부가 규칙을 이루도록 입출력 배선패턴의 일단부 사이에 형성된다. 그리고 연결 배선패턴은 분산용 배선패턴의 일측을 근접한 입출력 배선패턴의 일단부에 연결한다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
제 1 실시예
도 3은 본 발명의 제 1 실시예에 따른 이엠아이 노이즈 특성을 개선한 테이프 배선기판(140)을 이용한 테이프 패키지(200)를 보여주는 평면도이다. 도 4는 도 3의 Ⅳ-Ⅳ선 단면도이다. 이때 도 3에서는 배선패턴(130)이 형성되는 베이스 필름(120)의 도시를 생략하였으며, 일부 배선패턴(130)만을 도시하였지만 전극 범프(116, 117)에 각각 입출력 배선패턴(131, 133)이 본딩된다.
도 3 및 도 4를 참조하면, 본 발명의 제 1 실시예에 따른 테이프 패키지(200)는 반도체 칩(110)이 전극 범프(116, 117)를 매개로 테이프 배선기판(140)의 일면에 플립 칩 본딩되며, 플립 칩 본딩된 부분은 반도체 칩(110)과 테이프 배선기판(140) 사이에 충진된 성형수지(150)에 의해 보호되는 COF 패키지의 일종이다.
특히 비배선 영역(125)에 형성된 분산용 배선패턴(135a, 135b)이 근접한 입출력 배선패턴(131, 133)에 연결됨으로써, 분산용 배선패턴(135a, 135b)이 플로팅되어 안테나 역할을 하는 것을 방지할 수 있다. 이로 인해 분산용 배선패턴(135a, 135b)으로 인한 이엠아이 노이즈 특성이 나빠지는 것을 억제할 수 있다.
본 발명의 제 1 실시예에 따른 테이프 패키지(200)에 대해서 구체적으로 설명하면 다음과 같다.
반도체 칩(110)은 활성면(112)의 가장자리 둘레에 전극 범프(116, 117)들이 불규칙하게 배치된다. 배치 영역(113) 사이에 비배치 영역(114)이 위치하며, 각각의 배치 영역(113)에 형성된 전극 범프(116, 117)는 일정 피치로 형성되어 그룹을 형성한다. 비배치 영역(114)의 폭은, 비배치 영역(114)에 대응되는 비배선 영역(125)에 형성되는 분산용 배선패턴(135a, 135b)이 입출력 배선패턴(131, 133)의 피치에 대응되게 형성될 수 있도록, 전극 범프(116, 117)의 피치의 복수 배수에 비례하게 형성하는 것이 바람직하다.
반도체 칩(110)은 활성면(112)이 직사각형 형태를 가지며, 전극 범프(116, 117)는 입력 범프(116)와 출력 범프(117)로 이루어진다. 입력 범프(116)는 활성면(112)의 일측의 장변의 중심 부분에 복수의 그룹으로 형성된다. 출력 범프(117)는 입력 범프(116)가 형성된 영역을 제외한 활성면(112)의 가장자리 영역에 복수의 그룹으로 형성된다.
테이프 배선기판(140)은 베이스 필름(120)의 일면에 부착된 금속층을 패터닝하여 형성된 배선패턴(130)을 포함한다.
베이스 필름(120)은 중심 부분에 반도체 칩(110)이 실장되는 칩 실장 영역(121)이 마련되어 있다. 그리고 베이스 필름(120)은 칩 실장 영역(121)의 가장자리 둘레에 입출력 배선패턴(131, 133)이 형성되는 배선 영역(123)과, 입출력 배선패턴(131, 133)이 형성되지 않은 비배선 영역(125)이 마련되어 있다. 베이스 필름(120)의 소재로 절연성의 합성수지가 사용될 수 있으며, 예컨대 폴리이미드 수지(polyimide resin), 아크릴 수지(acrylic resin), 폴리에테르니트릴 수지(polyether-nitrile resin), 폴리에테르술폰 수지(polyether-sulfone resin), 폴리에틸렌 테레프탈레이트 수지(polyethylene terephthalate resin) 폴리에틸렌 나프탈레이드 수지(polyethylene naphthalate resin) 또는 폴리염화비닐 수지(polyvinyl chloride resin) 등의 합성수지가 사용될 수 있다. 베이스 필름(120)으로는 주로 폴리이미드 수지가 사용된다.
배선패턴(130)은 베이스 필름(120)의 일면에 금속층으로 동박(Cu Foil)을 부착한 다음 사진 공정으로 패터닝하여 형성한다. 배선패턴(130)은 배선 영역(123)에 형성되는 입출력 배선패턴(131, 133)과, 비배선 영역(125)에 형성되는 분산용 배선패턴(135a, 135b) 및 연결 배선패턴(137a, 137b)으로 이루어진다. 입출력 배선패턴(131, 133)은 일단부가 칩 실장 영역(121)의 둘레에 형성되며, 전극 패드(116, 117)의 배열에 대응되게 형성된다. 즉 입출력 배선패턴(131, 133)의 일단부는 칩 실장 영역(121)의 둘레에 일정 간격을 두고 그룹을 지어 형성되며, 그룹 내의 일단부는 일정 피치로 형성된다. 일단부의 피치는 본딩될 전극 범프(116, 117)의 피치에 대응된다.
입출력 배선패턴(131, 133)은 일단부가 전극 범프(116, 117)에 본딩되고, 일단부와 연결된 타단부가 칩 실장 영역(121) 밖으로 뻗어 있다. 입력 배선패턴(131)의 타단부는 반도체 칩(110)을 중심으로 베이스 필름(120)의 일측으로 뻗어 있으며, 인쇄회로기판에 본딩된다. 출력 배선패턴(133)의 타단부는 베이스 필름(120)의 타측으로 뻗어 있으며, 패널에 본딩된다.
분산용 배선패턴(135a, 135b)은 비배선 영역(125)에 적어도 하나 이상 형성된다. 비배선 영역(125)의 폭은 입출력 배선패턴(131, 133)의 일단부의 피치의 복수 배수에 비례한다. 분산용 배선패턴(135a, 135b)은 입출력 배선패턴(131, 133)의 일단부와 동일한 피치로 형성된다. 분산용 배선패턴(135a, 135b)은 입출력 배선패턴(131, 133) 보다는 길이가 짧게 형성되며, 이웃하는 입출력 배선패턴(131, 133)의 일단부와 동일한 길이로 형성될 수 있다. 따라서 입출력 배선패턴(131, 133)의 일단부와 분산용 배선패턴(135a, 135b)은 칩 실장 영역(121)의 가장자리 둘레에 일정 피치로 균일하게 배열되기 때문에, 본딩 중 작용하는 열응력을 분산시킬 수 있다. 즉 불규칙하게 배선된 입출력 배선패턴(131, 133)의 일단부가 규칙을 이루도록 분산용 배선패턴(135a, 135b)이 배선된다. 이로 인해 입출력 배선패턴(131, 133)의 일단부와 반도체 칩(110)의 전극 범프(116, 117) 사이의 양호한 본딩성을 유지할 수 있다. 즉 도 4에 도시된 바와 같이, 비배선 영역(125)에 근접한 출력 배선패턴(133) 또한 출력 범프(117)의 중심(d1=d2)에 본딩된다.
그리고 연결 배선패턴(137a, 137b)은 분산용 배선패턴(135a, 135b)의 일측을 근접한 입출력 배선패턴(131, 133)의 일단부에 연결한다. 이때 복수의 분산용 배선 패턴(135a, 135b)을 중심으로 양쪽에 입출력 배선패턴(131, 133)이 존재할 수 있는 데, 이 경우 분산용 배선패턴(135a, 135b)은 양쪽에 위치하는 입출력 배선패턴(131, 133)의 일단부 중에 한쪽에만 연결 배선패턴(137a, 137b)으로 연결된다. 즉 연결 배선패턴(137a, 137b)으로 분산용 배선패턴(135a, 135b)을 이웃하는 입출력 배선패턴(137a, 137b)에 연결함으로써, 분산용 배선패턴(135a, 135b)으로 인한 이엠아이 노이즈 특성이 나빠지는 것을 억제할 수 있다. 예컨대, 분산용 배선패턴(135a, 135b)은 일괄적으로 이웃하는 입출력 배선패턴(131, 133)의 일단부에 연결 배선패턴(137a, 137b)으로 연결될 수 있다.
이때 입출력 배선패턴(131, 133)의 일단부의 전(前)단이 전극 범프(116, 117)에 안정적으로 본딩될 수 있도록, 연결 배선패턴(137a, 137b)은 분산용 배선패턴(135a, 135b)의 후(後)단과 입출력 배선패턴(131, 133)의 일단부의 후단을 서로 연결한다.
분산용 배선패턴(135a, 135b)은 입력 배선패턴(131)이 형성하는 그룹 사이에 형성되는 제 1 분산용 배선패턴(135a)과, 출력 배선패턴(133)이 형성하는 그룹 사이에 형성되는 제 2 분산용 배선패턴(135b)을 포함한다. 이때 제 1 분산용 배선패턴(135a)은 이웃하는 입력 배선패턴(131)에 제 1 연결 배선패턴(137a)으로 연결된다. 제 2 분산용 배선패턴(135b)은 이웃하는 출력 배선패턴(133)에 제 2 연결 배선패턴(137b)으로 연결된다.
한편 배선패턴(130)의 소재로서 구리를 비롯하여 양호한 전기 전도성을 갖는 니켈(Ni), 금(Au), 솔더(solder) 또는 이들 재료의 합금 등이 사용될 수 있다. 그 리고 배선패턴(130)이 베이스 필름(120)의 일면에만 형성된 예를 개시하였지만, 양면에 형성될 수 있다.
그리고 반도체 칩(110)과 테이프 배선기판(140) 사이의 플립 칩 본딩된 부분은 언더필 공정에 의해 충진된 성형수지(150)에 의해 보호된다.
제 2 실시예
제 1 실시예에서는 비배선 영역(125)에 형성된 분산용 배선패턴(135a, 135b)이 연결 배선패턴(137a, 137b)에 의해 이웃하는 입출력 배선패턴(131, 133)의 일단부에 연결된 예를 개시하였지만, 도 5 및 도 6에 도시된 바와 같이, 비배선 영역(225)에 대응되는 반도체 칩(210)의 비배치 영역(214)에 분산용 범프(218a, 218b)를 더 형성할 수도 있다.
도 5 및 도 6을 참조하면, 본 발명의 제 2 실시예에 따른 테이프 패키지(300)는 반도체 칩(210)이 테이프 배선기판(240)에 플립 칩 본딩될 때, 분산용 배선패턴(235a, 235b)이 분산용 범프(218a, 218b)에 본딩된 것을 제외하면 제 1 실시예에 따른 테이프 패키지와 동일한 구조를 갖는다. 이때 분산용 범프(218a, 218b)는 이웃하는 전극 범프(216, 217)의 피치에 대응되게 형성되며, 반도체 칩(210)의 내부 회로에는 연결되지 않는다.
따라서 제 2 실시예에 따른 테이프 패키지(300)는 제 1 실시예에 따른 테이프 패키지의 동일하게 분산용 배선패턴(235a, 235b)으로 인한 이엠아이 노이즈 특성이 나빠지는 것을 억제할 수 있다. 그리고 입출력 배선패턴(231, 233)의 일단부 와 분산용 배선패턴(235a, 235b)은 칩 실장 영역(221)의 가장자리 둘레에 일정 피치로 균일하게 배열되고, 입출력 배선패턴(231, 233)의 일단부와 분산용 배선패턴(235a, 235b)은 전극 범프(216, 217) 및 분산용 범프(218a, 218b)에 플립 칩 본딩되기 때문에, 본딩 중 작용하는 열응력을 제 1 실시예와 비교해서 더욱 효과적으로 분산시킬 수 있다. 이로 인해 입출력 배선패턴(231, 233)의 일단부와 반도체 칩(210)의 전극 범프(216, 217) 사이의 양호한 본딩성을 유지할 수 있다.
한편 제 2 실시예에서는 분산용 범프(218a, 218b)가 반도체 칩(210)의 내부 회로와 연결되지 않는 예를 개시하였지만, 분산용 범프를 반도체 칩의 내부의 접지 회로와 연결할 수 있다. 이 경우 분산용 범프에 본딩된 분산용 배선패턴은 접지되기 때문에, 분산용 배선패턴을 이용하여 이엠아이 노이즈 특성을 향상시킬 수 있다.
제 3 실시예
제 1 및 제 2 실시예에서는 분산용 배선패턴이 연결 배선패턴에 의해 이웃하는 입출력 배선패턴의 일단부에 연결된 예를 개시하였지만, 도 7 및 도 8에 도시된 바와 같이, 분산용 배선패턴(335a, 335b)이 입출력 배선패턴(331, 333) 중 접지 배선패턴(331a, 333a)에 연결될 수 있다. 여기서 도면부호 321은 테이프 배선기판(340)의 칩 실장 영역을 나타낸다.
도 7 및 도 8을 참조하면, 제 3 실시예에 따른 테이프 패키지(400)는 반도체 칩(310)이 전극 범프(116, 117)를 매개로 테이프 배선기판(340)의 일면에 플립 칩 본딩된다. 특히 배선패턴(330)의 분산용 배선패턴(335a, 335b)이 입출력 배선패턴(331, 333) 중 접지 배선패턴(331a, 333a)에 연결 배선패턴(337a, 337b)으로 연결된다. 따라서 접지된 분산용 배선패턴(335a, 335b)은 주위의 입출력 배선패턴(331, 333)에서 발생되는 이엠아이 노이즈를 흡수하기 때문에, 분산용 배선패턴(335a, 335b)을 이용하여 이엠아이 노이즈 특성을 향상시킬 수 있다.
한편 입력 배선패턴(331)과 출력 배선패턴(333)은 각각 적어도 하나 이상의 접지 배선패턴(331a, 333a)과 전원 배선패턴을 포함한다. 제 1 분산용 배선패턴(335a)은 입력 배선패턴(331)의 접지 배선패턴(331a)에 제 1 연결 배선패턴(337a)으로 연결된다. 제 2 분산용 배선패턴(335b)은 출력 배선패턴(333)의 접지 배선패턴(333a)에 제 2 연결 배선패턴(337b)으로 연결된다. 예컨대, 연결 배선패턴(337a, 337b)은 양단이 분산용 배선패턴(335a, 335b)의 선단과 접지 배선패턴(331a, 333b)의 선단을 연결하여 칩 실장 영역(321) 안쪽에 형성될 수 있다. 물론 접지 배선패턴(331a, 333a)은 전극 범프(316, 317)의 접지 범프(316a, 317a)에 본딩된다.
도시되진 않았지만, 분산용 배선패턴에 본딩되는 분산용 범프를 반도체 칩에 더 형성할 수 있다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.
따라서, 본 발명의 구조를 따르면 분산용 배선패턴이 연결 배선패턴에 의해 입출력 배선패턴에 연결됨으로써, 분산용 배선패턴이 플로팅되어 안테나 역할을 하는 것을 억제할 수 있다. 이로 인해 분산용 배선패턴으로 인한 이엠아이 노이즈 특성이 나빠지는 것을 억제할 수 있다.
그리고 분산용 배선패턴을 접지 배선패턴 또는 접지된 분산용 범프를 이용하여 접지시킴으로써, 분산용 배선패턴을 이용하여 이엠아이 노이즈 특성을 향상시킬 수 있다.

Claims (21)

  1. 중심 부분에 반도체 칩이 실장되는 칩 실장 영역이 마련된 베이스 필름과;
    상기 칩 실장 영역의 가장자리 둘레에 배열되어 상기 반도체 칩에 본딩되는 배선패턴;을 포함하며,
    상기 배선패턴은,
    일단부가 상기 칩 실장 영역의 가장자리 둘레에 일정 간격을 두고 그룹을 지어 형성되며, 상기 그룹 내의 상기 일단부는 일정 피치로 형성된 입출력 배선패턴과;
    상기 그룹 사이에 적어도 하나 이상 형성된 열응력 분산용 배선패턴과;
    상기 분산용 배선패턴의 일측을 근접한 상기 입출력 배선패턴의 일단부에 연결하는 연결 배선패턴;을 포함하는 것을 특징으로 하는 테이프 패키지용 테이프 배선기판.
  2. 제 1항에 있어서, 상기 그룹 사이의 거리는 상기 입출력 배선패턴의 일단부의 피치의 복수 배수에 비례하는 것을 특징으로 하는 테이프 패키지용 테이프 배선기판.
  3. 제 2항에 있어서, 상기 열응력 분산용 배선패턴은 상기 입출력 배선패턴의 일단부와 동일한 피치로 형성된 것을 특징으로 하는 테이프 패키지용 테이프 배선 기판.
  4. 제 3항에 있어서, 상기 열응력 분산용 배선패턴은 복수개인 것을 특징으로 하는 테이프 패키지용 테이프 배선기판.
  5. 제 4항에 있어서, 상기 분산용 배선패턴은 상기 분산용 배선패턴을 중심으로 양쪽에 위치하는 상기 입출력 배선패턴의 일단부 중에 한쪽에만 상기 연결 배선패턴으로 연결되는 것을 특징으로 하는 테이프 패키지용 테이프 배선기판.
  6. 제 5항에 있어서, 상기 분산용 배선패턴은 상기 입출력 배선패턴보다는 길이가 짧은 것을 특징으로 하는 테이프 패키지용 테이프 배선기판.
  7. 제 1항 내지 제 6항 중 어느 한 항에 있어서, 상기 입출력 배선패턴의 일단부와 연결된 타단부는 상기 베이스 필름의 길이 방향으로 양쪽으로 뻗어 있는 것을 특징으로 하는 테이프 패키지용 테이프 배선기판.
  8. 제 7항에 있어서, 상기 연결 배선패턴은 상기 분산용 배선패턴의 후단과 상기 입출력 배선패턴의 일단부의 후단을 서로 연결하는 것을 특징으로 하는 테이프 패키지용 테이프 배선기판.
  9. 제 7항에 있어서, 상기 분산용 배선패턴이 연결되는 상기 입출력 배선패턴은 접지 배선패턴인 것을 특징으로 하는 테이프 패키지용 테이프 배선기판.
  10. 제 9항에 있어서, 상기 분산용 배선패턴은,
    상기 입력 배선패턴이 형성하는 상기 그룹 사이에 형성되는 제 1 분산용 배선패턴과;
    상기 출력 배선패턴이 형성하는 상기 그룹 사이에 형성되는 제 2 분산용 배선패턴;을 포함하는 것을 특징으로 하는 테이프 패키지용 테이프 배선기판.
  11. 제 10항에 있어서, 상기 입력 배선패턴과 상기 출력 배선패턴은 각각 적어도 하나 이상의 접지 배선패턴을 포함하며,
    상기 제 1 분산용 배선패턴은 상기 입력 배선패턴의 접지 배선패턴에 연결되고, 상기 제 2 분산용 배선패턴은 상기 출력 배선패턴의 접지 배선패턴에 연결되는 것을 특징으로 하는 테이프 패키지용 테이프 배선기판.
  12. 제 11항에 있어서, 상기 연결 배선패턴은,
    양단이 상기 분산용 배선패턴의 선단과 상기 접지 배선패턴의 선단을 연결하여 칩 실장 영역 안쪽에 형성된 것을 특징으로 하는 테이프 패키지용 테이프 배선기판.
  13. 제 7항에 따른 테이프 배선기판과;
    상기 테이프 배선기판의 입출력 배선패턴의 일단부에 각각 본딩되는 전극 범프가 활성면에 형성된 반도체 칩과;
    상기 반도체 칩과 상기 테이프 배선기판의 본딩된 부분을 보호하는 성형수지;를 포함하는 것을 특징으로 하는 테이프 패키지.
  14. 제 13항에 있어서, 상기 반도체 칩은,
    상기 활성면에 형성되어 상기 분산용 배선패턴에 본딩되는 열응력 분산용 범프를 더 포함하는 것을 특징으로 하는 테이프 패키지.
  15. 제 14항에 있어서, 상기 연결 배선패턴은 상기 분산용 배선패턴의 후단과 상기 입출력 배선패턴의 일단부의 후단을 서로 연결하는 것을 특징으로 하는 테이프 패키지.
  16. 제 14항에 있어서, 상기 분산용 배선패턴이 연결되는 상기 입출력 배선패턴은 접지 배선패턴인 것을 특징으로 하는 테이프 패키지.
  17. 제 16항에 있어서, 상기 분산용 배선패턴은,
    상기 입력 배선패턴이 형성하는 상기 그룹 사이에 형성되는 제 1 분산용 배선패턴과;
    상기 출력 배선패턴이 형성하는 상기 그룹 사이에 형성되는 제 2 분산용 배선패턴;을 포함하는 것을 특징으로 하는 테이프 패키지.
  18. 제 17항에 있어서, 상기 입력 배선패턴과 상기 출력 배선패턴은 각각 적어도 하나 이상의 접지 배선패턴을 포함하며,
    상기 제 1 분산용 배선패턴은 상기 입력 배선패턴의 접지 배선패턴에 연결되고, 상기 제 2 분산용 배선패턴은 상기 출력 배선패턴의 접지 배선패턴에 연결되는 것을 특징으로 하는 테이프 패키지.
  19. 제 18항에 있어서, 상기 연결 배선패턴은,
    양단이 상기 분산용 배선패턴의 선단과 상기 접지 배선패턴의 선단을 연결하여 칩 실장 영역 안쪽에 형성된 것을 특징으로 하는 테이프 패키지.
  20. 활성면의 가장자리 둘레에 일정 간격을 두고 그룹을 지어 형성된 전극 범프를 갖는 반도체 칩과;
    상기 반도체 칩이 상기 전극 범프를 매개로 본딩되는 테이프 배선기판과;
    상기 반도체 칩과 상기 테이프 배선기판의 본딩된 부분을 보호하는 성형수지;를 포함하며,
    상기 테이프 배선기판은,
    상기 반도체 칩이 실장되는 칩 실장 영역이 마련된 베이스 필름과;
    일단부가 상기 칩 실장 영역의 가장자리 둘레에 형성되어 상기 전극 범프에 본딩되는 입출력 배선패턴과;
    상기 전극 범프의 그룹 사이의 영역에 대응되는 상기 베이스 필름에 형성되며, 일측은 근접한 상기 입출력 배선패턴의 일단부에 연결되는 열응력 분산용 배선패턴;을 포함하는 것을 특징으로 테이프 패키지.
  21. 활성면의 가장자리 둘레에 불규칙하게 배치된 전극 범프를 갖는 반도체 칩과;
    상기 반도체 칩이 전극 범프를 매개로 일면에 플립 칩 본딩되는 테이프 배선기판;을 포함하며,
    상기 테이프 배선기판은,
    상기 반도체 칩이 실장되는 칩 실장 영역이 마련된 베이스 필름과;
    상기 전극 범프에 대응되게 상기 칩 실장 영역의 가장자리 둘레에 불규칙하게 배선되며, 상기 전극 범프에 본딩되는 일단부를 갖는 입출력 배선패턴과;
    상기 일단부가 규칙을 이루도록 상기 일단부 사이에 형성된 열응력 분산용 배선패턴과;
    상기 분산용 배선패턴의 일측을 근접한 상기 일단부에 연결하는 연결 배선패턴;을 포함하는 것을 특징으로 하는 테이프 패키지.
KR1020060029662A 2006-03-31 2006-03-31 이엠아이 노이즈 특성을 개선한 테이프 배선기판 및 그를이용한 테이프 패키지 KR100788415B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020060029662A KR100788415B1 (ko) 2006-03-31 2006-03-31 이엠아이 노이즈 특성을 개선한 테이프 배선기판 및 그를이용한 테이프 패키지
US11/586,601 US7525181B2 (en) 2006-03-31 2006-10-26 Tape wiring substrate and tape package using the same
US12/417,670 US7928543B2 (en) 2006-03-31 2009-04-03 Tape wiring substrate and tape package using the same
US13/069,520 US8269322B2 (en) 2006-03-31 2011-03-23 Tape wiring substrate and tape package using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060029662A KR100788415B1 (ko) 2006-03-31 2006-03-31 이엠아이 노이즈 특성을 개선한 테이프 배선기판 및 그를이용한 테이프 패키지

Publications (2)

Publication Number Publication Date
KR20070098246A true KR20070098246A (ko) 2007-10-05
KR100788415B1 KR100788415B1 (ko) 2007-12-24

Family

ID=38557617

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060029662A KR100788415B1 (ko) 2006-03-31 2006-03-31 이엠아이 노이즈 특성을 개선한 테이프 배선기판 및 그를이용한 테이프 패키지

Country Status (2)

Country Link
US (3) US7525181B2 (ko)
KR (1) KR100788415B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160124325A (ko) * 2015-04-16 2016-10-27 삼성디스플레이 주식회사 가요성 표시 장치

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100788415B1 (ko) * 2006-03-31 2007-12-24 삼성전자주식회사 이엠아이 노이즈 특성을 개선한 테이프 배선기판 및 그를이용한 테이프 패키지
US8174110B2 (en) * 2007-09-04 2012-05-08 Epson Imaging Devices Corporation Semiconductor device having at least two terminals among the plurality of terminals electrically connected to each other while not being adjacent to one other and not being connected to internal circuit
JP4980960B2 (ja) * 2008-03-14 2012-07-18 ラピスセミコンダクタ株式会社 テープ配線基板及び半導体チップパッケージ
JP5580981B2 (ja) * 2008-11-21 2014-08-27 ラピスセミコンダクタ株式会社 半導体素子及び半導体装置
US8643155B2 (en) * 2011-06-09 2014-02-04 Shenzhen China Star Optoelectronics Technology Co., Ltd. Liquid crystal display and chip on film thereof
CN102608777A (zh) * 2011-11-04 2012-07-25 深圳市华星光电技术有限公司 一种cof封装单元及cof封装卷带
JP6006528B2 (ja) * 2012-05-16 2016-10-12 シャープ株式会社 半導体装置
JP6182928B2 (ja) * 2013-03-27 2017-08-23 セイコーエプソン株式会社 半導体装置
KR102314774B1 (ko) 2014-11-26 2021-10-21 삼성전자주식회사 반도체 패키지
KR102508527B1 (ko) 2016-07-01 2023-03-09 삼성전자주식회사 필름형 반도체 패키지
KR102696423B1 (ko) 2019-08-14 2024-08-20 삼성전자주식회사 반도체 장치
TWI712136B (zh) * 2020-02-26 2020-12-01 頎邦科技股份有限公司 覆晶接合結構及其線路基板

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08316270A (ja) * 1995-05-23 1996-11-29 Hitachi Ltd テープキャリアおよびそれを用いた半導体装置
JP3207743B2 (ja) 1996-03-22 2001-09-10 シャープ株式会社 フレキシブル配線基板の端子構造およびそれを用いたicチップの実装構造
JPH1082798A (ja) * 1996-07-18 1998-03-31 Hitachi Cable Ltd ベアチップ検査用プローブ基板及びその製造方法
JP3487173B2 (ja) * 1997-05-26 2004-01-13 セイコーエプソン株式会社 Tab用テープキャリア、集積回路装置及び電子機器
JP2001185585A (ja) * 1999-12-24 2001-07-06 Hitachi Ltd 半導体装置およびその製造方法
JP3739632B2 (ja) 2000-05-19 2006-01-25 株式会社ルネサステクノロジ 半導体装置およびその製造方法
JP3554533B2 (ja) * 2000-10-13 2004-08-18 シャープ株式会社 チップオンフィルム用テープおよび半導体装置
JP3866058B2 (ja) 2001-07-05 2007-01-10 シャープ株式会社 半導体装置、配線基板及びテープキャリア
US6864565B1 (en) * 2001-12-06 2005-03-08 Altera Corporation Post-passivation thick metal pre-routing for flip chip packaging
KR20040028225A (ko) 2002-09-30 2004-04-03 삼성전자주식회사 반도체 칩 패키지
JP4271435B2 (ja) * 2002-12-09 2009-06-03 シャープ株式会社 半導体装置
KR100499289B1 (ko) * 2003-02-07 2005-07-04 삼성전자주식회사 패턴 리드를 갖는 반도체 패키지 및 그 제조 방법
JP2004247534A (ja) 2003-02-14 2004-09-02 Renesas Technology Corp 半導体装置
KR20040080741A (ko) * 2003-03-13 2004-09-20 삼성전자주식회사 테이프 캐리어 패키지(tcp)용 탭 테이프
JP2005159235A (ja) * 2003-11-28 2005-06-16 Seiko Epson Corp 半導体装置及びその製造方法、配線基板、電子モジュール並びに電子機器
TWI233714B (en) * 2003-12-23 2005-06-01 Himax Tech Inc Electrical connection structure
KR100652519B1 (ko) * 2005-07-18 2006-12-01 삼성전자주식회사 듀얼 금속층을 갖는 테이프 배선기판 및 그를 이용한 칩 온필름 패키지
KR100788415B1 (ko) * 2006-03-31 2007-12-24 삼성전자주식회사 이엠아이 노이즈 특성을 개선한 테이프 배선기판 및 그를이용한 테이프 패키지

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160124325A (ko) * 2015-04-16 2016-10-27 삼성디스플레이 주식회사 가요성 표시 장치

Also Published As

Publication number Publication date
US7525181B2 (en) 2009-04-28
US8269322B2 (en) 2012-09-18
US20110169148A1 (en) 2011-07-14
US20090189274A1 (en) 2009-07-30
US7928543B2 (en) 2011-04-19
KR100788415B1 (ko) 2007-12-24
US20070228582A1 (en) 2007-10-04

Similar Documents

Publication Publication Date Title
KR100788415B1 (ko) 이엠아이 노이즈 특성을 개선한 테이프 배선기판 및 그를이용한 테이프 패키지
KR100652519B1 (ko) 듀얼 금속층을 갖는 테이프 배선기판 및 그를 이용한 칩 온필름 패키지
KR100765478B1 (ko) 구멍이 형성된 테이프 배선기판과, 그를 이용한 테이프패키지 및 평판 표시 장치
US7329597B2 (en) Semiconductor chip and tab package having the same
US7999341B2 (en) Display driver integrated circuit device, film, and module
KR100681398B1 (ko) 열방출형 반도체 칩과 테이프 배선기판 및 그를 이용한테이프 패키지
US20110204497A1 (en) Semiconductor integrated circuit and method for manufacturing the same
TWI615934B (zh) 半導體裝置、顯示面板總成、半導體結構
US20060081968A1 (en) Semiconductor package
KR102250825B1 (ko) Cof 패키지
KR20050035043A (ko) 테이프 배선 기판, 그를 이용한 반도체 칩 패키지 및 그를이용한 액정표시장치
US20240204009A1 (en) Film package and display module including same
US20240234277A1 (en) Semiconductor package
US20230369265A1 (en) Film package and package module including the same
TWI734993B (zh) 帶狀配線基板以及半導體裝置
TWI769799B (zh) 薄膜覆晶封裝結構
JP2012069772A (ja) 半導体装置およびその製造方法
KR20070039732A (ko) 연결된 더미 배선 패턴을 갖는 테이프 배선기판 및 그를이용한 테이프 패키지
KR20070078030A (ko) 응력 완화형 배선패턴을 갖는 테이프 배선기판 및 그를이용한 테이프 패키지
KR20230082920A (ko) 필름 패키지
KR20240040509A (ko) 칩 온 필름 패키지 및 이를 포함하는 디스플레이 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121130

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20131129

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20191129

Year of fee payment: 13