KR20070095216A - 질화물 반도체 레이저 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 질화물 반도체 레이저의 횡 모드를 안정화시켜, 저임계값의 질화물 반도체 레이저 소자와 그 제조 방법을 제공하기 위한 것으로, 기판과, 그 기판 상에 적층되고, 그 표면에 릿지를 갖는 질화물 반도체층과, 적어도 릿지 양측의 질화물 반도체층 표면을 피복하는 제1 보호막과, 릿지 상 및 제1 보호막 상에 형성된 전극을 구비한 질화물 반도체 레이저 소자로서, 상기 릿지 양측의 질화물 반도체층 상으로서, 제1 보호막과 전극 사이에 공극이, 혹은 제1 보호막과 전극으로 둘러싸인 공극이 배치되어 있는 질화물 반도체 레이저 소자.
질화물 반도체층, 릿지, 레이저 소자, 패드 전극, 공진기, 절연성 기판, 다중 양자웰, 광 가이드층

Description

질화물 반도체 레이저 소자 및 그 제조 방법{NITRIDE SEMICONDUCTOR LASER DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 질화물 반도체 레이저 소자의 구조를 설명하기 위한 주요부의 개략 단면도 및 그 일부의 확대도.
도 2는 본 발명의 질화물 반도체 레이저 소자의 제조 방법을 설명하기 위한 개략 단면 공정도．
도 3은 본 발명의 질화물 반도체 레이저 소자의 다른 제조 방법을 설명하기 위한 개략 단면 공정도．
도 4는 본 발명의 질화물 반도체 레이저 소자의 또 다른 제조 방법을 설명하기 위한 개략 단면 공정도．
도 5는 본 발명의 질화물 반도체 레이저 소자에서의 공극의 변형예를 설명하기 위한 개략 단면도.
도 6은 본 발명의 질화물 반도체 레이저 소자의 동작 전류-시간의 관계를 도시하는 그래프.
도 7은 본 발명의 질화물 반도체 레이저 소자의 상대 강도-FFP의 관계를 도시하는 그래프.
<도면의 주요 부분에 대한 부호의 설명>
10 : 기판
11 : n측 반도체층
12 : 활성층
13 : p측 반도체층
14 : 릿지
15 : 공극
16 : 제1 보호막
17 : p전극
19 : 패드 전극
20 ; n전극
[특허 문헌 1] 일본 특개평 10-270792호 공보
[특허 문헌 2] 일본 특개 2005-166718호 공보
[특허 문헌 3] 일본 특개 2005-64262호 공보
본 발명은, 질화물 반도체 레이저 소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는, 릿지 도파로 구조를 가진 질화물 반도체 레이저 소자 및 그 제조 방법에 관한 것이다.
질화물 반도체는, InxAlyGa1 -x- yN(0≤x, 0≤y, 0≤x+y≤1)의 화합물 반도체에 의해 형성되어 있고, 이것을 이용한 반도체 레이저 소자는, 차세대 DVD 등의 대용량·고밀도의 정보 기록·재생이 가능한 광 디스크 시스템에의 이용, 퍼스널 컴퓨터 등의 전자 기기에의 이용 등, 여러 가지의 요구가 높아지고 있다. 이 때문에, 질화물 반도체를 이용한 반도체 레이저 소자의 연구가 활발히 행하여지고 있다.
특히, 레이저 소자 구조에 관해서는, 여러 가지의 연구가 이루어져 있고, 횡 모드의 적합한 제어를 가능하게 하는 구조, 저소비 전력화, 고출력화, 고신뢰성, 소형화, 장기 수명화 등을 도모하기 위한 구조 등이 제안되어 있다. 그중에서도, 특히 유망시되고 있는 구조로서, 릿지 도파로 구조를 갖는 것이 있고, 세계에 앞서 출하가 개시된 질화물 반도체 레이저 소자에서도, 이 릿지 도파로 구조가 채용되어 있다.
또한, 질화물 반도체 레이저 소자에서는, 더욱 엄격한 임계값의 저감이 요구되고 있다. 그리고, 레이저 소자의 임계값의 저감에는, 수평 횡 모드를 안정시키는 것이 필요하게 된다.
통상적으로, 릿지 도파로 구조를 이용하는 레이저 소자에서는, 수평 횡 모드를 안정화시키기 위해서는, 횡 모드의 광 가둠을 제어성 및 재현성 좋게 행해야만 하고, 그 때문에, 굴절률이 낮은 보호막을 매립막으로서 이용하는 것이 알려져 있다.
예를 들면, 릿지부의 양측에 유전체막으로 이루어지는 매립층을 형성함으로 써, 횡 모드의 제어를 가능하게 하는 화합물 반도체 레이저가 제안되어 있다(예를 들면, 특허 문헌 1).
또한, 제2 도전형 클래드층 및 제2 도전형 캡층으로 이루어지는 릿지와, 릿지 꼭대기부 이외의 릿지 측면에 형성된 유전체막과, 릿지를 피복하는 전극 금속층으로 이루어지는 레이저 소자에서, 릿지의 상측면 부분으로서, 유전체막 또는 전극 금속층과 계속해서 형성되는 후막 전극 사이에 공극을 갖는 것이 제안되어 있다(예를 들면, 특허 문헌 2). 릿지 자체에 공극을 형성하는 것이 제안되어 있다(특허 문헌 3).
그러나, 릿지의 측면 및 릿지 양측의 질화물 반도체층의 표면에 굴절률이 낮은 보호막을 형성한 레이저 소자의 광 가둠은, 이 보호막의 재료에 의존된다.
또한, 수평 횡 모드의 광 가둠은, 릿지 양측의 반도체층에 형성되는 보호막의 막두께나 밀착 상태에 영향을 받기 때문에 제어가 곤란하였다. 수평 횡 모드의 광 가둠은 굴절률이 낮은 보호막을 채용하여 간단히 질화물 반도체층과의 굴절률차를 설정하면 되는 것이 아니라, 이 굴절률차를 릿지 양측에서 동일하게 할 필요가 있다.
예를 들면, 특허 문헌 1과 같은 구조에서는, 매립층이 반도체층 노출부로부터 릿지 상면과 동일한 높이로 되는 두께로 형성되어 있기 때문에, 반도체층과 매립층의 열팽창 계수차에 의해 매립층과 반도체층의 계면에서 박리가 발생하여, 전류가 리크할 우려가 있다. 또한, 매립층에 크랙이 들어가고, 거기로부터 전류가 리크할 우려도 있다.
특허 문헌 2의 반도체 레이저 소자의 구조는, 릿지의 측면에 형성된 유전체막의 외측에 공극을 갖기 때문에, 횡 모드의 제어는 기대할 수 없다. 게다가, 이 반도체 레이저 소자는, GaAs계 반도체의 소자이기 때문에 릿지가 차양 형상으로 되지만, 질화물 반도체에서는 릿지 형상이 차양 형상으로 형성되는 일이 발생하기 어렵다.
또한, 공극을 유전체막으로 포위하는 형태로 하면, 대전류를 흘릴 필요가 있어, 발열하기 쉬운 GaN계 반도체의 소자에서는, 그 작용에 의해, 경시적으로 공극과 유전체막 사이에서 응력이 걸린다. 그 결과, 양자의 계면에서의 박리가 발생하기 쉬워져, 공극 자체가 불안정하게 되고, 그것에 의해 동작 전류가 불안정하게 되어, 광의 가둠의 제어를 할 수 없게 된다고 하는 문제도 있었다.
본 발명은, 상기한 바와 같은 사정을 감안하여 이루어진 것으로, 특히, 질화물 반도체 레이저의 광의 가둠을 제어하여, 횡 모드를 안정화시킨, 저임계값의 질화물 반도체 레이저 소자와 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 질화물 반도체 레이저 소자는, 기판과, 그 기판 상에 적층되고, 그 표면에 릿지를 갖는 질화물 반도체층과, 질화물 반도체층을 피복하는 제1 보호막과, 릿지 상 및 제1 보호막 상에 형성된 전극을 구비한 질화물 반도체 레이저 소자로서, 상기 제1 보호막이, 상기 질화물 반도체층 표면의 일부를 접촉 상태에서 피복함과 함께, 상기 릿지 기저부 주변으로부터 그 릿지 측면을 비접촉 상태에서 피복함으로써, 그 릿지 측면으로부터 릿지 기저부 주변에 걸치는 공극이 배치되어 있는 것을 특징으로 한다.
이러한 질화물 반도체 레이저 소자에서는, 공극은, 릿지 측면에서의 폭보다도 릿지 기저부 주변부에서의 폭이 넓거나, 그 일부가 전극에 의해 규정되어 이루어지거나, 릿지와 대략 병행하여 배치되어 있는 것이 바람직하다. 또한, 공극의 높이는, 30㎚ 이상 1㎛ 이하인 것이 바람직하다.
제1 보호막은, 질화물 반도체층보다도 굴절률이 작거나, 조성이 서로 다른 2층 이상의 다층 구조인 것이 바람직하다.
또한, 제1 보호막 상에 제2 보호막이 형성되어 있는 것이 바람직하다.
본 발명의 질화물 반도체 레이저 소자의 제조 방법은, 기판 상에 질화물 반도체층을 형성하고,
상기 질화물 반도체층 상에 마스크 패턴을 형성하고, 그 마스크 패턴을 이용하여 에칭함으로써 릿지를 형성하고,
상기 릿지의 양측, 상기 마스크 패턴, 릿지 형성 후에 노출되어 있는 질화물 반도체층 상에, 제1 보호막을 형성하고,
상기 마스크 패턴 상에 존재하는 제1 보호막과, 상기 마스크 패턴을 제거함과 함께, 상기 릿지 측면으로부터 그 릿지 기저부 주변에 걸치는 제1 보호막을 제거함으로써, 상기 질화물 반도체층과 상기 제1 보호막의 계면에, 즉, 릿지 측면으로부터 릿지 기저부 주변에 걸치는 영역에 공극을 형성하는 것을 포함하는 것을 특징으로 한다.
이러한 질화물 반도체 레이저 소자의 제조 방법에서는, 제1 보호막을, 조성이 서로 다른 2 이상의 다층막으로 하거나, 용해 속도가 서로 다른 하층과 상층을 구비한 막으로 하거나, 하층을 마스크 패턴과 동일 재료에 의해 형성하는 것이 바람직하다.
<실시예>
본 발명의 질화물 반도체 레이저 소자는, 주로, 기판, 질화물 반도체층, 제1 보호막 및 전극을 포함하여 구성된다.
예를 들면, 도 1의 (a) 및 (b)에 도시한 바와 같이, 제1 주면과 제2 주면을 갖는 기판(10)의 제1 주면 상에, 질화물 반도체층으로서, n측 반도체층(11), 활성층(12), p측 반도체층(13)이 이 순서로 형성되어 있다. 질화물 반도체의 표면에는 릿지(14)가 형성되어 있다. 이 릿지(14)의 연장 방향에 대하여 대략 직교하는 방향의 단부면에는, 공진면이 형성되어 있다. 릿지(14)의 양측에는 제1 보호막(16)이 형성되어 있다. p측 반도체층(13) 상의 제1 보호막(16) 상으로부터 릿지(14) 상면에 걸쳐, 릿지(14) 상면과 전기적으로 접속되는 전극, 소위 p전극(17)이 형성되어 있다. 또한, 제1 보호막(16) 상으로부터 질화물 반도체층의 측면에는 제2 보호막(18)이 형성되어 있다. 또한, p전극(17) 상에는, p전극(17)에 접속됨과 함께, 제1 보호막(16) 상에 미치는 패드 전극(19)이 형성되어 있다. 또한, 도 1의 (a)에 도시한 바와 같이, 기판(10)의 상면에 n전극(20)이 형성되어 있어도 되고, 도 1의 (c)에 도시한 바와 같이, 기판(10)의 제2 주면에 n전극(20)이 형성되어 있어도 된다.
본 질화물 반도체 레이저 소자에서는, 제1 보호막(16)이, 질화물 반도체층 표면의 일부를 접촉 상태에서 피복함과 함께, 릿지(14)의 기저부 주변으로부터 릿지 측면을 비접촉 상태에서 피복함으로써, 질화물 반도체층과 제1 보호막의 계면, 즉, 릿지(14) 측면으로부터 릿지(14) 기저부 주변에 걸치는 공극(15)이 배치되어 있다. 바꾸어 말하면, 제1 보호막(16)은, 릿지(14) 측면으로부터, 릿지(14) 양측의 질화물 반도체층의 표면에 이르는 영역까지 연속되는 공극(15)을 통하여 질화물 반도체층의 표면에 형성되어 있다. 여기서, 릿지 기저부 주변이란, 릿지 기저부의 외주(측면이 연장되는 부위)의 근방을 의미하고, 예를 들면, 도 2의 (b)에서, 릿지(14) 기저부의 외주(화살표A)로부터, 질화물 반도체층 표면에 릿지 기저부의 폭의 1/2 정도까지의 영역B를 의미한다. 또한, 이 영역B는, 릿지(14) 기저부의 외주(화살표A)로부터 20㎛ 정도 이하의 범위이다.
이 공극(15)은, 도 1의 (a)~(c)에 도시하는 단면도에서, 완전하게 제1 보호막(16)과 질화물 반도체층으로 둘러싸여 있는 것이 아니라, 그 일부가, 이들에 규정되지 않는 상태로 되어 있다. 예를 들면, 공극(15)의 상측의 일부가, p전극(17)으로 피복되거나(도 1의 (b) 및 도 5의 (e)) 또는 패드 전극(19) 등으로 피복되는(도 5의 (f)) 것에 의해 규정되어 있다.
공극(15)의 크기 및 형상은 특별히 한정되지 않고, 제1 보호막과 릿지 또는 질화물 반도체층의 계면에 걸리는 응력을 완화할 수 있는 크기 및 형상이면 된다. 이에 의해, 이러한 응력을 효과적으로 억제할 수 있어, 한층더 수명 특성의 향상을 도모할 수 있다. 이 공극(15)은 에어 갭, 갭 등의 공간이어도 된다.
공극의 크기는, 예를 들면, 릿지 측면에서의 폭(도 1의 (b) 중, Y)보다도 릿지 기저부 주변에서의 폭(도 1의 (b) 중, X)이 넓은 것이 바람직하다. 예를 들면, 질화물 반도체층의 바로 위에서는, 그 폭(도 1의 (b) 중, X)은, 50~1000㎚ 정도인 것이 적당하며, 그 영역에서의 높이(도 1의 (b) 중, W)는, 1~50㎚ 정도가 적당하다. 또한, 릿지 측면에 접촉하고 있는 부위에서는, 그 높이(도 1의 (b) 중, Z)는, 제1 보호막(16)의 막두께에 의하지만, 예를 들면, 30㎚~1㎛ 정도가 적당하며, 바람직하게는 50㎚~600㎚이다. 또한, 릿지의 높이와 대략 동일해도 된다. 그 폭(도 1의 (b) 중, Y)은, 1~50㎚ 정도인 것이 적당하다. 이들 범위에서, 공극의 크기의 제어가 용이하여, 광 가둠의 제어가 가능하기 때문이다. 또한, 폭 X가 50㎚ 이상인 큰 가로로 긴 공극의 경우, 전극의 광 흡수 억제에 특히 효과가 있다.
공극의 형상은 특별히 한정되지 않고, 예를 들면, L자 형상(도 1의 (b) 및 도 5의 (c)~(f)), 일부에서(예를 들면, 릿지의 기저부 주변에서) 부풀어오른 형상(도 5의 (a) 및 (b)), 폭이 변화된 형상(도 4의 (b)) 등, 여러 가지의 형상을 들 수 있다. 또한, 공극은, 릿지와 대략 병행한 방향으로 연장된 형상인 것이 바람직하다. 예를 들면, 공진기 방향으로, 1개의 연결되는 공극이어도 되고, 복수의 공극으로 분할되어 존재하고 있어도 된다. 이에 의해, 릿지의 스트라이프 방향에 걸쳐, 광을 가둘 수 있다. 또한, 공진기 단부면 측에서의 공극의 단부는, 보호막 등으로 막히거나, 매립되어 있어도 되고, 개방 상태이어도 된다. 공극은 반드시 모든 영역에서 상술한 폭 및 높이를 갖고 있지 않아도 된다.
이러한 공극이 릿지와 제1 보호막 사이에 배치됨으로써, 공극과 릿지(질화물 반도체)의 굴절률차에 의해, 릿지 내에 효율적으로 광을 가둘 수 있다. 예를 들면, 공극이 에어 갭이었던 경우, 공기는, 굴절률이 최소 (1.0)이기 때문에, 릿지와 제1 보호막 사이에 공극이 존재하지 않는(릿지와 보호막의 굴절률차에 의해 광을 가두는) 경우와 비교하여, 릿지 내외의 굴절률차가 커져서, 릿지 내에의 광 가둠을 강하게 할 수 있다. 게다가, 공극을 가짐으로써, 예를 들면 열에 대하여 굴절률이 변동하기 쉬운 재료를 제1 보호막에 채용하였다고 해도 굴절률의 변화의 영향을 받기 어렵게 되기 때문에, 안정적으로 가로 방향의 광을 가둘 수 있다. 이에 의해, 임계값을 저하시킬 수 있어, 투입 전력의 저하 및 수명 특성의 향상을 달성할 수 있다.
또한, 공극은, 제1 보호막과 릿지 또는 질화물 반도체층 사이의 완전한 공간이 아니어도 되며, 상술한 응력 완화, 광 가둠 등의 여러 가지의 효과에 악영향을 미치지 않는 한, 제1 보호막, 질화물 반도체층, 마스크로서 이용한 재료 등의 막 잔여물이 존재하고 있어도 된다.
본 발명에서, 기판은, 절연성 기판이어도 되고, 도전성 기판이어도 된다. 절연성 기판의 경우에는, 질화물 반도체층의 일부가 두께 방향으로 제거되어 n측 반도체층을 노출시키고, 그 노출면에 접촉하도록 n전극을 배치할 수 있다(도 1의 (a) 참조). 도전성 기판의 경우에는, 질화물 반도체층이 형성된 면과 반대측의 면에 접촉하도록 n전극을 배치할 수 있다(도 1의 (c) 참조).
질화물 반도체층으로서는, 일반식 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤ 1)의 것을 이용할 수 있다. 또한, 이것 외에, III족 원소로서 B가 일부에 치환된 것을 이용해도 되고, V족 원소로서 N의 일부를 P, As로 치환된 것을 이용해도 된다. n측 반도체층은, n형 불순물로서, Si, Ge, Sn, S, O, Ti, Zr, Cd 등의 IV족 원소 또는 VI족 원소 등 중 어느 1개 이상을 함유하고 있다. 또한, p측 반도체층은, p형 불순물로서, Mg, Zn, Be, Mn, Ca, Sr 등을 함유하고 있다. 불순물은, 예를 들면, 5×1016/㎤~1×1021/㎤ 정도의 농도 범위로 함유되어 있는 것이 바람직하다.
활성층은, 다중 양자웰 구조 또는 단일 양자웰 구조 중 어느 것이어도 된다.
질화물 반도체층은, n측 반도체층과 p측 반도체층에 광의 도파로를 구성하는 광 가이드층을 가짐으로써, 활성층을 사이에 둔 분리 광 가둠형 구조인 SCH(Separate Confinement Hetero structure) 구조로 하는 것이 바람직하다. 단, 본 발명은, 이들 구조에 한정되는 것이 아니다.
질화물 반도체층의 성장 방법은, 특별히 한정되지 않지만, MOVPE(유기 금속 기상 성장법), MOCVD(유기 금속 화학 기상 성장법), HVPE(하이드라이드 기상 성장법), MBE(분자선 에피택시법) 등, 질화물 반도체의 성장 방법으로서 알려져 있는 모든 방법을 적합하게 이용할 수 있다. 특히, MOCVD는 양호한 결정성으로 성장시킬 수 있으므로 바람직하다.
질화물 반도체층, 즉, p측 반도체층의 표면에 형성된 릿지는, 도파로 영역으로서 기능하는 것이다. 릿지의 폭은 1.0㎛~50.0㎛ 정도이다. 또한, 빔 형상을 싱 글 모드로 하는 경우에는 릿지의 폭은 1.0㎛~3.0㎛ 정도가 바람직하다. 그 높이(에칭의 깊이)는, p측 반도체층을 구성하는 층의 막두께, 재료 등에 의해 적절하게 조정할 수 있으며, 예를 들면, 0.1~2㎛를 들 수 있다. 또한, 릿지는, 공진기 방향의 길이가 100㎛~2000㎛ 정도로 되도록 설정하는 것이 바람직하다. 릿지는, 공진기 방향에서 모두 동일한 폭이 아니어도 되고, 그 측면이 수직이어도, 테이퍼 형상이어도 된다. 이 경우의 테이퍼 각은 60~90° 정도가 적당하다.
제1 보호막은, 릿지 측면의 일부 또는 전부를 비접촉 상태에서 피복하고, 또한 릿지 기저부 주변의 질화물 반도체 표면의 일부를 비접촉 상태에서 피복하고, 질화물 반도체층 표면의 일부를 접촉 상태에서 피복하도록 형성되어 있다. 여기서, 비접촉 상태에서 피복한다는 것은, 제1 보호막이, 대응하는 릿지 측면에 대하여, 예를 들면, 1~50㎚ 정도 이격하여 대향하고, 릿지 측면과는 접촉하지 않는 것을 의미한다. 단, 제1 보호막은, 릿지 측면의 높이 방향의 모두를 피복하는 높이까지 존재하고 있지 않아도 되며, 릿지 측면의 하방만을 피복하는 높이에서 존재하고, 릿지 측면의 상방에서 피복되지 않고, 후술하는 p전극 등에 접촉 또는 전기적으로 접속하도록 피복되어 있어도 된다(도 5의 (a)~(f) 참조).
제1 보호막은, 예를 들면, 질화물 반도체층보다도 굴절률이 작은 절연 재료에 의해 형성하는 것이 바람직하다. 구체적으로는, Zr, Si, V, Nb, Hf, Ta, Al 등의 산화물 및 질화물 등의 단층 또는 복수층을 들 수 있다. 이에 의해, 질화물 반도체층, 특히 p측 반도체층에 대한 굴절률차를 확보하여, 활성층으로부터의 광의 누설을 제어할 수 있어, 릿지 내에 효율적으로 광 가둠을 할 수 있다. 특히, Zr 또는 Si의 산화물막의 단층막, 이들 2층 이상의 적층막이 바람직하다. 이러한 재료를 이용함으로써, 공극의 크기 및 형상을 제어하는 것이 용이하게 된다. 2층 이상의 적층막의 경우에는, 동일 원소로 이루어지고, 그 조성비가 서로 다른 것, 조성이 동일하지만 막질이 서로 다른 것을 포함하고 있어도 되며, 조성이 서로 다른 2층 이상의 층을 포함하고 있는 것이 바람직하다. 또한, 제1 보호막의 막두께는, 특별히 한정되는 것은 아니지만, 예를 들면, 10~2000㎚ 정도, 또한 10~500㎚로 하는 것이 적당하다. 제1 보호막의 막두께를 두껍게 함으로써, 보다 용량을 저감시킬 수 있다. 특히, 제1 보호막의 막두께가 50㎚ 이상인 경우에는, 용량 저감 효과 및 그 밖의 레이저 다이오드 특성을 보다 향상시킬 수 있다. 또한, 공극이 형성되어 있는 영역의 제1 보호막은, 균일한 막두께인 것이 바람직하다. 이에 의해, 용량의 제어가 보다 용이하게 된다.
특히, 적층막의 경우에는, 릿지 측면 및 릿지 기저부 주변에 접촉하는 층(이하, 하층으로 기재하는 경우가 있음)에서, 그 위의 층(이하, 상층으로 기재하는 경우가 있음)에 비하여 에칭 레이트가 큰 재료의 층을 형성하는 것이 바람직하다. 또한, 상기 하층과 상층에 대응하는 층이 교대로 3층 이상으로 형성되는 적층막이어도 된다. 이에 의해, 릿지 기저부 주변에서, 공극을 배치할 수 있어, 그 공극의 폭 및 크기를 제어하는 것이 용이하게 되기 때문에, 굴절률의 하한값을 확대할 수 있다. 그 결과, 광의 가둠, 예를 들면, FFP의 형상을 제어하는 것이 가능하게 된다.
또한, 제1 보호막의 에칭 레이트, 광 흡수, 광의 굴절률 등은, 이용하는 제 1 보호막의 재료, 막두께, 막질, 성막 방법 및 조건, 적층 상태 등의 파라미터에 의해 다양하게 변화시킬 수 있으며, 이들 파라미터를 적절히 조정함으로써, 원하는 특성을 갖는 제1 보호막을 형성하는 것이 바람직하다.
본 발명에서의 전극은, 소위 p측의 질화물 반도체층에 전기적으로 접속되는 전극을 의미하며, 또한, 그것에 쌍으로 되는 n측의 질화물 반도체층에 전기적으로 접속되는 전극도 구비하는 것이 바람직하다.
p전극은, 도 1의 (a) 및 (c)에 도시하는 바와 같이, 질화물 반도체층 상으로서, 또한 제1 보호막(16) 상에 형성되는 것이 바람직하다. 전극이 최상층의 질화물 반도체층 및 제1 보호막 상에 연속하여 형성되어 있음으로써, 제1 보호막의 박리를 방지하는 것에 기여한다. 또한, 공극(15)을 통하여 제1 보호막(16) 및 전극(17)이 형성되어 있으므로, 전극에 의한 광 흡수를 억제할 수 있다.
전극은, 예를 들면, 팔라듐, 백금, 니켈, 금, 티탄, 텅스텐, 구리, 은, 아연, 주석, 인듐, 알루미늄, 이리듐, 로듐, ITO 등의 금속 또는 합금의 단층막 또는 적층막에 의해 형성할 수 있다. p전극으로서는, 예를 들면, Ni-Au계, Ni-Au-Pt계, Pd-Pt계, Ni-Pt계의 전극 재료 등을 들 수 있다. 전극의 막두께는, 이용하는 재료 등에 의해 적절하게 조정할 수 있으며, 예를 들면, 50~500㎚ 정도가 적당하다. 전극은, 적어도 p측 및 n측 반도체층 또는 기판 상에 각각 형성하고 있으면 되고, 또한 이 전극 상에 패드 전극 등, 단수 또는 복수의 도전층을 형성해도 된다.
또한, 제1 보호막 상의 일부 영역에는 제2 보호막이 형성되어 있는 것이 바람직하다. 제2 보호막은, 질화물 반도체층의 측면 및/또는 기판의 측면 또는 표면 등을 더 피복하고 있는 것이 바람직하다. 제2 보호막은, 제1 보호막과 마찬가지의 재료로 형성할 수 있다. 이에 의해, 절연성뿐만 아니라, 노출된 측면 또는 표면 등을 확실하게 보호할 수 있다. 제2 보호막의 막두께는, 특별히 한정되는 것이 아니라, 예를 들면, 100~1000㎚ 정도가 적당하다.
본 발명의 질화물 반도체 레이저 소자의 제조 방법으로서는, 이하의 방법이 예시된다.
(질화물 반도체의 형성)
우선, 기판 상에, 표면에 릿지를 갖는 질화물 반도체층을 형성한다.
이 기판으로서는, 예를 들면, 제1 주면 및/또는 제2 주면에 0~10° 정도의 오프각을 갖는 질화물 반도체 기판으로 할 수 있다. 그 막두께는 50㎛ 내지 10mm 정도를 들 수 있다. 질화물 반도체 기판은, MOCVD법, HVPE법, MBE법 등의 기상 성장법, 초임계 유체 중에서 결정 육성시키는 수열 합성법, 고압법, 플럭스법, 용융법 등에 의해 형성할 수 있다. 또한, 시판된 것을 이용해도 된다.
이 질화물 반도체 기판의 제1 주면 상에, 질화물 반도체층을 성장시킨다.
질화물 반도체층은, n측 반도체층, 활성층, p측 반도체층을, 이 순서로, 예를 들면, MOCVD법에 의해, 감압~대기압의 조건에서 성장시킨다. 또한, n측 반도체층, p측 반도체층은, 단일막 구조, 다층막 구조 또는 조성비가 서로 다른 2층으로 이루어지는 초격자 구조로 해도 된다. 또한, 다층막 구조 또는 초격자 구조의 경우에는, n측 반도체층 및 p측 반도체층의 모든 층이, 반드시, n형 불순물 및 p형 불순물을 함유하고 있지 않아도 된다.
n측 반도체층은, 다층막으로 형성하는 것이 바람직하다. 예를 들면, 제1 n측 반도체층으로서는 AlxGa1 - xN(0≤x≤0.5), 바람직하게는 AlxGa1 -xN(0<x≤0.3)이다. 구체적인 성장 조건으로서는, 반응로 내에서의 성장 온도를 1000℃ 이상, 압력을 600Torr 이하를 들 수 있다. 또한, 제1 n측 반도체층은 클래드층으로서 기능시킬 수 있다. 막두께는 0.5~5㎛ 정도가 적당하다.
제2 n측 반도체층은, 광 가이드층으로서 기능시킬 수 있고, AlxGa1-xN(0≤x≤0.3)에 의해 형성할 수 있다. 막두께는 0.5~5㎛이 적당하다.
활성층은, 적어도 In을 함유하고 있는 일반식 InxAlyGa1 -x-yN(0<x≤1, 0≤y<1, 0<x+y≤1)을 갖는 것이 바람직하다. Al 함유량을 높게 함으로써 자외 영역의 발광이 가능하게 된다. 또한, 장파장 측의 발광도 가능하여 360㎚~580㎚까지가 발광 가능하게 된다. 활성층을 양자웰 구조로 형성함으로써, 발광 효율을 향상시킬 수 있다.
활성층 상에 p측 반도체층을 적층한다. 제1 p측 반도체층으로서는 p형 불순물을 함유한 AlxGa1 - xN(0≤x≤0.5)을 들 수 있다. 제1 p측 반도체층은 p측 전자 가둠층으로서 기능한다. 제2 p측 반도체층은, AlxGa1 - xN(0≤x≤0.3), 제3 p측 반도체층은, p형 불순물을 함유한 AlxGa1 - xN(0≤x≤0.5)으로 형성할 수 있다. 제3 p측 반도체층은 GaN과 AlGaN으로 이루어지는 초격자 구조인 것이 바람직하며, 클래드층으로서 기능한다. 제4 p측 반도체층은, p형 불순물을 함유한 AlxGa1-xN(0≤x≤1)으로 형성할 수 있다. 이들 반도체층에 In을 혼정시켜도 된다. 또한, 제1 p측 반도체층, 제2 p측 반도체층은 생략 가능하다. 각층의 막두께는, 3㎚~5㎛ 정도가 적당하다.
임의로, 질화물 반도체층을 에칭하여, n측 반도체층(예를 들면, 제1 n측 반도체층)을 노출시켜도 된다. 노출은, 예를 들면, RIE법에 의해, Cl2, CCl4, BCl3, SiCl4 가스 등을 이용하여 행할 수 있다. 이에 의해, 응력을 완화시킬 수 있다. 또한, 이 n측 반도체층의 노출 시에, 스트라이프 형상의 도파로 영역에 수직한 단부면을 노출시키도록 에칭함으로써, 공진기면을 동시에 형성할 수도 있다. 단, 공진기면의 형성은, 벽개에 의해, 이것과는 다른 공정에서 행해도 된다.
그 후, 반응 용기 내에서, 웨이퍼를 질소 분위기 내에서, 700℃ 정도 이상의 온도에서 어닐링하여, p측 반도체층을 저저항화하는 것이 바람직하다.
(릿지의 형성)
릿지는, 질화물 반도체층 상에 마스크 패턴을 형성하고, 이 마스크 패턴을 이용하여 에칭함으로써 형성할 수 있다.
마스크 패턴은, 예를 들면, SiO2 등의 산화막, SiN 등의 질화물을 이용하여, 포토리소그래피 및 에칭 공정 등의 공지의 방법을 이용하여, 원하는 형상으로 형성할 수 있다. 마스크 패턴의 막두께는, 릿지가 형성된 후에, 릿지 상에 잔존하는 마스크 패턴이, 후속 공정에서 리프트오프법에 의해 제거할 수 있는 막두께인 것이 적당하다. 예를 들면, 0.1~5.0㎛ 정도를 들 수 있다.
예를 들면, 마스크 패턴은, CVD 장치 등을 이용하여 형성하는 것이 바람직하다.
또한, RIE법 등을 이용하여 마스크 패턴을 원하는 형상으로 에칭하는 것이 바람직하다. 에칭은, RIE법을 이용하고, Cl2, CCl4, SiCl4 및/또는 BCl3 등과 같은 염소계의 가스를 이용하는 것이 바람직하다.
그 후, 마스크 패턴을 이용하여, 질화물 반도체층을 에칭함으로써 릿지를 형성한다. 에칭은, RIE법을 이용하고, 예를 들면, 염소계의 가스를 이용하는 것이 바람직하다. 또한, 에칭 시의 기판 온도는, 특별히 한정되지 않지만, 저온(예를 들면, 60~200℃ 정도)으로 하는 것이 바람직하다.
(제1 보호막의 형성)
다음으로, 질화물 반도체층 상에 제1 보호막을 형성한다.
제1 보호막의 형성 방법은, 해당 분야에서 공지, 예를 들면, CVD법, 증착법, ECR(전자 사이클로트론 공명 플라즈마) 스퍼터법, 마그네트론 스퍼터법 등 여러 가지의 방법에 의해 단층 또는 적층 구조로 형성할 수 있다. 또한, 단층의 막을, 1회 또는 2회 이상, 제조 방법 또는 조건을 변화시킴으로써, 조성은 동일하지만, 막질이 서로 다른 막으로서 형성해도 된다. 예를 들면, 마그네트론 스퍼터법에 의해 형성한 제1 보호막은, ECR 스퍼터법으로 형성한 제1 보호막보다도, 에칭 레이트를 크게 할 수 있다. 또한, ECR 스퍼터법으로 형성한 제1 보호막은, 질화물 반도체층과의 계면에서의 막질이 나빠서, 그 부분만 에칭되기 쉬운 경우가 있어, 이러한 제 1 보호막을 이용할 수 있다.
제1 보호막을 형성하는 경우에는, 상술한 릿지의 형성 시에 이용한 마스크 패턴을 그대로 존재시킨 상태에서, 질화물 반도체층 상에 제1 보호막을 형성하는 것이 바람직하다.
(공극의 형성)
마스크 패턴 상에 존재하는 제1 보호막과, 마스크 패턴을 제거함과 함께, 릿지 측면으로부터 릿지 기저부 주변에 걸치는 제1 보호막도 제거하여, 공극을 형성한다. 이들 제거는, 공지의 드라이 또는 웨트 에칭에 의해 행할 수 있다. 예를 들면, HF 및/또는 BHF를 이용한 웨트 에칭, 리프트오프법에 의해 행하는 것이 적당하다. 이 때의 제1 보호막의 재료, 막두께, 적층 구조, 성막 방법, 에칭 방법, 에천트의 종류, 에천트의 농도, 에칭 시간 등의 여러 가지의 조건을 적절히 조정함으로써, 릿지의 양 측면으로부터 기저부 주변에서의 공극을 확보할 수 있도록 에칭한다. 게다가, 질화물 반도체층 표면으로서, 릿지 및 그 주변부 이외의 영역에서는 접촉 상태에서 피복하고, 릿지 기저부 주변으로부터 릿지 양 측면에서는 비접촉 상태에서 피복하도록, 제1 보호막을 가공한다. 이러한 공극의 폭은, 예를 들면, 릿지의 경사 각도, 에천트의 종류, 농도, 처리(침지) 시간 등에 의해 조정할 수 있다.
(전극의 형성)
그 후, 릿지의 표면인 제4 p측 반도체층에 p전극을 형성한다. p전극은, 제4 p측 반도체층 상에만 형성하는 것이 바람직하다. p전극은, 예를 들면, Ni와 Au로 이루어지는 2층 구조이면, 우선, 제4 p측 반도체층 상에 Ni를 5~20㎚ 정도의 막두께로 형성하고, 다음으로, Au를 50~300㎚ 정도의 막두께로 형성할 수 있다. 또한, p전극을 3층 구조로 하는 경우에는 Ni-Au-Pt 또는 Ni-Au-Pd의 순으로 형성하는 것이 바람직하다. Ni와 Au는 2층 구조와 동일한 막두께이면 되고, 최종층으로 되는 Pt, Pd는 50~500㎚ 정도인 것이 적당하다.
p전극을 형성한 후에는, 오믹 어닐링을 행하는 것이 바람직하다. 예를 들면, 질소 및/또는 산소 함유 분위기 하에서, 300℃ 정도 이상, 바람직하게는 500℃ 정도 이상의 어닐링 조건이 적당하다.
다음으로, 제1 보호막 상에, 제2 보호막을 형성해도 된다. 제2 보호막은, 해당 분야에서 공지의 방법에 의해 형성할 수 있다.
임의로, p전극 상에 패드 전극을 형성해도 된다. 패드 전극은, Ni, Ti, Au, Pt, Pd, W 등의 금속으로 이루어지는 적층체로 하는 것이 바람직하다. 구체적으로는, 패드 전극은, p전극 측으로부터 W-Pd-Au 또는 Ni-Ti-Au의 순으로 형성할 수 있다. 패드 전극의 막두께는 특별히 한정되지 않지만, 최종층의 Au의 막두께를 100㎚ 정도 이상으로 하는 것이 바람직하다.
또한, 질화물 반도체 기판의 제1 주면 상의 임의의 n측 반도체층 상에 n전극을 형성해도 되고(도 1의 (a) 참조), 질화물 반도체 기판의 제2 주면에, 부분적 또는 전체면에, n전극을 형성해도 된다(도 1의 (c) 참조). 예를 들면, 기판의 제2 주면 측으로부터, V(막 두께 10㎚), Pt(막 두께 200㎚), Au(막 두께 300㎚)를 형성할 수 있다. n전극은, 예를 들면, 스퍼터법, CVD, 증착 등으로 형성할 수 있다. n전극의 형성에는, 리프트오프법을 이용하는 것이 바람직하며, n전극을 형성한 후, 500℃ 정도 이상에서 어닐링을 행하는 것이 바람직하지만, 어닐링은 생략 가능하다.
또한, n전극 상에, 메탈라이즈 전극을 형성해도 된다. 메탈라이즈 전극은, 예를 들면, Ti-Pt-Au-(Au/Sn), Ti-Pt-Au-(Au/Si), Ti-Pt-Au-(Au/Ge), Ti-Pt-Au-In, Au/Sn, In, Au/Si, Au/Ge 등에 의해 형성할 수 있다.
(칩의 형성）
n전극을 형성한 후, 스트라이프 형상의 p전극에 수직한 방향으로서, 질화물 반도체층의 공진기 단부면을 형성하기 위해, 웨이퍼를 바 형상으로 분할하는 것이 바람직하다. 여기서, 공진기 단부면은, M면(1-100) 또는 A면(11-20)으로 하는 것이 바람직하다. 웨이퍼를 바 형상으로 분할하는 방법으로서는, 블레이드 브레이크, 롤러 브레이크 또는 프레스 브레이크가 있다.
또한, 공진기 단부면에, 반사 미러를 형성해도 된다. 반사 미러는 SiO2, ZrO2, TiO2, Al2O3, Nb2O5 등으로 이루어지는 유전체 다층막이다. 반사 미러는, 공진면의 광반사측 및/또는 광출사면에 형성하는 것이 바람직하다. 또한, 공진면의 광반사측 및 광출사면에 형성하는 것이 바람직하다. 벽개에 의해 형성된 공진면이면, 반사 미러를 재현성 좋게 형성할 수 있다. 또한, 공극의 단부면이 미러에 의해 피복되어 있어도 된다. 이에 의해, 후속 공정이나 레이저의 구동 시에 분진 등이 공극에 들어가, 공극의 기능을 저하시키는 것을 방지할 수 있다.
바 형상으로 된 질화물 반도체 기판은, 전극의 스트라이프 방향과 평행하게 분할하여, 질화물 반도체 레이저 소자를 칩화할 수 있다.
이하에, 본 발명의 질화물 반도체 레이저 소자 및 그 제조 방법의 실시예를 도면에 기초하여 상세하게 설명하지만, 본 발명은 이하의 실시예에 한정되는 것이 아니다.
<실시예 1>
본 실시예의 레이저 소자는, 390㎚대 이하에서 발진하는 소자로서, 도 1의 (a) 및 (b)에 도시하는 바와 같이, n형 GaN으로 이루어지는 기판(10) 상에, Si 도프 n-Al0 .02Ga0 .98N으로 이루어지는 제1 버퍼층(100㎚), Si 도프 n-In0 .1Ga0 .9N으로 이루어지는 제2 버퍼층(150㎚)이 형성되어 있고, 그 위에, n측 반도체층(11)으로서, Si 도프 Al0 .11Ga0 .89N으로 이루어지는 n측 클래드층(0.7㎛), 언도프 Al0.06Ga0.94N으로 이루어지는 n측 광 가이드층(0.15㎛)이 형성되어 있으며, 또한, 단일 양자웰(SQW)로 이루어지는 활성층(12)으로서, Si 도프 Al0 .15Ga0 .85N으로 이루어지는 장벽층(7㎚), 언도프 In0 .01Ga0 .09N으로 이루어지는 웰층(10㎚), Al0.15Ga0.85N으로 이루어지는 장벽층(5㎚)이 형성되고, 이 위에는, p측 반도체층(13)으로서, Mg 도프 p측 Al0 .30Ga0 .70N으로 이루어지는 p측 캡층(10㎚), 언도프 Al0.06Ga0.94N으로 이루어지는 p측 광 가이드층(0.15㎛), 언도프 Al0 .13Ga0 .87N으로 이루어지는 층(2.5㎚)과 Mg도프 Al0 .09Ga0 .91N으로 이루어지는 층(2.5㎚)의 총 막두께 0.6㎛의 초격자층으로 이루어지는 p측 클 래드층, Mg 도프 p측 GaN으로 이루어지는 p측 컨택트층(15㎚)이 형성되어 구성되어 있다.
에칭에 의해 p측 반도체층의 표면에는, 높이 0.7㎛ 정도, 폭 2.1㎛ 정도의 스트라이프 형상의 릿지(14)(경사 각도 80°)가 형성되어 있다.
릿지(14)의 상면을 제외하는 p측 반도체층의 표면에는, ZrO2로 이루어지는 제1 보호막(16)이 형성되어 있고, 릿지(14) 상면에는 p전극(17)이 형성되어 있다. 또한, 질화물 반도체층의 측면 및 제1 보호막의 표면의 일부에 제2 보호막(18)이 형성되어 있으며, 또한, p전극(17)과 접속된 패드 전극(19)이 형성되어 있다. 또한, n측 반도체층의 상면에 n전극(20)이 형성되어 있다.
이러한 레이저 소자에서는, 제1 보호막(16)이, 질화물 반도체층 표면의 일부를 접촉 상태에서 피복함과 함께, 릿지(14)의 기저부 주변으로부터 릿지(14)의 측면을 비접촉 상태에서 피복하고 있고, 이것에 의해, 릿지(14) 측면으로부터 릿지(14) 기저부 주변에 걸치는 공극(15)이 배치되어 있다. 이 공극은, 예를 들면, 길이 X, Y, Z, W가, 각각, 220㎚, 10㎚, 300㎚, 10㎚이다.
이 레이저 소자는, 이하의 방법에 의해 제조할 수 있다. 우선, n형 GaN으로 이루어지는 기판을 MOVPE 반응 용기 내에 세트하고, 트리메틸 알루미늄(TMA), 트리메틸 갈륨(TMG), 암모니아(NH3)를 이용하고, 불순물 가스에 실란 가스(SiH4)를 이용하여, Si를 0.8×1018/㎤ 도프한 n-Al0 .02Ga0 .98N으로 이루어지는 제1 버퍼층을 성장시킨다. 제1 버퍼층을 성장시킨 후, 승온하여 트리메틸 인듐(TMI), TMG, 암모니아를 이용하고, 불순물 가스에 실란 가스를 이용하여, Si를 3×1018/㎤ 도프한 n-In0 .1Ga0 .9N으로 이루어지는 제2 버퍼층을 성장시킨다.
다음으로 암모니아와 TMG, TMA, 불순물 가스로서 실란 가스를 이용하여, Si를 1×1018/㎤ 도프한 Al0 .11Ga0 .89N으로 이루어지는 n측 클래드층을 성장시킨다.
계속해서, 원료 가스에 TMG, TMA 및 암모니아를 이용하여, 마찬가지의 온도에서, 언도프의 Al0 .06Ga0 .94N으로 이루어지는 n측 광 가이드층을 성장시킨다.
온도를 950℃로 하여, 원료 가스에 TMA, TMG 및 암모니아를 이용하고, 불순물 가스로서 실란 가스를 이용하여, Si를 5×1018/㎤ 도프한 Al0 .15Ga0 .85N으로 이루어지는 장벽층을 성장시킨다. 실란 가스를 멈추고, TMG, TMI 및 암모니아를 이용하여, 언도프의 In0 .01Ga0 .99N으로 이루어지는 웰층을 성장시킨다. 또한, 동일 온도에서 TMA, TMG 및 암모니아를 이용하여, Al0 .15Ga0 .85N으로 이루어지는 장벽층을 성장시켜, 단일 양자웰(SQW)로 이루어지는 활성층을 성장시킨다.
다음으로, TMI를 멈추고, Cp2Mg를 흘리고, Mg를 1×1020/㎤ 도프한 p측 Al0.30Ga0.70N으로 이루어지는 p측 캡층을 성장시킨다. 계속해서 Cp2Mg를 멈추고, 1050℃에서, 언도프 Al0 .06Ga0 .94N으로 이루어지는 p측 광 가이드층을 성장시킨다. 이 p측 광 가이드층은, 언도프로서 성장시키지만, p측 캡층으로부터의 Mg의 확산에 의해, Mg 농도가 5×1016/㎤으로 되고 p형을 나타내는 경우가 있다. Cp2Mg를 멈추고, TMA를 흘리고, 1050℃에서 언도프 Al0 .13Ga0 .87N으로 이루어지는 층을 성장시키고, 계속해서 Cp2Mg를 흘리고, Mg농도가 1×1019/㎤으로 이루어지는 Al0 .09Ga0 .91N으로 이루어지는 층을 성장시키고, 총 막두께 0.6㎛의 초격자층으로 이루어지는 p측 클래드층을 성장시킨다. 마지막으로, p측 클래드층 상에, Mg를 1×1020/㎤ 도프한 p형 GaN으로 이루어지는 p측 컨택트층을 성장시킨다.
기판 상에 질화물 반도체층을 적층시킨 웨이퍼를, 반응 용기로부터 취출하고, 도 2의 (a)에 도시하는 바와 같이, 최상층의 p측 컨택트층의 표면에, 폭 2.3㎛의 스트라이프로 이루어지는 SiO2로 이루어지는 마스크 패턴(21)을 형성한다.
그 후, 도 2의 (b)에 도시하는 바와 같이, RIE(반응성 이온 에칭)를 이용하여, p측 클래드층과 p측 광 가이드층의 계면 부근까지 에칭을 행하여, 스트라이프 형상의 릿지(14)를 형성한다.
또한, 질화물 반도체층을 RIE법에 의해 에칭하여, 예를 들면, n측 클래드층의 일부 표면을 노출시킨다.
다음으로, 도 2의 (c)에 도시하는 바와 같이, 마스크 패턴(21)이 형성된 상태에서, 질화물 반도체층의 표면에 ECR 스퍼터 장치를 이용하여, ZrO2의 단층으로 이루어지는 제1 보호막(16c)을 형성한다. 이 제1 보호막(16c)은, RF500W와 마이크 로파 500W의 조건에 의해, 막두께 100㎚으로 형성한다.
그 후, 도 2의 (d)에 도시하는 바와 같이, p측 컨택트층 상에 형성되어 있는 마스크 패턴(21)을 용해 제거하고, 리프트오프법에 의해 SiO2로 이루어지는 마스크 패턴(21)과 함께, p측 컨택트층 상에 형성되어 있는 제1 보호막(16c)을 제거하고, 또한, 이 공정에 의해, 제1 보호막(ZrO2)(16c)과 질화물 반도체층의 계면에 있는 ZrO2를 에칭하여 소정의 크기의 공극(15)이 형성되도록, 버퍼드 불산(이하, BFH로 기재하는 경우가 있음)을 이용하고, 침지 시간을 15분간으로 한다.
다음으로, p측 컨택트층의 릿지 최표면에, Ni와 Au로 이루어지는 p측 오믹 전극을 스트라이프 형상으로 형성하고, 그 위에, p측 오믹 전극과 전기적으로 접속한 p측 패드 전극을 형성한다.
또한, n측 오믹 전극을 n측 클래드층의 표면에 형성한다. 또는, n형 GaN 기판과 n측 클래드층 사이에 n측 컨택트층을 형성하고, 그 n측 컨택트층의 표면에 n측 오믹 전극을 형성해도 된다. 또한, n측 클래드층의 표면을 제거하고, 노출된 n형 GaN 기판의 표면에 n측 오믹 전극을 형성해도 된다. 혹은, n측 클래드층의 일부 표면의 노출 공정을 생략하여, n측 오믹 전극을 n형 GaN 기판의 이면에 형성해도 된다 (도 1의 (c) 참조).
이와 같이 하여, p 및 n 양 전극 형성 후, GaN 기판의 M면(질화물 반도체를 6각 기둥으로 표시한 경우에 그 6각 기둥의 측면에 상당하는 면)에서 GaN을 벽개하여 웨이퍼를 바 형상으로 하고, 그 바의 벽개면에 공진면을 제작한다. 공진면 제 작 후, 다시 공진면에 수직한 방향에서 바 형상의 웨이퍼를 절단하여 칩화하였다.
얻어진 반도체 레이저 칩에 대하여, 각 전극을 와이어 본딩하여, 실온에서 레이저 발진을 시험한 결과, 실온에서 임계값 전류 밀도 2.5㎄/㎠, 발진 파장 375㎚의 연속 발진이 확인되고, 1000시간 이상의 수명을 보였다.
또한, 상술한 것과 마찬가지의 방법으로, 마찬가지의 반도체 레이저 칩을 10개 형성하고, 이들에 대하여 마찬가지로 연속 발진시켰다. 그 결과를 도 6에 도시한다.
도 6에 따르면, 동작 전류값에 약간의 차이는 있지만, 장시간에 걸쳐 안정된 동작 전압을 보였다.
한편, 비교예로서, 제1 보호막의 성막 방법 및 조건, 에칭 조건 등을 변화시켜, 공극을 적극적으로 도입하지 않는 반도체 레이저 소자를 10개 형성하고, 상기한 바와 마찬가지로 연속 발진시켰다. 그 결과, 거의 모든 칩에서, 시간의 경과와 함께 전류값에 큰 변동을 초래하여, 안정된 연속 발진이 얻어지지 않았다. 또한, 그 중의 몇 개는 파괴에 의해, 발진시킬 수 없게 되었다.
또한, 상기에서 얻어진 본 발명의 레이저 칩 및 비교예의 레이저 칩에 대하여 각각 FFP//를 측정한 결과, 도 7에 도시하는 바와 같이, 본 발명의 레이저 칩(굵은 선)에서는, 비교예의 칩(파선)과 비교하여, 광을 보다 강하게 가둘 수 있는 것이 확인되었다.
<실시예 2>
본 실시예에서는, 제1 보호막을, ZrO2의 막질이 서로 다른 2층 구조로 한 것 이외에, 실질적으로 실시예 1과 마찬가지의 소자를, 마찬가지로 형성한다.
우선, 실시예 1과 마찬가지로, 마스크 패턴을 이용하여 질화물 반도체층 표면에 릿지를 형성하고, 도 3의 (a)에 도시하는 바와 같이, 제1 보호막의 하층(16a)으로서, 마그네트론 스퍼터 장치를 이용하여, 막두께가 10㎚인 ZrO2막을 형성한다.
다음으로, 이 위에, 상층(16b)으로서, ECR 스퍼터 장치를 이용하여, 막두께가 90㎚인 ZrO2막을 형성한다.
얻어진 제1 보호막(16a, 16b)을, 300℃에서 어닐하고, BHF에 15분간 침지함으로써, 도 3의 (b)에 도시한 바와 같이, p측 컨택트층 상에 형성한 마스크 패턴을 용해 제거함과 함께, 리프트오프법에 의해 마스크 패턴과 함께, p측 컨택트층 상에 있는 제1 보호막을 제거한다. 또한, 이 공정에서, 제1 보호막으로서 형성한 하층(16a), 상층(16b)을, 릿지 측면으로부터 에칭함으로써, 공극을 형성한다. 이 공극은, 하층(16a)인 ZrO2막과 상층(16b)인 ZrO2막의 에칭 레이트 차에 의해 형성할 수 있다.
이 반도체 레이저 소자에서의 공극에서는, 도 1의 (b)의 X, Y, Z, W에 각각 대응하는 길이는, 250㎚, 5㎚, 150㎚, 10㎚이다.
이러한 구성에 의해, 공극의 크기를 용이하게 제어하는 것이 가능하게 되어, 굴절률을 용이하게 변화시킬 수 있다.
<실시예 3>
본 실시예에서는, 제1 보호막을, 서로 다른 재료로 이루어지는 2층 구조로 한 것 이외에, 실질적으로 실시예 1과 마찬가지의 소자를, 마찬가지로 형성한다.
우선, 실시예 1과 마찬가지로, 마스크 패턴을 이용하여 질화물 반도체층 표면에 릿지를 형성하고, 제1 보호막의 하층으로서, ECR 스퍼터 장치를 이용하여, 막두께가 10㎚인 SiO2막을 형성한다.
다음으로, 이 위에, 상층으로서, ECR 스퍼터 장치를 이용하여, 막두께가 40㎚인 ZrO2막을 형성한다.
얻어진 제1 보호막을, 400℃에서 어닐하고, BHF에 15분간 침지함으로써, p측 컨택트층 상에 형성한 마스크 패턴을 용해 제거하고, 리프트오프법에 의해 마스크 패턴과 함께, p측 컨택트층 상에 있는 제1 보호막을 제거한다. 또한, 이 공정에서, 제1 보호막으로서 형성한 하층인 SiO2막과 상층인 ZrO2막을, 릿지 측면으로부터 에칭함으로써, 릿지 측면과 릿지 저면에 공극을 형성한다. 이 공극은, 하층인 SiO2막과 상층인 ZrO2막의 에칭 레이트 차에 의해 형성할 수 있다.
이 반도체 레이저 소자에서의 공극에서는, 도 1의 (b)의 X, Y, Z, W에 각각 대응하는 길이는, 50㎚, 5㎚, 300㎚, 10㎚이다. 이러한 구성에 의해, 공극의 크기를 용이하게 제어하는 것이 가능하게 되어, 굴절률을 더욱 크게 자유롭게 제어할 수 있다.
<실시예 4>
본 실시예에서는, 제1 보호막을 다층막으로 한 것 이외에, 실질적으로 실시예 1과 마찬가지의 소자를, 마찬가지로 형성한다.
우선, 실시예 1과 마찬가지로, 마스크 패턴을 이용하여 질화물 반도체층 표면에 릿지를 형성하고, 도 4의 (a)에 도시하는 바와 같이, 제1 보호막의 하층(16a)으로서, ECR 스퍼터 장치를 이용하여, 막두께가 10㎚인 SiO2막을 형성한다. 다음으로, 이 위에, 상층(16b)으로서, ECR 스퍼터 장치를 이용하여, 막두께가 30㎚인 ZrO2막을 형성한다. 그것을 2회 반복하여 합계 80㎚의 막두께의 제1 보호막을 형성한다.
얻어진 다층 구조의 제1 보호막을, 400℃에서 어닐하고, BHF에 15분간 침지함으로써, 도 4의 (b)에 도시한 바와 같이, p측 컨택트층 상에 형성한 마스크 패턴을 용해 제거함과 함께, 리프트오프법에 의해 마스크 패턴과 함께, p측 컨택트층 상에 있는 제1 보호막을 제거한다. 또한, 이 공정에서, 제1 보호막으로서 형성한 하층(16a), 상층(16b)을, 릿지 측면으로부터 에칭함으로써, 공극을 형성한다. 이 공극은, ZrO2막과 SiO2막의 에칭 레이트 차에 의해, 그 측면에서 단차를 형성할 수 있다.
이 반도체 레이저 소자에서의 공극에서는, 도 1의 (b)의 X, Z, W에 각각 대응하는 길이는, 300㎚, 200㎚, 10㎚이며, Y1, Y2, Y3 및 Y4는, 각각, 300㎚, 5㎚, 250㎚ 및 5㎚ 정도이다.
이러한 구성에 의해, 공극의 측면에서의 단차를 조정함으로써, 굴절률을 용 이하게 제어할 수 있다.
<산업상의 이용 가능성>
본 발명의 질화물 반도체 레이저 소자는, 광 디스크 용도, 광 통신 시스템, 인쇄기, 노광 용도, 측정 등에 이용할 수 있다. 또한, 특정 파장에 감도를 갖는 물질에 질화물 반도체 레이저로부터 얻은 광을 조사함으로써, 그 물질의 유무 또는 위치를 검출할 수 있는 바이오 관련의 여기용 광원 등에 이용할 수도 있다.
본 발명의 질화물 반도체 레이저 소자에 따르면, 릿지 양측에 공극(또는 갭)을 형성함으로써, 제1 보호막과 릿지의 계면에 걸리는 응력을 효과적으로 억제할 수 있어, 한층더 수명 특성의 향상을 도모할 수 있다. 또한, 이 공극에 의해, 광 가둠을 안정화시킬 수 있다. 이것은 싱글 모드의 질화물 반도체 레이저 소자에 한하지 않고, 멀티 모드의 질화물 반도체 레이저 소자에도 채용하는 것이 가능하다. 또한 본 발명을 싱글 모드의 질화물 반도체 레이저 소자에 채용하면, 수평 횡 모드의 제어를 가능하게 하기 때문에, 임계값을 저하할 수가 있어, 한층더 투입 전력의 저하를 실현하는 것이 가능하게 된다.
또한, 본 발명의 질화물 반도체 레이저 소자의 제조 방법에 따르면, 릿지의 양측에 공극을 제어가 양호하게 형성할 수 있어, 고성능의 질화물 반도체 레이저 소자를 간편하게 제조하는 것이 가능하게 된다.

Claims (12)

  1. 기판과, 그 기판 상에 적층되고, 그 표면에 릿지를 갖는 질화물 반도체층과, 그 질화물 반도체층을 피복하는 제1 보호막과, 릿지 상 및 제1 보호막 상에 형성된 전극을 구비한 질화물 반도체 레이저 소자로서,
    상기 제1 보호막이, 상기 질화물 반도체층 표면의 일부를 접촉 상태에서 피복함과 함께, 상기 릿지 기저부 주변으로부터 그 릿지 측면을 비접촉 상태에서 피복함으로써, 그 릿지 측면으로부터 릿지 기저부 주변에 걸치는 공극이 배치되어 있는 것을 특징으로 하는 질화물 반도체 레이저 소자.
  2. 제1항에 있어서,
    상기 공극은, 상기 릿지 측면에서의 폭보다도 상기 릿지 기저부 주변에서의 폭이 넓은 질화물 반도체 레이저 소자.
  3. 제1항 또는 제2항에 있어서,
    상기 공극의 높이는, 30㎚ 이상 1㎛ 이하인 질화물 반도체 레이저 소자.
  4. 제1항에 있어서,
    상기 제1 보호막은, 상기 질화물 반도체층보다도 굴절률이 작은 질화물 반도체 레이저 소자.
  5. 제1항에 있어서,
    상기 공극은, 그 일부가 전극에 의해 규정되어 이루어지는 질화물 반도체 레이저 소자.
  6. 제1항에 있어서,
    상기 공극은, 상기 릿지와 대략 병행하여 배치되어 있는 질화물 반도체 레이저 소자.
  7. 제1항에 있어서,
    상기 제1 보호막이, 조성이 서로 다른 2층 이상의 다층 구조인 질화물 반도체 레이저 소자.
  8. 제1항에 있어서,
    상기 제1 보호막 상에 제2 보호막이 형성되어 이루어지는 질화물 반도체 레이저 소자.
  9. 기판 상에 질화물 반도체층을 형성하고,
    상기 질화물 반도체층 상에 마스크 패턴을 형성하고, 그 마스크 패턴을 이용하여 에칭함으로써 릿지를 형성하고,
    상기 릿지의 양 측면, 상기 마스크 패턴 상, 릿지 형성 후에 노출되어 있는 질화물 반도체층 상에, 제1 보호막을 형성하고,
    상기 마스크 패턴 상에 존재하는 제1 보호막과, 상기 마스크 패턴을 제거함과 함께, 상기 릿지 측면으로부터 그 릿지 기저부 주변에 걸치는 제1 보호막을 제거함으로써, 상기 질화물 반도체층과 상기 제1 보호막의 계면인 릿지 측면으로부터 릿지 기저부 주변에 걸치는 영역에 공극을 형성하는 것을 포함하는 질화물 반도체 레이저 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 제1 보호막을, 조성이 서로 다른 2 이상의 다층막으로서 형성하는 질화물 반도체 레이저 소자의 제조 방법.
  11. 제10항에 있어서,
    상기 제1 보호막을, 용해 속도가 서로 다른 하층과 상층에 의해 형성하는 질화물 반도체 레이저 소자의 제조 방법.
  12. 제10항에 있어서,
    상기 제1 보호막의 하층을, 마스크 패턴과 동일 재료에 의해 형성하는 질화물 반도체 레이저 소자의 제조 방법.
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