JP2005166718A - 半導体レーザ素子及びその製造方法 - Google Patents

Abstract

【課題】厚膜電極形成後に発生するリッジ側面の空洞部を減らすことを課題とする。
【解決手段】少なくとも、第１導電型のクラッド層、活性層及び第１の第２導電型クラッド層と、第１の第２導電型クラッド層上に、該層側から順次積層された第２の第２導電型クラッド層及び第２導電型キャップ層からなるリッジと、リッジの頭頂部以外のリッジ側面に形成された誘電体膜と、リッジを覆う電極金属層とからなり、第２の第２導電型クラッド層が、厚み方向に混晶比が変化する層であることを特徴とする半導体レーザ素子により上記課題を解決する。
【選択図】図３

Description

本発明は、半導体レーザ素子及びその製造方法に関する。更に詳しくは、本発明は、ＣＤ−Ｒ／ＲＷ、ＤＶＤ−Ｒ／ＲＷ等に使用する高出力半導体レーザ素子及びその製造方法に関する。高出力半導体レーザの構造は、材料費及び工数低減のため、いわゆるエアーリッジ構造に転換しつつある。本発明は、エアーリッジ構造においてリッジ部分の電極金属層の密着性を向上させ、放熱性を改善し、半導体レーザ素子の温度特性を改善することを目的とする。

図１（ａ）〜（ｄ）は、従来のＧａＡｓ／ＧａＡｌＡｓ系赤外レーザ素子の製造方法を説明するための概略斜視図である。

まず、図１（ａ）に示すように、Ｎ型ＧａＡｓ基板（ウェハ）１上にバッファ層（Ｎ型ＧａＡｓ層）２、Ｎ型クラッド層（Ｎ型ＧａＡｌＡｓ層）３、活性層４、第１のＰ型クラッド層（Ｐ型ＧａＡｌＡｓ層）５、ＧａＡｓエッチングストップ層６、第２のＰ型クラッド層（Ｐ型ＧａＡｌＡｓ層）７、Ｐ型キャップ層（Ｐ型ＧａＡｓ層）８の順で各層をＭＯＣＶＤのような気相法により成長させる。

次に、図１（ｂ）に示すように、Ｐ型ＧａＡｓキャップ層８上にリッジ（電流通路）形成のためのマスク９を設ける。マスクの材料としては、用いるエッチング方法に耐性のあるものが使用される。なお、ドライエッチングによる場合にはリッジを形成するマスクとしては、例えばＳｉＯ₂膜のようなドライエッチングに耐性のある膜からなるマスクが用いられる。

次に、図１（ｃ）に示すように、ドライエッチング、ウェットエッチング等の手法により、Ｐ型キャップ層８の全てと、第２のＰ型クラッド層７をＧａＡｓエッチングストップ層６の近傍までエッチングして、おおまかなリッジを形成する（このエッチングを、第１のエッチングとする）。なお、このリッジはレーザ発振を行うための電流通路となるものである。

続いて図１（ｄ）に示すように、第２のＰ型クラッド層７のみエッチング可能で、ＧａＡｓはエッチングしないエッチング液であるＨＦにて第２のＰ型クラッド層７を更にエッチングする（このエッチングを、第２のエッチングとする）。このエッチングにより、所望のレーザ特性が得られるような幅にリッジを仕上げる。この場合当然のことながら、ＨＦによるエッチングはＧａＡｓエッチングストップ層６で阻止されるため、リッジの幅はＨＦのエッチング時間に依存する。

次に、図２（ａ）〜（ｇ）に示す一連の工程にてＰ側電極を形成する。以下、図２（ａ）〜（ｇ）を説明する。

まず、リッジ両サイド表面に電流が流れるのを防ぐために、最初に絶縁性を有するおよそ１０００Å〜２０００Åの厚さの誘電体膜(ＳｉＮもしくはＳｉＯ₂等)１０をリッジ全体を含めたウェハ表面に成膜する（図２（ａ））。なお、誘電体膜１０はレーザ発光時ＮＦＰを安定させる効果も有する。

次に、レジスト１１にてＰ型キャップ層の頭頂部以外の部分を保護する（図２（ｂ））。

次いで、リッジ内部にのみ電流が流れるようにするために、Ｐ型キャップ層８上部の誘電体膜１０のみをエッチングにより除去する（図２（ｃ））。このとき、図２（ｃ）に示すようにＰ型キャップ層８両サイドの誘電体膜１０の一部はオーバーエッチングされる。

更に、Ｐ型キャップ層８と金の厚膜電極とをオーミック接合するためのＡｕＺｎの第１の電極金属層１２を形成する（図２（ｄ））。

この後、レジスト１１を除去し（図２（ｅ））、Ｍｏ／Ａｕからなる第２の電極金属層（バリア／ダイボンド電極）１３をメッキ法で形成する（図２（ｆ））。このとき、図２（ｆ）に示すようにＰ型キャップ層８両サイドは、誘電体膜１０上にのみ、第２の電極金属層１３が形成される。これは、誘電体膜１０と、Ｐ型キャップ層８両サイドとの段差近傍（庇の陰になっている部分）では第２の電極金属層１３が形成されにくいためである。

次に、メッキにてリッジを含めたウェハ表面に２〜３μｍ程度の厚さの金の厚膜電極１５を形成する（図２（ｇ））。メッキで厚膜電極１５を形成するのは、第２の電極金属層１３の表面から電流が流れることで、蒸着法よりもカバレッジよく厚膜電極１５を成長できるからである。

この後、更にウェハのＮ基板側（裏面側）を研削し、所望の厚みに仕上げた後、Ｎ基板側にＮ側電極を形成することで、半導体レーザ素子が完成する。

なお、エアーリッジ構造ではないが、上記と類似する方法にて得られる半導体レーザ素子が、特開平１１−１３５８８４号公報（特許文献１）にも例示されている。

特開平１１−１３５８８４号公報

従来の技術では、上述した図２（ｆ）に示すとおり、Ｐ型キャップ層８が庇８’を有する。この庇８’の下部分１４は、第２の電極金属層１３の形成時の陰となることで、第２の電極金属層１３が、下部分１４では他の部分より極端に薄いか、もしくは形成されなくなってしまう。この場合、第２の電極金属層１３が薄いかもしくは無い領域上では、電流が流れずメッキによる厚膜電極１５が形成されにくいため、図２（ｇ）に示す空洞部１６が発生する。

この空洞部は空気層であり、レーザ発振時に発生する熱がこの空洞部により放熱されにくくなり、レーザ素子としての温度特性及び信頼性が悪くなってしまう。

かくして本発明によれば、少なくとも、第１導電型のクラッド層、活性層及び第１の第２導電型クラッド層と、第１の第２導電型クラッド層上に、該層側から順次積層された第２の第２導電型クラッド層及び第２導電型キャップ層からなるリッジと、リッジの頭頂部以外のリッジ側面に形成された誘電体膜と、リッジを覆う電極金属層とからなり、第２の第２導電型クラッド層が、厚み方向に混晶比が変化する層であることを特徴とする半導体レーザ素子が提供される。

更に、本発明によれば、第１導電型のクラッド層上に、活性層、第１の第２導電型クラッド層、厚み方向に混晶比が変化する第２の第２導電型クラッド層と第２導電型キャップ層とを順次成長させる工程、第２導電型キャップ層と第２の第２導電型クラッド層をドライエッチング、次いでＨＦを含むエッチャントによりウェットエッチングする工程、リッジの頭頂部以外のリッジ側面に誘電体膜を形成する工程、電極金属層でリッジを被覆する工程とを少なくとも含むことを特徴とする半導体レーザ素子の製造方法が提供される。

本発明によれば、従来よりも第２導電型キャップ層からなる庇の幅を小さくすることができるため、厚膜電極形成後に発生していたリッジ側面の空洞部を減らすことができる。これにより、レーザ発振時に発生する熱が放熱されやすくなり、レーザ特性及び信頼性が向上したエアーリッジ構造を有する高出力半導体レーザ素子を得ることができる。

本明細書において、第１導電型はＮ又はＰ型を意味する。一方、第２導電型は、第１導電型がＮ型の場合、Ｐ型を、Ｐ型の場合、Ｎ型を意味する。以下では、第１導電型をＮ型として説明しているが、Ｐ型でもよいことは言うまでもない。

まず、本発明の半導体レーザ素子は、少なくとも第１のＰ型クラッド層、第２のＰ型クラッド層及びＰ型キャップ層からなる。これら各層を構成する材料としては、特に限定されず公知の材料をいずれも使用することができる。例えば、第１及び第２のＰ型クラッド層とＰ型キャップ層とを構成する材料の組み合わせとして、ＧａＡｌＡｓ／ＧａＡｓ、ＩｎＧａＡｓＰ／ＧａＡｓ、ＩｎＧａＰ／ＧａＡｓ、ＡｌＧａＩｎＰ／ＧａＡｓ、ＧａＡｓＳｂ／ＧａＡｓ等が挙げられる。

特に、本発明では、第２のＰ型クラッド層が、厚み方向に混晶比が変化する層からなる。例えば、第２のＰ型クラッド層が、Ｐ型キャップ層と異なる元素を少なくとも１つ含み、該異なる元素が、Ｐ型キャップ層に接する領域で、Ｐ型キャップ層に向かって少なくなるように混晶比が変化することが好ましい。また、混晶比の変化は、連続的であることが好ましく、直線的であることがより好ましい。

具体的には、第２のＰ型クラッド層が、Ｐ型ＧａＡｌＡｓ層であり、Ｐ型キャップ層が、Ｐ型ＧａＡｓ層である場合、Ａｌが、第２のＰ型クラッド層の厚み方向の上部１／３以内の領域（より好ましくは、１／７以上及び１／４以内の領域）において、０．１以内の混晶比差で変化するように含まれていることが好ましい。この混晶比差は、０．０５以内であることがより好ましい。更に、第２のＰ型クラッド層は、Ｐ型キャップ層に接する部分が、０．３８〜０．４６の範囲でかつ最低のＡｌの混晶比を有する層であることが好ましい。より好ましいＡｌの混晶比は、０．４２である。

更に、半導体レーザ素子を構成する各層にＮ型を付与する不純物としては、Ｓｅ、Ｔｅ、Ｓｉ、Ｇｅ、Ｃ等が挙げられ、Ｐ型を付与する不純物としては、Ｚｎ、Ｃ等が挙げられる。なお、Ｃは、条件によりＰ型及びＮ型のいずれの不純物としても使用することができる。各層の膜厚及び不純物濃度は、層同士の整合性、所望する半導体レーザの機能等に応じて適宜決定される。

本発明の半導体レーザは、上記のＰ型クラッド層及びＰ型キャップ層以外にも、Ｐ型クラッド層下に活性層、Ｐ型キャップ層上にＰ型キャップ層中に活性層へ流れる電流を制御するための電流ブロック層、活性層とＰ型クラッド層の間に光ガイド層、活性層下にＮ型クラッド層、Ｎ型クラッド層下にバッファ層、第１と第２のＰ型クラッド層間にエッチングストップ層を有していてもよい。これら各層を構成する材料は、第１及び第２のＰ型クラッド層とＰ型キャップ層に使用される材料に応じて、適宜選択できる。

エッチングストップ層（例えば、ＧａＡｓ層）を有することで、エッチング後の第１のＰ型クラッド層の厚さを正確に制御できる。正確な制御により、レーザ放射角も制御できる。

更に、上記各層は、通常基板上に形成される。基板には、公知の基板をいずれも使用することができ、例えば、ＧａＡｓ基板、Ｓｉ基板、ガラス基板、サファイア基板等が挙げられる。基板は、Ｎ型又はＰ型の導電型を有していてもよい。

なお、基板上に形成される上記各層は、ＭＯＣＶＤ法、ＭＢＥ法、ＬＰＥ法、蒸着法、スパッタ法等の公知の方法により形成することができる。

また、本発明では、第１のＰ型クラッド層上に積層された第２のＰ型クラッド層及びＰ型キャップ層がリッジを形成している。リッジは、共振器長に垂直な方向に所定の幅を有し、かつ共振器長方向に延在している。

リッジの形成方法は、Ｐ型キャップ層上にリッジ形成用のマスクを形成し、該マスクを用いてＰ型キャップ層及び第２のＰ型クラッド層を順次エッチングし、次いでＰ型キャップ層を優先的にエッチングする方法が挙げられる。後者のエッチングにより、Ｐ型キャップ層による庇を小さくすることができる。前者のエッチング方法は、ウェット法でもドライ法でもよい。後者のエッチング方法は、ウェットエッチング法であることが好ましい。また、エッチングに使用されるエッチャントは、Ｐ型キャップ層及び第２のＰ型クラッド層の材料に応じて適宜選択することができる。特に、後者のエッチング方法が、ウェットエッチングである場合、第２のＰ型クラッド層は、混晶比が厚み方向に変化しているため、厚み方向でエッチングスピードが異なることとなる。また、混晶比の変化が、連続的や直線的である場合、第２のＰ型クラッド層のエッチング後の形状も連続的又は直線的になめらかに変化することとなる。特に、直線的な変化とすることで、リッジ横の形状変化が急激過ぎることもなく緩やか過ぎることもない最適な形状が得られ、その結果、電極金属層のまわりこみ改善が可能となる。

更に、第２のＰ型クラッド層が、Ｐ型ＧａＡｌＡｓ層であり、Ｐ型キャップ層が、Ｐ型ＧａＡｓ層であって、Ａｌが、第２のＰ型クラッド層の厚み方向の上部１／３以内の領域（より好ましくは、１／７以上及び１／４以内の領域）において、０．１以内の混晶比差で変化するように含まれている場合、第２のＰ型クラッド層の上部の幅をＰ型キャップ層の幅に近づけることができる。そのため、Ｐ型キャップ層による庇の下部分に形成される空洞を小さくすることができる。なお、Ａｌの混晶比の変化する領域が１／３より大きい場合、活性層に近い部分がレーザ光のニアフィールドパターンに影響を与え、ニアフィールドパターンが不安定となるため好ましくない。

また、混晶比差が、０．０５以内であれば、空洞をより小さくできる。更に、第２のＰ型クラッド層が、Ｐ型キャップ層に接する部分において、他の部分に比べて、０．３８〜０．４６の範囲の最低のＡｌの混晶比を有する層であることで、空洞をより小さくできる。０．３８より低い場合、例えばＨＦによるウェットエッチングが不安定となり、リッジ側面の形状が乱れることや、ＨＦによるエッチングがほとんど進まなくなるため好ましくない。

Ａｌの低混晶比層はエッチングレートが低いことを利用して、Ａｌの混晶比が、第２のＰ型クラッド層からＰ型キャップ層に向かって低減することで、庇形状を以下のように改善できる。

ここで、リッジを構成する第２のＰ型クラッド層は、下端より上端の幅が広く、前記第２のＰ型クラッド層の混晶比の変化している領域で、前記幅の広がりが生じていることが好ましい。この構成によりＰ型キャップ層による庇の下部分に形成される空洞を小さくすることができる。なお、第２のＰ型クラッド層の上端の幅は、Ｐ型キャップ層の下端の幅と同一か又はできるだけ近いことが好ましい。更に、第２のＰ型クラッド層の上端の幅は、該層の下端の幅の１.１〜１.５倍であることが好ましい。

リッジの頭頂部以外のリッジ側面には、誘電体膜が形成されている。この誘電体膜は、リッジ以外の部分に電流が流れるのを防止する電流狭窄作用を有する。誘電体膜は、特に限定されないが、Ｓｉ等の半導体膜、ＳｉＮ、ＳｉＯ₂等のような絶縁性の膜が好ましい。Ｓｉ膜はＡｌＧａＡｓクラッド層との密着性が向上する為、レーザ光のＮＦＰ及びＦＦＰが安定する。クラッド層ＳｉＮ膜はＳｉＯ₂膜に比べると熱膨張係数が大きくＧａＡｌＡｓの膨張係数に近いためリッジ部分に応力歪が発生しにくくなり、信頼性を向上できる。誘電体膜の厚さは、通常０.１〜０.４μｍである。また、誘電体膜の形成方法は、例えば、ＣＶＤ法、スパッタ法、プラズマＣＶＤ法等が挙げられる。プラズマＣＶＤ法は、庇部分をカバレッジよく、隙間なく誘電体膜で覆うことができる。

この誘電体膜は、１．４〜２．２の範囲の屈折率と、１０００Å〜４０００Åの範囲の膜厚とを有することが好ましい。このように特定の範囲の屈折率を誘電体膜が有することで、リッジ内外に屈折率差をつけることができる。その結果、レーザ発光時に光閉じ込め効果が得られる。特に、レーザ発光時のニアフィールドパターンを安定化するのに上記特定の範囲の誘電体膜を使用することが好適である。なお、上記特定の範囲を設定した理由は、光閉じ込め効果を得るためにはより、膜厚が厚い方がよいが、厚すぎると熱伝導が悪くなるためである。

リッジは、電極金属層で覆われている。この電極金属層には、公知の材料からなる層を使用でき、例えば、Ａｌ、Ｃｕ等の金属層、Ｍｏ／Ａｌ、Ｍｏ／Ａｕ、Ａｕ／Ｚｎ等の積層体が挙げられる。なお、リッジの形状により異なるが、上記誘電体膜や電極金属層で覆われていない領域がリッジ表面に存在していてもよい。電極金属層は、半導体レーザ素子に駆動電流を流す役割と、発光時の発熱を放熱する役割を有する。また。電極金属層をメッキにて積層することで、より厚い金属層を成膜できるので、放熱性が更に改善される。

また、リッジの頭頂部には、Ｐ型キャップ層と電極金属層とをオーミック接続するための金属層が積層されていてもよい。金属層の例としては、ＡｕＺｎ、ＡｕＢｅ等が挙げられる。電極金属層及び金属層の形成方法は、例えば、蒸着法、ＣＶＤ法、スパッタ法等が挙げられる。この内、スパッタ法は、蒸着法に比べてカバレッジを改善できるので、リッジ横部分の電極金属層下の空洞をなくすことができる。

更に、電極金属層で覆われたリッジを含めた全面に厚膜電極が通常形成される。この厚膜電極は、２〜３μｍ程度の厚さを有し、Ａｕ、Ｍｏ/Ａｕ等からなる。

上記本発明の半導体レーザ素子は、リッジ側面に存在する空洞部の容積を、従来に比べて、約５０％以上低減することができる。そのため、空洞部に由来する温度特性や信頼性の低下を抑制できるという効果を奏する。

なお、半導体レーザ素子は、通常、ウェハ上で複数個同時に形成され、上記各構成要素を形成した後、共振器長毎の幅のバーに分割される。この後、両光出射端面に所定の反射率を有する保護膜を成膜し、次いでバーは個別のレーザ素子（チップ）に分割される。

以下実施例により本発明を更に詳細に説明するが、本発明は、以下の実施例により限定されるものではない。

実施例１
実施例１の半導体レーザ素子の製造方法を図３（ａ）〜図４（ｂ）により説明する。

まず、図３（ａ）に示すように、Ｎ型ＧａＡｓ基板（ウェハ）１上にバッファ層２、Ｎ型クラッド層（Ｎ型ＧａＡｌＡｓ層）３、活性層４、第１のＰ型クラッド層（Ｐ型ＧａＡｌＡｓ層；Ａｌの混晶比０．５）５、ＧａＡｓエッチングストップ層６、第２のＰ型クラッド層（Ｐ型ＧａＡｌＡｓ層）７、Ｐ型キャップ層（Ｐ型ＧａＡｓ層；厚さ０．７５μｍ）８の順で各層をＭＯＣＶＤのような気相法により成長させる。なお、図では個々の半導体レーザ素子について示しているが、実際にはウェハ単位で製造が行われる。

上記第２のＰ型クラッド層７は、厚さ０．１３μｍであり、第１のＰ型クラッド層５側から１μｍの間でＡｌの混晶比が０．５、残りの部分のＡｌの混晶比が０．４７〜０．４２に連続的に変化するように形成されている。

次に、Ｐ型キャップ層８上にリッジ（電流通路）形成のためのマスク９を設ける。マスクの材料としては、用いるエッチング方法に耐性のあるものが使用される。なお、ドライエッチングによる場合にはリッジを形成するマスクとしては、例えばＳｉＯ₂膜のようなドライエッチングに耐性のある膜からなるマスクが用いられる。

次に、図３（ｂ）に示すように、ドライエッチング、ウェットエッチング等の手法により、Ｐ型キャップ層８の全てと、第２のＰ型クラッド層７をＧａＡｓエッチングストップ層６の近傍までエッチングして、おおまかなリッジを形成する（このエッチングを、第１のエッチングとする）。なお、このリッジはレーザ発振を行うための電流通路となるものである。

続いて図３（ｃ）及び（ｄ）に示すように、第２のＰ型クラッド層７のみエッチング可能で、ＧａＡｓはエッチングしないエッチング液であるＨＦにて第２のＰ型クラッド層７を更にエッチングする（このエッチングを、第２のエッチングとする）。このエッチングにより、Ａｌの混晶比が低い第２のＰ型クラッド層７は、エッチングレートが低いため、図３（ｄ）に示す様な形状となる。

次に、リッジ両サイド表面に電流が流れるのを防ぐために、最初に絶縁性を有するおよそ１０００Å〜２０００Åの厚さの誘電体膜(ＳｉＮもしくはＳｉＯ₂等)１０をリッジ全体を含めたウェハ表面に成膜する。次に、レジストにてＰ型キャップ層８の頭頂部以外の部分を保護する。次いで、リッジ内部にのみ電流が流れるようにするために、Ｐ型キャップ層８上部の誘電体膜１０のみをエッチングにより除去する。このとき、Ｐ型キャップ層８両サイドの誘電体膜１０の一部はオーバーエッチングされる。更に、Ｐ型キャップ層８と金の厚膜電極とをオーミック接合するためのＡｕＺｎの第１の電極金属層１２を蒸着で形成する。この後、レジストを除去し、Ｍｏ／Ａｕの第２の電極金属層（バリア／ダイボンド電極）１３をメッキにより形成する（図４（ａ））。

本実施例では、庇の部分がなめらかになり、第１の電極金属層が庇下部へも形成されるため、庇下部にもメッキ時に第１の電極金属層表面から電流が流れ、その結果、第２の電極金属層の庇下部への回りこみが改善されている（図４（ａ））。

次に、メッキにてリッジを含めたウェハ表面に２〜３μｍ程度の厚さの金の厚膜電極２０を形成する（図４（ｂ））。

実施例１によれば、リッジ横の空洞部１６の体積が図２（ｇ）に示す従来例に比べて小さくなっている。

実施例２
スパッタにより第２の電極金属層１３を積層したこと以外は、実施例１と同様にして、半導体レーザ素子を形成する（５（ａ）及び（ｂ））。実施例２では、リッジ横の空洞をなくすことができている。

従来の半導体レーザ素子の製造工程を説明するための概略斜視図である。 従来の半導体レーザ素子の製造工程を説明するための概略斜視図である。 本発明の半導体レーザ素子の製造工程を説明するための概略斜視図である。 本発明の半導体レーザ素子の製造工程を説明するための概略斜視図である。 本発明の半導体レーザ素子の製造工程を説明するための概略斜視図である。

符号の説明

１ Ｎ型ＧａＡｓ基板
２ バッファ層
３ Ｎ型クラッド層
４ 活性層
５ 第１のＰ型クラッド層
６ ＧａＡｓエッチングストップ層
７ 第２のＰ型クラッド層
８ Ｐ型キャップ層
８’ 庇
９ マスク

１０ 誘電体膜
１１ レジスト
１２ 第１の電極金属層
１３ 第２の電極金属層
１４ 庇の下部分
１５、２０ 厚膜電極
１６ 空洞部

Claims (15)

1. 少なくとも、第１導電型のクラッド層、活性層及び第１の第２導電型クラッド層と、第１の第２導電型クラッド層上に、該層側から順次積層された第２の第２導電型クラッド層及び第２導電型キャップ層からなるリッジと、リッジの頭頂部以外のリッジ側面に形成された誘電体膜と、リッジを覆う電極金属層とからなり、第２の第２導電型クラッド層が、厚み方向に混晶比が変化する層であることを特徴とする半導体レーザ素子。
2. 前記第２の第２導電型クラッド層が、前記第２導電型キャップ層と異なる元素を少なくとも１つ含み、該異なる元素が、第２導電型キャップ層に接する領域で、第２導電型キャップ層に向かって少なくなる請求項１に記載の半導体レーザ素子。
3. 前記第２の第２導電型クラッド層が、Ｐ型ＧａＡｌＡｓ層であり、第２導電型キャップ層が、Ｐ型ＧａＡｓ層である請求項１又は２に記載の半導体レーザ素子。
4. Ａｌが、第２の第２導電型クラッド層の厚み方向の上部１／３以内の領域において、０．１以内の混晶比差で変化するように含まれている請求項３に記載の半導体レーザ素子。
5. 前記第２の第２導電型クラッド層は、前記第２導電型キャップ層に接する部分が、０．３８〜０．４６の範囲でかつ最低のＡｌの混晶比を有する層である請求項３又は４に記載の半導体レーザ素子。
6. 前記第２の第２導電型クラッド層の混晶比が、連続的に変化する請求項１〜５のいずれ１つに記載の半導体レーザ素子。
7. 前記混晶比が、前記第２の第２導電型クラッド層の膜厚方向に対して直線的に変化する請求項６に記載の半導体レーザ素子。
8. 前記第２の第２導電型クラッド層は、下端より上端の幅が広く、前記第２の第２導電型クラッド層の混晶比の変化している領域で、前記幅の広がりが生じている請求項１〜７のいずれか１つに記載の半導体レーザ素子。
9. 前記第１の第２導電型クラッド層と前記第２の第２導電型クラッド層との間にエッチングストップ層が位置する請求項１〜８のいずれか１つに記載の半導体レーザ素子。
10. 前記エッチングストップ層が、ＧａＡｓ層である請求項９に記載の半導体レーザ素子。
11. 誘電体膜が、１．４〜２．２の範囲の屈折率と、１０００Å〜３０００Åの範囲の膜厚とを有する請求項１〜１０のいずれか１つに記載の半導体レーザ素子。
12. 誘電体膜が、ＳｉＯ₂又はＳｉＮからなる膜である請求項１１に記載の半導体レーザ素子。
13. 第１導電型のクラッド層上に、活性層、第１の第２導電型クラッド層、厚み方向に混晶比が変化する第２の第２導電型クラッド層と第２導電型キャップ層とを順次成長させる工程、第２導電型キャップ層と第２の第２導電型クラッド層をドライエッチング、次いでＨＦを含むエッチャントによりウェットエッチングする工程、リッジの頭頂部以外のリッジ側面に誘電体膜を形成する工程、電極金属層でリッジを被覆する工程とを少なくとも含むことを特徴とする半導体レーザ素子の製造方法。
14. 前記誘電体膜が、プラズマＣＶＤ法で形成される請求項１３に記載の半導体レーザ素子の製造方法
15. 前記電極金属層は、スパッタ法又はメッキ法により少なくとも１部が形成されている請求項１３又は１４に記載の半導体レーザ素子の製造方法。

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