JP2005108917A

JP2005108917A - 半導体レーザ素子および半導体レーザ装置

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Publication number: JP2005108917A
Application number: JP2003336765A
Authority: JP
Inventors: Daijiro Inoue; 大二朗井上; Masayuki Hata; 雅幸畑; Yasuhiko Nomura; 康彦野村; Tsutomu Yamaguchi; 勤山口
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2003-09-29
Filing date: 2003-09-29
Publication date: 2005-04-21
Anticipated expiration: 2023-09-29
Also published as: JP4286097B2

Abstract

【課題】放熱特性の低下を抑制しながら、動作速度を十分に向上させることができ、かつ、ヒートシンクを装着する場合にリーク電流が発生しにくい半導体レーザ素子を提供する。
【解決手段】この半導体レーザ素子は、ｎ型クラッド層３と、ｎ型クラッド層３上に形成されたＭＱＷ活性層５と、ＭＱＷ活性層５上に形成され、平坦部と平坦部から突出するように形成されたリッジ部を構成する凸部とを有するｐ型クラッド層７とを備えている。そして、ｐ型クラッド層７の凸部近傍に位置する部分には、第１電流ブロック層９のみが形成されており、凸部近傍以外に位置する部分の平坦部上には、第１電流ブロック層９および第２電流ブロック層１０からなる積層膜が形成されている。
【選択図】図１

Description

本発明は、半導体レーザ素子および半導体レーザ装置に関し、特に、絶縁物からなる電流ブロック層を有するリッジ導波型の半導体レーザ素子および半導体レーザ装置に関する。

従来、半導体レーザ素子は、光ディスクシステムにおける記録用光源として用いられている。近年では、記録速度の向上のために、半導体レーザ素子のレーザ出力の高出力化が図られている。また、従来の光ディスクシステム用の半導体レーザ素子としては、出射ビームの安定性などの観点から、リッジ導波型の半導体レーザ素子が一般的に用いられている。このリッジ導波型の半導体レーザ素子において、記録速度の向上を実現するためには、レーザ出力の高出力化に加えて、動作速度を向上させる必要がある。

図１９は、従来の一例によるリッジ導波型の半導体レーザ素子を示した断面図である。図１９を参照して、従来の一例によるリッジ導波型の半導体レーザ素子では、第１導電型の基板１０１上に、第１導電型の第１クラッド層１０２が形成されている。第１クラッド層１０２上には、発光層として機能する活性層１０３が形成されている。活性層１０３上には、平坦部と、平坦部の中央部から突出するように形成された凸部（リッジ部）とを有する第２導電型の第２クラッド層１０４が形成されている。第２クラッド層１０４の凸部上には、コンタクト層１０５が形成されている。なお、第２クラッド層１０４の凸部と、コンタクト層１０５とによって、リッジ部が構成されている。このリッジ部の側面と、第２クラッド層１０４の平坦部とを覆うように、電流ブロック層１０６が形成されている。また、電流ブロック層１０６およびコンタクト層１０５上には、コンタクト層１０５の上面にオーミック接触するように、ｐ側電極１０７が形成されている。また、第１導電型の基板１０１の裏面にオーミック接触するように、ｎ側電極１０８が形成されている。

ここで、図１９に示した従来の一例によるリッジ導波型の半導体レーザ素子において、電流ブロック層１０６は、リッジ部のみに電流を供給するための電流阻止層としての機能と、リッジ部に対して屈折率差を設けて光閉じ込めを行う機能との２つの機能を有している。また、電流ブロック層１０６は、第１導電型の半導体または絶縁物から構成されている。この場合、半導体レーザ素子の高速動作のためには、半導体に比べて容量値を低減しやすい絶縁物を用いるのが好ましい。

半導体レーザ素子の高周波動作特性は、通常、等価回路によって議論される。図２０は、図１９に示した従来の一例によるリッジ導波型の半導体レーザ素子の等価回路を簡易的に示した図である。図２０を参照して、リッジ部の抵抗に相当する抵抗Ｒ１に対して、両側の電流ブロック層１０６による容量Ｃ１ａとＣ１ｂとが並列に発生する。そして、抵抗Ｒ１、容量Ｃ１ａおよびＣ１ｂに対して、直列に、第２クラッド層１０４の平坦部以下の各層の抵抗に相当する抵抗Ｒ２が接続されている。動作速度を向上させるためには、図２０に示した抵抗Ｒ１およびＲ２の抵抗値と、容量Ｃ１ａおよびＣ１ｂの容量値とを低減する必要がある。このうち、抵抗値に関しては、材料特性上の制約から大幅に低減することが困難な場合が多い。その一方、下記の式（１）に示すように、容量値Ｃは、構成材料の誘電率εと、電流ブロック層１０６の形成面積Ｓとに比例し、空乏化した部分の膜厚である絶縁物からなる電流ブロック層１０６の膜厚ｄに反比例する。このため、誘電率εの小さい材料を用いたり、電流ブロック層１０６の形成面積Ｓを小さくしたり、または、電流ブロック層１０６の膜厚ｄを大きくすることによって、容量Ｃ１ａおよびＣ１ｂの容量値を低減することが理論的には可能である。

Ｃ＝εＳ／ｄ・・・（１）
しかし、上記した容量値を低減する方法のうち、電流ブロック層１０６の誘電率εを小さくする方法については、電流ブロック層１０６が光閉じ込め層としての機能を有しているため、誘電率εを小さくしすぎると、半導体からなるリッジ部との屈折率差が大きくなって光閉じ込めが強くなりすぎる。これにより、半導体レーザ素子の発振特性が劣化してしまうという不都合が生じる。また、電流ブロック層１０６の形成面積Ｓを小さくする方法では、放熱特性を向上させるために、電流ブロック層１０６の上部に熱伝導率の高い金属層やヒートシンク（放熱部材）を装着する場合に、電流ブロック層１０６の形成面積Ｓが小さいと、ヒートシンクなどとの接着面積が小さくなる。この場合には、放熱が十分に行えなくなるとともに、接着強度が弱くなるという不都合が生じる。また、電流ブロック層の形成面積Ｓを小さくすると、チップのハンドリングが困難になるという不都合も生じる。

また、電流ブロック層１０６の膜厚ｄを大きくする方法では、電流ブロック層を構成する絶縁物は熱伝導率が小さいため、その絶縁物の膜厚を大きくすると、レーザ素子動作中に最も発熱が大きいリッジ部近傍からの放熱を十分に行えなくなるという不都合が生じる。これにより、半導体レーザ素子の発光部となるｐｎ接合部の温度が上昇するので、動作電流が増大するという不都合が生じる。

そこで、従来、上記のような不都合を生じることなく、電流ブロック層の膜厚ｄを大きくする方法により容量値を低減することが可能な構造が提案されている（たとえば、特許文献１参照）。

この特許文献１に提案された従来の他の例によるリッジ導波型構造の半導体レーザ素子では、図２１に示すように、第１導電型の基板１１１上に、第１導電型の第１クラッド層１１２、活性層１１３および第２導電型の第２クラッド層１１４が順次形成されている。第２導電型の第２クラッド層１１４には、リッジ部を構成する凸部１１４ａと、リッジ部を構成する凸部１１４ａの両側に所定の間隔を隔ててリッジ部を構成しない２つの凸部１１４ｂとが設けられている。この凸部１１４ａおよび１１４ｂは同じ高さで形成されている。また、第２クラッド層１１４の凸部１１４ａおよび１１４ｂ上には、オーム接触層（コンタクト層）１１５が形成されている。リッジ部を構成する凸部１１４ａ上のコンタクト層１１５上には、ｐ側電極１１７が形成されている。また、リッジ部を構成しない凸部１１４ｂ上には、絶縁膜１１６ａが形成されている。また、リッジ部の上面の一部以外の全面を覆うように絶縁膜１１６ｂが形成されている。また、全面を覆うとともにｐ側電極１１７の上面に接触するように、ｐ側パッド電極１１８が形成されている。また、第１導電型の基板１１１の裏面上には、ｎ側電極１１９が形成されている。

ここで、図２１に示した従来の提案された他の例によるリッジ導波型の半導体レーザ素子では、第２クラッド層１１４のリッジ部を構成する凸部１１４ａの近傍に、絶縁膜１１６ｂのみが形成されているとともに、リッジ部を構成しない凸部１１４ｂ上には、絶縁膜１１６ａおよび絶縁膜１１６ｂの２層が形成されている。このため、リッジ部を構成する凸部１１４ａの近傍では、絶縁物は絶縁膜１１６ｂのみの厚みになるとともに、リッジ部を構成しない凸部１１４ｂ上では、絶縁物は、２層の絶縁膜１１６ａおよび１１６ｂによって絶縁膜１１６ｂのみの場合よりも大きな厚みになる。これにより、リッジ部近傍の絶縁物の厚みを小さくしながら、リッジ部近傍以外の部分での絶縁物の厚みｄをある程度増加させることができる。したがって、図２１に示した従来の他の例によるリッジ導波型の半導体レーザ素子では、リッジ部近傍の絶縁膜の厚みを小さくすることにより上記したリッジ部近傍からの放熱を十分に行えなくなるという不都合が生じるのを抑制しながら、リッジ部近傍以外の絶縁膜の厚みをある程度大きくすることにより上記した式（１）の容量値Ｃをある程度低減することが可能になる。

また、図２２には、図２１に示した従来の他の例による半導体レーザ素子のリッジ部側に、半田からなる融着層１２０を介して、放熱部材としてのヒートシンク１２１を取り付けた構造が示されている。図２２に示したようなヒートシンク１２１を取り付ける場合に、リッジ部を構成しない凸部１１４ｂ上に形成された２層の絶縁膜１１６ａおよび１１６ｂの上面の高さを、リッジ部を構成する凸部１１４ａ上に形成される１層の絶縁膜１１６ｂの上面の高さよりも大きくすると、リッジ部を構成しない凸部１１４ｂ上に形成された２層の絶縁膜１１６ａおよび１１６ｂの上面によりヒートシンク１２１が支持された構造になる。このような構造の場合、リッジ部とヒートシンク１２１との間の距離が大きくなるので、半田からなる融着層１２０は、リッジ部とヒートシンク１２１との間に十分に充填されずに、空洞（図示せず）が形成される場合がある。このようにリッジ部とヒートシンク１２１との間に空洞が形成されると、放熱を十分に行うことが困難になるという不都合がある。また、リッジ部を構成する凸部１１４ａ上の１層の絶縁膜１１６ｂの上面の高さを、リッジ部を構成しない凸部１１４ｂ上に形成された２層の絶縁膜１１６ａおよび１１６ｂの上面の高さよりも大きくすると、リッジ部のみによりヒートシンク１２１が支持された構造になるため、ヒートシンク１２１の装着時にリッジ部への応力集中が発生するという不都合がある。

上記した不都合を防止するため、図２２に示したようなヒートシンク１２１を装着する構造では、リッジ部を構成する凸部１１４ａ上の１層の絶縁膜１１６ｂの上面の高さと、リッジ部を構成しない凸部１１４ｂ上に形成された２層の絶縁膜１１６ａおよび１１６ｂの上面の高さとを、ほぼ同じにする必要がある。
特開平６−２３７０４６号公報

図２２に示した従来の他の例による半導体レーザ素子では、上記のように、リッジ部を構成する凸部１１４ａ上に形成される１層の絶縁膜１１６ｂの上面の高さと、リッジ部を構成しない凸部１１４ｂ上に形成される２層の絶縁膜１１６ａおよび１１６ｂの上面の高さとをほぼ同じにする必要があるため、リッジ部近傍の絶縁膜の厚みを小さくしながら、リッジ部近傍以外の部分の絶縁膜の厚みをこれ以上増加するのは困難であった。すなわち、図２２に示した従来の他の例による半導体レーザ素子において、リッジ部近傍の絶縁膜の厚みを小さくしながら、リッジ部近傍以外の部分の絶縁膜の厚みを増加させようとすると、リッジ部を構成しない凸部１１４ｂ上に形成される２層の絶縁膜１１６ａおよび１１６ｂのうちの下層の絶縁膜１１６ａの厚みを増加する必要がある。

しかしながら、下層の絶縁膜１１６ａの厚みを増加すると、リッジ部を構成しない凸部１１４ｂ上に形成される２層の絶縁膜１１６ａおよび１１６ｂの上面の高さが、リッジ部を構成する凸部１１４ａ上に形成される１層の絶縁膜１１６ｂの上面の高さよりも高くなる。この場合には、上記したように、リッジ部を構成しない凸部１１４ｂ上に形成された２層の絶縁膜１１６ａおよび１１６ｂの上面によりヒートシンク１２１が支持された構造になるので、リッジ部とヒートシンク１２１との間に空洞が形成され、その結果、放熱を十分に行うことが困難になるという不都合が発生する。このため、図２２に示した従来の他の例による半導体レーザ素子では、２層の絶縁膜１１６ａおよび１１６ｂからなる絶縁膜の厚みを十分に大きくするのが困難である。

また、図２２に示した従来の他の例による半導体レーザ素子では、２層の絶縁膜１１６ａおよび１１６ｂは、リッジ部を構成する凸部１１４ａと同じ高さを有するリッジ部を構成しない凸部１１４ｂ上に形成されているので、リッジ部を構成しない凸部１１４ｂ上に形成される２層の絶縁膜１１６ａおよび１１６ｂの上面の高さと、リッジ部を構成する凸部１１４ａ上に形成される１層の絶縁膜１１６ｂの上面の高さとを同じにしようとすると、絶縁膜１１６ａは、厚みのそれほど大きくないｐ側電極１１７とほぼ同じ厚みで形成する必要がある。この点でも、絶縁膜１１６ａの厚みを大きくすることは困難であるので、２層の絶縁膜１１６ａおよび１１６ｂからなる絶縁膜の厚みを大きくするのは困難である。

このように、図２２に示した従来の他の例による半導体レーザ素子では、リッジ部近傍以外の部分に位置する２層の絶縁膜１１６ａおよび１１６ｂからなる絶縁膜の厚みを十分に大きくするのが困難であるので、容量値Ｃの十分な低減効果を得ることが困難である。その結果、動作速度を十分に向上させるのが困難であるという問題点がある。

また、図２２に示した従来の他の例による半導体レーザ素子では、上記のように、リッジ部を構成する凸部１１４ａと同じ高さを有するリッジ部を構成しない凸部１１４ｂ上に形成される絶縁膜１１６ａおよび１１６ｂの厚みを大きくすることが困難であるため、ヒートシンク１２１の装着時に、半田などからなる融着層１２０を融着する場合に、融着層１２０が、図２２に示すように、チップの側面に露出した第２クラッド層１１４の側端面にまで達しやすいという不都合もある。このような場合には、リーク電流が流れるという問題点がある。

この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、放熱特性の低下を抑制しながら、動作速度を十分に向上させることができ、かつ、ヒートシンクを装着する場合にリーク電流が発生しにくい半導体レーザ素子および半導体レーザ装置を提供することである。

課題を解決するための手段および発明の効果

この発明の第１の局面による半導体レーザ素子は、第１導電型の第１クラッド層と、第１クラッド層上に形成された活性層と、活性層上に形成され、平坦部と、平坦部から突出するように形成されたリッジ部を構成する凸部とを有する第２導電型の第２クラッド層と、第２クラッド層の凸部の側面上および平坦部上に形成され、凸部近傍に位置する第１部分の厚みが第１部分以外の第２部分の厚みよりも小さい絶縁物からなる電流ブロック層とを備えている。

この第１の局面による半導体レーザ素子では、上記のように、凸部近傍に位置する第１部分の厚みが第１部分以外の第２部分の厚みよりも小さい絶縁物からなる電流ブロック層を設けることによって、凸部近傍の第１部分では、電流ブロック層を構成する熱伝導性の低い絶縁物の厚みが小さいので、放熱特性が低下するのを抑制することができる。また、絶縁物からなる電流ブロック層の凸部近傍以外の第２部分の厚みを、凸部近傍の第１部分の厚みよりも大きくすることによって、絶縁物からなる電流ブロック層の第２部分における寄生容量を低減することができる。この場合、電流ブロック層の第２部分は、第２クラッド層の平坦部上に形成されているので、リッジ部の上面と第２部分の上面とを同じ高さになるようにした場合にも、平坦部からリッジ部の上面までの距離に対応する大きな厚みを有する第２部分を形成することができる。これにより、絶縁物からなる電流ブロック層の大きな厚みを有する第２部分により寄生容量を十分に低減することができるので、動作速度を十分に向上させることができる。また、上記のように、リッジ部の上面と第２部分の上面とを同じ高さになるようにした場合にも、平坦部からリッジ部の上面までの距離に対応する大きな厚みを有する第２部分を形成することができるので、半田などの融着層などを介してリッジ部側にヒートシンク（放熱部材）を装着する場合に、半田などの融着層が素子端面に回り込んだ場合にも、その融着層の先端部が第２の部分の絶縁物で止まり、その下の半導体層の部分まで延びるのを抑制することができる。これにより、半田などの融着層がチップ側面に露出した半導体層に接触することに起因するリーク電流の発生を有効に抑制することができる。

上記第１の局面による半導体レーザ素子において、好ましくは、電流ブロック層の第２部分の厚みは、凸部を含むリッジ部の高さと実質的に等しい。このように構成すれば、絶縁物からなる電流ブロック層の第２部分の厚みをリッジ部の高さ分に相当する大きな厚みに形成することができるので、容易に、寄生容量を十分に低減することができる。これにより、容易に、動作速度を十分に向上させることができる。

上記第１の局面による半導体レーザ素子において、好ましくは、電流ブロック層の凸部近傍に位置する第１部分のうち、凸部の両側の平坦部上に形成される部分の各々の幅は、凸部の底部の幅よりも大きい。このように構成すれば、凸部の両側の平坦部上に形成される熱伝導性の低い絶縁物からなる電流ブロック層のうち、厚みの小さい第１部分の幅を大きくすることができるので、熱伝導性の低い絶縁物に起因して放熱特性が低下するのを抑制することができる。

上記第１の局面による半導体レーザ素子において、好ましくは、電流ブロック層の凸部近傍に位置する第１部分のうち、凸部の両側の平坦部上に形成される部分の各々の幅の合計幅は、第２の部分の合計幅よりも小さい。このように構成すれば、電流ブロック層の厚みが小さいために寄生容量の大きい第１部分よりも、電流ブロック層の厚みが大きいために寄生容量の小さい第２部分の方が大きくなるので、素子全体の寄生容量を有効に低減することができる。これにより、動作速度をより向上させることができる。

この発明の第２の局面による半導体レーザ装置は、第１導電型の第１クラッド層と、第１クラッド層上に形成された活性層と、活性層上に形成され、平坦部と、平坦部から突出するように形成されたリッジ部を構成する凸部とを有する第２導電型の第２クラッド層と、第２クラッド層の凸部の側面上および平坦部上に形成され、凸部近傍に位置する第１部分の厚みが第１部分以外の第２部分の厚みよりも小さい絶縁膜からなる電流ブロック層と、電流ブロック層を覆うとともに、第２クラッド層の凸部に電気的に接続するように形成された金属層と、金属層に接触するように形成された放熱部材とを備えている。

この第２の局面による半導体レーザ装置では、上記のように、凸部近傍に位置する第１部分の厚みが第１部分以外の第２部分の厚みよりも小さい絶縁物からなる電流ブロック層を設けるとともに、電流ブロック層を覆うように金属層を形成し、かつ、その金属層に接触するように放熱部材を形成することによって、凸部近傍の第１部分では、電流ブロック層を構成する熱伝導性の低い絶縁物の厚みが小さいとともに熱伝導性に優れた金属層が形成されているので、金属層および放熱部材を介して、発光部で発生した熱を良好に放熱することができる。これにより、発光部の温度上昇を抑制することができるので、発光部の温度上昇に起因する動作電流の増大を抑制することができる。また、絶縁物からなる電流ブロック層の凸部近傍以外の第２部分の厚みを、凸部近傍の第１部分の厚みよりも大きくすることによって、絶縁物からなる電流ブロック層の第２部分における寄生容量が増加するのを抑制することができる。この場合、電流ブロック層の第２部分は、第２クラッド層の平坦部上に形成されているので、リッジ部の上面と第２部分の上面とを同じ高さになるようにした場合にも、平坦部からリッジ部の上面までの距離に対応する大きな厚みを有する第２部分を形成することができる。これにより、絶縁物からなる電流ブロック層の第２部分により寄生容量を十分に低減することができるので、動作速度を十分に向上させることができる。また、上記のように、リッジ部の上面と第２部分の上面とを同じ高さになるようにした場合にも、平坦部からリッジ部の上面までの距離に対応する大きな厚みを有する第２部分を形成することができるので、ヒートシンク（放熱部材）を装着する場合に、半田などの融着層が素子端面に回り込んだ場合にも、その融着層の先端部が第２の部分の絶縁物で止まり、その下の半導体層の部分まで延びるのを抑制することができる。これにより、半田などの融着層がチップ側面に露出した半導体層に接触することに起因するリーク電流の発生を有効に抑制することができる。

以下、本発明を具体化した実施形態を図面に基づいて説明する。

（第１実施形態）
図１は、本発明の第１実施形態によるリッジ導波型の半導体レーザ装置（赤色ＬＤ）の構造を示した断面図であり、図２は、図１に示した第１実施形態による半導体レーザ装置の活性層部分の詳細構造を示した断面図である。この第１実施形態では、燐化物系半導体を用いた６６０ｎｍ帯の半導体レーザ素子および半導体レーザ装置（赤色ＬＤ）に本発明を適用した場合について説明する。まず、図１および図２を参照して、第１実施形態による半導体レーザ装置（赤色ＬＤ）の構造について説明する。

この第１実施形態による半導体レーザ装置では、図１に示すように、ｎ型ＧａＡｓ基板１の（１００）面上に、約１μｍの厚みを有するｎ型ＧａＡｓからなるバッファ層２が形成されている。バッファ層２上には、約２μｍの厚みを有するｎ型（Ａｌ_０．７Ｇａ_０．３）_０．５Ｉｎ_０．５Ｐからなるｎ型クラッド層３が形成されている。なお、このｎ型クラッド層３は、本発明の「第１クラッド層」の一例である。

また、ｎ型クラッド層３上には、約１０ｎｍの厚みを有するアンドープ（Ａｌ_０．５Ｇａ_０．５）_０．５Ｉｎ_０．５Ｐからなるｎ側光ガイド層４が形成されている。そして、このｎ側光ガイド層４上には、多重量子井戸構造を有するＭＱＷ（ＭｕｌｔｉｐｌｅＱｕａｎｔｕｍＷｅｌｌ）活性層５が形成されている。このＭＱＷ活性層５は、図２に示すように、約４ｎｍの厚みを有するアンドープ（Ａｌ_０．５Ｇａ_０．５）_０．５Ｉｎ_０．５Ｐからなる２層の障壁層５ａと、約６ｎｍの厚みを有するアンドープＩｎ_０．５Ｇａ_０．５Ｐからなる３層の井戸層５ｂとが交互に積層された構造を有する。なお、ＭＱＷ活性層５は、本発明の「活性層」の一例である。ＭＱＷ活性層５上には、約１０ｎｍの厚みを有するアンドープ（Ａｌ_０．５Ｇａ_０．５）_０．５Ｉｎ_０．５Ｐからなるｐ側光ガイド層６が形成されている。

ｐ側光ガイド層６上には、図１に示すように、約１．６μｍの厚みを有するとともに、中央部付近に凸部を有するｐ型クラッド層７が形成されている。このｐ型クラッド層７は、本発明の「第２クラッド層」の一例である。このｐ型クラッド層７は、約０．２μｍの厚みを有するｐ型（Ａｌ_０．７Ｇａ_０．３）_０．５Ｉｎ_０．５Ｐからなる第１ｐ型クラッド層７ａと、約１０ｎｍの厚みを有するとともに、エッチングストップ層として機能するｐ型Ｉｎ_０．５Ｇａ_０．５Ｐからなる第２ｐ型クラッド層７ｂと、約１．４μｍの高さの台形形状を有するとともに、ストライプ状の（Ａｌ_ｘＧａ_１−ｘ）_０．５Ｉｎ_０．５Ｐからなる第３ｐ型クラッド層７ｃとによって構成されている。そして、第１ｐ型クラッド層７ａと第２ｐ型クラッド層７ｂとによって平坦部が構成され、第３ｐ型クラッド層７ｃにより凸部が構成されている。台形形状の断面形状を有する第３ｐ型クラッド層７ｃは、約２μｍの上部幅と、約２．４μｍの下部幅（底部幅）とを有する。また、第３ｐ型クラッド層７ｃは、層内でＡｌ組成が変化するように設計されており、下部（底部）でｘ＝０．７、上部でｘ＝０．６になっている。

凸部を構成する第３ｐ型クラッド層７ｃ上には、約０．１μｍの厚みを有するｐ型Ｉｎ_０．５Ｇａ_０．５Ｐ層と、約０．２μｍの厚みを有するｐ型ＧａＡｓ層とを積層したｐ型コンタクト層８が形成されている。第３ｐ型クラッド層７ｃとｐ型コンタクト層８とによって、約１．７μｍの高さを有する電流注入領域となるリッジ部が構成されている。このリッジ部の側面は、順テーパ形状を有するように形成されている。

第３ｐ型クラッド層７ｃとｐ型コンタクト層８とにより構成されるリッジ部の側面上と、平坦部を構成する第２ｐ型クラッド層７ｂの上とに、約０．２μｍの厚みを有するＳｉＮからなる第１電流ブロック層９が形成されている。このＳｉＮ膜は、リッジ部との間に適度な屈折率差を設け、電流−光出力特性（Ｉ−Ｌ特性）におけるキンクの発生を抑制することができる。そして、第１電流ブロック層９上のリッジ部側面より約１０μｍ離れた部分から外側に、約１．５μｍの厚みを有するポリイミド膜からなる第２電流ブロック層１０が形成されている。この第２電流ブロック層１０のリッジ部側の側面は、順テーパ形状を有するように形成されている。なお、第１電流ブロック層９および第２電流ブロック層１０は、本発明の「電流ブロック層」の一例である。

ここで、第１実施形態では、リッジ部近傍（第１部分）に、ＳｉＮからなる第１電流ブロック層９が形成され、リッジ部側面から所定の距離離れたリッジ部近傍以外の部分（第２部分）の平坦部（第２ｐ型クラッド層７ｂ）上には、ＳｉＮからなる第１電流ブロック層９およびポリイミドからなる第２電流ブロック層１０の２層が形成されている。このため、リッジ部近傍以外の部分（第２部分）で、電流ブロック層を構成する絶縁物の厚みが厚くなっている。また、リッジ部の両側に位置する第１電流ブロック層９のみが形成されている第１部分の各々の幅は、リッジ部（第３ｐ型クラッド層７ｃ）の底部の幅よりも大きくなるように形成されている。また、リッジ部の両側に位置する第１電流ブロック層９のみが形成されている第１部分の各々の幅の合計幅は、第１電流ブロック層９および第２電流ブロック層１０が積層された第２部分の合計幅よりも小さくなるように形成されている。また、第１電流ブロック層９よりも厚みの大きい第２電流ブロック層１０を構成するポリイミド膜の比誘電率は、約３．５であり、第１電流ブロック層９を構成するＳｉＮの比誘電率（約７）よりも小さい。

また、第１実施形態では、第３ｐ型クラッド層７ｃおよびｐ型コンタクト層８により構成されるリッジ部の高さ（約１．７μｍ）と、リッジ部の近傍以外の部分に形成された第１電流ブロック層９および第２電流ブロック層１０からなる絶縁物の厚み（約１．７μｍ）とは等しくなるように形成されている。したがって、リッジ部（ｐ型コンタクト層８）の上面の高さと、第２電流ブロック層１０の上面の高さとは、ほぼ等しい。

また、ｐ型コンタクト層８上と、第１電流ブロック層９上と、第２電流ブロック層１０上とには、下層から上層に向かって５０ｎｍの厚みを有するＣｒ層と１μｍの厚みを有するＡｕ層とからなるｐ側電極１１が形成されている。そして、ｐ側電極１１上には、ＡｕＳｎ（Ｓｎ３０％）半田からなる融着層１２を介して、ダイヤモンドからなるヒートシンク１３が装着されている。なお、ヒートシンク１３は、本発明の「放熱部材」の一例である。また、ｎ型ＧａＡｓ基板１の裏面上には、基板側から約０．２μｍの厚みを有するＡｕＧｅ層と約１０ｎｍの厚みを有するＮｉ層と約０．６μｍの厚みを有するＡｕ層とからなるｎ側電極１４が形成されている。なお、第１実施形態における半導体レーザ素子の幅は、約２００μｍであり、奥行きは、約１ｍｍである。

第１実施形態では、上記のように、リッジ部近傍では、厚みの小さい絶縁物（ＳｉＮ）からなる第１電流ブロック層９のみを形成するとともに、リッジ部近傍以外の部分では、厚みの小さい絶縁物（ＳｉＮ）からなる第１電流ブロック層９と厚みの大きい絶縁物（ポリイミド）からなる第２電流ブロック層１０との積層膜を形成することによって、リッジ部近傍では、熱伝導性の低い絶縁物の厚みが小さいので、熱伝導性が良好な半田からなる融着層１２を介して半導体レーザ素子の発光部の熱をヒートシンク１３側に良好に放熱することができる。これにより、発光部の温度上昇を抑制することができるので、発光部の温度上昇に起因する動作電流の増大を抑制することができる。また、リッジ部近傍以外の部分では、第１電流ブロック層９および第２電流ブロック層１０の積層構造により絶縁物の厚みを大きくすることができる。この場合、第１電流ブロック層９および第２電流ブロック層１０は、ｐ型クラッド層７の平坦部を構成する第２ｐ型クラッド層７ｂ上に形成されているので、リッジ部の上面と、第２電流ブロック層１０の上面とを同じ高さになるようにした場合にも、平坦部からリッジ部の上面までの距離に対応する大きな厚みを有する第１電流ブロック層９および第２電流ブロック層１０からなる絶縁物層を形成することができる。これにより、電流ブロック層部分の寄生容量を大幅に低減することができるので、半導体レーザ素子の動作速度を十分に向上させることができる。

また、第１実施形態では、リッジ部の両側に位置する第１電流ブロック層９のみが形成されている第１部分の各々の幅を、リッジ部（第３ｐ型クラッド層７ｃ）の底部の幅よりも大きくなるように形成することによって、リッジ部の両側に位置する熱伝導性の低い絶縁膜の厚みの小さい第１部分の幅をある程度大きくすることができるので、熱伝導性の低い絶縁物に起因して放熱特性が低下するのを抑制することができる。

また、リッジ部の両側に位置する第１電流ブロック層９のみが形成されている第１部分の各々の幅の合計幅を、第１電流ブロック層９および第２電流ブロック層１０が積層された厚みの大きい第２部分の合計幅よりも小さくなるように形成することによって、絶縁膜（第１電流ブロック層９）の厚みが小さいために寄生容量の大きい第１部分よりも、絶縁膜（第１電流ブロック層９および第２ブロック層１０）の厚みが大きいために寄生容量の小さい第２部分の方が大きくなるので、素子全体の寄生容量を有効に低減することができる。これにより、動作速度をより向上させることができる。

また、第１実施形態では、素子端部においても、第１電流ブロック層９および第２電流ブロック層１０の積層構造により厚みの大きい絶縁膜層が形成されているので、図１に示すヒートシンク１３をＡｕＳｎ半田からなる融着層１２を介して装着する際に、融着層１２が図１の点線部分（融着層１２ａ）のように素子の端部に回り込んだ場合にも、融着層１２ａの先端部分が第２電流ブロック層１０の絶縁膜部分で止まり、素子端部の半導体層（第２ｐ型クラッド層７ｂ）まで達するのを防止することができる。これにより、融着層１２ａが素子端部の半導体層（第２ｐ型クラッド層７ｂ）に接触することによりリーク電流が流れるのを防止することができる。

また、第１実施形態では、リッジ部（ｐ型コンタクト層８）の上面の高さと、リッジ部近傍以外の領域の第２電流ブロック層１０の上面の高さとをほぼ同じにすることによって、半導体レーザ素子にヒートシンク１３を装着する場合に、第２電流ブロック層１０の高さがリッジ部の高さよりも大きくなりすぎた場合に発生するリッジ部とヒートシンク１３との間に空洞が形成される現象を抑制することができるので、放熱特性が低下するのを抑制することができる。また、リッジ部（ｐ型コンタクト層８）の上面の高さと、リッジ部近傍以外の領域の第２電流ブロック層１０の上面の高さとをほぼ同じ高さにすることによって、ヒートシンク１３の装着時にリッジ部に応力が集中するのを緩和することができる。

また、第１実施形態では、リッジ部の側面および第２電流ブロック層１０の側面を順テーパ形状に形成することによって、図２２に示した従来の他の例のように、融着層１２０によりヒートシンク１２１を取り付ける際に、融着層１２０とｐ側パッド電極１１８との界面に、空洞部１２０ａ（図２２参照）が発生するのを抑制するこができる。これにより、空洞部１２０ａが発生することに起因する放熱特性の低下を抑制することができるので、効率よく放熱を行うことができる。これによっても、半導体レーザ装置の発光部の温度上昇を抑制することができるので、発光部の温度上昇に起因する動作電流の増加をより抑制することができる。

図３〜図７は、図１に示した第１実施形態による半導体レーザ装置の製造プロセスを説明するための断面図である。次に、図１〜図７を参照して、第１実施形態による半導体レーザ素子の製造プロセスについて説明する。

まず、図３に示すように、ｎ型ＧａＡｓ基板１上に、ＭＯＶＰＥ（ＭｅｔａｌＯｒｇａｎｉｃＶａｐｏｒＰｈａｓｅＥｐｉｔａｘｙ：有機金属気相成長）法を用いて、基板温度を約８００℃に保持した状態で、約１μmの厚みを有するn型ＧａＡｓ層からなるバッファ層２、約２μｍの厚みを有するｎ型（Ａｌ_０．７Ｇａ_０．３）_０．５Ｉｎ_０．５Ｐからなるｎ型クラッド層３、約１０ｎｍの厚みを有するアンドープ（Ａｌ_０．５Ｇａ_０．５）_０．５Ｉｎ_０．５Ｐからなるｎ側光ガイド層４、ＭＱＷ活性層５、約１０ｎｍの厚みを有するアンドープ（Ａｌ_０．５Ｇａ_０．５）_０．５Ｉｎ_０．５Ｐからなるｐ側光ガイド層６、約０．２μｍの厚みを有するｐ型（Ａｌ_０．７Ｇａ_０．３）_０．５Ｉｎ_０．５Ｐからなる第１ｐ型クラッド層７ａ、約１０ｎｍの厚みを有するｐ型（Ａｌ_０．５Ｇａ_０．５）Ｐからなる第２ｐ型クラッド層７ｂ、約１．４μｍの厚みを有するｐ型（Ａｌ_ｘＧａ_１−ｘ）_０．５Ｉｎ_０．５Ｐからなる第３ｐ型クラッド層７ｃ、および、約０．１μｍの厚みを有するｐ型Ｉｎ_０．５Ｇａ_０．５Ｐ層と約０．２μｍの厚みを有するｐ型ＧａＡｓ層とを積層したｐ型コンタクト層８を順次形成する。

なお、ＭＱＷ活性層５は、図２に示したように、約６ｎｍの厚みを有するアンドープＩｎ_０．５Ｇａ_０．５Ｐからなる３層の井戸層５ｂと、約４ｎｍの厚みを有するアンドープ（Ａｌ_０．５Ｇａ_０．５）_０．５Ｉｎ_０．５Ｐからなる２層の障壁層５ａとを交互に成長させることによって形成する。

また、図３に示したｐ型コンタクト層８上の所定領域に、フォトレジスト１５を形成する。そして、フォトレジスト１５をマスクとして、たとえば、シュウ酸系エッチング液を用いて、ｐ型コンタクト層８および第３ｐ型クラッド層７ｃを、図４に示すように、第２ｐ型クラッド層７ｂが露出するまでウェットエッチングする。これにより、素子中央部付近に電流注入領域となるリッジ部が形成される。この場合、第３ｐ型クラッド層７ｃのＡｌ組成を層内で変化させているため、サイドエッチング速度が上部にいくほど小さくなる。つまり、上部に行くほどサイドエッチングされにくくなる。このため、ウェットエッチングを行った場合にも、上部が下部に対して小さくなりすぎて電気抵抗が増大するという不都合が発生するのを防止することができるとともに、リッジ部の上部と下部との幅の差を適度に制御して順テーパ形状にすることができる。この後、フォトレジスト１５を除去する。

次に、図５に示すように、プラズマＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ：化学気相堆積）法を用いて、ＳｉＮ膜からなる第１電流ブロック層９を約０．２μｍの厚みで形成する。そして、ポリイミド膜（図示せず）を全面に塗布してベーキングにより固化させた後、そのポリイミド膜上に、リッジ部を中心に約２５μｍの開口部を有するフォトレジスト１６を形成する。そして、そのフォトレジスト１６をマスクとして、たとえば、ヒドラジンヒドラードを用いて、ポリイミド膜をエッチングすることにより、図５に示したように、リッジ部から約１０μｍの間隔をあけた部分に、ポリイミド膜からなる第２電流ブロック層１０が形成される。このポリイミド膜からなる第２電流ブロック層１０は、約１．５μｍの厚みを有するように形成する。この場合、第２電流ブロック層１０の側面はウェットエッチングにより順テーパ形状になる。この後、フォトレジスト１６を除去する。

次に、図６に示すように、リッジ部に開口部を有するフォトレジスト１７を形成する。そして、このフォトレジスト１７をマスクとして、ｐ型コンタクト層８上の第１電流ブロック層９をエッチングすることにより、ｐ型コンタクト層８の上面を露出させる。この後、フォトレジスト１７を除去する。

次に、図７に示すように、真空蒸着法を用いて、約５０ｎｍの厚みを有するＣｒ層（下層）と約１μｍの厚みを有するＡｕ層（上層）とからなるｐ側電極１１を形成する。この場合、リッジ部の側面および第２電流ブロック層１０の側面が順テーパ形状になっているので、ｐ側電極１１は、全域に亘って空洞なく形成されるとともに、ｐ側電極１１の表面も順テーパ形状になる。

この後、ｎ型ＧａＡｓ基板１の裏面を酒石酸などを用いてエッチングすることにより、たとえば、ｎ型ＧａＡｓ基板１を１００μｍ程度の厚みまで薄くする。そして、そのｎ型ＧａＡｓ基板１の裏面上に、真空蒸着法を用いて、基板側から、０．２μｍの厚みを有するＡｕＧｅ層、約１０ｎｍの厚みを有するＮｉ層および約０．６μｍの厚みを有するＡｕ層からなるｎ側電極１４を形成する。この後、へき開およびブレーキングを行うことによって、図７に示したような第１実施形態による半導体レーザ素子が製造される。

その後、図１に示したように、ＡｕＳｎ（Ｓｎ３０％）半田からなる融着層１２を用いて、ダイヤモンドからなるヒートシンク１３を装着することによって、図１に示したような半導体レーザ装置（赤色ＬＤ）が形成される。この場合、ｐ側電極１１の表面も順テーパ形状であるため、融着層１２を融着した場合に空洞部が形成されることがない。このため、空洞部が発生することに起因する放熱特性の低下を防止することができる。

この後、ヒートシンク１３をステム（図示せず）に取り付けた後、ワイヤボンドを行うとともに、キャップ封入を行うようにしてもよい。
（第２実施形態）
図８は、本発明の第２実施形態による半導体レーザ装置（青紫色ＬＤ）を示した断面図であり、図９は、図８に示した第２実施形態による半導体レーザ装置の活性層部分の詳細を示した断面図である。図８および図９を参照して、この第２実施形態では、窒化物系半導体を用いた４００ｎｍ帯の半導体レーザ素子および半導体レーザ装置（青紫色ＬＤ）に本発明を適用した場合について説明する。

この第２実施形態による半導体レーザ装置では、図８に示すように、（０００１）Ｇａ面を表面とするｎ型ＧａＮ基板２１上に、約１μｍの厚みを有するｎ型ＧａＮ層からなるバッファ層２２が形成されている。このバッファ層２２上には、約１μｍの厚みを有するｎ型Ａｌ_０．１５Ｇａ_０．８５Ｎからなるｎ型クラッド層２３が形成されている。なお、ｎ型クラッド層２３は、本発明の「第１クラッド層」の一例である。

ｎ型クラッド層２３上には、約０．１μｍの厚みを有するｎ型ＧａＮからなるｎ型光ガイド層２４が形成されている。ｎ型光ガイド層２４上には、多重量子井戸構造を有するＭＱＷ活性層２５が形成されている。このＭＱＷ活性層２５は、図９に示すように、約１５ｎｍの厚みを有するアンドープＧａ_０．９５Ｉｎ_０．０５Ｎからなる４層の障壁層２５ａと、約４ｎｍの厚みを有するアンドープＧａ_０．９Ｉｎ_０．１０Ｎからなる３層の井戸層２５ｂとが交互に積層された構造を有する。なお、ＭＱＷ活性層２５は、本発明の「活性層」の一例である。

ＭＱＷ活性層２５上には、図８に示すように、約２０ｎｍの厚みを有するアンドープＡｌ_０．３Ｇａ_０．７Ｎからなる保護層２６が形成されている。保護層２６上には、約０．１μｍの厚みを有するアンドープＧａＮからなるｐ側光ガイド層２７が形成されている。ｐ側光ガイド層２７上には、約０．１μｍの厚みを有する平坦部と、平坦部の中央部付近に、約１．５μｍの幅と約０．４μｍの高さとを有するストライプ状の凸部とを有するｐ型Ａｌ_０．１５Ｇａ_０．８５Ｎからなるｐ型クラッド層２８が形成されている。なお、ｐ型クラッド層２８は、本発明の「第２クラッド層」の一例である。ｐ型クラッド層２８の凸部上には、約１０ｎｍの厚みを有するアンドープＩｎ_０．０５Ｇａ_０．９５Ｎからなるｐ側コンタクト層２９が形成されている。ｐ型クラッド層２８の凸部と、ｐ側コンタクト層２９とによって、電流注入領域となるリッジ部が形成されている。このリッジ部の側面は、順テーパ形状に形成されている。

ｐ側コンタクト層２９上には、ｐ側コンタクト層２９側から、約１ｎｍの厚みを有するＰｄ層、約１０ｎｍの厚みを有するＰｔ層および約０．２μｍの厚みを有するＡｕ層からなるｐ側電極３０が形成されている。また、ｐ型クラッド層２８の平坦部上と、リッジ部およびｐ側電極３０の側面上とに、約０．１μｍの厚みを有するＳｉＯ_２膜からなる第１電流ブロック層３１が形成されている。また、リッジ部側面より約１０μｍ離れた部分から外側の部分には、第１電流ブロック層３１上に、約０．５μｍの厚みを有するＳｉＯ_２膜からなる第２電流ブロック層３２が形成されている。この第２電流ブロック層３２の側面は、順テーパ形状に形成されている。なお、第１電流ブロック層３１および第２電流ブロック層３２は、本発明の「電流ブロック層」の一例である。

このように、第２実施形態では、リッジ部近傍（第１部分）に、厚みの小さいＳｉＯ_２膜からなる第１電流ブロック層３１のみが形成されているとともに、リッジ部近傍以外の部分（第２部分）のｐ型クラッド層２８の平坦部上には、厚みの小さいＳｉＯ_２膜からなる第１電流ブロック層３１と厚みの大きいＳｉＯ_２膜からなる第２電流ブロック層３２との積層膜が形成されている。また、リッジ部の両側に位置する第１電流ブロック層３１のみが形成されている第１部分の各々の幅は、リッジ部（ｐ型クラッド層２８の凸部）の底部の幅よりも大きくなるように形成されている。また、リッジ部の両側に位置する第１電流ブロック層３１のみが形成されている第１部分の各々の幅の合計幅は、第１電流ブロック層３１および第２電流ブロック層３２が積層された第２部分の合計幅よりも小さくなるように形成されている。

ここで、第２実施形態では、第１電流ブロック層３１および第２電流ブロック層３２が積層された部分の厚み（約０．６μｍ）が、リッジ部の高さ（約０．４μｍ）とｐ側電極３０の厚み（約０．２μｍ）とを合計した高さ（約０．６μｍ）とほぼ同じ厚みになるように形成されている。したがって、第２電流ブロック層３２の上面の高さと、リッジ部上のｐ側電極３０の上面の高さとは、ほぼ等しい。

また、ｐ側電極３０、第１電流ブロック層３１および第２電流ブロック層３２上には、下層から上層に向かって、約０．１μｍの厚みを有するＴｉ層と約０．５μｍのＡｕ層とからなるｐ側パッド電極３３が形成されている。ｐ側パッド電極３３上には、ＡｕＳｎ（Ｓｎ３０％）半田からなる融着層３４を介して、ダイヤモンドからなるヒートシンク３５が装着されている。なお、ヒートシンク３５は、本発明の「放熱部材」の一例である。また、ｎ型ＧａＮ基板２１の裏面上には、基板側から、約５ｎｍの厚みを有するＡｌ層、約１０ｎｍの厚みを有するＰｔ層および約０．３μｍの厚みを有するＡｕ層からなるｎ側電極３６が形成されている。なお、第２実施形態における素子の幅は、約２００μｍであり、奥行きは、約６００μｍである。

第２実施形態では、上記のように、リッジ部近傍では、厚みの小さいＳｉＯ_２膜からなる第１電流ブロック層３１のみを形成するとともに、リッジ部近傍以外の部分では、厚みの小さいＳｉＯ_２膜からなる第１電流ブロック層３１と厚みの大きいＳｉＯ_２膜からなる第２電流ブロック層３２との積層膜を形成することによって、リッジ部近傍では、熱伝導性の低い絶縁物（ＳｉＯ_２）の厚みが小さいので、熱伝導性が良好な半田からなる融着層３４を介して半導体レーザ素子の発光部の熱をヒートシンク３５側に良好に放熱することができる。ここで、窒化物系の半導体レーザにおいては、発振波長が長い他の半導体レーザに比べて、動作電圧が高いため、発熱が顕著である。このため、第２実施形態の構造を用いることにより、リッジ部で発生した熱を良好に放熱することができるので、窒化物系の半導体レーザ素子の発光部の温度上昇を有効に抑制することができる。その結果、窒化物系半導体レーザ装置において、動作電流を低減することができる。

また、第２実施形態では、リッジ部近傍以外の部分で、第１電流ブロック層３１および第２電流ブロック層３２の積層構造により絶縁物の厚みを大きくすることができる。この場合、第１電流ブロック層３１および第２電流ブロック層３２は、ｐ型クラッド層２８の平坦部上に形成されているので、リッジ部（ｐ側電極３０）の上面と、第２電流ブロック層３２の上面とを同じ高さになるようにした場合にも、平坦部からリッジ部（ｐ側電極３０）の上面までの距離に対応する大きな厚みを有する第１電流ブロック層３１および第２電流ブロック層３２からなる絶縁物層を形成することができる。これにより、電流ブロック層部分の寄生容量値を大幅に低減することができる。特に、第２実施形態による窒化物系の短波長の半導体レーザにおいては、発振波長が長い半導体レーザに比べて、高密度記録・再生が可能な光ディスクシステムに用いられるため、高速動作が必須である。第２実施形態では、上記のように、寄生容量を大幅に低減することにより動作速度を十分に向上させることができるので、窒化物系半導体レーザに求められる高い記録速度を得ることができる。

また、第２実施形態では、素子端部においても、第１電流ブロック層３１および第２電流ブロック層３２の積層構造により厚みの大きい絶縁膜層が形成されているので、図８に示すヒートシンク３５をＡｕＳｎ半田からなる融着層３４を介して装着する際に、融着層３４が図８の点線部分（融着層３４ａ）のように素子の端部に回り込んだ場合にも、融着層３４ａの先端部分が第２電流ブロック層３２の絶縁膜部分で止まり、素子端部の半導体層（ｐ型クラッド層２８）まで達するのを防止することができる。これにより、融着層３４ａが素子端部の半導体層（ｐ型クラッド層２８）に接触することによりリーク電流が流れるのを防止することができる。

また、第２実施形態では、リッジ部（ｐ側電極３０の上面）の高さと、リッジ部近傍以外の領域の第２電流ブロック層３２の上面の高さとをほぼ同じにすることによって、半導体レーザ素子にヒートシンク３５を装着する場合に、第２電流ブロック層３２の高さがリッジ部（ｐ側電極３０の上面）の高さよりも大きくなりすぎた場合に発生するリッジ部とヒートシンク３５との間に空洞が形成される現象を抑制することができる。これにより、放熱特性が低下するのを抑制することができる。また、リッジ部（ｐ側電極３０の上面）の高さと、リッジ部近傍以外の領域の第２電流ブロック層３２の上面の高さとをほぼ同じにすることによって、ヒートシンク３５の装着時にリッジ部に応力が集中するのを緩和することができる。

なお、第２実施形態のその他の効果は、上記第１実施形態と同様である。

図１０〜図１８は、図８に示した第２実施形態による半導体レーザ装置の製造プロセスを説明するための断面図である。次に、図８〜図１８を参照して、第２実施形態による半導体レーザ装置の製造プロセスについて説明する。

まず、図１０に示すように、ＭＯＶＰＥ法を用いて、ｎ型ＧａＮ基板２１上に、基板温度を約１１５０℃に保持した状態で、約１μｍの厚みを有するｎ型ＧａＮ層からなるバッファ層２２、約１μｍの厚みを有するｎ型Ａｌ_０．１５Ｇａ_０．８５Ｎからなるｎ型クラッド層２３、および、約０．１μｍの厚みを有するｎ型ＧａＮからなるｎ型光ガイド層２４を順次成長させる。

次に、基板温度を約８５０℃に保持した状態で、ｎ型光ガイド層２４上に、約１５ｎｍの厚みを有するアンドープＩｎ_０．０５Ｇａ_０．９５Ｎからなる４層の障壁層２５ａと、約４ｎｍの厚みを有するアンドープＩｎ_０．１Ｇａ_０．９Ｎからなる３層の井戸層２５ｂとを交互に成長させることにより、ＭＱＷ活性層２５を形成する。

続いて、ＭＱＷ活性層２５上に、約１０ｎｍの厚みを有するアンドープＡｌ_０．３Ｇａ_０．７Ｎからなる保護層２６を成長させる。この保護層２６は、ＭＱＷ活性層２５のＩｎ原子が脱離するのを防止することより、ＭＱＷ活性層２５の結晶品質が劣化するのを防止する機能を有する。

この後、基板温度を約１１５０℃に設定した状態で、保護層２６上に、約０．１μｍの厚みを有するアンドープＧａＮからなるｐ側光ガイド層２７と、約０．５μｍの厚みを有するｐ型Ａｌ_０．１５Ｇａ_０．８５Ｎからなるｐ型クラッド層２８とを順次成長させる。

次に、基板温度を約８５０℃に保持した状態で、ｐ型クラッド層２８上に、約１０ｎｍの厚みを有するアンドープＩｎ_０．０５Ｇａ_０．９５Ｎからなるｐ側コンタクト層２９を形成する。

この後、図１１に示すように、ｐ側コンタクト層２９上に、約１．５μｍ幅のストライプ状の開口部を有するフォトレジスト３７を形成する。そして、全面を覆うように、真空蒸着法を用いて、下層から上層に向かって、約１ｎｍの厚みを有するＰｄ層、約１０ｎｍの厚みを有するＰｔ層、および、約０．２μｍの厚みを有するＡｕ層を形成した後、フォトレジスト３７をリフトオフすることにより、図１２に示すような、約１．５μｍの幅を有するストライプ形状のｐ側電極３０が形成される。このｐ側電極３０をマスクとして、たとえば、反応性イオンビームエッチング法を用いて、ｐ側コンタクト層２９と、ｐ型クラッド層２８の一部とをエッチングにより除去することによって、図１３に示されるような、電流注入領域となるリッジ部が形成される。この場合、エッチング条件を適度に設定することによって、リッジ部の側面を順テーパ形状にする。

そして、図１４に示すように、全面を覆うように、プラズマＣＶＤ法を用いて、ＳｉＯ_２膜からなる第１電流ブロック層３１を約０．１μｍの厚みで形成する。そして、リッジ部を中心とした幅２５μｍのフォトレジスト３８を形成した後、全面を覆うように、ＥＣＲ（ＥｌｅｃｔｒｏｎＣｙｃｌｏｔｒｏｎＲｅｓｏｎａｎｃｅ：電子サイクロトロン共鳴）プラズマＣＶＤ法を用いて、室温でＳｉＯ_２膜からなる第２電流ブロック層３２を形成する。この状態で、緩衝フッ酸を用いて、短時間処理を行うことによって、フォトレジスト３８の側壁部分に形成された脆弱なＳｉＯ_２膜３２ａ（図１４参照）を選択的に除去する。これにより、図１５に示されるような形状が得られる。その後、リフトオフ法により、フォトレジスト３８を除去することにより、図１６に示されるような、順テーパ形状の側面を有するＳｉＯ_２膜からなる第２電流ブロック層３２が、リッジ部から約１０μｍの間隔を隔てて形成される。

次に、図１７に示すように、リッジ部に開口部を有するフォトレジスト３９を形成した後、そのフォトレジスト３９をマスクとして、ｐ側電極３０上の第１電流ブロック層３１をエッチングすることによって、ｐ側電極３０の上面を露出させる。この後、フォトレジスト３９を除去する。

次に、図１８に示すように、真空蒸着法を用いて、ｐ側電極３０、第１電流ブロック層３１および第２電流ブロック層３２上に、下層から上層に向かって、約０．１μｍの厚みを有するＴｉ層および約０．５μｍの厚みを有するＡｕ層からなるｐ側パッド電極３３を形成する。その場合、リッジ部および電流ブロック層段差部が順テーパ形状になっているので、ｐ側パッド電極３３が全域に亘って空洞なく形成されるとともに、ｐ側パッド電極３３の表面も順テーパ形状になる。この後、ｎ型ＧａＮ基板２１の裏面を研磨することにより、たとえば、ｎ型ＧａＮ基板２１を１００μｍ程度の厚みにする。そして、ｎ型ＧａＮ基板２１の裏面上に、真空蒸着法を用いて、基板側から約５ｎｍの厚みを有するＡｌ層、約１０ｎｍの厚みを有するＰｔ層、および、約０．３μｍの厚みを有するＡｕ層からなるｎ側電極３６を形成する。そして、へき開およびブレーキングを行うことによって、図１８に示したような半導体レーザ素子が形成される。

その後、図８に示したように、ＡｕＳｎ（Ｓｎ３０％）半田からなる融着層３４を介して、ヒートシンク３５を装着することによって、第２実施形態による窒化物系の半導体レーザ装置（青紫色ＬＤ）が製造される。この場合、ｐ側パッド電極３３の表面も順テーパ形状であるため、融着層３４に空洞部が発生することなく、ヒートシンク３５を装着することができる。

また、ヒートシンク３５をステム（図示せず）に取り付けた後、ワイヤボンディングを行うとともに、キャップ封入を行ってもよい。

なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。

たとえば、上記実施形態では、本発明を赤色半導体レーザ素子または青紫色半導体レーザ素子に適用した例を示したが、本発明はこれに限らず、リッジ導波型の他の半導体レーザ素子に適用してもよい。

また、上記実施形態では、リッジ部近傍以外の部分において、第１電流ブロック層と第２電流ブロック層との２層により電流ブロック層の厚みを大きくする例を示したが、本発明はこれに限らず、電流ブロック層を１層にして、リッジ部近傍ではその電流ブロック層の厚みを小さくするとともにリッジ部近傍以外の部分ではその単一層からなる電流ブロック層の厚みを大きくするようにしてもよい。

本発明の第１実施形態による半導体レーザ装置（赤色ＬＤ）の構造を示した断面図である。図１に示した第１実施形態による半導体レーザ装置の活性層の詳細構造を示した断面図である。図１に示した第１実施形態による半導体レーザ装置の製造プロセスを説明するための断面図である。図１に示した第１実施形態による半導体レーザ装置の製造プロセスを説明するための断面図である。図１に示した第１実施形態による半導体レーザ装置の製造プロセスを説明するための断面図である。図１に示した第１実施形態による半導体レーザ装置の製造プロセスを説明するための断面図である。図１に示した第１実施形態による半導体レーザ装置の製造プロセスを説明するための断面図である。本発明の第２実施形態による半導体レーザ装置（青紫色ＬＤ）の構造を示した断面図である。図８に示した第２実施形態による半導体レーザ装置の活性層の詳細構造を示した断面図である。図８に示した第２実施形態による半導体レーザ装置の製造プロセスを説明するための断面図である。図８に示した第２実施形態による半導体レーザ装置の製造プロセスを説明するための断面図である。図８に示した第２実施形態による半導体レーザ装置の製造プロセスを説明するための断面図である。図８に示した第２実施形態による半導体レーザ装置の製造プロセスを説明するための断面図である。図８に示した第２実施形態による半導体レーザ装置の製造プロセスを説明するための断面図である。図８に示した第２実施形態による半導体レーザ装置の製造プロセスを説明するための断面図である。図８に示した第２実施形態による半導体レーザ装置の製造プロセスを説明するための断面図である。図８に示した第２実施形態による半導体レーザ装置の製造プロセスを説明するための断面図である。図８に示した第２実施形態による半導体レーザ装置の製造プロセスを説明するための断面図である。従来の一例によるリッジ導波型の半導体レーザ素子を示した断面図である。図１９に示した従来の一例による半導体レーザ素子の等価回路図である。従来の他の例による半導体レーザ素子を示した断面図である。図２１に示した従来の他の例による半導体レーザ素子にヒートシンクを取り付けた状態を示した断面図である。

符号の説明

３、２３ｎ型クラッド層（第１クラッド層）
５、２５ＭＱＷ活性層（活性層）
７、２８ｐ型クラッド層（第２クラッド層）
９、３１第１電流ブロック層（電流ブロック層）
１０、３２第２電流ブロック層（電流ブロック層）
１１ｐ側電極
１２、３４融着層
１３、３５ヒートシンク（放熱部材）
３０ｐ側電極
３３ｐ側パッド電極

Claims

第１導電型の第１クラッド層と、
前記第１クラッド層上に形成された活性層と、
前記活性層上に形成され、平坦部と、前記平坦部から突出するように形成されたリッジ部を構成する凸部とを有する第２導電型の第２クラッド層と、
前記第２クラッド層の凸部の側面上および平坦部上に形成され、前記凸部近傍に位置する第１部分の厚みが前記第１部分以外の第２部分の厚みよりも小さい絶縁物からなる電流ブロック層とを備えた、半導体レーザ素子。
前記電流ブロック層の第２部分の厚みは、前記凸部を含むリッジ部の高さと実質的に等しい、請求項１に記載の半導体レーザ素子。
前記電流ブロック層の前記凸部近傍に位置する第１部分のうち、前記凸部の両側の前記平坦部上に形成される部分の各々の幅は、前記凸部の底部の幅よりも大きい、請求項１または２に記載の半導体レーザ素子。
前記電流ブロック層の前記凸部近傍に位置する第１部分のうち、前記凸部の両側の前記平坦部上に形成される部分の各々の幅の合計幅は、前記第２の部分の合計幅よりも小さい、請求項１〜３のいずれか１項に記載の半導体レーザ素子。
第１導電型の第１クラッド層と、
前記第１クラッド層上に形成された活性層と、
前記活性層上に形成され、平坦部と、前記平坦部から突出するように形成されたリッジ部を構成する凸部とを有する第２導電型の第２クラッド層と、
前記第２クラッド層の凸部の側面上および平坦部上に形成され、前記凸部近傍に位置する第１部分の厚みが前記第１部分以外の第２部分の厚みよりも小さい絶縁膜からなる電流ブロック層と、
前記電流ブロック層を覆うとともに、前記第２クラッド層の凸部に電気的に接続するように形成された金属層と、
前記金属層に接触するように形成された放熱部材とを備えた、半導体レーザ装置。