上記目的を達成するために、この発明の第1の局面による半導体レーザ素子は、基板上に形成された発光層と、発光層上に形成され、凸状のリッジ部を構成する半導体層と、リッジ部と所定の間隔を隔てて、リッジ部の両側に配置された凸状の支持部と、半導体層上及び支持部上に形成され、リッジ部の側面からリッジ部とは反対側に面した支持部の第1側面までを覆うように形成された半導体からなる電流ブロック層と、リッジ部の上面上に接触するとともにリッジ部の両側面上の電流ブロック層に接触するようように形成された第1金属電極と、第1金属電極及び電流ブロック層に接触するように形成された第2金属層とを備え、第2金属層は、第1金属電極を覆うとともに支持部の第1側面上の電流ブロック層を露出するように、第1金属電極上から支持部の上面上まで形成されている。
この第1の局面による半導体レーザ素子では、上記のように、リッジ部の上面上に接触するように第1金属電極を形成することにより、リッジ部の上面上に金属に比べて熱伝導性の低い半導体層からなるキャップ層を形成する場合に比べて、半導体レーザ素子の駆動時に発生した熱を放熱しやすくすることができる。これにより、半導体レーザ素子の駆動時の温度上昇を抑制することができるので、半導体レーザ素子の信頼性(寿命)を向上させることができる。また、リッジ部の両側に凸状の支持部が配置されているので、半田などの融着層を用いて半導体レーザ素子を基台に取り付ける際に、半導体レーザ素子が傾いて取り付けられることがない。これにより、半導体レーザ素子の側面に半田が回り込みにくくなるので、p側およびn側の各半導体層間でのショート(短絡)や、支持部を介してのリーク電流が発生することを抑制することができる。このように、ショートやリーク電流を抑制することができるので、半導体レーザ素子の製造歩留まりと信頼性(寿命)とを向上させることができる。さらに、リッジ部および電流ブロック層の上面上に半導体層からなるキャップ層を用いる必要がないので、半導体層の成長工程を1回省略することができる。これにより、製造プロセスを簡略化することができる。これらの結果、放熱特性および信頼性(寿命)の向上と、製造プロセスの簡略化および製造歩留まりの向上とが可能な半導体レーザ素子を得ることができる。
上記第1の局面による半導体レーザ素子において、好ましくは、半導体からなる電流ブロック層は、リッジ部の上面上には形成されずに、支持部の上面上に形成されている。このように構成すれば、リッジ部と支持部とが同じ厚みを有する場合には、電流ブロック層の厚み分だけ、支持部の高さがリッジ部の高さよりも大きくなるので、リッジ部および支持部上に第1金属電極を形成した場合に、第1金属電極の支持部上に位置する部分の高さが、第1金属電極のリッジ部上に位置する部分の高さよりも大きくなる。これにより、第1金属電極を基台に取り付ける際に、第1金属電極の支持部上に位置する部分が基台に接触するとともに、第1金属電極のリッジ部上に位置する部分は基台に接触しないので、リッジ部に加わる応力を低減することができる。このため、応力に起因する半導体レーザ素子特性の劣化を防止することができるので、信頼性(寿命)を向上させることができる。また、リッジ部に加わる応力が小さい場合、半導体レーザ素子からの出射レーザ光の偏光比が大きくなるので、記録型光ディスクへの記録に必要な50以上の偏光比を、容易に得ることができる。
上記第1の局面による半導体レーザ素子において、好ましくは、第1金属電極は、凸状のリッジ部の形状、支持部の形状および電流ブロック層の形状を反映した凹凸形状を有する上面を含む。このように構成すれば、第1金属電極をサブマウントに取り付ける際に、容易に、第1金属電極の支持部上に位置する部分により、半導体レーザ素子が傾いて取り付けられるのを防止することができる。
上記第1の局面による半導体レーザ素子において、好ましくは、第1金属電極のうち、支持部の上方に位置する部分は、リッジ部の上方に位置する部分の高さよりも大きい高さを有するのが好ましい。このように構成すれば、容易に、第1金属電極を基台に取り付ける際に、第1金属電極の支持部上に位置する部分が基台に接触するとともに、第1金属電極のリッジ部上に位置する部分は基台に接触しないようにすることができるので、リッジ部に加わる応力を低減することができる。
上記第1の局面による半導体レーザ素子において、凸状のリッジ部および支持部は、融着層を介して基台に取り付けられていてもよい。このように構成すれば、基台を介してリッジ部で発生した熱を放熱することができる。
上記第1の局面による半導体レーザ素子において、支持部の素子端面(共振器面に垂直な半導体素子の側面)側の側面は、素子端面から内側に所定の間隔を隔てて配置されているのが好ましい。このように構成すれば、素子端面には、支持部が形成されないので、素子端面に位置する支持部の外側面を介して半田などの融着層が素子端面に回り込むのを抑制することができる。これにより、半田などの融着層が素子端面に回り込むことに起因してp型の層とn型の層とが短絡するという不都合を防止することができる。
上記第1の局面による半導体レーザ素子において、好ましくは、支持部の素子端面側の側面、上面およびリッジ部側の側面は、電流ブロック層により覆われている。このように構成すれば、第1金属電極を基台に取り付ける際に、半田などの融着層が支持部の側面に付着した場合にも、支持部には電流が流れないので、半導体レーザ素子に通電される電流は、リッジ部にのみ流れる。これにより、発光効率の高い半導体レーザ素子を得ることができる。
上記第1の局面による半導体レーザ素子において、第1金属電極の膜厚は、5μm以上であってもよい。このように構成すれば、膜厚が大きい分、第1金属電極の柔軟性が増加するので、リッジ部に作用する応力を小さくすることができる。その結果、半導体レーザ素子からの出射レーザ光の偏光比を大きくすることができるので、記録型光ディスクに必要な50以上の偏光比を、容易に得ることができる。
上記第1の局面による半導体レーザ素子において、凸状の支持部は、リッジ部の両側に、それぞれ、複数個ずつ配置されていてもよい。このように構成すれば、半田などの融着層を用いて半導体レーザ素子をサブマウントに取り付ける際に、サブマウントとの接触面積が増加するので、より安定した取付を行うことができる。
上記第1の局面による半導体レーザ素子において、発光層は、基板上に所定の間隔を隔てて形成され、各々が発光部を有する複数の発光層を含み、凸状のリッジ部を構成する半導体層、電流ブロック層、第1金属電極および凸状の支持部は、複数の発光層の各々の上に形成されている。このように構成すれば、複数の発光部を有するマルチビームレーザ(半導体レーザ素子)において、放熱特性および信頼性(寿命)の向上と、製造プロセスの簡略化および製造歩留まりの向上とを図ることができる。
この場合、好ましくは、リッジ部を構成する半導体層は、III−V族化合物半導体からなり、第1金属電極に含有されるリッジ部を構成する半導体層と同じ導電型のドーパントは、Zn、Cd、Be、Mg、CaおよびBaからなるグループより選択される少なくとも1つの元素を含む。このように構成すれば、容易に、上記元素によりリッジ部を構成するIII−V族化合物半導体層をp型化することができるとともに、第1金属電極とp型化された上記リッジ部とをオーミック接触させることができる。
すなわち、上記リッジ部の上面上には形成されずに支持部の上面上に形成されている電流ブロック層を含む半導体レーザ素子において、支持部は、リッジ部の上面と実質的に同じ高さを有するのが好ましい。
上記融着層を介して基台取り付けられる凸状のリッジ部および支持部を含む半導体レーザ素子において、第1金属電極のうち支持部の上方に位置する部分が基台に接触するとともに、第1金属電極のうちリッジ部の上方に位置する部分が基台に接触しないように、第1金属電極が基台に取り付けられている。このように構成すれば、容易に、リッジ部に加わる応力を低減することができる。
以下、本発明の実施形態を図面に基づいて説明する。
(第1参考形態)
図1は、本発明の第1参考形態による半導体レーザ素子を説明するための断面図である。また、図2は、本発明の第1参考形態による半導体レーザ素子の発光層の構造を説明するための断面図である。図1および図2を参照して、本発明の第1参考形態による半導体レーザ素子の構造について説明する。
第1参考形態による半導体レーザ素子では、図1に示すように、(100)面から[011]方向に9゜傾斜したn型GaAs基板1上に、n型バッファ層2、n型クラッド層3、発光層4およびp型第1クラッド層5が順次形成されている。n型バッファ層2は、約0.3μmの膜厚を有するとともに、Siがドープされたn型GaInPからなる。また、n型クラッド層3は、約2μmの膜厚を有するとともに、Siが3×1017cm−3のドーズ量だけドープされたn型AlGaInP(Al組成比:0.7)からなる。
発光層4は、図2に示すように、約20nmの膜厚を有するAlGaInP(Al組成比:0.2)からなる第1光ガイド層4aと、約8nmの膜厚を有するAlGaInP(Al組成比:0)(GaInP)からなる3層の井戸層4bおよび約5nmの膜厚を有するAlGaInP(Al組成比:0.6)からなる2層の障壁層4cが交互に積層された多重量子井戸(MQW)構造を有する活性層と、約20nmの膜厚を有するAlGaInP(Al組成比:0.5)からなる第2光ガイド層4dとから構成されている。また、井戸層4bには、しきい値電流の低減やレーザ特性の向上を目的とした圧縮歪みが導入されている。また、障壁層4cには井戸層4bと逆の方向の引張り歪みが導入されることによって、MQW活性層を含む発光層4は、歪み補償構造となっている。また、p型第1クラッド層5は、約0.25μmの膜厚を有するとともに、Znが1×1018cm−3のドーズ量だけドープされたp型AlGaInP(Al組成比:0.7)からなる。
p型第1クラッド層5の上面上には、図1に示すように、p型第2クラッド層6、中間層7およびコンタクト層8からなるメサ形状(台形状)のリッジ部12および一対のダミーリッジ部13が形成されている。なお、ダミーリッジ部13は、本発明の「支持部」の一例である。p型第2クラッド層6は、約1.3μmの膜厚を有するとともに、Znが1×1018cm−3のドーズ量だけドープされたp型AlGaInP(Al組成比:0.7)からなる。中間層7は、約0.1μmの膜厚を有するとともに、Znが1×1018cm−3ドープされたp型GaInPからなる。コンタクト層8は、約0.3μmの膜厚を有するとともに、Znが2×1019cm−3ドープされたp型GaAsからなる。リッジ部12は、約2.5μmの幅の底部および約1.5μmの幅の上部を有するストライプ形状(細長形状)に形成されている。ダミーリッジ部13は、リッジ部12を挟むように、リッジ部12と約50μmの間隔を隔てて形成されている。
また、p型第1クラッド層5の上面上と、リッジ部12の両側面上と、ダミーリッジ部13の上面上と、ダミーリッジ部13の側面のうちリッジ部12に面した側面上とを覆うように、Seがドープされた約0.5μmの膜厚を有するn型AlInP層と、約0.3μmの膜厚を有するn型GaAs層とが積層された電流ブロック層9が形成されている。すなわち、リッジ部12の上面と、ダミーリッジ部13の側面のうちリッジ部12と反対側の側面は、電流ブロック層9によって覆われていない。
ここで、第1参考形態では、電流ブロック層9は、リッジ部12の上面上には形成されていない一方、ダミーリッジ部13の上面上には形成されているので、ダミーリッジ部13の上面は、リッジ部12の上面よりも電流ブロック層9の膜厚分(=d(約0.8μm))だけ、高さが大きくなっている。そして、露出されたリッジ部12(コンタクト層8)の上面上および電流ブロック層9の上面上を覆うように、p型第1クラッド層5側からCr層、Au層の順に積層されるとともに、約3μmの合計膜厚を有するCr/Au層からなる第1p側電極10が形成されている。第1p側電極10は、リッジ部12、ダミーリッジ部13および電流ブロック層9の形状を反映した凹凸形状に形成されている。このため、ダミーリッジ部13上に形成された第1p側電極10の部分10bは、リッジ部12上に形成された第1p側電極10の部分10aよりも電流ブロック層9の膜厚分(=d)だけ高さが大きくなっている。なお、第1p側電極10は、本発明の「第1金属電極」の一例である。
また、n型GaAs基板1の裏面上には、n型GaAs基板1側からAu−Ge層、Au層の順に積層されるAu−Ge/Au層からなるn側電極11が形成されている。
また、第1参考形態の半導体レーザ素子の共振器面付近のリッジ部12およびダミーリッジ部13には、コンタクト層8からMQW活性層を含む発光層4までの各層に渡って、Znなどの不純物が拡散されている。これにより、共振器面付近のMQW活性層が無秩序化された、窓構造が形成されている。また、上記窓構造を構成する共振器面付近のリッジ部12の上面には、電流ブロック層9が形成されることにより、上記共振器面付近のリッジ部12に不必要な電流が注入されない、端面非注入構造が形成されている。
図3〜図6は、本発明の第1参考形態による半導体レーザ素子の製造プロセスを説明するための断面図である。図1〜図6を参照して、次に、上記のような構造を有する本発明の第1参考形態による半導体レーザ素子の製造プロセスについて説明する。まず、図3に示すように、(100)面から[011]方向に9゜傾斜したn型GaAs基板1上に、MOVPE法を用いて、半導体各層2〜8を形成する。具体的には、n型GaAs基板1上に、Siがドープされたn型GaInPからなるn型バッファ層2を約0.3μmの膜厚で形成する。その後、n型バッファ層2上に、Siが3×1017cm−3のドーズ量だけドープされたn型AlGaInPからなるn型クラッド層3を約2μmの膜厚で形成する。その後、n型クラッド層3上に、GaInP/AlGaInPからなるMQW活性層を含む発光層4を形成する。そして、発光層4上に、Znが1×1018cm−3のドーズ量だけドープされたp型AlGaInP(Al組成比:0.7)からなるp型第1クラッド層5を約0.25μmの膜厚で形成する。そして、p型第1クラッド層5上に、Znが1×1018cm−3のドーズ量だけドープされたp型AlGaInP(Al組成比:0.7)からなるp型第2クラッド層6を約1.3μmの膜厚で形成する。その後、p型第2クラッド層6上に、Znが1×1018cm−3ドープされたp型GaInPからなる中間層7を約0.1μmの膜厚で形成する。そして、Znが2×1019cm−3ドープされたp型GaAsからなるコンタクト層8を約0.3μmの膜厚で形成する。
ここで、発光層4は、図2に示すように、約20nmの膜厚を有するAlGaInP(Al組成比:0.2)からなる第1光ガイド層4aと、約8nmの膜厚を有するAlGaInP(Al組成比:0)(GaInP)からなる3層の井戸層4bおよび約5nmの膜厚を有するAlGaInP(Al組成比:0.6)からなる2層の障壁層4cからなる多重量子井戸(MQW)構造を有する活性層と、約20nmの膜厚を有するAlGaInP(Al組成比:0.5)からなる第2光ガイド層4dとを順次積層することにより形成される。
次に、図4に示すように、フォトリソグラフィ技術とエッチング技術とを用いて、所定の間隔を隔てて、コンタクト層8上にSiO2層15を形成する。そして、SiO2層15をマスクとして、p型第2クラッド層6、中間層7およびコンタクト層8をエッチングすることにより、メサ形状(台形状)のリッジ部12およびダミーリッジ部13を形成する。リッジ部12は、底部の幅が約2.5μmになるようにストライプ形状に形成する。
次に、図5に示すように、リッジ部12上のSiO2層15だけを残して、ダミーリッジ部13上のSiO2層15を除去する。そして、リッジ部12上のSiO2層15をマスクとして、p型第1クラッド層5の上面上と、リッジ部12の両側面上と、ダミーリッジ部13の上面上と、ダミーリッジ部13の側面のうちリッジ部12に面した側面上とを覆うように、Seがドープされた約0.5μmの膜厚を有するn型AlInP層と約0.3μmの膜厚を有するn型GaAs層とからなる電流ブロック層9を形成する。すなわち、リッジ部12の上面と、ダミーリッジ部13の側面のうちリッジ部12と反対側の側面とは、電流ブロック層9が露出している。
次に、リッジ部12上のSiO2層15からなるマスクを除去する。その後、窒素雰囲気中で520℃、10分間の熱処理を行うことにより、p型第1クラッド層5、p型第2クラッド層6および中間層7のp型化を行う。
この後、図6に示すように、真空蒸着法などを用いて、露出されたリッジ部12の上面上および電流ブロック層9の上面上を覆うように、p型第1クラッド層5側からCr層、Au層の順に積層されるとともに、約3μmの合計膜厚を有するCr/Au層からなる第1p側電極10を形成する。第1p側電極10は、リッジ部12、ダミーリッジ部13および電流ブロック層9の形状を反映した凹凸形状に形成されるので、ダミーリッジ部13上に形成された第1p側電極10の部分10bは、リッジ部12上に形成された第1p側電極10の部分10aよりも電流ブロック層9の膜厚分(=d)だけ高さが大きくなっている。
この後、n型GaAs基板1の膜厚が約100μm程度になるまで、n型GaAs基板1の裏面をエッチングした後に、図1に示したように、n型GaAs基板1の裏面に、n型GaAs基板1側からAu−Ge層、Au層の順に積層されるAu−Ge/Au層からなるn側電極11を形成する。この後、水素窒素混合雰囲気中で430℃、5分間の熱処理を行うことにより、第1p側電極10およびn側電極11のオーミックコンタクトを得る。このようにして、本発明の第1参考形態による半導体レーザ素子が形成される。
図7は、図1に示した第1参考形態による半導体レーザ素子をジャンクションダウン方式でサブマウントに取り付けた状態を示した断面図である。また、図8は、図1に示した第1参考形態による半導体レーザ素子をジャンクションダウン方式でサブマウントに取り付ける方法を説明するための断面図である。図7および図8を参照して、第1参考形態による半導体レーザ素子は、半導体レーザ素子の表面の第1p側電極10の凸部を下向きにして、半田などの低融点金属からなる融着材153を介して、サブマウント151の金属膜(電極)152に取り付けられる。ダミーリッジ部13上に形成された第1p側電極10の部分10bは、リッジ部12上に形成された第1p側電極10の部分10aよりも電流ブロック層9の膜厚分(=d)だけ高さが大きくなっているので、上記第1参考形態による半導体レーザ素子をジャンクションダウン方式でサブマウント151に取り付ける場合には、サブマウント151の金属膜152とリッジ部12上の第1p側電極10の部分10aとの間には所定の間隙(=d)が設けられる。
第1参考形態では、上記のように、リッジ部12の上面上に接触するように第1p側電極10を形成することにより、リッジ部12の上面上に半導体層からなるp型キャップ層210(図40参照)を形成する場合に比べて、半導体レーザ素子の駆動時に発生した熱を放熱しやすくすることができる。これにより、半導体レーザ素子駆動時の温度上昇を抑制することができるので、半導体レーザ素子の信頼性(寿命)を向上させることができる。また、従来の半導体レーザ素子と異なり、リッジ部12および電流ブロック層9の上面上に半導体層からなるp型キャップ層210(図40参照)を形成する必要がないので、MOVPE法による半導体層の成長工程を1回省略することができる。これにより、製造プロセスを簡略化することができる。
また、リッジ部12の両側にダミーリッジ部13を設けることによって、半田などを用いて半導体レーザ素子をサブマウント151にジャンクションダウン方式で取り付ける際に、半導体レーザ素子が傾いて取り付けられることがない。これにより、半導体レーザ素子の側面に半田が回り込みにくくなるので、p側およびn側の各半導体層間でのショートが発生することを抑制することができる。このように、上記ショートを抑制することができるので、半導体レーザ素子の製造歩留まりと信頼性とを向上させることができる。また、ダミーリッジ部13上に形成された第1p側電極10の部分10bは、リッジ部12上に形成された第1p側電極10の部分10aよりも電流ブロック層9の膜厚分(=d)だけ高さが大きくなっているので、半導体レーザ素子をサブマウント151に取り付ける際に、サブマウント151とリッジ部12上の第1p側電極10の部分10aとの間に所定の間隙(=d)(図7参照)を設けることができる。これにより、図7および図8に示すように、ジャンクションダウン方式で半導体レーザ素子をサブマウント151に取り付ける際に、リッジ部12に加わる応力を低減することができる。これにより、応力に起因する半導体レーザ素子特性の劣化を抑制することができる。これらの結果、半導体レーザ素子の信頼性と製造歩留まりとを向上させることができる。
(第2参考形態)
図9は、本発明の第2参考形態による半導体レーザ素子を説明するための断面図である。図9を参照して、この第2参考形態では、p側電極を2層構造とするとともに、ダミーリッジ部の上面上および両側面上に電流ブロック層を形成した例について説明する。
まず、図9を参照して、本発明の第2参考形態による半導体レーザ素子の構造について説明する。第2参考形態による半導体レーザ素子では、図1に示した第1参考形態の半導体レーザ素子と同様、n型GaAs基板1上に、n型バッファ層2、n型クラッド層3、発光層4およびp型第1クラッド層5が順次形成されている。p型第1クラッド層5の上面上には、p型第2クラッド層6、中間層7およびコンタクト層8から構成されるメサ形状(台形状)のリッジ部12およびダミーリッジ部13aが形成されている。なお、ダミーリッジ部13aは、本発明の「支持部」の一例である。
ここで、第2参考形態では、ダミーリッジ部13aはn型GaAs基板1の端部よりもわずかに内側に形成されている。これにより、ダミーリッジ部13aとn型GaAs基板1の端部との間には、ダミーリッジ部13aからp型第1クラッド層5の上面が露出した領域が形成されている。また、p型第1クラッド層5の上面上と、リッジ部12の両側面上と、ダミーリッジ部13aの上面上および両側面上とを覆うように、Seがドープされた約0.5μmの膜厚を有するn型AlInP層と、約0.3μmの膜厚を有するn型GaAs層とが積層された電流ブロック層9aが形成されている。なお、各層2〜8の組成および膜厚は、第1参考形態の各層2〜8と同様である。
また、第2参考形態では、露出されたリッジ部12の上面上および電流ブロック層9aの上面上を覆うように、p型第1クラッド層5側からCr層、Au層の順に積層されるとともに、約1μmの合計膜厚を有するCr/Au層からなる第1p側電極21と、第1p側電極21側からPd層、Au層の順に積層されるとともに、約2μmの合計膜厚を有するPd/Au層からなる第2p側電極22とが形成されている。第1p側電極21および第2p側電極22は、リッジ部12、ダミーリッジ部13aおよび電流ブロック層9aの形状を反映した凹凸形状に形成されている。このため、ダミーリッジ部13a上に形成された第2p側電極22の部分22bは、リッジ部12上に形成された第2p側電極22の部分22aよりも電流ブロック層9aの膜厚分(=d)だけ高さが大きくなっている。なお、第1p側電極21および第2p側電極22は、本発明の「第1金属電極」の一例である。
また、n型GaAs基板1の裏面上には、第1参考形態と同様に、n型GaAs基板1側からAu−Ge層、Au層の順に積層されるAu−Ge/Au層からなるn側電極11が形成されている。これにより、第2参考形態による半導体レーザ素子が形成されている。
また、第2参考形態の半導体レーザ素子には、第1参考形態と同様に、共振器面付近のMQW活性層が無秩序化された、窓構造(図示せず)が形成されている。さらに、第2参考形態の半導体レーザ素子には、第1参考形態と同様に、上記窓構造を構成する共振器面付近のリッジ部12の上面に、電流ブロック層9aが形成された、端面非注入構造が形成されている。
図10〜図12は、本発明の第2参考形態による半導体レーザ素子の製造プロセスを説明するための断面図である。図9〜図12を参照して、次に、第2参考形態の半導体レーザ素子の製造プロセスについて説明する。まず、図3に示した第1参考形態の製造プロセスと同様の製造プロセスを用いて、n型GaAs基板1上に、n型バッファ層2、n型クラッド層3、発光層4、p型第1クラッド層5、p型第2クラッド層6、中間層7およびコンタクト層8を順次形成する。その後、図10に示すように、フォトリソグラフィ技術とエッチング技術とを用いて、所定の間隔を隔てて、コンタクト層8上にSiO2層15aを形成する。SiO2層15aをマスクとして、p型第2クラッド層6、中間層7およびコンタクト層8をエッチングすることにより、メサ形状(台形状)のリッジ部12およびダミーリッジ部13aを形成する。このとき、ダミーリッジ部13aは基板1の端部よりもわずかに内側に形成することにより、ダミーリッジ部13aと基板1の端部との間にp型クラッド層5の上面が露出した領域を形成する。
次に、図11に示すように、リッジ部12上のSiO2層15aだけを残して、ダミーリッジ部13a上のSiO2層15aを除去する。そして、リッジ部12上のSiO2層15aをマスクとして、p型第1クラッド層5の上面上と、リッジ部12の両側面上と、ダミーリッジ部13aの上面上および両側面上とを覆うように、Seがドープされた約0.5μmの膜厚を有するn型AlInP層と、約0.3μmの膜厚を有するn型GaAs層とからなる電流ブロック層9aを成長させる。
次に、リッジ部12上のSiO2層15aからなるマスクを除去する。その後、窒素雰囲気中で520℃、10分間の熱処理を行うことにより、p型第1クラッド層5、p型第2クラッド層6および中間層7のp型化を行う。
この後、図12に示すように、真空蒸着法などを用いて、露出されたリッジ部12の上面上および電流ブロック層9aの上面上を覆うように、第1p側電極21を形成する。そして、第1p側電極21上に、第1p側電極21側からPd層、Au層の順に積層されるとともに、約2μmの合計膜厚を有するPd/Au層からなる第2p側電極22を形成する。第1p側電極21および第2p側電極22は、リッジ部12、ダミーリッジ部13aおよび電流ブロック層9aの形状を反映した凹凸形状に形成されるので、ダミーリッジ部13a上に形成された第2p側電極22の部分22bは、リッジ部12上に形成された第2p側電極22の部分22aよりも電流ブロック層9aの膜厚分(=d)だけ高さが大きくなっている。
この後、n型GaAs基板1の裏面をエッチングした後に、図9に示したように、n型GaAs基板1の裏面上にn側電極11を形成する。この後、水素窒素混合雰囲気中で430℃、5分間の熱処理を行うことにより、第1p側電極21、第2p側電極22およびn側電極11のオーミックコンタクトを得る。このようにして、本発明の第2参考形態による半導体レーザ素子が形成される。
図13は、図9に示した第2参考形態による半導体レーザ素子をジャンクションダウン方式でサブマウントに取り付けた状態を示した断面図である。また、図14は、図9に示した第2参考形態による半導体レーザ素子をジャンクションダウン方式でサブマウントに取り付ける方法を説明するための断面図である。図13および図14を参照して、本発明の第2参考形態による半導体レーザ素子は、半導体レーザ素子の表面の第2p側電極22の凸部を下向きにして、半田などの低融点金属からなる融着材153を介して、サブマウント151の金属膜(電極)152に取り付けられる。ダミーリッジ部13a上に形成された第2p側電極22の部分22bは、リッジ部12上に形成された第2p側電極22の部分22aよりも電流ブロック層9aの膜厚分(=d)だけ高さが大きくなっているので、上記第2参考形態による半導体レーザ素子をジャンクションダウン方式でサブマウント151に取り付ける場合には、サブマウント151とリッジ部12上の第2p側電極22の部分22aとの間には所定の間隙(=d)が設けられる。
ここで、図9に示した第2参考形態による半導体レーザ装置と、図40に示した従来(比較例)の半導体レーザ装置との動作特性について評価を行った。その結果、70℃における連続発振(CW)出力が50mWの時の動作電流(Iop)は、従来(比較例)の半導体レーザ装置では107.9mAであったのに対して、第2参考形態による半導体レーザ装置では88.4mAであり、20%近く減少した。したがって、第2参考形態の半導体レーザ装置は、従来(比較例)の半導体レーザ装置に比べて、動作電流の増加を抑制することができることが判明した。これにより、第2参考形態では、動作電流の増加に起因する発熱量を抑制することができる。
第2参考形態では、上記のように、p側電極を第1p側電極21および第2p側電極22の積層構造とすることによって、容易に、p側電極を厚膜化することができるので、リッジ部12に加わる応力を低減することができる。これにより、半導体レーザ素子から出射されるレーザ光の偏光比を制御することができる。この効果を確認するために、上記第2参考形態による半導体レーザ装置の光出力に対するp側電極膜厚の影響について評価を行った。
図15には、本発明の第2参考形態による半導体レーザ装置のp側電極膜厚と偏光比との関係が示されている。ここで、p側電極膜厚は、第1p側電極21と第2p側電極22との膜厚の和である。図15を参照して、p側電極膜厚の増加にともなって偏光比が増加する傾向が見られる。したがって、p側電極膜厚が大きいほど、偏光比も大きく、記録型光ディスクへの記録に適していることを示している。例えば、約1μmの膜厚を有する第1p側電極21と約5μmの膜厚を有する第2p側電極22とを積層することにより、p側電極膜厚を約6μmにした場合には、偏光比は60に増大した。これらにより、p側電極膜厚が約5μm以上とすることにより、記録型光ディスクへの記録に必要な50以上の偏光比が得られることがわかった。
第2参考形態では、上記のように、ダミーリッジ部13aの上面上および両側面上に電流ブロック層9aを覆うように形成することによって、半導体レーザ素子をサブマウント151にジャンクションダウン方式で取り付ける場合に、半田からなる融着材153がダミーリッジ部13aの側面上に付着したとしても、ダミーリッジ部13aには電流が流れない。これにより、半導体レーザ素子に通電される電流は、リッジ部12にのみ流れるので、発光効率の高い半導体レーザ素子を形成することができる。
また、第2参考形態では、ダミーリッジ部13aを、n型GaAs基板1の端部よりもわずかに内側に形成することによって、n型GaAs基板1の端部には、ダミーリッジ部13aが形成されずに、n型GaAs基板1に対して平行な上面を有する電流ブロック層9aが形成される。これにより、半導体レーザ素子をサブマウント151に取り付ける場合に、n型GaAs基板1の端部において、半田からなる融着材153が電流ブロック層9aから、p型第1クラッド層5、発光層4およびn型クラッド層3にまで回り込みにくくなる。その結果、p側およびn側の各半導体層の端部において、さらにショートが発生しにくくなるので、半導体レーザ素子の信頼性をさらに向上させることができる。
(第3実施形態)
図16および図17を参照して、この第3実施形態では、p型ドーパントを含有する第1金属電極を用いるとともに、第1金属電極よりも密着性の高い第2金属電極を用いた半導体レーザ素子の例について説明する。
図16には、Znがドープされたp型GaAs層上に形成された各金属層からなる電極間の抵抗を、電極間距離を変化させて測定した結果が示されている。なお、p型GaAs層上に各金属層を形成した後に、水素窒素混合雰囲気中で430℃、5分間の熱処理を行うことにより、p型GaAs層と各金属層とのオーミックコンタクトを得ている。図16を参照して、いずれの電極間距離においても、p型GaAs層側からCr層、Au層の順に積層されるCr/Au層とp型GaAs層との抵抗およびPd層、Au層の順に積層されるPd/Au層とp型GaAs層との抵抗よりも、p型GaAs層のドーパントであるZnを含むAu−Zn層、Au層の順に積層されるAu−Zn/Au層とp型GaAs層との抵抗の方が小さくなることがわかる。これにより、金属電極中に半導体層(p型GaAs層)と同じ導電型のドーパント(Zn)を含むことにより、接触抵抗の小さい良好なオーミックコンタクトが得られることがわかった。また、p型GaAs層に対する付着力を評価した結果、Au−Zn/Au層のp型GaAs層に対する付着力は弱く、剥離の恐れがあるのに対して、Cr/Au層およびPd/Au層のp型GaAs層に対する付着力は十分大きいこともわかった。
図17は、本発明の第3実施形態による半導体レーザ素子を説明するための断面図である。まず、図17を参照して、本発明の第3実施形態による半導体レーザ素子の構造について説明する。なお、図17において、図9と同一の部分には同一番号を付して説明を省略する。第3実施形態による半導体レーザ素子では、図9に示した第2参考形態の半導体レーザ素子と同様、n型GaAs基板1上に、n型バッファ層2、n型クラッド層3、発光層4およびp型第1クラッド層5が順次形成されている。p型第1クラッド層5の上面上には、p型第2クラッド層6、中間層7およびコンタクト層8から構成されるメサ形状(台形状)のリッジ部12およびダミーリッジ部13aが形成されている。また、p型第1クラッド層5の上面上と、リッジ部12の両側面上と、ダミーリッジ部13aの上面上および両側面上とを覆うように、Seがドープされた約0.5μmの膜厚を有するn型AlInP層と、約0.3μmの膜厚を有するn型GaAs層とが積層された電流ブロック層9aが形成されている。なお、各層2〜8の組成および膜厚は、第2参考形態の各層2〜8と同様である。
ここで、第3実施形態では、露出されたリッジ部12の上面を覆うように、リッジ部12の上面上および電流ブロック層9aの上面上に、約1μmの膜厚を有するAu−Zn層、Au層の順に積層されるAu−Zn/Au層からなる第1p側電極31が形成されている。さらに、第1p側電極31を覆うように、電流ブロック層9aの上面上と、第1p側電極31の上面上および両側面上と、ダミーリッジ部13aの上面上および両側面上とに、p型第1クラッド層5側からCr層、Au層の順に積層されるとともに、約5μmの合計膜厚を有するCr/Au層からなる第2p側電極32が形成されている。なお、第1p側電極31は、本発明の「第1金属電極」の一例であり、第2p側電極32は、本発明の「第2金属電極」の一例である。また、Znは、本発明の「リッジ部を構成する半導体層と同じ導電型のドーパント」の一例である。
また、n型GaAs基板1の裏面上には、第2参考形態と同様に、n型GaAs基板1側からAu−Ge層、Au層の順に積層されるAu−Ge/Au層からなるn側電極11が形成されている。これにより、第3実施形態による半導体レーザ素子が形成されている。
また、第3実施形態の半導体レーザ素子には、第1参考形態と同様に、共振器面付近のMQW活性層が無秩序化された、窓構造(図示せず)が形成されている。さらに、第3実施形態の半導体レーザ素子には、第1参考形態と同様に、上記窓構造を構成する共振器面付近のリッジ部12の上面に、電流ブロック層9aが形成された、端面非注入構造が形成されている。
次に、第3実施形態の半導体レーザ素子の製造プロセスについて説明する。まず、図10および図11に示した第2参考形態の製造プロセスと同様の製造プロセスを用いて、電流ブロック層9aまでを形成した後、リッジ部12上のSiO2層15a(図11参照)からなるマスクを除去する。その後、窒素雰囲気中で520℃、10分間の熱処理を行うことにより、p型第1クラッド層5、p型第2クラッド層6および中間層7のp型化を行う。
この後、図17に示したように、真空蒸着法などを用いて、露出されたリッジ部12の上面上を覆うように、リッジ部12の上面上および電流ブロック層9aの上面上に、約1μmの膜厚を有するAu−Zn層、Au層の順に積層されるAu−Zn/Auからなる第1p側電極31を形成した後、リッジ部12近傍にのみ、第1p側電極31が残るようにパターニングする。さらに、第1p側電極31を覆うように、電流ブロック層9aの上面上と、第1p側電極31の上面上および両側面上と、ダミーリッジ部13aの上面上および両側面上とに、p型第1クラッド層5側からCr層、Au層の順に積層されるとともに、約5μmの合計膜厚を有するCr/Au層からなる第2p側電極32を形成する。
次に、第2参考形態と同様に、n型GaAs基板1の裏面をエッチングした後に、n型GaAs基板1の裏面にn側電極11を形成する。この後、水素窒素混合雰囲気中で430℃、5分間の熱処理を行うことにより、第1p側電極31、第2p側電極32およびn側電極11のオーミックコンタクトを得る。このようにして、本発明の第3実施形態による半導体レーザ素子が形成される。
第3実施形態では、第1p側電極31は、コンタクト層8と同じ導電型のドーパントであるZnを含んでいるので、第1p側電極31とコンタクト層8との間の接触抵抗は小さくなり、良好なオーミックコンタクトを得ることができる。これにより、半導体レーザ素子の動作時の発熱をより低減することができる。また、コンタクト層8に対して密着性の小さい第1p側電極31および電流ブロック層9aを覆うように、密着性の大きな第2p側電極32を形成することによって、第1p側電極31が剥離することを抑制することができる。これらにより、半導体レーザ素子の信頼性を向上させることができる。
(第4参考形態)
図18は、本発明の第4参考形態による半導体レーザ素子を説明するための断面図である。図18を参照して、この第4参考形態では、上記第2参考形態の構造において、p側電極を1層構造にした例について説明する。なお、第4参考形態のその他の構造は、上記第2参考形態と同様である。
まず、図18を参照して、この第4参考形態による半導体レーザ素子の構造について説明する。第4参考形態による半導体レーザ素子では、図9に示した第2参考形態の半導体レーザ素子と同様、n型GaAs基板1上に、n型バッファ層2、n型クラッド層3、発光層4およびp型第1クラッド層5が順次形成されている。p型第1クラッド層5の上面上には、p型第2クラッド層6、中間層7およびコンタクト層8から構成されるメサ形状(台形状)のリッジ部12およびダミーリッジ部13aが形成されている。
また、第4参考形態では、第2参考形態と同様、ダミーリッジ部13aは、n型GaAs基板1の端部よりもわずかに内側に形成されている。これにより、ダミーリッジ部13aとn型GaAs基板1の端部との間には、ダミーリッジ部13aからp型第1クラッド層5の上面が露出した領域が形成されている。また、p型第1クラッド層5の上面上と、リッジ部12の両側面上と、ダミーリッジ部13aの上面上および両側面上とを覆うように、Seがドープされた約0.5μmの膜厚を有するn型AlInP層と、約0.3μmの膜厚を有するn型GaAs層とが積層された電流ブロック層9aが形成されている。なお、この第4参考形態の各層2〜8の組成および膜厚は、第2参考形態の各層2〜8と同様である。
また、第4参考形態では、露出されたリッジ部12の上面上および電流ブロック層9aの上面上を覆うように、p型第1クラッド層5側からCr層、Au層の順に積層されるとともに、約3μmの合計膜厚を有するCr/Au層からなる第1p側電極40が形成されている。第1p側電極40は、リッジ部12、ダミーリッジ部13aおよび電流ブロック層9aの形状を反映した凹凸形状に形成されている。このため、ダミーリッジ部13a上に形成された第1p側電極40の部分40bは、リッジ部12上に形成された第1p側電極40の部分40aよりも電流ブロック層9aの膜厚分(=d)だけ高さが大きくなっている。なお、第1p側電極40は、本発明の「第1金属電極」の一例である。
また、n型GaAs基板1の裏面上には、第2参考形態と同様に、n型GaAs基板1側からAu−Ge層、Au層の順に積層されるAu−Ge/Au層からなるn側電極11が形成されている。これにより、第4参考形態による半導体レーザ素子が形成されている。
なお、第4参考形態の半導体レーザ素子の製造プロセスとしては、第1p側電極40の製造プロセス以外は、上記第2参考形態の製造プロセスと同様である。第1p側電極40の製造プロセスとしては、真空蒸着法などを用いて、露出されたリッジ部12の上面上および電流ブロック層9aの上面上を覆うように、p型第1クラッド層5側からCr層、Au層の順に積層されるとともに、約3μmの合計膜厚を有するCr/Au層からなる第1p側電極40を形成する。この場合、第1p側電極40は、リッジ部12、ダミーリッジ部13aおよび電流ブロック層9aの形状を反映した凹凸形状に形成されるので、ダミーリッジ部13a上に形成された第1p側電極40の部分40bは、リッジ部12上に形成された第1p側電極40の部分40aよりも電流ブロック層9aの膜厚分(=d)だけ高さが大きくなる。
図19は、図18に示した第4参考形態による半導体レーザ素子をジャンクションダウン方式でサブマウントに取り付けた状態を示した断面図である。また、図20は、図18に示した第4参考形態による半導体レーザ素子をジャンクションダウン方式でサブマウントに取り付ける方法を説明するための断面図である。図19および図20を参照して、第4参考形態による半導体レーザ素子は、半導体レーザ素子の表面の第1p側電極40の凸部を下向きにして、半田などの低融点金属からなる融着材153を介して、サブマウント151の金属膜(電極)152に取り付けられる。ダミーリッジ部13a上に形成された第1p側電極40の部分40bは、リッジ部12上に形成された第1p側電極40の部分40aよりも電流ブロック層9aの膜厚分(=d)だけ高さが大きくなっているので、上記第4参考形態による半導体レーザ素子をジャンクションダウン方式でサブマウント151に取り付ける場合には、サブマウント151とリッジ部12上の第1p側電極40の部分40aとの間には所定の間隙(=d)が設けられる。これにより、リッジ部12に加わる応力を低減することができる。
第4参考形態では、上記第2参考形態と同様、ダミーリッジ部13aの上面上および両側面上に電流ブロック層9aを形成することによって、半導体レーザ素子をサブマウント151にジャンクションダウン方式で取り付ける場合に、半田などの融着材153がダミーリッジ部13aの側面上に付着したとしても、ダミーリッジ部13aには電流が流れない。これにより、半導体レーザ素子に通電される電流は、リッジ部12にのみ流れるので、発光効率の高い半導体レーザ素子を形成することができる。
また、第4参考形態では、上記第2参考形態と同様、ダミーリッジ部13aを、n型GaAs基板1の端部よりもわずかに内側に形成することによって、n型GaAs基板1の端部には、ダミーリッジ部13aが形成されずに、n型GaAs基板1に対して平行な上面を有する電流ブロック層9aが形成される。これにより、半導体レーザ素子をサブマウント151に取り付ける場合に、n型GaAs基板1の端部において、半田からなる融着材153が電流ブロック層9aから、p型第1クラッド層5、発光層4およびn型クラッド層3にまで回り込みにくくなる。その結果、p側およびn側の各半導体層の端部において、さらにショートが発生しにくくなるので、半導体レーザ素子の信頼性をさらに向上させることができる。
なお、第4参考形態のその他の効果は、上記第2参考形態と同様である。
(第5参考形態)
図21は、本発明の第5参考形態による半導体レーザ素子を説明するための断面図である。図21を参照して、この第5参考形態では、上記第4参考形態の構造において、リッジ部の両側に、ダミーリッジ部が複数個(2個)ずつ存在する場合の構造について説明する。
まず、図21を参照して、第5参考形態による半導体レーザ素子の構造について説明する。第5参考形態による半導体レーザ素子では、n型GaAs基板51上に、n型バッファ層52、n型クラッド層53、発光層54およびp型第1クラッド層55が順次形成されている。p型第1クラッド層55の上面上には、約2.5μmの幅(下端幅)を有するメサ形状(台形状)のリッジ部62と、約30μmの幅(下端幅)を有するメサ形状(台形状)のダミーリッジ部63aおよび63bとが形成されている。なお、ダミーリッジ部63aおよび63bは、本発明の「支持部」の一例である。リッジ部62、ダミーリッジ部63aおよび63bは、p型第2クラッド層56、中間層57およびコンタクト層58から構成されている。
ここで、第5参考形態では、リッジ部62の両側に、それぞれ、2つのダミーリッジ部63aおよび63bが形成されている。また、リッジ部62と、内側(リッジ部62側)のダミーリッジ部63aとの中心間距離は、約70μmであり、リッジ部62と、外側のダミーリッジ部63bとの中心間距離は、約120μmである。なお、チップ幅(図21のn型GaAs基板51の幅)は、約300μmである。また、外側のダミーリッジ部63bは、n型GaAs基板51の端部よりもわずかに内側に形成されている。これにより、外側のダミーリッジ部63bとn型GaAs基板51の端部との間には、p型第1クラッド層55の上面が露出した領域が形成されている。また、p型第1クラッド層55の上面上と、リッジ部62の両側面上と、ダミーリッジ部63aおよび63bの上面上および両側面上とを覆うように、Seがドープされた約0.5μmの膜厚を有するn型AlInP層と、約0.3μmの膜厚を有するn型GaAs層とが積層された電流ブロック層59が形成されている。なお、第5参考形態の各層52〜58の組成および膜厚は、第1参考形態の各層2〜8と同様である。
また、第5参考形態では、露出されたリッジ部62の上面上および電流ブロック層59の上面上を覆うように、p型第1クラッド層55側からCr層、Au層の順に積層されるとともに、約3μmの合計膜厚を有するCr/Au層からなる第1p側電極60が形成されている。第1p側電極60は、リッジ部62、ダミーリッジ部63a、63bおよび電流ブロック層59の形状を反映した凹凸形状に形成されている。このため、ダミーリッジ部63aおよび63b上に形成された第1p側電極60の部分60bおよび60cは、リッジ部62上に形成された第1p側電極60の部分60aよりも電流ブロック層59の膜厚分(=d)だけ高さが大きくなっている。なお、第1p側電極60は、本発明の「第1金属電極」の一例である。
また、n型GaAs基板51の裏面上には、n型GaAs基板51側からAu−Ge層、Au層の順に積層されるAu−Ge/Au層からなるn側電極61が形成されている。これにより、第5参考形態による半導体レーザ素子が形成されている。
図22〜図24は、本発明の第5参考形態による半導体レーザ素子の製造プロセスを説明するための断面図である。次に、図21〜図24を参照して、第5参考形態の半導体レーザ素子の製造プロセスについて説明する。まず、図3に示した第1参考形態の製造プロセスと同様の製造プロセスを用いて、n型GaAs基板51上に、n型バッファ層52、n型クラッド層53、発光層54、p型第1クラッド層55、p型第2クラッド層56、中間層57およびコンタクト層58を順次形成する。その後、図22に示すように、フォトリソグラフィ技術とエッチング技術とを用いて、所定の間隔を隔てて、コンタクト層58上にSiO2層65を形成する。SiO2層65をマスクとして、p型第2クラッド層56、中間層57およびコンタクト層58をエッチングすることにより、メサ形状(台形状)のリッジ部62と、メサ形状(台形状)の内側のダミーリッジ部63aと、メサ形状(台形状)の外側のダミーリッジ部63bとを形成する。このとき、外側のダミーリッジ部63bは、n型GaAs基板51の端部よりもわずかに内側に形成することにより、ダミーリッジ部63bとn型GaAs基板51の端部との間に、p型クラッド層55の上面が露出した領域を形成する。
次に、図23に示すように、リッジ部62上のSiO2層65だけを残して、ダミーリッジ部63aおよび63b上のSiO2層65を除去する。そして、リッジ部62上のSiO2層65をマスクとして、p型第1クラッド層55の上面上と、リッジ部62の両両側面上と、ダミーリッジ部63aおよび63bの上面上および両両側面上とを覆うように、Seがドープされた約0.5μmの膜厚を有するn型AlInP層と、約0.3μmの膜厚を有するn型GaAs層とからなる電流ブロック層59を成長させる。
次に、リッジ部62上のSiO2層65からなるマスクを除去する。その後、窒素雰囲気中で520℃、10分間の熱処理を行うことにより、p型第1クラッド層55、p型第2クラッド層56および中間層57のp型化を行う。
この後、図24に示すように、真空蒸着法などを用いて、露出されたリッジ部62の上面上および電流ブロック層59の上面上を覆うように、第1p側電極60を形成する。この第1p側電極60は、リッジ部62、ダミーリッジ部63a、63bおよび電流ブロック層59の形状を反映した凹凸形状に形成される。このため、ダミーリッジ部63aおよび63b上に形成された第1p側電極60の部分60bおよび60cは、リッジ部62上に形成された第1p側電極60の部分60aよりも電流ブロック層59の膜厚分(=d)だけ高さが大きくなる。
この後、n型GaAs基板51の裏面をエッチングした後に、図21に示したように、n型GaAs基板51の裏面上にn側電極61を形成する。この後、水素窒素混合雰囲気中で430℃、5分間の熱処理を行うことにより、第1p側電極60およびn側電極61のオーミックコンタクトを得る。このようにして、第5参考形態による半導体レーザ素子が形成される。
図25は、図21に示した第5参考形態による半導体レーザ素子をジャンクションダウン方式でサブマウントに取り付けた状態を示した断面図である。また、図26は、図21に示した第5参考形態による半導体レーザ素子をジャンクションダウン方式でサブマウントに取り付ける方法を説明するための断面図である。図25および図26を参照して、第5参考形態による半導体レーザ素子は、半導体レーザ素子の表面の第1p側電極60の凸部を下向きにして、半田などの低融点金属からなる融着材163を介して、サブマウント161の金属膜(電極)162に取り付けられる。ダミーリッジ部63aおよび63b上に形成された第1p側電極60の部分60bおよび60cは、リッジ部62上に形成された第1p側電極60の部分60aよりも電流ブロック層59の膜厚分(=d)だけ高さが大きくなっているので、上記第5参考形態による半導体レーザ素子をジャンクションダウン方式でサブマウント161に取り付ける場合には、サブマウント161とリッジ部62上の第1p側電極60の部分60aとの間には所定の間隙(=d)が設けられる。これにより、リッジ部62に加わる応力を低減することが可能になる。
第5参考形態では、上記のように、リッジ部62の両側に、それぞれ、2つのダミーリッジ部63aおよび63bを設けることによって、半導体レーザ素子をサブマウント161にジャンクションダウン方式で取り付ける場合に、サブマウント161との接触面積が増加するので、より安定した取付を行うことができる。
また、第5参考形態では、上記のように、ダミーリッジ部63aおよび63bの上面上および両側面上に電流ブロック層59を形成することによって、図25および図26に示すように、半導体レーザ素子をサブマウント161にジャンクションダウン方式で取り付ける場合に、半田からなる融着材163がダミーリッジ部63aおよび63bの側面上に付着したとしても、ダミーリッジ部63aおよび63bには電流が流れない。これにより、半導体レーザ素子に通電される電流は、リッジ部62にのみ流れるので、発光効率の高い半導体レーザ素子を形成することができる。
また、第5参考形態では、外側のダミーリッジ部63bを、n型GaAs基板51の端部よりもわずかに内側に形成することにより、n型GaAs基板51の端部には、外側のダミーリッジ部63bが形成されずに、n型GaAs基板51に対して平行な上面を有する電流ブロック層59を形成することができる。これにより、半導体レーザ素子をサブマウント161に取り付ける場合に、n型GaAs基板51の端部において、半田からなる融着材163が電流ブロック層59から、p型第1クラッド層55、発光層54およびn型クラッド層53にまで回り込みにくくなる。その結果、p側およびn側の各半導体層の端部において、よりショートが発生しにくくなるので、半導体レーザ素子の信頼性をより向上させることができる。
(第6参考形態)
図27は、本発明の第6参考形態による半導体レーザ素子を説明するための断面図である。図27を参照して、この第6参考形態では、本発明を2つの発光部を有する半導体レーザ素子(マルチビームレーザ)に適用する場合の例について説明する。
まず、図27を参照して、第6参考形態による半導体レーザ素子の構造について説明する。この第6参考形態による半導体レーザ素子では、2つの発光部82aおよび82bが形成されている。具体的には、n型GaAs基板71上に、n型バッファ層72およびn型クラッド層73が順次形成されている。n型クラッド層73上には、2つの発光部82aおよび82bに対応する位置に、2つの発光層74が形成されている。各発光層74上には、p型第1クラッド層75が形成されている。各p型第1クラッド層75の上面上には、約2.5μmの幅(下端幅)を有するメサ形状(台形状)のリッジ部83と約30μmの幅(下端幅)を有するメサ形状(台形状)のダミーリッジ部84とが形成されている。なお、ダミーリッジ部84は、本発明の「支持部」の一例である。リッジ部83およびダミーリッジ部84は、p型第2クラッド層76、中間層77およびコンタクト層78から構成されている。リッジ部83とダミーリッジ部84との中心間距離は、約60μmである。なお、全体のチップ幅(図27のn型GaAs基板71の幅)は、約400μmであり、各発光部82aおよび82bに対応する領域の幅は、約200μmである。また、発光部82aと発光部82bとを分離するための約10μm〜約50μmの幅を有する素子分離溝85が形成されている。
ここで、第6参考形態では、ダミーリッジ部84は、n型GaAs基板71の端部よりもわずかに内側に形成されている。これにより、ダミーリッジ部84とn型GaAs基板71の端部との間には、ダミーリッジ部84からp型第1クラッド層75の上面が露出した領域が形成されている。また、p型第1クラッド層75の上面上と、リッジ部83の両側面上と、ダミーリッジ部84の上面上および両側面上とを覆うように、Seがドープされた約0.5μmの膜厚を有するn型AlInP層と、約0.3μmの膜厚を有するn型GaAs層とが積層された電流ブロック層79が形成されている。なお、各層72〜78の組成および膜厚は、上記第1参考形態の各層2〜8と同様である。
また、第6参考形態では、露出されたリッジ部83の上面上および電流ブロック層79の上面上を覆うように、p型第1クラッド層75側からCr層、Au層の順に積層されるとともに、約3μmの合計膜厚を有するCr/Au層からなる第1p側電極80が形成されている。第1p側電極80は、リッジ部83、ダミーリッジ部84および電流ブロック層79の形状を反映した凹凸形状に形成されている。このため、ダミーリッジ部84上に形成された第1p側電極80の部分80bは、リッジ部83上に形成された第1p側電極80の部分80aよりも電流ブロック層79の膜厚分(=d)だけ高さが大きくなっている。なお、第1p側電極80は、本発明の「第1金属電極」の一例である。
また、n型GaAs基板71の裏面上には、n型GaAs基板71側からAu−Ge層、Au層の順に積層されるAu−Ge/Au層からなるn側電極81が形成されている。これにより、第6参考形態による半導体レーザ素子が形成されている。
図28〜図31は、本発明の第6参考形態による半導体レーザ素子の製造プロセスを説明するための断面図である。次に、図27〜図31を参照して、第6参考形態の半導体レーザ素子の製造プロセスについて説明する。まず、図3に示した第1参考形態の製造プロセスと同様の製造プロセスを用いて、n型GaAs基板71上に、n型バッファ層72、n型クラッド層73、発光層74、p型第1クラッド層75、p型第2クラッド層76、中間層77およびコンタクト層78を順次形成する。その後、図28に示すように、フォトリソグラフィ技術とエッチング技術とを用いて、所定の間隔を隔てて、コンタクト層78上にSiO2層86を形成する。SiO2層86をマスクとして、p型第2クラッド層76、中間層77およびコンタクト層78をエッチングすることにより、発光部82aおよび82bに対応する領域に、それぞれ、メサ形状(台形状)のリッジ部83と一対のダミーリッジ部84とを形成する。このとき、ダミーリッジ部84は、n型GaAs基板71の端部よりもわずかに内側に形成することにより、ダミーリッジ部84とn型GaAs基板71の端部との間に、p型第1クラッド層75の上面が露出した領域を形成する。
次に、図29に示すように、リッジ部83上のSiO2層86だけを残して、ダミーリッジ部84上のSiO2層86を除去する。そして、リッジ部83上のSiO2層86をマスクとして、p型第1クラッド層75の上面上と、リッジ部83の両側面上と、ダミーリッジ部84の上面上および両側面上とを覆うように、Seがドープされた約0.5μmの膜厚を有するn型AlInP層と、約0.3μmの膜厚を有するn型GaAs層とからなる電流ブロック層79を成長させる。
次に、リッジ部83上のSiO2層86からなるマスクを除去する。その後、窒素雰囲気中で520℃、10分間の熱処理を行うことにより、p型第1クラッド層75、p型第2クラッド層76および中間層77のp型化を行う。
この後、図30に示すように、真空蒸着法などを用いて、露出されたリッジ部83の上面上および電流ブロック層79の上面上を覆うように、第1p側電極80を形成する。この第1p側電極80は、リッジ部83、ダミーリッジ部84および電流ブロック層79の形状を反映した凹凸形状に形成されるので、ダミーリッジ部84上に形成された第1p側電極80の部分80bは、リッジ部83上に形成された第1p側電極80の部分80aよりも電流ブロック層79の膜厚分(=d)だけ高さが大きくなる。
次に、図31に示すように、n型GaAs基板71の裏面をエッチングした後に、n型GaAs基板71の裏面上にn側電極81を形成する。この後、水素窒素混合雰囲気中で430℃、5分間の熱処理を行うことにより、第1p側電極80およびn側電極81のオーミックコンタクトを得る。
この後、図27に示したように、フォトリソグラフィ技術とエッチング技術とを用いて、電流ブロック層79、p型第1クラッド層75および発光層74をエッチングすることによって、約10μm〜約50μmの幅を有する素子分離溝85を形成する。このようにして、2つの発光部82aおよび82bを有する第6参考形態による半導体レーザ素子が形成される。
図32は、図27に示した第6参考形態による半導体レーザ素子をジャンクションダウン方式でサブマウントに取り付けた状態を示した断面図である。また、図33は、図27に示した第6参考形態による半導体レーザ素子をジャンクションダウン方式でサブマウントに取り付ける方法を説明するための断面図である。図32および図33を参照して、第6参考形態による半導体レーザ素子は、半導体レーザ素子の表面の第1p側電極80の凸部を下向きにして、半田などの低融点金属からなる融着材163aおよび163bを介して、サブマウント161の金属膜(電極)162a、162bに取り付けられる。ダミーリッジ部84上に形成された第1p側電極80の部分80bは、リッジ部83上に形成された第1p側電極80の部分80aよりも電流ブロック層79の膜厚分(=d)だけ高さが大きくなっているので、上記第6参考形態による半導体レーザ素子をジャンクションダウン方式でサブマウント161に取り付ける場合には、サブマウント161とリッジ部83上の第1p側電極80の部分80aとの間には所定の間隙(=d)が設けられる。これにより、リッジ部83に加わる応力を低減することができる。
第6参考形態では、上記のように、ダミーリッジ部84の上面上および両側面上に電流ブロック層79を形成することによって、半導体レーザ素子をサブマウント161にジャンクションダウン方式で取り付ける場合に、半田からなる融着材163aおよび163bがダミーリッジ部84の側面上に付着したとしても、ダミーリッジ部84には電流が流れない。これにより、半導体レーザ素子に通電される電流は、リッジ部83のみに流れるので、発光効率の高い2つの発光部82aおよび82bを有する半導体レーザ素子(マルチビームレーザ)を形成することができる。
また、第6参考形態では、ダミーリッジ部84を、n型GaAs基板71の端部よりもわずかに内側に形成することにより、n型GaAs基板71の端部には、ダミーリッジ部84が形成されておらず、n型GaAs基板71に対して平行な上面を有する電流ブロック層79を形成することができる。これにより、半導体レーザ素子をサブマウント161に取り付ける場合に、n型GaAs基板71の端部において、半田からなる融着材163aおよび163bが電流ブロック層79から、p型第1クラッド層75、発光層74およびn型クラッド層73にまで回り込みにくくなる。その結果、p側およびn側の各半導体層の端部において、さらにショートが発生しにくくなるので、半導体レーザ素子の信頼性をさらに向上させることができる。
(第7参考形態)
図34は、本発明の第7参考形態による半導体レーザ素子を説明するための断面図である。図34を参照して、この第7参考形態では、上記第1〜第6の実施形態及び参考形態と異なり、リッジ部およびダミーリッジ部が垂直な側面を有する構造について説明する。
まず、図34を参照して、第7参考形態による半導体レーザ素子の構造について説明する。第7参考形態による半導体レーザ素子では、第1参考形態と同様、n型GaAs基板1上に、n型バッファ層2、n型クラッド層3、発光層4およびp型第1クラッド層5が順次形成されている。また、p型第1クラッド層5の上面上には、約2.5μmの幅(下端幅)を有するリッジ部92と、約50μmの幅(下端幅)を有するダミーリッジ部93とが形成されている。なお、ダミーリッジ部93は、本発明の「支持部」の一例である。リッジ部92およびダミーリッジ部93は、p型第2クラッド層6、中間層7およびコンタクト層8から構成されている。
ここで、第7参考形態では、リッジ部92およびダミーリッジ部93が、垂直形状の側面を有するように形成されている。また、リッジ部92と、ダミーリッジ部93との中心間距離は、約100μmである。なお、チップ幅(図34のn型GaAs基板1の幅)は、約300μmである。また、ダミーリッジ部93は、n型GaAs基板1の端部よりもわずかに内側に形成されている。これにより、ダミーリッジ部93とn型GaAs基板1の端部との間には、ダミーリッジ部93からp型第1クラッド層5の上面が露出した領域が形成されている。また、p型第1クラッド層5の上面上と、リッジ部92の両側面上と、ダミーリッジ部93の上面上および両側面上とを覆うように、Seがドープされた約0.5μmの膜厚を有するn型AlInP層と、約0.3μmの膜厚を有するn型GaAs層とが積層された電流ブロック層89が形成されている。なお、この第7参考形態における各層2〜8の組成および膜厚は、それぞれ、上記第1参考形態の各層2〜8と同様である。
また、第7参考形態では、露出されたリッジ部92の上面上および電流ブロック層89の上面上を覆うように、p型第1クラッド層5側からCr層、Au層の順に積層されるとともに、約3μmの合計膜厚を有するCr/Au層からなる第1p側電極90が形成されている。第1p側電極90は、リッジ部92、ダミーリッジ部93および電流ブロック層89の形状を反映した凹凸形状に形成されている。このため、ダミーリッジ部93上に形成された第1p側電極90の部分90bは、リッジ部92上に形成された第1p側電極90の部分90aよりも電流ブロック層89の膜厚分(=d)だけ高さが大きくなっている。なお、第1p側電極90は、本発明の「第1金属電極」の一例である。
また、n型GaAs基板1の裏面上には、n型GaAs基板1側からAu−Ge層、Au層の順に積層されるAu−Ge/Au層からなるn側電極11が形成されている。これにより、第7参考形態による半導体レーザ素子が形成されている。
図35〜図37は、本発明の第7参考形態による半導体レーザ素子の製造プロセスを説明するための断面図である。次に、図34〜図37を参照して、第7参考形態の半導体レーザ素子の製造プロセスについて説明する。まず、図3に示した第1参考形態の製造プロセスと同様の製造プロセスを用いて、n型GaAs基板1上に、n型バッファ層2、n型クラッド層3、発光層4、p型第1クラッド層5、p型第2クラッド層6、中間層7およびコンタクト層8を順次形成する。その後、図35に示すように、フォトリソグラフィ技術とエッチング技術とを用いて、所定の間隔を隔てて、コンタクト層8上にSiO2層95を形成する。SiO2層95をマスクとして、p型第2クラッド層6、中間層7およびコンタクト層8をエッチングすることにより、垂直な側面形状を有するリッジ部92およびダミーリッジ部93を形成する。なお、垂直な側面形状を有するリッジ部92およびダミーリッジ部93は、エッチング条件を調節することにより、容易に形成することができる。このとき、ダミーリッジ部93は、n型GaAs基板1の端部よりもわずかに内側に形成することにより、ダミーリッジ部93とn型GaAs基板1の端部との間に、p型クラッド層5の上面が露出した領域を形成する。
次に、図36に示すように、リッジ部92上のSiO2層95だけを残して、ダミーリッジ部93上のSiO2層95を除去する。そして、リッジ部92上のSiO2層95をマスクとして、p型第1クラッド層5の上面上と、リッジ部92の両側面上と、ダミーリッジ部93の上面上および両側面上とを覆うように、Seがドープされた約0.5μmの膜厚を有するn型AlInP層と、約0.3μmの膜厚を有するn型GaAs層とからなる電流ブロック層89を成長させる。
次に、リッジ部92上のSiO2層95からなるマスクを除去する。その後、窒素雰囲気中で520℃、10分間の熱処理を行うことにより、p型第1クラッド層5、p型第2クラッド層6および中間層7のp型化を行う。
この後、図37に示すように、真空蒸着法などを用いて、露出されたリッジ部92の上面上および電流ブロック層89の上面上を覆うように、第1p側電極90を形成する。第1p側電極90は、リッジ部92、ダミーリッジ部93および電流ブロック層89の形状を反映した凹凸形状に形成される。このため、ダミーリッジ部93上に形成された第1p側電極90の部分90bは、リッジ部92上に形成された第1p側電極90の部分90aよりも電流ブロック層89の膜厚分(=d)だけ高さが大きくなる。また、第1p側電極90は、リッジ部92およびダミーリッジ部93の垂直形状の側面を反映した垂直形状の側面を有するように形成される。
この後、n型GaAs基板1の裏面をエッチングした後に、図34に示したように、n型GaAs基板1の裏面上にn側電極11を形成する。この後、水素窒素混合雰囲気中で430℃、5分間の熱処理を行うことにより、第1p側電極90およびn側電極11のオーミックコンタクトを得る。このようにして、第7参考形態による半導体レーザ素子が形成される。
図38は、図34に示した第7参考形態による半導体レーザ素子をジャンクションダウン方式でサブマウントに取り付けた状態を示した断面図である。また、図39は、図34に示した第7参考形態による半導体レーザ素子をジャンクションダウン方式でサブマウントに取り付ける方法を説明するための断面図である。図38および図39を参照して、第7参考形態による半導体レーザ素子は、半導体レーザ素子の表面の第1p側電極90の凸部を下向きにして、半田などの低融点金属からなる融着材153を介して、サブマウント151の金属膜(電極)152に取り付けられる。ダミーリッジ部93上に形成された第1p側電極90の部分90bは、リッジ部92上に形成された第1p側電極90の部分90aよりも電流ブロック層89の膜厚分(=d)だけ高さが大きくなっているので、上記第7参考形態による半導体レーザ素子をジャンクションダウン方式でサブマウント151に取り付ける場合には、サブマウント151とリッジ部92上の第1p側電極90の部分90aとの間には所定の間隙(=d)が設けられる。これにより、リッジ部92に加わる応力を低減することが可能となる。
第7参考形態では、上記のように、ダミーリッジ部93を垂直形状の側面を有するように形成することによって、第1p側電極90が、ダミーリッジ部93の垂直形状の側面を反映した垂直形状の側面を有するように形成されるので、半導体レーザ素子をサブマウント151にジャンクションダウン方式で取り付ける場合に、半田からなる融着材153がダミーリッジ部93の垂直形状の内側面間に溜まりやすくなる。これにより、ダミーリッジ部93の垂直形状の内側面間に半田からなる融着材153を再現性よく埋め込むことができるとともに、半田からなる融着材153が素子端面側にはみ出しにくくすることができる。その結果、素子端面に半田からなる融着材153が回り込むことに起因して発生するショートをより抑制することができる。
また、第7参考形態では、ダミーリッジ部93を、n型GaAs基板1の端部よりもわずかに内側に形成することにより、n型GaAs基板1の端部には、ダミーリッジ部93が形成されておらず、n型GaAs基板1に対して平行な上面を有する電流ブロック層89を形成することができる。これにより、半導体レーザ素子をサブマウント151に取り付ける場合に、n型GaAs基板1の端部において、半田からなる融着材153が電流ブロック層89から、p型第1クラッド層5、発光層4およびn型クラッド層3にまで回り込みにくくなる。その結果、p側およびn側の各半導体層の端部において、よりショートが発生しにくくなるので、半導体レーザ素子の信頼性をより向上させることができる。
また、第7参考形態では、上記のように、ダミーリッジ部93の上面上および両側面上に電流ブロック層89を形成することによって、半導体レーザ素子をサブマウント151にジャンクションダウン方式で取り付ける場合に、半田からなる融着材153がダミーリッジ部93の側面上に付着したとしても、ダミーリッジ部93には電流が流れない。これにより、半導体レーザ素子に通電される電流は、リッジ部92にのみ流れるので、発光効率の高い半導体レーザ素子を形成することができる。
なお、今回開示された実施形態は、すべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
たとえば、上記第1〜第7の実施形態及び参考形態では、半導体レーザ素子を構成する半導体層は、AlGaInPから形成されていたが、本発明はこれに限らず、AlGaAs系、AlGaInAs系、GaInAsP系およびGaN系などのIII−V族化合物半導体を用いてもよい。
また、上記第3実施形態では、第1p側電極としてZnを含む金属層を用いたが、本発明はこれに限らず、リッジ部を構成する半導体層と同じ導電型のドーパントを含有していればよく、リッジ部を構成する半導体層がIII−V族化合物半導体であれば、Cd、Be、Mg、CaおよびBaからなるグループより選択される少なくとも1つの元素を含んでいてもよい。
また、上記第1および第2参考形態では、第1p側電極として、p型第1クラッド層側からCr層、Au層の順に積層されるCr/Au層を、第2p側電極として、p型第1クラッド層側からPd層、Au層の順に積層されるPd/Au層を用いて形成したが、本発明はこれに限らず、p型第1クラッド層側からTi層、Pt層、Au層の順に積層されるTi/Pt/Au層などの他の金属材料もp側電極材料として用いることができる。また、金属電極は2層以上であってもよい。
また、上記第1〜第7の実施形態及び参考形態では、電流ブロック層として、Seがドープされたn型AlInP層と、n型GaAs層との積層膜を用いたが、本発明はこれに限らず、SiNやSiO2などの絶縁層を用いてもよい。
また、上記第1〜第3の実施形態及び参考形態では、リッジ部とダミーリッジ部との間隔は約50μmであったが、本発明はこれに限らず、リッジ部から約20μm以上の距離を隔ててダミーリッジ部を配置してもよい。これにより、電流ブロック層を形成する際に、マスクとして用いたSiO2膜の上に多結晶膜が成長することを抑制することができるので、半導体レーザ素子の抵抗が増大することを抑制することができる。
また、上記第1〜第7の実施形態及び参考形態では、リッジ部およびダミーリッジ部を形成する際に、p型第1クラッド層を残すようにp型第2クラッド層をその膜厚分(=d)だけエッチング除去を行ったが、本発明はこれに限らず、p型第1クラッド層とp型第2クラッド層との間にGaInPなどからなるエッチングストップ層を設けてもよい。これにより、エッチングの制御性を向上させることができる。
また、上記第1〜第7の実施形態及び参考形態では、井戸層に圧縮歪みを導入した歪み補償構造の発光層を用いているが、本発明はこれに限らず、井戸層に引張り歪みを導入した歪み補償構造の発光層としてもよく、歪みを導入しない発光層としてもよい。
また、本発明に用いる融着材を構成する半田の材料としては、PbSn、AuSn、AgSnおよびSnAgCuなどを用いることができる。