JP2007189075A - 半導体レーザ素子、半導体レーザ素子の実装構造、半導体レーザ素子の製造方法及び半導体レーザ素子の実装方法 - Google Patents

Abstract

【課題】放熱性の低下を防止しつつ小型化を図ることができる半導体レーザ素子を提供すること。
【解決手段】N型GaAs基板２上に、N型GaAsバッファ層４、N型GaInP中間層６、N型AlGaInPクラッド層８、ノンドープＭＱＷ活性層１０、P型AlGaInPクラッド層１２、P型AlGaInPクラッド層１４、P型GaAsキャップ層１６を備え、P型クラッド層１４及びP型キャップ層１６がリッジ部１５に形成され、N型基板２の上部からP型クラッド層１２までの各層が狭幅部１７に形成されている。リッジ部１５の側面と、狭幅部１７の表面と、N型基板２の段部２ａの表面に、SiO₂膜１８が形成されている。SiO₂膜１８のリッジ部１５と狭幅部１７に相当する部分の表面に、P側電極層２３が形成されている。活性層１０で発生した熱を、SiO₂膜１８とP側電極層２３を介して、この半導体レーザ素子１が実装されるサブマウントに放出する。
【選択図】図１

Description

本発明は、半導体レーザ素子、半導体レーザ素子の実装構造、半導体レーザ素子の製造方法及び半導体レーザ素子の実装方法に関する。

従来より、光ディスクの読み取り及び書き込み用の光源として半導体レーザ素子が使用されている。図８（ａ）及び（ｂ）は、ＤＶＤ（デジタル多用途ディスク）の書き込み用光源に用いられる従来の半導体レーザ素子を示す断面図である。この半導体レーザ素子は、パルス出力が200ｍＷ級のAlGaInP系の赤色半導体レーザ素子である。図８（ａ）は、１度の結晶成長工程で製造されるエアリッジタイプであり、図８（ｂ）は、２度の結晶成長工程で製造される再成長埋め込みタイプである。図９（ａ）及び（ｂ）は、図８（ａ）及び（ｂ）の半導体レーザ素子１００，１３０をサブマウントに実装した様子を夫々示す断面図である。

図８（ａ）の半導体レーザ素子１００は、N-GaAs基板１０２上に、Ｎ-GaAsバッファ層１０４、N-GaInP中間層１０６、Ｎ-AlInGaPクラッド層１０８、ノンドープＭＱＷ（多重量子井戸）活性層１１０、P-AlGaInPクラッド層１１２、P-GaInPエッチングストップ層１１４、P-AlGaInPクラッド層１１６、P-GaAsキャップ層(GaInP中間層を含む）１１８を備え、幅方向の中央に、上記P-GaAsキャップ層及びGaInP中間層を含む１１８と、P-AlGaInPクラッド層１１６とに形成されたリッジ部１２８を有する。このリッジ部１２８は、幅と高さがいずれも約２μｍであり、このリッジ部１２８の幅方向の両側に、幅が約２０μｍの溝１２９が形成されている。上記リッジ部１２８の側面と、上記溝１０９の内側面と、上記P-GaAsキャップ層１１８の表面とに、ＳｉＯ_２からなる誘電体膜１２０を形成して、上記リッジ部１２８内に横方向の光閉じ込めを行うようにしている。上記誘電体膜１２０の表面と、リッジ部１２８のP-GaAsキャップ層１１８の表面とに、Ｐ側電極１２２が形成され、このＰ側電極１２２上に、約３μｍの厚みのＰ側Auメッキ電極１２４が形成されている。このＰ側Auメッキ電極１２４によって、レーザ発振によって発生した熱を放出させ、また、ろう材の溶着によってサブマウントに実装される際の応力歪を緩和するようにしている。上記N型GaAs基板１０２の下側面には、Ｎ型電極１２６が形成されている。この半導体レーザ素子１００は、幅が１８０〜２５０μｍであり、厚さが約１００μｍであり、共振器長が約１０００μ〜２０００μｍである。

図８（ｂ）の半導体レーザ素子１３０は、リッジ部１５８よりも下側の部分は、図８（ａ）の半導体レーザ素子１００と同様に形成されている。すなわち、N-GaAs基板１３２上に、Ｎ-GaAsバッファ層１３４、N-GaInP中間層１３６、Ｎ-AlInGaPクラッド層１３８、ノンドープＭＱＷ活性層１４０、P-AlGaInPクラッド層１４２、P-GaInPエッチングストップ層１４４が形成されている。このP-GaInPエッチングストップ層１４４上の幅方向中央に、P-AlGaInPクラッド層１４５、P-GaAsキャップ層(GaInP中間層を含む）１４６からなるリッジ部１５８が形成されている。このリッジ部１５８の幅方向の両側に、N-AlInPブロック層１４８及びN-GaAsブロック層１４９が再成長によって形成されている。このN-GaAsブロック層１４９の表面にＰ側電極１５０が形成され、このＰ側電極１５０上にＰ側Auメッキ電極１５２が形成されている。また、上記N型GaAs基板１３２の下側面に、Ｎ型電極１５４が形成されている。この半導体レーザ素子１３０も、図８（ｂ）の半導体レーザ素子１００と同様に、１８０〜２５０μｍの幅と、約１００μｍの厚さと、約１０００μ〜２０００μｍの共振器長を有する。

上記従来の半導体レーザ素子１００，１３０は、図９（ａ）及び（ｂ）に示すように、Ｐ側Auメッキ電極１２４，１５２が、ろう材１６６，１７６を介してサブマウント１６０，１７０上のＰ側電極１６２，１７２に溶着されて実装されている。この実装された状態で、上記半導体レーザ素子の活性層１１０，１４０の側面は外部に露出している。なお、図９（ａ）及び（ｂ）において、１６４及び１７４はＮ側電極である。

また、従来、出力が200ｍＷ級のAlGaInP系の赤色高出力の半導体レーザとしては、n-GaAs基板上に、n-GaAsバッファ層、n-AlGaInPクラッド層、AlGaInP光ガイド層、InGaP/AlGaInP-ＭＱＷ活性層、AlGaInP光ガイド層、p-AlGaInPクラッド層、p-InGaPエッチングストップ層を備え、このエッチングストップ層上に、p-AlGaInPクラッド層、p-InGaP中間層及びp-GaAsコンタクト層で形成されたリッジ部を備えたものがある（特開２００５−０９３７２６号公報：特許文献１参照）。この半導体レーザ素子は、リッジ部の幅方向の両側面と、リッジ部の幅方向の両側に露出するエッチングストップ層の表面とを覆う電流阻止層と、この電流阻止層の表面とコンタクト層３０の上面とを覆うＰ側電極とを備える。この半導体レーザ素子は、２００〜３００μｍの幅と、約１００〜１１０μｍの厚さと、約１０００μ〜１５００μｍの奥行きを有する。また、この半導体レーザ素子は、Ｐ側電極がサブマウントの電極に接続されて実装され、この実装された状態で、活性層の側面が外部に露出している。

しかしながら、上記従来の半導体レーザ素子は、寸法の低減が困難であるという問題がある。詳しくは、上記従来の半導体レーザ素子の幅を低減すると、活性層の幅が低減するので、活性層が他の層に対する接触面積が減少して放熱性が低下し、その結果、寿命の短縮を招いたり、発光波長及び光量が不安定になるという不都合を招く。なお、半導体レーザ素子の共振器長方向の長さ（奥行き）は、共振モードの変化を招くので、低減することはできない。
特開２００５−０９３７２６号公報

そこで、本発明の課題は、放熱性の低下を防止しつつ小型化を図ることができる半導体レーザ素子を提供することにある。

上記課題を解決するため、本発明の半導体レーザ素子は、
基板と、
上記基板上に形成された下部クラッド層と、
上記下部クラッド層上に形成された活性層と、
上記活性層上に形成された第１上部クラッド層と、
上記第１上部クラッド層、活性層及び下部クラッド層の側面を覆う誘電体膜と、
上記誘電体膜を覆うと共に、上記第１上部クラッド層に電気的に接続され、かつ、上記第１上部クラッド層の導電型と同じ導電型を有する電極層と
を備えることを特徴としている。

上記構成によれば、上記電極層から供給された電流により、上記活性層にキャリアが注入され、誘導放出の増大によってレーザ光が生成される。この活性層でレーザ光の生成に伴って発生した熱は、活性層の厚み方向に接する他の層に放出される。これに加えて、上記活性層の熱は、この活性層の側面から、上記誘電体膜と電極層を介して外部に放出される。また、上記活性層の厚み方向に放出されて第１上部クラッド層及び下部クラッド層に伝わった熱が、この第１上部クラッド層及び下部クラッド層の側面から、上記誘電体膜と電極層を介して外部に放出される。したがって、上記活性層の熱を従来よりも高い効率で放出できるので、従来と同等の放熱効率を得つつ、活性層の幅を従来よりも減少させることができる。その結果、半導体レーザ素子を従来よりも小型にできて、１つのウェハから製造可能な個数を従来よりも増大できて、製造コストの低減を図ることができる。

なお、活性層の幅とは、半導体レーザ素子の出射端面における活性層の長手方向の寸法をいう。

また、上記第１上部クラッド層、活性層及び下部クラッド層の側面とは、半導体レーザ素子の出射端面に連なり、この出射端面と略直角をなす面をいう。換言すれば、半導体レーザ素子の共振器長方向と平行、かつ、上記各層が延在する平面と略直角の面をいう。

一実施形態の半導体レーザ素子は、上記電極層の厚みは、１μｍ以上５０μｍ以下である。

上記実施形態によれば、上記活性層の熱を、効果的に外部に放出できる。しかも、上記電極層の厚みは１μｍ以上５０μｍ以下であるから、ウェハ強度を十分に確保でき、かつ、電極層にAuを用いても殆どコストアップを招かない。

一実施形態の半導体レーザ素子は、上記第１上部クラッド層上に、第２上部クラッド層及びキャップ層を含むリッジ部を備える。

上記実施形態によれば、上記リッジ部によって導波路を形成できる。

一実施形態の半導体レーザ素子は、上記第１上部クラッド層、活性層、下部クラッド層に、上記基板の下部の幅よりも小さい幅を有する狭幅部が形成され、
上記誘電体膜は、上記狭幅部の側面を覆っている。

上記実施形態によれば、活性層の幅を効果的に削減して、半導体レーザ素子の小型化を図ることができる。

一実施形態の半導体レーザ素子は、上記狭幅部は、上記基板の上部に形成されている。

上記実施形態によれば、半導体レーザ素子の小型化を図ることができる。

一実施形態の半導体レーザ素子は、上記誘電体膜は、上記狭幅部に連なる段部の表面であって、上記基板の上部と下部との間の段部の表面を覆っている
上記実施形態によれば、上記基板と電極層との間を確実に電気的に絶縁できる。

一実施形態の半導体レーザ素子は、上記電極層は、上記誘電体膜の上記段部の表面を覆う部分の少なくとも一部を覆っている。

上記実施形態によれば、上記電極層によって、半導体レーザ素子を例えばサブマウントに効率良く熱的に接続でき、しかも、上記基板を上記サブマウント及び電極層に対して効果的に絶縁できる。

本発明の半導体レーザ素子の実装構造は、上記半導体レーザ素子と、
内側面に電極が形成された凹部を有するサブマウントとを備え、
上記サブマウントの凹部内に、上記半導体レーザ素子の電極層が形成された部分が挿入され、この半導体レーザ素子の電極層と、上記サブマウントの電極とが電気的に接続されていることを特徴としている。

上記構成によれば、上記半導体レーザ素子の活性層で発生した熱が、上記半導体レーザ素子の電極層を介して、上記サブマウントに効率良く伝達される。したがって、放熱性を確保しつつ、上記半導体レーザ素子の小型化を行うことができ、ひいては、半導体レーザ素子の実装構造を小型化できる。

一実施形態の半導体レーザ素子の実装構造は、上記凹部内に設けられ、上記半導体レーザ素子の電極層と、上記サブマウントの電極とを溶着するろう材を備える。

上記実施形態によれば、上記半導体レーザ素子の活性層で発生した熱を、上記ろう材を介してサブマウントに効率良く伝達できる。

一実施形態の半導体レーザ素子の実装構造は、上記サブマウントの上記半導体レーザ素子の共振器長方向と平行な方向の長さは、上記半導体レーザ素子の共振器長よりも短い。

上記実施形態によれば、上記サブマウントに半導体レーザ素子を搭載した状態で、上記半導体レーザ素子の出射端面が、上記サブマウントの端面よりも突出する。これにより、上記半導体レーザ素子とサブマウントとを接続する例えばろう材による半導体レーザ素子の出射端面への影響を低減できる。

本発明の半導体レーザ素子の製造方法は、ウェハ上に、下部クラッド層を形成する工程と、
上記下部クラッド層上に、活性層を形成する工程と、
上記活性層上に、第１上部クラッド層を形成する工程と、
少なくとも上記下部クラッド層に達する溝を形成する溝形成工程と、
上記溝の内側面に、誘電体膜を形成する誘電体膜形成工程と、
上記誘電体膜の表面に、上記第１上部クラッド層に電気的に接続され、かつ、上記第１上部クラッド層の導電型と同じ導電型を有する電極層を形成する工程と、
上記溝の底面に沿って、上記下部クラッド層、活性層、第１上部クラッド層、誘電体膜及び電極層が形成されたウェハを分割する工程と
を備えることを特徴としている。

上記構成によれば、ウェハ上に、下部クラッド層、活性層、第１上部クラッド層が形成され、少なくとも上記下部クラッド層に達する溝が形成される。上記溝内に誘電体膜が形成され、この誘電体膜の表面に電極層が形成される。この電極層は、上記第１上部クラッド層に電気的に接続され、かつ、上記第１上部クラッド層の導電型と同じ導電型を有する。上記溝の底面に沿って、上記下部クラッド層、活性層、第１上部クラッド層、誘電体膜及び電極層が形成されたウェハが分割される。これにより、上記下部クラッド層、活性層及び第１上部クラッド層の側面に、誘電体膜を介して電極層が形成された半導体レーザ素子が製造される。

本発明の半導体レーザ素子の実装方法は、内側面に電極が形成された凹部を有するサブマウントの上記凹部内に、ろう材を配置する工程と、
上記半導体レーザ素子の上記電極層が形成された部分を、上記サブマウントの凹部内に挿入する工程と、
上記ろう材を加熱して、上記半導体レーザ素子の電極層と、上記サブマウントの電極とを溶着する工程と
を備えることを特徴としている。

上記構成によれば、内側面に電極が形成された凹部を有するサブマウントの上記凹部内に、ろう材が配置され、この凹部内に、上記半導体レーザ素子の上記電極層が形成された部分が挿入される。上記ろう材が加熱されて、上記半導体レーザ素子の電極層と、上記サブマウントの電極とが溶着される。こうして実装された半導体レーザ素子は、上記活性層で発生した熱が、上記電極層とろう材を介してサブマウントに効率良く伝達できる。したがって、放熱性を確保しつつ、小型の半導体レーザ素子を実装できる。

以上のように、本発明の半導体レーザ素子は、基板上に形成された下部クラッド層、活性層及び第１上部クラッド層の側面を覆う誘電体膜と、この誘電体膜を覆う電極層を備えるので、上記活性層でレーザ光の生成に伴って発生した熱を、この活性層の側面から、上記誘電体膜と電極層を介して外部に放出でき、また、上記活性層の厚み方向に放出されて第１上部クラッド層及び下部クラッド層に伝わった熱を、この第１上部クラッド層及び下部クラッド層の側面から、上記誘電体膜と電極層を介して外部に放出できる。したがって、従来よりも高い効率で活性層の熱を放出できるので、従来と同等の放熱効率を得つつ、活性層の幅を従来よりも減少させることができ、その結果、半導体レーザ素子を従来よりも小型にできて、製造コストの低減を図ることができる。

以下、本発明を図示の実施の形態により詳細に説明する。

図１は、本発明の第１実施形態の半導体レーザ素子を示す断面図である。この半導体レーザ素子１は、200ｍＷ級のパルス出力を有し、AlGaInP（アルミニウム・ガリウム・インジウム・リン）系半導体で形成された赤色発光の半導体レーザ素子である。

この半導体レーザ素子１は、N型GaAs（ガリウム・砒素）基板２上に、厚みが0.25μｍのN型GaAsバッファ層４、厚みが0.25μｍのN型GaInP中間層６、厚みが3.0μｍの下部クラッド層としてのN型AlGaInPクラッド層８、厚みが0.2μｍのノンドープＭＱＷ活性層１０と、厚みが0.25μｍの第１上部クラッド層としてのP型AlGaInPクラッド層１２と、厚みが1.2μｍの第２上部クラッド層としてのP型AlGaInPクラッド層１４と、厚みが0.5μｍのP型GaAsキャップ層１６が形成されている。なお、図示しないが、上記P型GaAsキャップ層１６には厚みが0.035μｍのP型GaInP中間層が含まれる。また、図示しないが、上記P型AlGaInPクラッド層１２とP型AlGaInPクラッド層１４との間には、厚みが0.01μｍのP型GaInPエッチングストップ層が形成されている。また、図示しないが、上記ノンドープＭＱＷ活性層１０の上面及び下面には、厚みが0.035μｍのノンドープAlGaInPガイド層が夫々形成されている。上記ノンドープＭＱＷ活性層１０は、厚みが0.005μｍのノンドープGaInPウェル層と、厚みが0.006μｍのノンドープAlGaInPバリア層とが順次形成された多重量子井戸構造である。

上記GaAs基板２の上部から上記P型GaInPエッチングストップ層までの各層は、上記GaAs基板２の下部の幅よりも小さい幅の狭幅部１７に形成されている。これにより、上記GaAs基板２の上部と下部の間に段部２ａが形成されている。また、上記P型AlGaInPクラッド層１４とP型GaAsキャップ層１６は、上記狭幅部１７の幅よりも小さい幅のリッジ部１５に形成されている。

上記GaAs基板２の段部の表面と、上記狭幅部１７の表面と、上記リッジ部１５の側面に、誘電体膜としてのSiO₂（酸化シリコン）膜１８が形成されている。このSiO₂膜１８の表面と、上記P型GaAsキャップ層１６の表面に、P側電極層２３が形成されている。このP側電極層２３は、上記SiO₂膜１８に接するTi（チタン）／Au（金）層と、このTi/Au層の表面に形成されたAuメッキ層と、上記P型GaAsキャップ層１６の表面にAuZn（金亜鉛）で形成されたオーミック電極とで構成されている。このP側電極層２３は、3μｍの厚みに形成され、図示しないが、共振器長方向の両端面から内側に向かって7.5μｍの範囲の領域を除いて形成されている。なお、上記P側電極層２３の厚さは、１μｍ以上５０μｍ以下であれば、熱の放出、強度、コストの面で有利である。

上記半導体レーザ素子１の寸法は、幅が４０μｍ、高さが６０μｍ、共振器長（図１の紙面の奥側に向かう寸法）が１２６０μｍである。上記狭幅部１７は２５μｍの幅に形成されていおり、この狭幅部１７の両側に形成された段部は７．５μｍの幅に形成されている。上記リッジ部１５は２．０μｍの幅に形成されている。

図２乃至図４を参照して、上記半導体レーザ素子１の製造方法を説明する。

まず、図２（ａ）に示すように、GaAs基板２の上に、N型GaAsバッファ層４、N型GaInP中間層６、N型AlGaInPクラッド層８を形成する。なお、図２（ａ）のGaAs基板２は、GaAsウェハの一部を抜き出して描いている。上記N型AlGaInPクラッド層８上に、図示しないノンドープAlGaInPガイド層を形成し、このガイド層上に、ノンドープGaInPウェル層とノンドープAlGaInPバリア層を交互に複数層形成してＭＱＷ活性層１０を形成し、このＭＱＷ活性層１０上に図示しないノンドープAlGaInPガイド層を形成する。このノンドープAlGaInPガイド層上に、P型AlGaInPクラッド層１２、P型GaInPエッチングストップ層１３、P型AlGaInPクラッド層１４、図示しないP型GaInP中間層、P型GaAsキャップ層１６を形成する。
上記N型GaAsバッファ層４からP型GaAsキャップ層１６までの各層は、ＭＯＣＶＤ（有機金属気相成長）法を用いた結晶成長によって形成する。

続いて、図２（ｂ）に示すように、フォトリソグラフィー及びエッチングにより、P型GaAsキャップ層１６、P型GaInP中間層及びP型AlGaInPクラッド層１４の部分を除去して、導波路となるリッジ部１５を形成する。このリッジ部１５は、互いに３０μｍ隔てて形成する。

次に、図２（ｃ）に示すように、出射端面と、この出射端面に対向する端面とに相当する近傍部分の活性層に、例えばZn(亜鉛)拡散法を用いて混晶化を行い、窓構造化させる。この混晶化の工程は、リッジ部１５を形成する前に行っても良い。

続いて、図２（ｄ）に示すように、リッジ部１５の両側に、このリッジ部１５の中央から両側に10μｍ隔てた部分を残して、GaAs基板２の上部に達する溝Ｔを形成する。この溝Ｔは、幅１０μｍであり、互いに３０μｍ隔てて形成する。この溝Ｔは、P型GaInPエッチングストップ層１３、P型AlGaInPクラッド層１２、ノンドープAlGaInPガイド層、ノンドープＭＱＷ活性層１０、ノンドープAlGaInPガイド層、N型AlGaInPクラッド層８、N型GaInP中間層６及びN型GaAsバッファ層４の厚みの合計約４μｍに、N型GaAs基板２の上部の１０μｍを加えた１４μｍの深さに形成する。この溝Ｔの形成は、フォトリソグラフィーと、薬液によるエッチング、もしくはドライエッチングを用いて行う。なお、ダイシングによって溝Ｔを形成してもよい。

続いて、図３（ｅ）に示すように、P型GaInPエッチングストップ層１３の表面と、リッジ部１５の側面及び上面と、溝Ｔの内側面との全体に、SiO₂膜１８を０．２μｍの厚みに形成する。上記リッジ部１５の側面に設けられたSiO₂膜１８により、上記リッジ部１５から注入された電流によって活性層で生成された光が、活性層内の屈折率差によって横方向に閉じ込められる。本実施形態では、誘電体膜をSiO₂膜１８で形成したが、例えばSiN（窒化シリコン）膜などの他の材料を用いてもよい。また、誘電体膜の材料や厚みは、屈折率や放熱性等を考慮して適宜選択することができる。また、上記誘電体膜は、上記溝Ｔ内に均一な厚みに形成する必要がある。本実施形態では、P-CVDを用いてSiO₂膜１８を成膜する。

次に、SiO₂膜のリッジ部１５の上側面の部分を、フォトリソグラフィー及びエッチングを用いて除去し、露出したリッジ部１５の上側面にAuZnを成膜し、約400℃の熱処理を行う。これにより、P型GaAsキャップ層１６に対してオーミック接続されたオーミック電極２０を形成する。

続いて、上記SiO₂膜１８上に、厚み0.15μｍのTiと、厚み0.2μｍのAuをスパッタ法によって順次成膜する。この後、上記Ti及びAuに対してエッチングを行って、溝Ｔの底面の幅方向中央の部分を除去する。このTi及びAuを除去する領域は、上記溝Ｔの底面の幅方向両側の縁であって、上記狭幅部１７の側面に連なる両側の縁から、溝Ｔの底面の幅方向中央に向かって２．５μｍ隔てられた位置に各々画定される境界線の間である。こうしてTi及びAuの幅方向中央部分が除去されて、図３（ｆ）に示すようなTi/Au層１９が形成される。上記Tiによって、SiO₂膜１８に対して高い接着性が得られる。なお、上記Tiに替えてMo（モリブデン）を用いてもよく、また、Auに替えてPt(白金)を用いても良い。

続いて、図３（ｇ）に示すように、上記Ti/Au層１９上に、厚み３μｍのAuメッキ層２１を3μｍの厚さで形成する。このAuメッキ層２１は、上記Ti/Au層１９と同様に、溝Ｔの底面の幅方向中央部分には形成しない。すなわち、上記Ti/Au層１９及び溝Ｔの底面の中央に露出したSiO₂膜１８上に、Auメッキを施した後、溝Ｔの底面において、上記Auメッキの幅方向中央部分をエッチングによって除去する。この除去する領域は、上記Ti/Au層１９と同様に、上記溝Tの底面の狭幅部１７に連なる幅方向両側の縁から、溝Ｔの底面の幅方向中央に向かって２．５μｍ隔てた位置に各々画定される境界線の間である。また、共振器長方向において、出射端面及び出射端面に対向する端面から内側に向かって１０μｍ離れた領域は、Auメッキ層２１を形成しない。これにより、ウェハを割り出してバーを形成する際、あるいは、バーを分割してチップを形成する際、この割り出し線や分割線上に金属膜が存在することによって生じる精度の低下等の不都合を防止することができる。

なお、上記Auメッキ層２１を形成しないで半導体レーザ素子を構成し、この半導体レーザ素子のダイボンドの際に、表面電極としてAu電極を設けてもよい。しかしながら、厚みが比較的大きいAuメッキ層２１をウェハプロセス時に形成しておく方が、半導体レーザ素子の放熱特性や、ダイボンドの際の応力ひずみの緩和特性を、有利に向上できる。特に、上記Auメッキ層２１を１μｍ以上の厚みに形成することによって、放熱性能を効果的に向上でき、また、ダイボンド時にろう材が固着する際の応力を効果的に緩和できる。

次に、GaAs基板２の裏面部分を、バックグラインド方式による切削や、エッチングによって除去して、GaAs基板２の裏面からP側電極層２３の表面までの厚みを60μｍにする。本実施形態の半導体レーザ素子のチップ幅は40μｍであるので、従来の厚みを100μｍよりも薄い60μｍにしても、製造工程の途中や半導体レーザ素子の完成品の状態において、安定した形状となるので問題は無い。なお、製造工程の途中のウェハの状態では、厚みが過小であると、割れの発生等の不都合が生じやすくなるため、製造装置や製造工程の条件に基づいて最適な厚さを設定する必要がある。

続いて、上記N型GaAs基板の裏側面に、AuGe(金ゲルマニウム)とNi（ニッケル）をスパッタ法で蒸着して熱処理を施してオーミック接続を形成し、更に、MoとAuをスパッタ法で成膜する。そして、図３（ｈ）に示すように、上記AuGe、Ni、Mo及びAu膜を、割り出し線及び分割線から所定の離隔をおいた領域に亘ってエッチング除去して、バーの割り出し及びチップの分割の際に精度の低下が生じないようにして、N側電極２２を形成する。

この後、上記各層が形成されたウェハをP型側からバー状に分割して、上記活性層が混晶化された部分に、出射端面と、この出射端面に対向する端面とを形成する。この出射端面（以下、前端面という）と、この出射端面に対向する端面（以下、後端面という）との近傍において、上記活性層が混晶化されていることにより、いわゆる窓部が形成される。上記前端面と後端面とに、非対称のコーティング膜を形成する。詳しくは、前端面にAl₂O₃（アルミナ）膜を形成し、後端面にAl₂O₃（アルミナ）とSi（シリコン）の多層膜を形成する。上記後端面には、Ta₂O₅(酸化タンタル)とSiO₂や、TiO₂(酸化チタン)とAl₂O₃等の多層膜を形成してもよい。これにより、上記前端面の反射率が5％となり、後端面の反射率が95％となる。

上記ウェハをバー状に割り出す際には、割り出し線の近傍に、Ｐ側の電極層のTi/Au層１９が存在する。出射端面の放熱性を考慮すれば、Ti/Au層１９上にAuメッキ層が存在するのが好ましいが、割り出しの際、軟性のAuメッキ層が端面でダレなどを生じてレーザ光の出射を妨げる等の不都合が生じ得る。したがって、上記出射端面の近傍には、Auメッキ層は設けないのが好ましい。出射端面の放熱性については、後述するダイボンド時に、出射端面近傍のTi/Au層１９の表面にろう材を密着させることにより、放熱性の向上を図ることができる。

続いて、上記バー状のウェハをチップ状に分割する。詳しくは、溝Tの底面の幅方向中央であって、P側電極層２３が互いに隔てられた領域の幅方向中央に、この領域に露出するSiO₂膜からダイヤモンドカッターでケガキを入れる。そして、N側電極２２側からシート越しに基板２を突き上げて、上記ケガキに沿って基板２を割って、チップ状に分割する。赤色半導体レーザの場合は、一般に5〜15度オフのGaAs基板２を用いるので、図４に示すように、基板２の平面に対して5〜15傾斜した分割面が形成される。この分割面の傾斜を考慮して、チップのN側電極２２側における突き上げ位置を決める必要がある。なお、基板２のN側電極２２側にケガキを入れて、基板２のＰ側電極層２３側から突き上げてもよい。また、ケガキが設けられる部分や分割のために突き上げられる部分は、P側電極２３側はSiO₂膜１８の表面である一方、N側電極２２側は基板２の裏面である。このように、電極２２，２３、特に、MoやTi等の硬い電極材料が存在しない部分で分割を行うことにより、金属材料のダレや不整の無い良好な分割面が得られる。

このような製造工程によって製造された半導体レーザ素子１は、最大幅であるGaAs基板２の下部の幅が、従来の半導体レーザ素子の幅よりも各段に小さい。具体的には、従来の半導体レーザ素子の幅が２００〜３００μｍであったのに対して、本実施形態の半導体レーザ素子１の最大幅は４０μｍである。これにより、本実施形態の半導体レーザ素子１は、従来と同じ寸法のウェハから製造できる数を従来よりも大幅に増やすことができ、その結果、半導体レーザ素子１のコストダウンを図ることができる。しかも、本実施形態の半導体レーザ素子１は、活性層１０の側面に導電体膜１８及び電極層２３を備えることにより、上記活性層１０で発生した熱を効果的に外部に放出でき、したがって、活性層１０の幅を従来よりも大幅に縮小できる。

図５は、上記実施形態の半導体レーザ素子１をサブマウントに実装した様子を示す図である。図５に示すように、サブマウント２４は、上記半導体レーザ素子１が挿入される凹部２５を備える。上記凹部２５は深さが１８μｍであり、幅が３５μｍである。この凹部２５の幅とは、この凹部２５に挿入される半導体レーザ素子１の出射端面の幅と平行の幅である。上記サブマウント２４の奥行きの寸法は１６１０μｍであり、上記凹部２５に挿入される半導体レーザ素子１の共振器長の１６２０μｍよりも１０μｍ短い。上記サブマウント２４は、熱伝導性が良いAlN（チッ化アルミニウム）で形成されている。上記サブマウント２４の凹部２５が形成された側の表面と、平坦な裏面（図５における下側の面）に、Ti/Pt/Au膜が形成されている。上記サブマウントの表面側のTi/Pt/Au膜は、サブマウントのP側電極２６であり、このP側電極２６は凹部２５の内側面に延在している。上記サブマウントの凹部２５の内側面には、Au(70%wt%)及びSn(30%wt%)で形成されたろう材２８を、厚さ３μｍに均一に蒸着している。上記凹部２５内に半導体レーザ素子１のＰ側電極層２３が形成された部分を挿入し、上記凹部２５内のAuSnろう材２８を加熱して溶融することにより、上記半導体レーザ素子１のＰ側電極層２３に溶解したAuSnろう材２８が隙間なく接するようにしている。

上記サブマウント２４への半導体レーザ素子１の実装は、以下のようにして行う。すなわち、サブマウント２４をステージに固定すると共に、上記半導体レーザ素子１をコレットで保持する。続いて、上記サブマウント２４を所定温度に加熱して凹部２５内のAuSnろう材２８を溶融する。そして、上記コレットの位置を制御して、上記溶融したろう材２８が内側に存在する凹部２５内に、上記半導体レーザ素子１のＰ側電極層２３で覆われた部分を挿入する。このとき、上記溶融したろう材２８が、半導体レーザ素子１のSiO₂膜１８で覆われていない面に接しないように、半導体レーザ素子１の凹部２５内への挿入量を制御する。これにより、ろう材がGaAs基板等に接触してリーク電流が発生することを防止できる。また、上記半導体レーザ素子１に、過剰な応力が生じないように、上記半導体レーザ素子１の凹部２５内への挿入量を制御する。これにより、過剰な応力を受けた状態でダイボンドすることに起因する応力歪等の発生を防止できる。

上記サブマウント２４に搭載された半導体レーザ素子１は、前端面と後端面とが夫々５μｍづつサブマウント２４の端面よりも突出する。ここで、実装工程において、AuSnろう材２８の加熱温度及び加熱時間を、溶融したAuSnろう材が半導体レーザ素子１のＰ側電極２３の表面を覆うように制御している。すなわち、溶融したAuSnろう材２８が、サブマウント２４の凹部２４の端から半導体レーザ素子１のＰ側電極２３の表面に沿って、このＰ側電極２３の前端面側の縁と後端面側の縁とに至るまで十分に濡れ、また、上記Ｐ側電極２３の表面部分と反応するようにしている。これにより、半導体レーザ素子１の前端面から後端面に亘って、Ｐ側電極２３の表面にAuSnろう材２８を溶着させて、このAuSnろう材２８を介して、半導体レーザ素子１からサブマウント２に至る放熱経路を形成するようにしている。その結果、上記半導体レーザ素子１のレーザ発振に伴う熱を、活性層１０の側面から、SiO₂膜１８、Ｐ側電極２３及びAuSnろう材２８を介してサブマウント２４に伝達でき、十分な放熱性能が得られる。特に、発熱量が他の部分よりも大きい出射端面（前端面）近傍の熱を、効果的にサブマウント２４に放出できる。

図６は、本発明の第２実施形態の半導体レーザ素子を示す断面図である。この半導体レーザ素子３１は、リッジ部におけるレーザ光の横方向の光閉じ込めを、図１の半導体レーザ素子１のように誘電体膜１８で行うのではなくて、埋め込み層によって行う。この半導体レーザ素子３１は、GaAs基板３２上に、N型GaAsバッファ層３４、N型GaInP中間層３６、下部クラッド層としてのN型AlGaInPクラッド層３８、ノンドープＭＱＷ活性層４０と、第１上部クラッド層としてのP型AlGaInPクラッド層４２と、第２上部クラッド層としてのP型AlGaInPクラッド層４８と、P型GaAsキャップ層５０が形成されている。上記P型AlGaInPクラッド層４８とP型GaAsキャップ層５０は、リッジ部３９に形成されている。上記GaAs基板３２からP型GaAsキャップ層５０までは、図１の半導体レーザ素子１と同様に形成する。上記リッジ部の両側には、上記P型AlGaInPクラッド層４２の表面に形成された図示しないエッチングストップ層上に、N-AlInPブロック層４４及びN-GaAsブロック層４６が再成長によって形成されている。本実施形態の半導体レーザ素子３１においても、図１の半導体レーザ素子１と同様に、幅が２０μｍの狭幅部３７が形成されている。この狭幅部３７は、上記GaAs基板３２の上部から、N-GaAsブロック層４６及びP型GaAsキャップ層５０に亘って形成されており、上記GaAs基板３２の上部の両側には、GaAs基板３２の下部に対する段差を有する段部３２ａが形成されている。上記段部３２ａと狭幅部３７の上端との間の厚み方向の距離は、１４μｍに形成されている。上記狭幅部３７の側面と段部３２ａの表面には、誘電体膜としてのSiO₂膜５８が形成され、このSiO₂膜５８の上記狭幅部３７の側面に形成された部分の表面と、上記狭幅部３７の上側面とに、Ｐ側電極層５２が形成されている。このＰ側電極層５２も、図１の半導体レーザ素子１のＰ側電極層２３と同様に、SiO₂膜５８に接するTi/Au層と、このTi/Au層の表面に形成されたAuメッキ層と、上記P型GaAsキャップ層５０の表面にAuZnで形成されたオーミック電極とで構成されている。

本実施形態の半導体レーザ素子３１も、図１の半導体レーザ素子１と同様に、活性層４０の側面に形成されたSiO₂膜５８とＰ側電極層５２を介して、この半導体レーザ素子３１が実装されるサブマウントに効率良く放熱を行うことができる。その結果、上記半導体レーザ素子３１は、従来の発振特性と信頼性を確保しつつ、上記活性層４０を含む狭幅部３７を４０μｍ程度の幅にできて、従来よりも大幅な小型化を実現して、製造コストを低減することができる。

図７は、本発明の第３実施形態の半導体レーザ素子を示す断面図である。

この半導体レーザ素子６１は、最大幅が、図１及び６のリッジ部１５，３９の幅と略同じ２．０μｍの幅に形成されている。この半導体レーザ素子６１は、N型GaAs基板６２上に、N型GaAsバッファ層６４、N型GaInP中間層６６、下部クラッド層としてのN型AlGaInPクラッド層６８、ノンドープAlGaInPガイド層７０、ノンドープＭＱＷ活性層７２、ノンドープAlGaInPガイド層７４、第１上部クラッド層としてのP型AlGaInPクラッド層７６、P型InGaP中間層７８及びP型GaAsキャップ層８０が形成されている。上記N型GaAs基板６２の下部の外側面は、N側オーミック電極８８を介してN側メッキ電極８６に接続されている。上記P型GaAsキャップ層８０の上側面は、P側オーミック電極８２を介して電極層としてのP側メッキ電極８４に接続されている。上記N型GaAs基板６２の上部からP型GaAsキャップ層８０に亘って、側面に誘電体膜８５が覆われている。この誘電体膜８５は、上記N側メッキ電極８６の表面に延在しており、この誘電体膜８５のN側メッキ電極８６と反対側に、上記P側メッキ電極８４が延在している。すなわち、上記上記N型GaAs基板６２の上部からP型GaAsキャップ層８０の間の各層と、上記P側メッキ電極８４とが誘電体膜８５で絶縁されていると共に、上記P側メッキ電極８４とN側メッキ電極８６とが誘電体膜８５で絶縁されている。

本実施形態の半導体レーザ素子６１は、活性層７２で生成されるレーザ光の横方向の閉じ込めを、上記活性層７２の両側面に接する誘電体膜８５によって行っている。この誘電体膜８５の表面に、十分な厚さのＰ側メッキ電極８４を設けることにより、このＰ側メッキ電極８４に溶着されるろう材を介して、このろう材によって半導体レーザ素子６１が実装されるサブマウントに効率良く放熱を行うようにしている。これにより、安定した発振特性を得るのに十分な放熱特性を有し、しかも、半導体レーザ素子６１の幅を２．０μｍにして従来よりも大幅に小型化を実現できる。その結果、半導体レーザ素子６１の製造コストを各段に低減することができる。

上記各実施形態において、AlGaInP系半導体を用いた赤色発光の半導体レーザ素子を例示したが、他の半導体材料を用いた半導体レーザ素子を構成してもよい。また、半導体レーザ素子の出力は200ｍＷ級のものに限られない。
また、活性層の構造は、ＭＱＷ（多重量子井戸）構造に限られない。

第１実施形態の半導体レーザ素子を示す断面図である。 図２（ａ）乃至（ｄ）は、第１実施形態の半導体レーザ素子の製造工程を示す図である。 図３（ｅ）乃至（ｈ）は、図２（ｄ）に続く半導体レーザ素子の製造工程を示す図である。 図３（ｈ）に続く半導体レーザ素子の製造工程を示す図である。 半導体レーザ素子をサブマウントに実装した様子を示す図である。 第２実施形態の半導体レーザ素子を示す断面図である。 第３実施形態の半導体レーザ素子を示す断面図である。 図８（ａ）及び（ｂ）は、従来の半導体レーザ素子を示す断面図である。 図９（ａ）及び（ｂ）は、従来の半導体レーザ素子をサブマウントに実装した様子を示す断面図である。

符号の説明

１ 半導体レーザ素子
２ N型GaAs基板
４ N型GaAsバッファ層
６ N型GaInP中間層
８ N型AlGaInPクラッド層
１０ ノンドープＭＱＷ活性層
１２ P型AlGaInPクラッド層
１４ P型AlGaInPクラッド層
１５ リッジ部
１６ P型GaAsキャップ層
１７ 狭幅部
２３ P側電極層

Claims (12)

1. 基板と、
   上記基板上に形成された下部クラッド層と、
   上記下部クラッド層上に形成された活性層と、
   上記活性層上に形成された第１上部クラッド層と、
   上記第１上部クラッド層、活性層及び下部クラッド層の側面を覆う誘電体膜と、
   上記誘電体膜を覆うと共に、上記第１上部クラッド層に電気的に接続され、かつ、上記第１上部クラッド層の導電型と同じ導電型を有する電極層と
   を備えることを特徴とする半導体レーザ素子。
2. 請求項１に記載の半導体レーザ素子において、
   上記電極層の厚みは、１μｍ以上５０μｍ以下であることを特徴とする半導体レーザ素子。
3. 請求項１に記載の半導体レーザ素子において、
   上記第１上部クラッド層上に、第２上部クラッド層及びキャップ層を含むリッジ部を備えることを特徴とする半導体レーザ素子。
4. 請求項１に記載の半導体レーザ素子において、
   上記第１上部クラッド層、活性層、下部クラッド層に、上記基板の下部の幅よりも小さい幅を有する狭幅部が形成され、
   上記誘電体膜は、上記狭幅部の側面を覆っていることを特徴とする半導体レーザ素子。
5. 上記狭幅部は、上記基板の上部に形成されていることを特徴とする半導体レーザ素子。
6. 請求項５に記載の半導体レーザ素子において、
   上記誘電体膜は、上記狭幅部に連なる段部の表面であって、上記基板の上部と下部との間の段部の表面を覆っていることを特徴とする半導体レーザ素子。
7. 請求項６に記載の半導体レーザ素子において、
   上記電極層は、上記誘電体膜の上記段部の表面を覆う部分の少なくとも一部を覆っていることを特徴とする半導体レーザ素子。
8. 請求項１に記載の半導体レーザ素子と、
   内側面に電極が形成された凹部を有するサブマウントとを備え、
   上記サブマウントの凹部内に上記半導体レーザ素子の電極層が形成された部分が挿入され、この半導体レーザ素子の電極層と、上記サブマウントの電極とが電気的に接続されていることを特徴とする半導体レーザ素子の実装構造。
9. 請求項８に記載の半導体レーザ素子の実装構造において、
   上記凹部内に設けられ、上記半導体レーザ素子の電極層と、上記サブマウントの電極とを溶着するろう材を備えることを特徴とする半導体レーザ素子の実装構造。
10. 請求項８に記載の半導体レーザ素子の実装構造において、
    上記サブマウントの上記半導体レーザ素子の共振器長方向と平行な方向の長さは、上記半導体レーザ素子の共振器長よりも短いことを特徴とする半導体レーザ素子の実装構造。
11. ウェハ上に、下部クラッド層を形成する工程と、
    上記下部クラッド層上に、活性層を形成する工程と、
    上記活性層上に、第１上部クラッド層を形成する工程と、
    少なくとも上記下部クラッド層に達する溝を形成する溝形成工程と、
    上記溝の内側面に、誘電体膜を形成する誘電体膜形成工程と、
    上記誘電体膜の表面に、上記第１上部クラッド層に電気的に接続され、かつ、上記第１上部クラッド層の導電型と同じ導電型を有する電極層を形成する工程と、
    上記溝の底面に沿って、上記下部クラッド層、活性層、第１上部クラッド層、誘電体膜及び電極層が形成されたウェハを分割する工程と
    を備えることを特徴とする半導体レーザ素子の製造方法。
12. 内側面に電極が形成された凹部を有するサブマウントの上記凹部内に、ろう材を配置する工程と、
    請求項１に記載の半導体レーザ素子の上記電極層が形成された部分を、上記サブマウントの凹部内に挿入する工程と、
    上記ろう材を加熱して、上記半導体レーザ素子の電極層と、上記サブマウントの電極とを溶着する工程と
    を備えることを特徴とする半導体レーザ素子の実装方法。
    

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