JP2010258064A - 半導体素子及びその製造方法 - Google Patents
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Abstract
【解決手段】基板10上に、活性層12を含み、表面にストライプ状のリッジ14が形成された半導体層20と、リッジ14上に形成された電極15とを備えてなる半導体素子であって、電極15は、半導体層20とリッジ14上面のみで接触し、かつリッジ14上面よりも幅広であり、リッジ14側面から電極15上面に至り、リッジ14上面に開口部を有する保護膜16が形成されてなる半導体素子。
【選択図】図1
Description
また、特に半導体レーザ素子においては、ビーム形状のばらつきやビームシフトが発生するという課題があった。
基板上に積層された半導体層と、前記半導体層の表面に形成されたストライプ状のリッジと、前記リッジ上に形成された電極と、を備えてなる半導体素子であって、
前記電極は、前記半導体層とリッジ上面で接触し、かつ前記半導体素子の側面方向に突出する突出部を備え、
前記リッジの側面から前記電極上面に至る範囲に保護膜が被覆されており、
該保護膜は、前記リッジ上面に開口部を有することを特徴とする。
基板上に積層された半導体層と、前記半導体層の表面に形成されたストライプ状のリッジと、前記リッジ上に形成された電極と、を備えてなる半導体素子であって、
前記電極は、前記半導体層とリッジ上面で接触し、かつ前記リッジ上面よりも幅広であり、
前記リッジの側面から前記電極上面に至る範囲に保護膜が被覆されており、
該保護膜は、前記リッジ上面に開口部を有することを特徴とする。
前記開口部の幅は、前記リッジ上面の幅と同じであるか又はそれ以上に幅広であることが好ましい。
また、前記半導体素子は、パッド電極を備えており、該パッド電極は、前記リッジ側面において前記保護膜との間に空隙を有し、前記保護膜及びリッジ上面の電極を被覆していることが好ましい。
(a)基板上に半導体層を積層し、該半導体層上にリッジを形成し、
(b)前記リッジに対応する位置に開口を有するレジストパターンを形成し、
(c)少なくとも前記リッジ上に電極材料膜とマスク層を順に形成し、
(d)前記レジストパターンを除去し、さらに前記電極材料膜及びマスク層の一部を除去して前記リッジ上に該リッジ上面よりも幅広の電極と該電極よりも幅狭のマスク層とを形成し、
(e)少なくとも前記リッジの底面及び側面と前記マスク層上に保護膜を形成し、
(f)前記保護膜及びマスク層を前記電極の表面から除去する
工程を具備することを特徴とする。
工程(f)において、前記保護膜を、リッジ側面から前記電極上面にかけて形成することが好ましい。
工程(c)において、前記マスク層を、前記電極材料膜よりもエッチングレートが速い材料で形成することが好ましい。
工程(b)において、リッジを含む半導体層上にレジスト層を形成し、エッチバックすることによりレジストパターンを形成することが好ましい。
工程(b)において、レジストパターンを、前記リッジ上面よりも高い上面を有するように形成することが好ましい。
また、本発明の半導体素子の製造方法によれば、製造工程の簡略化を実現することができ、プロセスの安定化を図り、製造歩留まりを向上させることができる。
なお、突出部Aの幅は、リッジ端部から突出部Aの端部までの幅(図1中、W)である。この幅の長さは特に限定されるものではないが、好ましくは0.05μm〜0.1μmに設定されている。
また、このような半導体素子は、半導体層20の側面に第2保護膜17が形成されているが、省略してもよい。図示しないが、この半導体素子の共振器面には、例えば、多層誘電体膜からなる保護膜が形成されている。
また、活性層近傍での電極の半導体層への接触に起因して生じる、電極による光の吸収を回避することができ、取り出し効率を向上させ、より高出力及び高輝度の光半導体素子を実現することができる。
さらに、電極がリッジよりも幅広である場合(突出部を有する場合)には、通常その上に形成されるパッド電極との接触面積を増大させることができ、電力の供給を向上させることができる。
また、保護膜によって電極の一部を被覆するために、半導体層と電極及び保護膜との密着性を確保することができる。その結果、電極及び保護膜の剥がれ等を防止することができる。
加えて、保護膜によって電極の一部が被覆された場合においても、電極表面の保護膜からの露出幅(つまり、開口部B)を、リッジ上面の幅と同じ幅とするか又はそれよりも幅広とすることができるため、パッド電極との接触面積の増大を実現することができる。
さらに、電極を形成した後に、保護膜を形成することができるため、保護膜の材料による制約が解消されるとともに、保護膜の膜質を安定化、均一化、さらには膜厚の均一化を図ることができる。その結果、保護膜の材料変更に伴う半導体層との屈折率差を安定化させることができ、信頼性が高い半導体素子を動作させることが可能となる。
特に、空隙を、電極とリッジとの接触面よりもやや下方のリッジ側面に配置することにより、リッジの底面近傍に配置する場合等では、より強力な光の閉じ込めを緩和して、キンク等の発生を防止しながら、最適なビーム方向の調整が可能となる。つまり、この低屈折率の空隙(エアー)は、ビームスポットから半導体層を介して存在しているので、光の閉じ込め効果を奏しながら、キンクは発生させない。
加えて、このような段差を生じさせない特別な設計を不要とし、プロセス上の自由度を向上させることができる。
なお、このような空隙の配置は、光の出射面のみならず、共振器における光の反射面において、漏れ光に対しても同様の制御を行うことが可能となる。
このような半導体層は、通常、基板上に、n側半導体層、活性層及びp側半導体層がこの順に積層される。
窒化物基板は、MOVPE、MOCVD法(有機金属化学気相成長法)、HVPE法(ハライド気相成長法)、MBE(分子線気相成長法)法等の気相成長法、超臨界流体中で結晶育成させる水熱合成法、高圧法、フラックス法、溶融法等により形成することができる。また、市販のものを用いてもよい。
そのために、例えば、p側半導体層上に所定形状のマスク層を形成する。マスク層は、レジストにより形成してもよいし、絶縁膜等によって形成してもよいし、これらの積層構造として形成してもよい。
このレジストパターンは、その上面が、リッジの上面よりも高くなるように形成することが好ましい。具体的には、レジストパターンの膜厚が0.1μmよりも厚く、3μm以下とすることが適している。この範囲とすることにより、再現性よく製造することができる。
その後、レジスト層をエッチバックすることにより、リッジに対応する位置に開口を有するレジストパターンを形成することができる。この際、エッチバックの時間、エッチャントの種類等を適宜選択することにより、上述したように、レジストパターンの上面を、リッジの上面と同じ高さに設定するか、若しくはリッジの上面よりも高く設定することができる。ここで、レジストパターンの上面がリッジの上面よりも高いとは、レジストパターンの上面が、マスク層の上面と同じ高さであるか、リッジ上面とマスク層との間に位置することを意味する。
電極材料としては、特に限定されるものではなく、通常電極として使用されるものを用いることができる。例えば、金属又は合金、導電性酸化物膜等の単層膜又は積層膜が挙げられる。これら電極材料の膜厚は、50〜1000nm程度が適しており、100〜500nm程度が好ましい。具体的には、半導体層側からNi(膜厚:5〜20nm程度)とAu(膜厚:50〜300nm程度)の2層構造、Ni−Au−Pt、Ni−Au−Pd、Ni−ITO−Pt、Ni−ITO−Rh、Ni−Au−Rh、Ni−Au−RhO2、Ni−Au−Ir、Ni−Au−Ru、Pd−Pt−Au、Pd−Pt−Rh、Pd−Pt−Ir、Rh−Ir−Pt等の3層構造等が例示される。なかでも、半導体層とのオーミックコンタクトが良好な材料であることが好ましい。別の観点から、電極を積層膜とすれば、この電極を構成する下層はオーミック特性およびマスク材を除去する溶剤と反応しないものが好ましい。また、電極を構成する上層は、マスク材およびマスク材を除去する溶剤と反応しないものが好ましい。特に、下層側にNi及びAu等の金属を配置させた多層膜であること、最上層にPtを配置させた多層膜であることが適している。
これら電極材料膜はCVD法、スパッタ法、蒸着法等の公知の方法により形成することができる。電極材料膜の膜厚は特に限定されるものではなく、例えば、50nm程度以上とすることで、シート抵抗を低くすることができる。
電極材料膜とマスク層との組み合わせは、特に限定されないが、金属又は合金と絶縁膜との組み合わせが適しており、金属及び/又は合金の積層膜と酸化膜との組み合わせが好ましい。
このために、リフトオフ法によりレジストパターンを除去する。この際、電極材料膜及びマスク層の一部も一緒に除去することができる。つまり、レジストパターンを溶解し得るエッチャントを用いて除去することにより、レジストパターン上に配置した電極材料膜及びマスク層の一部を、レジストパターンとともに除去することができ、電極とマスク層とをパターン形成することができる。このリフトオフの間又は後には、超音波を印加するなどしてもよい。
これにより、リッジ上面にのみ接触し、その端部がリッジよりも幅広になる電極を形成することができる。また、その上に配置されるマスク層は、電極よりも幅狭のマスク層として形成される。
保護膜は、リッジの側面及びp側半導体層上面の絶縁性を確保するとともに、p側半導体層に対する屈折率差を確保して、活性層からの光の漏れを制御し得る機能を有する。従って、このような機能を実現し得る材料であれば、どのような材料を用いてもよい。例えば、Si、Mg、Al、Hf、Nb、Zr、Sc、Ta、Ga、Zn、Y、B、Ti及びこれらの酸化物、窒化物(例えば、AlN、AlGaN、BN等)、フッ化物等の化合物が挙げられる。これらは単一膜で用いてもよいし、複数を組み合わせた化合物又は複数を組み合わせた多層膜であってもよい。なかでも、酸化ケイ素による膜が好ましい。これらの膜は、例えば、スパッタ法、真空蒸着法、気相成長法等の当該分野で公知の方法により形成することができる。膜厚は、例えば、20nm〜500nm程度、20nm〜300nm程度が挙げられ、50nm〜100nm程度、例えば75nm程度が適当である。
この除去方法は、特に限定されるものではないが、リフトオフによりマスク層と該マスク層上に形成されている保護膜を除去することができる。リフトオフは、例えば、マスク層の種類、電極の種類及び保護膜の種類等によって適宜選択することができ、例えば、硝酸、フッ化水素酸、硫酸、塩酸、酢酸、過酸化水素等の酸の単独又は2種以上の混合液、アンモニア等のアルカリ溶液の単独又はアンモニアと過酸化水素等の混合液、各種界面活性剤等の適当なエッチャントを用いることが適している。また、浸漬、超音波処理又はこれらの組み合わせ等、公知の方法を利用することができる。
これにより、リッジ上に幅広の電極が形成され、リッジ側面から電極上面の一部を被覆する保護膜、つまり、電極上面の一部のみを露出させる保護膜を形成することができる。
パッド電極は、Ni、Ti、Au、Pt、Pd、W等の金属からなる積層膜とすることが好ましい。具体的には、p電極側からW−Pd−Au又はNi−Ti−Au、Ni−Pd−Auの順に形成した膜が挙げられる。パッド電極の膜厚は特に限定されないが、最終層のAuの膜厚を100nm程度以上とすることが好ましい。パッド電極の形状は、特に限定されない。
この空隙の大きさ及び形状、共振器方向の位置、数等は、上述した一連の工程によって適宜調整することができる。例えば、マスク層、電極及び保護膜の材料及び膜厚、エッチング方法及び条件等を適宜調整することが例示される。
さらに、得られる半導体素子は、特性が安定して、優れた性能を備えることが可能となる。
実施例1
この実施例の半導体レーザ素子は、図1に示したように、C面を成長面とするGaN基板10上に、n側半導体層(第1窒化物半導体層)11、活性層12及びp側半導体層(第2窒化物半導体層)13をこの順に積層した半導体層が形成されており、p側半導体層13の表面にはリッジ14が形成されている。
また、リッジ14上には、p側電極15がオーミック接触されている。この電極15は、p側半導体層13とは、リッジ14上面のみで接触しており、リッジ14上面よりも幅広である。
また、半導体素子の側面には、第2保護膜17が形成されている。さらに、図示しないが、半導体層の共振器面には、Al2O3及びZrO2からなる多層誘電体膜が形成されている。
露出した電極15上には、保護膜16及び一部の第2の保護膜17を被覆するようにp側パッド電極が形成されている。
(リッジの形成)
まず、上述したようにGaN基板10を準備し、この基板10上に、n側半導体層11、活性層12及びp側半導体層13をこの順に積層した。
その後、p側半導体層13の最上層のp側コンタクト層のほぼ全面に、PVD装置により、SiO2膜を0.5μmの膜厚で形成した。その上に、所定形状のレジストパターンを形成した。この場合のレジストパターンの幅は2.0μmとした。
続いて、このレジストパターンをマスクとして用いて、SiO2膜をエッチングした。エッチングは、RIE(反応性イオンエッチング)装置を用い、エッチングガスはCHF3を用いて行った。その後、レジストパターンを除去した。
図2(b)に示したように、リッジ14が形成されたp側半導体層13上の全面に、膜厚1.5μmでレジスト層22を形成した。このレジスト層22を、酸素を用いたエッチバックにより、表面の平坦化を行った。これにより、レジスト層22は、リッジ14に対応する位置に開口が形成されるとともに、レジスト層22の上面がリッジ14上面とほぼ面一になるような形状とした。
その後、SiO2膜21を除去した。
続いて、電極材料膜15a上に、マスク層23aを形成した。このマスク層はZnOからなり、膜厚は700nm程度とした。
これにより、リッジ14上に、p電極15を形成した。このp電極は、リッジ14上面にのみ接触し、さらに、その幅はリッジ14よりも広く形成され、膜厚はほぼ均一であった。このp電極の幅は、2.2μm程度であって、リッジの両側に0.1μm程度の幅で突出部Aがそれぞれ形成されている。このp電極の突出部の幅は、リッジ幅に対して10%程度である。また、このp電極15上には、マスク層23がp電極よりも狭い幅で形成された。このマスク層23の幅はリッジ幅と略同様の幅である。
図2(e)に示したように、得られた基板上の全面に、例えば、膜厚300nmのSiO2膜からなる保護膜16aを形成した。そして、リフトオフにより、p電極15上のマスク層23と保護膜16の一部を除去した。これによって、図2(f)に示したように、p電極15の上面を露出し、p側半導体層13上面及びリッジ14の側面からp電極15上におよぶ保護膜16を形成した。
さらに、電極がリッジよりも幅広である場合には、通常その上に形成されるパッド電極との接触面積を増大させることができ、電力の供給を向上させることができる。
また、保護膜によって電極の突出部Aである上面の一部と側面及び下面の一部を被覆するために、半導体層と電極及び保護膜との密着性を確保することができる。さらに、電極表面の保護膜からの露出幅(つまり、開口部B)を、リッジ上面の幅と同じ又はそれよりも幅広とすることができるため、パッド電極との接触面積の増大を確実にすることができる。
加えて、電極を形成した後に、保護膜を形成することができるため、保護膜の材料による制約が解消される。また、保護膜の膜質を安定化、均一化、さらには膜厚の均一化を図ることができる。
しかも、簡便な工程によって、容易に、特性が安定した半導体素子を製造することができる。
この実施例の半導体レーザ素子は、図2(c)において、電極材料膜15aとして、リッジ14側から順にNi(10nm)−Au(100nm)−Rh(50nm)を形成し、マスク層23aとして、膜厚1000nmのZnOを用いた以外は、実施例1の半導体レーザ素子と実質的に同様に半導体レーザ素子を製造した。
この実施例においても、実施例1と同様に、電極15の幅が、リッジ幅よりも10%程度幅広に形成することができる。
この実施例においても、実施例1と同様の効果を得ることができる。
この実施例の半導体レーザ素子は、図2(c)において、電極材料膜15aとして、リッジ14側から順にNi(10nm)−Au(100nm)−Rh(50nm)を形成し、マスク層23aとして、膜厚700nmのZnOを用いる。また、リッジ幅は1.5μmとする。それ以外は、実施例1の半導体レーザ素子と実質的に同様に半導体レーザ素子を製造した。
この実施例においても、実施例1と同様に、電極15の幅が、リッジ幅よりも15%程度幅広に形成することができる。
この実施例においても、実施例1と同様の効果を得ることができる。
この半導体レーザ素子は、図3に示したように、p側電極15の形状に起因して、リッジ14の側面の一部において、保護膜16がS字状に起伏する部分を有しているため、このp側電極15及び保護膜16上に、パッド電極18を形成した際に、リッジの側面であって、保護膜16とパッド電極18との間に空隙24が形成されている。これ以外は、実質的に実施例1と同様の方法により、同様の構成の半導体レーザ素子である。
この実施例の半導体素子、つまりこのような空隙が入ったものと、空隙のないもの(電極15がリッジ14よりも幅広でないもの)とを、それぞれ複数個、任意に取り出して、光の出射方向を測定したところ、空隙の入ったものは、確実に、出射方向を水平から若干上向きに制御することができた。
ここで、半導体素子のFFP測定は、受光部にフォトダイオードを用い、半導体素子(レーザダイオード)の発光位置を中心にして、このフォトダイオードを回転させる方法が一般に用いられる。
この半導体レーザ素子は、図4に示したように、p側の電極をNi(100nm)、Au(100nm)及びPt(100nm)の積層構造とし、図2(e)の工程において、希硝酸を用いてリフトオフを行った以外、実質的に実施例1と同様の方法で半導体レーザ素子を形成した。
得られた半導体レーザ素子では、最表面のPt層15bよりも、下層15a側のNi及びAuが容易にエッチングされ、特に下層15a側で傾斜する形状となっている。
この半導体レーザ素子では、リッジ幅を1.5μmに設定した。
このような半導体レーザ素子においても、実施例1等と同様の効果を有する。
10a 基板端面
11 n側半導体層
12 活性層
13 p側半導体層
14 リッジ
15 電極
15a 電極材料膜
16、16a 保護膜
17 第2保護膜
18 p側パッド電極
19 n側電極
20 半導体層
21 SiO2膜(マスク層)
22 レジスト層
23、23a マスク層
24 空隙
25 共振器面
A 突出部
B 開口部
Claims (9)
- 基板上に積層された半導体層と、前記半導体層の表面に形成されたストライプ状のリッジと、前記リッジ上に形成された電極と、を備えてなる半導体素子であって、
前記電極は、前記半導体層とリッジ上面で接触し、かつ前記半導体素子の側面方向に突出する突出部を備え、
前記リッジの側面から前記電極上面に至る範囲に保護膜が被覆されており、
該保護膜は、前記リッジ上面に開口部を有することを特徴とする半導体レーザ素子。 - 基板上に積層された半導体層と、前記半導体層の表面に形成されたストライプ状のリッジと、前記リッジ上に形成された電極と、を備えてなる半導体素子であって、
前記電極は、前記半導体層とリッジ上面で接触し、かつ前記リッジ上面よりも幅広であり、
前記リッジの側面から前記電極上面に至る範囲に保護膜が被覆されており、
該保護膜は、前記リッジ上面に開口部を有することを特徴とする半導体レーザ素子。 - 前記開口部の幅は、前記リッジ上面の幅と同じであるか又はそれ以上に幅広である請求項1又は2に記載の半導体素子。
- さらに、パッド電極を備えており、該パッド電極は、前記リッジ側面において前記保護膜との間に空隙を有し、前記保護膜及びリッジ上面の電極を被覆している請求項1から3のいずれか1つに記載の半導体レーザ素子。
- (a)基板上に半導体層を積層し、該半導体層上にリッジを形成し、
(b)前記リッジに対応する位置に開口を有するレジストパターンを形成し、
(c)少なくとも前記リッジ上に電極材料膜とマスク層を順に形成し、
(d)前記レジストパターンを除去し、さらに前記電極材料膜及びマスク層の一部を除去して前記リッジ上に該リッジ上面よりも幅広の電極と該電極よりも幅狭のマスク層とを形成し、
(e)少なくとも前記リッジの底面及び側面と前記マスク層上に保護膜を形成し、
(f)前記保護膜及びマスク層を前記電極の表面から除去する
工程を具備することを特徴とする半導体レーザ素子の製造方法。 - 工程(f)において、前記保護膜を、リッジ側面から前記電極上面にかけて形成する請求項5に記載の方法。
- 工程(c)において、前記マスク層を、前記電極材料膜よりもエッチングレートが速い材料で形成する請求項5又は6に記載の方法。
- 工程(b)において、リッジを含む半導体層上にレジスト層を形成し、エッチバックすることによりレジストパターンを形成する請求項5から7のいずれか1つに記載の方法。
- 工程(b)において、レジストパターンを、前記リッジ上面よりも高い上面を有するように形成する請求項5から8のいずれか1つに記載の方法。
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A977 | Report on retrieval |
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