KR20070069878A - 반도체 장치 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 41
- 230000004044 response Effects 0.000 claims abstract description 81
- 238000000034 method Methods 0.000 claims abstract description 64
- 238000012545 processing Methods 0.000 claims description 31
- 230000004913 activation Effects 0.000 claims description 22
- 230000003139 buffering effect Effects 0.000 claims description 19
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 16
- 238000012546 transfer Methods 0.000 claims description 15
- 230000007423 decrease Effects 0.000 abstract description 2
- 230000007704 transition Effects 0.000 description 19
- VVNRQZDDMYBBJY-UHFFFAOYSA-M sodium 1-[(1-sulfonaphthalen-2-yl)diazenyl]naphthalen-2-olate Chemical compound [Na+].C1=CC=CC2=C(S([O-])(=O)=O)C(N=NC3=C4C=CC=CC4=CC=C3O)=CC=C21 VVNRQZDDMYBBJY-UHFFFAOYSA-M 0.000 description 9
- 238000013461 design Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000011161 development Methods 0.000 description 2
- 230000008439 repair process Effects 0.000 description 2
- UUKWKUSGGZNXGA-UHFFFAOYSA-N 3,5-dinitrobenzamide Chemical compound NC(=O)C1=CC([N+]([O-])=O)=CC([N+]([O-])=O)=C1 UUKWKUSGGZNXGA-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 210000003462 vein Anatomy 0.000 description 1
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/783—Masking faults in memories by using spares or by reconfiguring using programmable devices with refresh of replacement cells, e.g. in DRAMs
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
- G11C11/40611—External triggering or timing of internal or partially internal refresh operations, e.g. auto-refresh or CAS-before-RAS triggered refresh
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
- G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
-
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
- G11C11/40618—Refresh operations over multiple banks or interleaving
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
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- G—PHYSICS
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- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C2211/406—Refreshing of dynamic cells
- G11C2211/4061—Calibration or ate or cycle tuning
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- G—PHYSICS
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- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/14—Word line organisation; Word line lay-out
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Abstract
본 발명은 복수의 메모리 뱅크를 포함하여 구성되고, 셀프 리프레쉬 모드에서 각 뱅크 당 복수의 워드라인에 대하여 동시에 리프레쉬 동작을 수행하는 다중 워드라인 리프레쉬형 반도체 장치에 있어서, 정상 어드레스와 리프레쉬 어드레스를 입력받고, 리프레쉬 모드에서 상기 리프레쉬 어드레스를 선택적으로 출력하는 어드레스 제어부와; 상기 리프레쉬 어드레스를 입력받아, 상기 리프레쉬 어드레스가 리페어된 워드라인(repaired wordline)에 대응하는지 여부를 판별하여 리던던시 워드라인 인에이블신호 및 소정 제 1 제어신호를 출력하는 퓨즈부와; 상기 리프레쉬 어드레스 중의 블럭선택 어드레스와 상기 제 1 제어신호에 응답하여 다중 워드라인 리프레쉬 구간을 정의하는 제 2 제어신호를 출력하는 제 1 신호생성부와; 상기 제 2 제어신호에 응답하여 상기 리프레쉬 어드레스를 생성하는 리프레쉬 어드레스 생성부와; 상기 리프레쉬 어드레스, 제 2 제어신호 및 리던던시 워드라인 인에이블신호를 입력받아 메모리 코어부에 대한 리프레쉬 동작을 제어하는 로우(row) 제어부를 포함하여 구성되되, 셀프 리프레쉬 모드시, 상기 리프레쉬 어드레스가 정상 워드라인에 대응하는 경우에는 다중 워드라인 리프레쉬를 수행하고, 상기 리프레쉬 어드레스가 리페어된 워드라인에 대응하는 경우에는 소정 구간동안 단일 워드라인 리프레쉬를 수행하는 반도체 장치에 관한 것이다.
반도체 장치, 셀프 리프레쉬
Description
도 1은 종래 기술에 의한 반도체 장치의 구성을 도시한 것이다.
도 2는 본 발명에 의한 일 실시예에 따른 반도체 장치의 구성을 도시한 것이다.
도 3a는 본 실시예에 따른 반도체 장치에 사용되는 어드레스 래치부의 구성을 도시한 것이다.
도 3b는 상기 어드레스 래치부에 포함된 래치 인에이블신호 생성부의 구성을 도시한 것이다.
도 3c는 상기 래치인에이블신호 생성부의 동작과 관련된 타이밍도이다.
도 4a는 본 실시예에 따른 반도체 장치에 사용되는 퓨즈부의 구성을 도시한 것이다.
도 4b는 상기 퓨즈부에 포함된 제 2 신호 생성부의 구성을 도시한 것이다.
도 5a는 본 실시예에 따른 반도체 장치에 사용되는 제 1 신호생성부의 구성을 도시한 것이다.
도 5b는 상기 제 1 신호생성부의 동작과 관련된 타이밍도이다.
도 6a는 본 실시예에 따른 반도체 장치에 사용되는 리프레쉬 어드레스 생성 부의 구성을 도시한 것이다.
도 6b는 상기 리프레쉬 어드레스 생성부의 동작과 관련된 타이밍도이다.
도 6c는 상기 리프레쉬 어드레스 생성부에 포함된 제 1 카운터의 구성을 도시한 것이다.
도 6d는 상기 리프레쉬 어드레스 생성부에 포함된 제 2 카운터의 구성을 도시한 것이다.
도 6e는 상기 리프레쉬 어드레스 생성부에 포함된 제 3 카운터의 구성을 도시한 것이다.
도 7은 본 실시예에 사용되는 로우(row)제어부에 포함된 블럭선택부의 구성을 도시한 것이다.
본 발명은 반도체 장치에 관한 것으로, 더욱 구체적으로는 셀프 리프레쉬 모드에서 각 뱅크 당 복수의 워드라인에 대하여 동시에 리프레쉬 동작을 수행하는 다중 워드라인 리프레쉬형 반도체 장치에 관한 것이다.
무선통신의 발달 및 다양한 콘텐츠의 개발과 더불어 모바일 제품의 전력소모량의 감소에 관한 문제는 매우 중요한 이슈가 되고 있다. 동일한 맥락으로 디램에 서 중요한 이슈로 떠오르는 것 중의 하나는 리프레쉬(refresh) 전류의 감소에 관한 것이다. 디램의 리프레쉬 동작은 오토 리프레쉬와 셀프 리프레쉬가 있으며, 반도체 장치는 그 해당 상황에 따라 각각의 셀(cell)의 리프레쉬 유지 시간(refresh retention time)에 맞게 일정한 주기로 메모리 코어부의 각각의 워드라인을 리프레쉬해 준다.
셀프 리프레쉬 모드는 디램을 포함한 시스템이 일정기간 동안 동작을 수행하지 않을 때, 디램에 저장된 정보의 유지를 위해서 디램 내부에서 자체적으로 리프레쉬 동작이 수행되도록 하는 동작모드이다. 따라서, 셀프 리프레쉬 동작시에 소모되는 전류의 양은 적으면 적을수록 좋다.
종래에는 셀프 리프레쉬 동작시 디램 내부의 각각의 뱅크(bank)마다 1개의 워드라인에 대하여 동시에 리프레쉬 동작을 수행하였다. 이에 따라, 각각의 리프레쉬 동작을 수행할 때마다 해당 워드라인과 이 워드라인을 구동하는 센스앰프를 활성화시켜 주기 위하여 설치된 일련의 제어회로들이 동작하였다. 그 결과, 가령 각 뱅크 내에 8×1024개의 워드라인이 존재하는 경우에는 이 모든 워드라인에 연결되어 있는 셀의 데이터를 리프레쉬하기 위해서는 상기 일련의 제어회로들이 8×1024번이나 동작을 하게 되어 많은 양의 동작 전류를 소모하였다.
따라서, 상기와 같은 문제점을 해결하기 위한 방안으로서 제안된 것으로는, 한번의 리프레쉬 동작에서 활성화시켜 주는 워드라인의 수를 하나가 아닌 2개 혹은 그 이상의 개수로 증가시키는 다중 워드라인 리프레쉬형 반도체 장치가 제안되었다. 즉, 한번의 리프레쉬 동작시 각 뱅크당 적어도 2개의 워드라인에 대하여 리프 레쉬 동작을 수행함으로써, 리프레쉬 동작 주기를 상기의 방법에 비하여 2배 혹은 그 이상으로 증가시키는 방안에 제시되었다. 그런데, 이러한 종래의 다중 워드라인 리프레쉬형 반도체 장치도 아래에 설명하는 바와 같은 문제점이 있었다.
도 1은 종래 기술에 의한 다중 워드라인 리프레쉬형 반도체 장치의 구성을 도시한 것이다. 도 1은 셀프 리프레쉬 모드에서 각 뱅크당 2개의 워드라인에 대하여 리프레쉬 동작을 동시에 수행하는 반도체 장치의 일예를 나타낸 것이다.
도 1에 도시된 바와 같이 종래에는 하나의 뱅크가 상위 블럭(upper block)과 하위블럭(lower block)으로 구분되어 있었고, 그 리프레쉬 동작을 각각 제어하는 로우제어부(121)와 로우제어부(122)가 별도로 설치되어 있었다. 또한, 리프레쉬 어드레스(xadd)를 입력받아, 상기 리프레쉬 어드레스(xadd)가 리페어된 워드라인(repaired wordline, 즉, 손상되어 리던던시 워드라인으로 대체된 워드라인)에 대응하는지 여부를 판별하여 리던던시 워드라인 인에이블신호(red_en_h)와 리던던시 워드라인 인에이블신호(red_en_l)를 각각 출력하는 상위퓨즈부(111)와 하위퓨즈부(112)가 별도로 설치되어 있었다.
도 1에 도시된 바와 같이, 종래 반도체 장치에서는 셀프 리프레쉬 동작시 리프레쉬 어드레스(xadd) 중에서 블럭을 선택하기 위한 블럭선택 어드레스(가령, 최상위 비트(MSB))을 제외한 나머지 리프레쉬 어드레스가 동일한 2개의 워드라인을 상위블럭(131)과 하위블럭(132)에서 각각 하나씩 선택하여 상기 선택된 2개의 워드라인에 대하여 동시에 리프레쉬 동작을 수행한다. 예를 들어, 워드라인(SWL00_h)와 워드라인(SWL00_l)에 대해 동시에 리프레쉬동작을 수행하고 워드라인(SWLx_h)와 워 드라인(SWLx_l)까지 순차적으로 리프레쉬 동작을 수행한다. 이 때, 페일(fail) 발생에 의해 리던던시 워드라인(redundancy wordline)으로 대체된 리페어된 워드라인에 대응하는 리프레쉬 어드레스(xadd)가 입력되면, 상위 퓨즈부(111) 또는 하위 퓨즈부(112)는 이를 판별하여 리던던시 워드라인으로 대체하기 위하여 제어신호(red_en_h) 또는 제어신호(red_en_l)를 출력한다. 그러면, 로우제어부(121) 또는 로우제어부(122)는 이에 응답하여 리던던시 워드라인에 대하여 리프레쉬 동작이 수행되도록 한다. 따라서, 이 경우 한 뱅크 내에서 각각의 상위 블럭과 하위 블럭에 설치되어 있는 리던던시 워드라인은 해당 블럭에 대해서만 사용된다. 즉, 하나의 워드라인에 대해서만 리프레쉬 동작을 수행하는 단일 워드라인 리프레쉬 방식에 비하여, 종래의 2 중 워드라인 리프레쉬 방식에서는 2배의 리던던시 워드라인이 필요하다. 따라서, 종래의 반도체 장치에서는 증가된 리던던시 워드라인의 수만큼 칩 면적이 증가하는 문제점이 있었고, 또한 각 리던던시 워드라인의 리페어(repair) 효율이 감소하는 문제점이 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 셀프 리프레쉬 모드에서 각 뱅크 당 복수의 워드라인에 대하여 동시에 리프레쉬 동작을 수행하는 다중 워드라인 리프레쉬형 반도체 장치에 있어서, 리페어된 워드라인을 대체할 리던던시 워드라인을 각 뱅크 내의 복수의 블럭마다 별도로 설치하지 않고 상기 복수의 블럭이 상기 리던던시 워드라인을 공유하도록 함으로써, 칩 내에서 리던던시 워드라인이 차지는 면적을 줄여 칩 디자인상의 경제성을 확보하고 손상 워드라인(failed wordline)에 대한 리던던시 워드라인의 리페어 효율을 증가시킬 수 있는 반도체 장치를 제공하는데 있다.
본 발명은, 복수의 메모리 뱅크를 포함하여 구성되고, 셀프 리프레쉬 모드에서 각 뱅크 당 복수의 워드라인에 대하여 동시에 리프레쉬 동작을 수행하는 다중 워드라인 리프레쉬형 반도체 장치에 있어서, 정상 어드레스와 리프레쉬 어드레스를 입력받고, 리프레쉬 모드에서 상기 리프레쉬 어드레스를 선택적으로 출력하는 어드레스 제어부와; 상기 리프레쉬 어드레스를 입력받아, 상기 리프레쉬 어드레스가 리페어된 워드라인(repaired wordline)에 대응하는지 여부를 판별하여 리던던시 워드라인 인에이블신호 및 소정 제 1 제어신호를 출력하는 퓨즈부와; 상기 리프레쉬 어드레스 중의 블럭선택 어드레스와 상기 제 1 제어신호에 응답하여 다중 워드라인 리프레쉬 구간을 정의하는 제 2 제어신호를 출력하는 제 1 신호생성부와; 상기 제 2 제어신호에 응답하여 상기 리프레쉬 어드레스를 생성하는 리프레쉬 어드레스 생성부와; 상기 리프레쉬 어드레스, 제 2 제어신호 및 리던던시 워드라인 인에이블신호를 입력받아 메모리 코어부에 대한 리프레쉬 동작을 제어하는 로우(row) 제어부를 포함하여 구성되되, 셀프 리프레쉬 모드시, 상기 리프레쉬 어드레스가 정상 워드라인에 대응하는 경우에는 다중 워드라인 리프레쉬를 수행하고, 상기 리프레쉬 어드레스가 리페어된 워드라인에 대응하는 경우에는 소정 구간동안 단일 워드라인 리프레쉬를 수행하는 반도체 장치를 제공한다.
본 발명에서, 상기 퓨즈부는 리페어된 워드라인에 대응하여 커팅여부가 결정된 복수의 퓨즈를 각각 포함하여 구성되고, 상기 리프레쉬 어드레스에 응답하여 복수의 판별신호를 출력하는 복수의 퓨즈셋(fuse set)과; 상기 복수의 판별신호를 디코딩하여 상기 리던던시 워드라인 인에이블신호를 출력하는 디코더와; 상기 복수의 판별신호 신호에 응답하여 상기 제 1 제어신호를 출력하는 제 2 신호생성부를 포함하는 것이 바람직하다.
본 발명에서, 상기 제 2 신호생성부는 셀프 리프레쉬 모드 하에서, 상기 복수의 퓨즈셋 중 적어도 어느 하나의 퓨즈셋으로부터 출력되는 상기 복수의 판별신호가 모두 인에이블되는 경우 상기 제 1 제어신호를 인에이블시키는 것을 특징으로 한다.
본 발명에서, 상기 제 2 신호생성부는 상기 각 퓨즈셋으로부터 출력되는 상기 복수의 판별신호를 논리곱 연산하는 복수의 제 1 논리소자와; 상기 복수의 제 1 논리소자로부터 출력되는 신호를 논리합 연산하는 제 2 논리소자와; 상기 제 2 논리소자의 출력신호와 셀프 리프레쉬 신호를 논리곱 연산하는 제 3 논리소자를 포함하는 것이 바람직하다.
본 발명에서, 상기 제 1 신호생성부는 셀프 리프레쉬 신호의 인에이블에 응답하여 소정 구간동안 인에이블되는 제 1 신호를 출력하는 제 1 신호처리수단과; 상기 블럭선택 어드레스의 디스에이블에 응답하여 소정 구간동안 인에이블되는 제 2 신호를 출력하는 제 2 신호처리수단과; 상기 제 1 제어신호의 인에이블에 응답하 여 소정 구간동안 인에이블되는 제 3 신호를 출력하는 제 3 신호처리수단과; 상기 제 1 신호처리수단과 제 2 신호처리수단의 출력신호를 논리연산하는 제 1 논리부와; 상기 제 1 논리부와 제 3 신호처리수단의 출력신호를 입력받아 래치하는 래치부를 포함하는 것이 바람직하다.
본 발명에서, 상기 제 1 신호처리수단은 상기 셀프 리프레쉬 신호를 소정구간 지연 및 반전시키는 지연수단과, 상기 셀프 리프레쉬 신호와 상기 지연수단의 출력신호를 논리연산하는 제 2 논리부를 포함하는 것이 바람직하다.
본 발명에서, 상기 제 2 신호처리수단은 상기 블럭선택 어드레스를 소정구간 지연 및 반전시키는 지연수단과, 상기 블럭선택 어드레스와 상기 지연수단의 출력신호를 논리연산하는 제 2 논리부를 포함하는 것이 바람직하다.
본 발명에서, 상기 제 3 신호처리수단은 상기 제 1 제어신호를 소정구간 지연 및 반전시키는 지연수단과, 상기 제 1 제어신호와 상기 지연수단의 출력신호를 논리연산하는 제 2 논리부를 포함하는 것이 바람직하다.
본 발명에서, 상기 래치부는 상기 제 1 논리부의 출력신호를 일측단으로 입력받는 제 1 논리게이트와, 상기 제 3 신호처리수단의 출력신호를 일측단으로 입력받는 제 2 논리게이트를 포함하고 상기 제 1 논리게이트와 제 2 논리게이트는 래치형태로 접속되며, 상기 제 1 논리게이트와 제 2 논리게이트는 부정논리합 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 제 1 신호생성부는 상기 셀프 리프레쉬 신호를 버퍼링한 신호와 상기 래치부의 출력신호를 논리연산하는 제 2 논리부를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 리프레쉬 어드레스 생성부는 소정 주기로 인에이블되는 리프레쉬 인에이블펄스와 상기 제 2 제어신호를 입력받되, 상기 제 2 제어신호의 디스에이블에 응답하여 상기 리프레쉬 인에이블펄스를 카운팅하여 상기 블럭선택 어드레스를 출력하는 제 1 카운터와; 상기 리프레쉬 인에이블펄스, 제 2 제어신호 및 블럭선택 어드레스를 입력받고, 상기 제 2 제어신호에 응답하여 제 1 리프레쉬 어드레스를 출력하는 제 2 카운터와; 상기 제 1 리프레쉬 어드레스를 카운팅하여 제 2 리프레쉬 어드레스를 출력하는 제 3 카운터를 포함하여 구성되는 것이 바람직하다.
본 발명에서, 상기 제 1 카운터는 상기 제 2 제어신호를 버퍼링하는 제 1 버퍼와; 상기 제 1 버퍼의 출력신호와 상기 리프레쉬 인에이블펄스를 논리연산하는 논리부와; 상기 논리부의 출력신호를 카운팅하여 상기 블럭선택 어드레스를 출력하는 카운팅수단과; 상기 제 2 제어신호에 응답하여 상기 카운팅수단을 인에이블시키는 인에이블수단을 포함하는 것이 바람직하다.
본 발명에서, 상기 인에이블수단은 상기 제 2 제어신호에 응답하여 상기 카운팅 수단의 소정노드의 전위를 유지하는 전위유지수단을 포함하는 것이 바람직하다.
본 발명에서, 상기 카운팅수단은 상기 논리부의 출력신호를 버퍼링하는 제 2 버퍼와; 상기 논리부의 출력신호에 응답하여 상기 소정노드의 신호를 버퍼링하는 1 트리스테이트 버퍼와; 상기 논리부의 출력신호에 응답하여 상기 제 1 트리스테이트 버퍼의 출력신호를 래치하는 제 1 래치와; 상기 논리부의 출력신호에 응답하여 상기 제 1 래치의 출력신호를 버퍼링하는 제 2 트리스테이트 버퍼와; 상기 논리부의 출력신호에 응답하여 상기 제 2 트리스테이트 버퍼의 출력신호를 래치하는 제 2 래치와; 상기 제 2 래치의 출력신호를 버퍼링하는 제 3 버퍼와; 상기 제 1 트리스테이트 버퍼의 출력신호를 버퍼링하여 상기 블럭선택 어드레스를 출력하는 제 4 버퍼를 포함하는 것이 바람직하다.
본 발명에서, 상기 제 2 카운터는 상기 제 2 제어신호가 인에이블 상태일 때에는 상기 리프레쉬 인에이블펄스를 카운팅하여 상기 제 1 리프레쉬 어드레스를 생성하고, 상기 제 2 제어신호가 디스에이블 상태일 때에는 상기 블럭선택 어드레스를 카운팅하여 상기 제 1 리프레쉬 어드레스를 생성하는 것이 바람직하다.
본 발명에서, 상기 제 2 카운터는 상기 제 2 제어신호에 응답하여 상기 리프레쉬 인에이블펄스를 소정노드로 전달하는 제 1 전달게이트와; 상기 제 2 제어신호에 응답하여 상기 블럭선택 어드레스를 상기 소정노드로 전달하는 제 2 전달게이트와; 상기 소정노드로부터의 신호를 카운팅하여 상기 제 1 리프레쉬 어드레스를 출력하는 카운팅수단을 포함하는 것이 바람직하다.
본 발명에서, 상기 로우 제어부는 셀프 리프레쉬 신호와 상기 제 2 제어신호가 인에이블되면 제 1 블럭선택신호와 제 2 블럭선택신호를 동시에 인에이블시키고, 상기 제 2 제어신호가 디스에이블되면 상기 블럭선택 어드레스에 응답하여 상기 제 1 블럭선택신호와 제 2 블럭선택신호 중 어느 하나를 선택적으로 인에이블시키는 것이 바람직하다.
본 발명에서, 상기 로우 제어부는 블럭선택부를 포함하고, 상기 블럭 선택부는 셀프 리프레쉬 신호와 상기 제 2 제어신호를 논리연산하는 제 1 논리부와, 상기 제 1 논리부의 출력신호와 상기 블럭선택 어드레스를 논리연산하는 제 2 논리부와, 상기 제 1 논리부의 출력신호를 버퍼링하는 버퍼와, 상기 버퍼의 출력신호와 상기 블럭선택 어드레스를 논리연산하는 제 3 논리부를 포함하여 구성되는 것이 바람직하다.
본 발명에서, 상기 반도체 장치는 상기 어드레스 제어부로부터 출력되는 리프레쉬 어드레스를 래치하여 상기 퓨즈부 및 로우 제어부에 제공하는 어드레스 래치부를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 어드레스 래치부는 제 1 활성화신호와 제 2 활성화신호에 응답하여 제 1 래치 인에이블신호와 제 2 래치인에이블신호를 생성하는 래치인에이블신호생성부와; 상기 제 1 및 제 2 래치 인에이블신호에 응답하여 리프레쉬 어드레스를 래치하는 복수의 서브 래치부를 포함하는 것이 바람직하다.
본 발명에서, 상기 래치 인에이블신호 생성부는 상기 제 1 활성화신호와 제 2 활성화신호를 래치하는 래치수단과, 상기 래치수단의 출력을 버퍼링하는 버퍼와, 상기 버퍼의 출력신호를 지연시켜 상기 제 1 래치인에이블신호를 출력하는 지연기를 포함하는 것이 바람직하다.
본 발명에서, 상기 래치수단은 일측단으로 상기 제 1 활성화신호를 입력받는 제 1 노어게이트와, 일측단으로 상기 제 2 활성화신호를 입력받는 제 2 노어게이트를 포함하되, 상기 제 1노어게이트와 제 2 노어게이트는 래치형태로 접속된 것이 바람직하다.
본 발명에서, 상기 각각의 서브 래치부는 상기 제 2 래치인에이블신호를 버퍼링하는 제 1 버퍼와; 상기 제 1 버퍼의 출력신호와 셀프리프레쉬신호를 논리연산하는 제 1 논리부와; 상기 제 1 래치인에이블신호에 응답하여 상기 리프레쉬 어드레스를 버퍼링하는 트리스테이트버퍼와; 상기 제 1 래치인에이블신호에 응답하여 상기 트리스테이트 버퍼의 출력신호를 래치하는 래치수단과; 상기 트리스테이트 버퍼의 출력신호와 상기 제 1 논리부의 출력신호를 논리연산하는 제 2 논리부를 포함하는 것이 바람직하다.
본 발명에서, 상기 제 1 활성화신호는 액티브 인에이블신호이고 제 1 활성화신호는 프리차지 인에이블신호인 것을 특징으로 한다.
본 발명에서, 상기 블럭선택 어드레스는 상기 리프레쉬 어드레스 중 최상위비트(most significant bit)인 것을 특징으로 한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2는 본 발명에 의한 일 실시예에 따른 반도체 장치의 구성을 도시한 것으로서, 이를 참조하여 본 실시예에 의한 반도체 장치의 구성을 설명하면 다음과 같다.
도 2에 도시된 바와 같이, 본 실시예에 따른 반도체 장치는 복수의 메모리 뱅크를 포함하여 구성되고, 셀프 리프레쉬 모드에서 각 뱅크 당 복수의 워드라인에 대하여 동시에 리프레쉬 동작을 수행하는 다중 워드라인 리프레쉬형 반도체 장치로서, 정상 어드레스(add_in<0:n>)와 리프레쉬 어드레스(ref_add<0:n>)를 입력받고, 리프레쉬 모드에서 상기 리프레쉬 어드레스(ref_add<0:n>)를 선택적으로 출력하는 어드레스 제어부(200)와; 어드레스 제어부(200)로부터 출력되는 리프레쉬 어드레스(ref_add<0:n>)를 래치하여 래치된 리프레쉬 어드레스(xadd<0:n>)를 출력하는 어드레스 래치부(300)와; 리프레쉬 어드레스(xadd<0:n>)를 입력받아, 상기 리프레쉬 어드레스(xadd<0:n>)가 리페어된 워드라인(repaired wordline)에 대응하는지 여부를 판별하여 리던던시 워드라인 인에이블신호(red_wl_en<0:N>) 및 소정 제 1 제어신호(red)를 출력하는 퓨즈부(400)와; 상기 리프레쉬 어드레스(ref_add<0:n>) 중 블럭선택 어드레스(ref_add<n>)와 상기 제 1 제어신호(red)에 응답하여 다중 워드라인 리프레쉬 구간을 정의하는 제 2 제어신호(double_en)를 출력하는 제 1 신호생성부(500)와; 제 2 제어신호(double_en)에 응답하여 상기 리프레쉬 어드레스(ref_add<0:n>)를 생성하는 리프레쉬 어드레스 생성부(600)와; 상기 래치된 리프레쉬 어드레스(xadd<0:n>), 제 2 제어신호(double_en) 및 리던던시 워드라인 인에이블신호(red_wl_en<0:N>)를 입력받아 메모리 코어부(800)에 대한 리프레쉬 동작을 제어하는 로우 제어부(700)를 포함하여 구성된다. 본 실시예에 따른 반도체 장치는 셀프 리프레쉬 모드시, 상기 리프레쉬 어드레스(xadd<0:n>)가 정상 워드라인에 대응하는 경우에는 다중 워드라인 리프레쉬를 수행하고, 상기 리프레쉬 어드레스가 리페어된 워드라인에 대응하는 경우에는 소정 구간동안 단일 워드라인 리프레쉬를 수행한다.
이와 같이 구성된 본 실시예의 동작을 도 2 내지 도 7을 참조하여 구체적으로 설명한다.
먼저, 도 2에 도시된 바와 같이, 어드레스 제어부(200)는 정상 어드레스(add_in<0:n>)와 리프레쉬 어드레스(ref_add<0:n>)를 입력받고, 셀프 리프레쉬 신호(sref) 또는 오토리프레쉬 신호(aref)에 응답하여 정상 어드레스(add_in<0:n>) 또는 리프레쉬 어드레스(ref_add<0:n>)를 선택적으로 출력한다. 셀프 리프레쉬 신호(sref)는 셀프 리프레쉬 동작시 인에이블되는 신호이고 오토리프레쉬 신호(aref)는 오토 리프레쉬 동작시 인에이블되는 신호이다. 본 실시예의 어드레스 제어부(200)는 종래의 반도체 장치에서 널리 사용되던 구성과 동일하다. 구체적인 동작을 설명하면, 어드레스 제어부(200)는 셀프 리프레쉬 신호(sref)와 오토리프레쉬 신호(aref)가 디스에이블 상태일 때에는 정상 어드레스(add_in<0:n>)를 선택적으로 출력하고, 셀프 리프레쉬 신호(sref) 또는 오토리프레쉬 신호(aref)가 인에이블 상태일 때에는 리프레쉬 어드레스(ref_add<0:n>)를 선택적으로 출력한다. 이하에서는 셀프 리프레쉬 모드에 대하여 주로 설명하며, 어드레스 제어부(200)는 셀프 리프레쉬 신호(sref)의 인에이블에 응답하여 리프레쉬 어드레스(ref_add<0:n>)를 선택적으로 출력한다.
이어서, 어드레스 래치부(300)는 워드라인을 활성화시키는 액티브 인에이블 신호(act_en)와 프리차지 동작을 인에이블시키는 프리차지 인에이블신호(pre_en)에 응답하여 상기 리프레쉬 어드레스(ref_add<0:n>)를 래치하여, 래치된 리프레쉬 어드레스(xadd<0:n>)를 출력한다. 그 구체적인 동작을 도 3a 내지 도 3c를 참조하여 살펴보면, 도 3a에 도시된 바와 같이, 어드레스 래치부(300)는 래치인에이블신호 생성부(310)와 복수의 서브래치부(320_0, 320_1,...,320_n)를 포함한다.
우선, 래치 인에이블신호 생성부(310)는 액티브 인에이블신호(act_en)와 프리차지 인에이블신호(pre_en)를 입력받아 래치인에이블 신호(xae)와 래치인에이블신호(rxaeb)를 출력하는 바, 그 구체적인 동작을 도 3b 및 도 3c를 참조하여 설명한다. 셀프 리프레쉬 동작을 수행하기 위해서는 우선 워드라인이 활성화되어야 하므로 액티브 인에이블신호(act_en)가 인에이블되고 이후 셀프 리프레쉬 동작이 완료되면 프리차지 인에이블신호(pre_en)가 인에이블된다.
따라서, 도 3c에 도시된 바와 같이, 셀프 리프레쉬 모드에 진입하여 리프레쉬 인에이블펄스(ref_enp)가 인에이블되면 액티브 인에이블신호(act_en)가 하이레벨로 인에이블된다. 그러면, 도 3b에서, 노어게이트(NR32)는 로우레벨의 신호를 출력하므로, 래치 인에이블신호(rxaeb)가 먼저 하이레벨에서 로우레벨로 천이되고, 이후 지연기(311)에 의한 지연구간 경과 후 래치 인에이블신호(xae)가 로우레벨에서 하이레벨로 천이된다. 이에 따라, 도 3a의 서브래치부(320_0)에서 논리부(332)는 하이레벨의 신호를 출력하므로, 래치수단(331)에 래치된 리프레쉬 어드레스(ref_add<0>)가 논리부(333)를 통하여 출력된다. 이와 아울러, 래치 인에이블 신호(xae)가 하이레벨로 천이됨에 따라, 트리스테이트 버퍼(TS31)가 턴-오프되어 상기 래치된 어드레스 외에 다른 어드레스가 외부로부터 입력되지 못하도록 차단한다.
이어서, 프리차지 인에이블신호(pre_en)가 하이레벨로 인에이블되면, 도 3b에서 노어게이트(NR33)는 로우레벨의 신호를 출력하고 노어게이트(NR32)는 이미 로우레벨로 천이된 엑티브 인에이블신호(act_en)와 상기 로우레벨의 신호를 입력받아 하이레벨의 신호를 출력한다. 따라서, 래치 인에이블신호(rxaeb)가 먼저 로우레벨에서 하이레벨로 천이되고, 이후 지연기(311)에 의한 지연구간 경과 후 래치 인에이블신호(xae)가 하이레벨에서 로우레벨로 천이된다. 이에 따라, 도 3a의 서브래치부(320_0)에서 래치 인에이블 신호(xae)가 로우레벨로 천이됨에 따라, 트리스테이트 버퍼(TS31)가 턴-온되어 다음 리프레쉬 어드레스(ref_add<0>)가 어드레스 제어부(200)로부터 입력된다.
이와 같이, 서브 래치부(320_0)는 래치 인에이블신호(xae)와 래치 인에이블신호(rxaeb)에 응답하여 리프레쉬 어드레스(ref_add<0>)를 래치하여 리프레쉬 어드레스(xadd<0>)를 출력한다. 이와 마찬가지로, 서브래치부(320_1~320_n)도 래치 인에이블신호(xae)와 래치 인에이블신호(rxaeb)에 응답하여 리프레쉬 어드레스(ref_add<1:n>)를 래치하여 리프레쉬 어드레스(xadd<1:n>)를 각각 출력한다.
다음으로, 퓨즈부(400)는 래치된 리프레쉬 어드레스(xadd<0:n>)를 입력받아, 상기 리프레쉬 어드레스(xadd<0:n>)가 리페어된 워드라인(즉, 손상되어 리던던시 워드라인으로 대체된 워드라인)에 대응하는지 여부를 판별하여 리던던시 워드라인 인에이블신호(red_wl_en<0:N>) 및 제어신호(red)를 출력하는 바, 그 구체적인 동작을 도 4a 및 도 4b를 참조하여 설명한다.
도 4a에 도시된 바와 같이, 리프레쉬 어드레스(xadd<0:n>)는 퓨즈셋(410_0~410_N)에 입력된다. 각각의 퓨즈셋(410_0~410_N)은 리페어된 워드라인에 대응하여 커팅여부가 결정된 복수의 퓨즈를 각각 포함하여 구성되는데, 이러한 퓨즈들의 조합은 리던던시 워드라인으로 대체된 손상된 워드라인의 어드레스에 대응한다. 만약, 각 퓨즈셋이 리페어된 워드라인의 어드레스에 관한 정보를 포함하고 있는 경우에는 퓨즈신호생성수단(Fuse_en)의 퓨즈는 끊어져 있고 인에이블신호(en<0>)는 하이레벨이 된다. 각 퓨즈셋(410_0~410_N)에 포함된 퓨즈신호생성수단(Fuse<0>~Fuse<n>)은 리프레쉬 어드레스(xadd<0:n>)가 리페어된 워드라인(즉, 손상되어 리던던시 워드라인으로 대체된 워드라인)에 대응하는 경우에는 하이레벨의 퓨즈신호(hit<0>~hit<n>)를 출력한다. 따라서, 인에이블신호(en<0>)와 퓨즈신호(hit<0>~hit<n>)가 모두 하이레벨로 출력된다는 것은 리프레쉬 어드레스(xadd<0:n>)가 어느 하나의 리페어된 워드라인에 대응한다는 것을 의미한다.
상기 판별결과, 만약 리프레쉬 어드레스(xadd<0:n>)가 어느 하나의 리페어된 워드라인에 대응하는 것으로 판별된 경우에는, 디코더(420)는 상기 정보를 입력받아 상기 리페어된 워드라인을 대체하도록 지정된 리던던시 워드라인을 인에이블시키기 위한 리던던시 워드라인 인에이블신호(red_wl_en<0:N>)를 출력한다. 후술하는 로우 제어부(700)는 리던던시 워드라인 인에이블신호(red_wl_en<0:N>)를 입력받아 이에 대응하는 리던던시 워드라인에 대하여 리프레쉬 동작을 수행한다. 여기서, 디코더(420)는 종래의 퓨즈부에서 사용되던 디코더와 그 구성 및 동작에 있어 동일하다.
한편, 도 4a에서 제 2 신호생성부(430)는 인에이블신호(en<0>)와 퓨즈신호(hit<0>~hit<n-1>)를 각 퓨즈셋(410_0~410_N)으로부터 입력받아, 어느 하나의 퓨즈셋으로부터 출력된 인에이블신호(en<0>)와 퓨즈신호(hit<0>~hit<n-1>)가 모두 하이레벨이면, 제어신호(red)를 인에이블시켜 출력한다. 즉, 도 4b에 도시된 바와 같이, 가령 퓨즈셋(410_0)으로부터 출력된 인에이블신호(en<0>)와 퓨즈신호(hit<0>~hit<n-1>)가 모두 하이레벨이면 앤드게이트(AND_0)는 하이레벨의 신호를 출력하고, 논리합 연산회로(431)는 각 앤드게이트(AND_0~AND_N)로부터의 신호를 논리합 연산하여 하이레벨의 신호를 출력한다. 그리고, 이 때가 셀프 리프레쉬 동작 중임으로 인해 셀프 리프레쉬 신호(sref)가 하이 레벨이라면, 앤드게이트(AND41)로부터 출력되는 제어신호(red)는 하이레벨로 인에이블된다. 따라서, 제어신호(red)가 하이레벨로 인에이블된다는 것은 리프레쉬 어드레스(xadd<0:n>)가 리페어된 어느 하나의 워드라인과 대응한다는 것을 의미한다.
다음으로, 제 1 신호생성부(500)는 리프레쉬 어드레스(ref_add<0:n>) 중의 블럭선택 어드레스(ref_add<n>)와 제어신호(red)에 응답하여 다중 워드라인 리프레쉬 구간을 정의하는 제어신호(double_en)를 출력하는 바, 구체적인 동작은 도 5a와 도 5b를 참조하여 설명한다. 블럭선택 어드레스(ref_add<n>)는 해당 뱅크 내의 블럭을 선택하기 위한 어드레스로서 본 실시예에서는 리프레쉬 어드레스(ref_add<0:n>) 중에서 최상위 비트(most significant bit)를 사용한다.
도 5a에서, 우선 셀프 리프레쉬 모드에 진입하기 이전, 즉 셀프 리프레쉬 신호(sref)가 로우레벨인 구간에서는 노어게이트(NR55)는 노어게이트(NR53)로부터의 출력신호에 상관없이 로우레벨의 제어신호(double_en)를 출력한다.
셀프 리프레쉬 모드에 진입하여 셀프 리프레쉬 신호(sref)가 하이레벨로 천이되면, 지연수단(511)은 소정 지연구간 동안에는 이전 레벨인 하이레벨을 계속 출력하므로, 낸드게이트(ND51)와 인버터(IV54)로 구성된 논리부는 이를 논리곱연산하여 하이레벨의 신호를 출력한다. 노어게이트(NR52)와 인버터(IV62)로 구성된 논리부는 상기 하이레벨의 신호를 입력받아 하이레벨의 신호를 출력하고, 노어게이트(NR53)는 하이레벨의 신호를 입력받아 로우레벨의 신호를 출력한다. 그리고, 하이레벨의 셀프 리프레쉬 신호(sref)를 입력받은 인버터(IV63)는 로우레벨의 신호를 출력하므로, 노어게이트(NR55)는 로우레벨의 두신호를 입력받아 하이레벨의 제어신호(double_en)를 출력한다. 한편, 이 때, 제어신호(red)가 로우레벨이어서 신호처리수단(531)의 출력신호가 로우레벨이므로, 노어게이트(NR54)는 로우레벨의 두 신호를 입력받아 하이레벨의 신호를 출력한다. 그리고, 이후 상기에서 지연수단(511)은 상기 지연구간이 경과하면 로우레벨의 신호를 출력하여 인버터(IV54)의 출력은 로우레벨이 된다. 그러나, 노어게이트(NR53)는 노어게이트(NR54)로부터 하이레벨의 신호를 입력받고 있으므로, 타측입력단의 신호가 레벨천이되더라도 제어신호(double_en)는 하이레벨을 유지한다. 이에 따라, 후술하는 로우제어부(700)는 제어신호(double_en)에 응답하여 각 뱅크당 2개의 워드라인에 대하여 동시에 리프레쉬 동작을 수행한다. 본 실시예에서는 각 뱅크당 2개의 워드라인에 대하여 동시에 리프레쉬 동작을 수행하는 스킴에 대하여 설명하고 있으나, 실시예에 따라서는 동시에 리프레쉬 되는 워드라인의 개수는 2 이상의 어떠한 수라도 될 수 있다.
이어서, 리프레쉬 어드레스(xadd<0:n>)가 리페어된 워드라인에 대응하여 제어신호(red)가 로우레벨에서 하이레벨로 천이되면, 지연수단(531)은 소정 지연구간 동안에는 이전 레벨인 하이레벨을 계속 출력하므로, 낸드게이트(ND52)와 인버터(IV61)로 구성된 논리부는 이를 논리곱연산하여 하이레벨의 신호를 출력한다. 노어게이트(NR54)는 이러한 하이레벨의 신호를 입력받아 로우레벨의 신호를 출력하는데, 이 때 인버터(IV62)의 출력은 로우레벨이므로 노어게이트(NR53)는 하이레벨의 신호를 출력하며, 노어게이트(NR55)는 노어게이트(NR53)로부터 하이레벨의 신호를 입력받아 로우레벨의 제어신호(double_en)를 출력한다. 이에 따라, 후술하는 로우제어부(700)는 제어신호(double_en)에 응답하여, 상기 제어신호(double_en)이 로우레벨로 되어 있는 동안에는 각 뱅크당 1개씩의 워드라인에 대하여 순차적으로 리프레쉬 동작을 수행한다. 이 때, 이후 지연수단(531)에 의한 상기 지연구간이 경과하여 인버터(IV60)의 출력이 로우레벨이 되어 인버터(IV61)의 출력이 로우레벨이 되더라도, 노어게이트(NR53)와 노어게이트(NR54)로 구성된 래치수단은 이와 상관없이 이전 상태를 유지한다.
이어서, 도 5b에 도시된 바와 같이 블럭선택 어드레스(ref_add<n>)가 로우레벨에서 하이레벨로 천이되었다가 다시 하이레벨에서 로우레벨로 천이되면, 지연수단(521)은 소정 지연구간 동안에는 이전 레벨인 로우레벨을 계속 출력하므로, 노어게이트(NR51)는 이를 부정논리곱연산하여 하이레벨의 신호를 출력한다. 노어게이트(NR52)와 인버터(IV62)로 구성된 논리부는 상기 하이레벨의 신호를 입력받아 하이레벨의 신호를 출력하고, 노어게이트(NR53)는 로우레벨의 신호를 출력한다. 그리 고, 노어게이트(NR55)는 로우레벨의 두신호를 입력받아 하이레벨의 제어신호(double_en)를 출력한다. 그리고, 이후 상기에서 지연수단(521)은 상기 지연구간이 경과하면 하이레벨의 신호를 출력하여 노어게이트(NR51)의 출력은 로우레벨이 된다. 그러나, 노어게이트(NR53)와 노어게이트(NR54)로 구성된 래치수단은 이와 상관없이 이전 상태를 유지하여 계속 로우레벨의 신호를 출력하므로, 제어신호(double_en)는 하이레벨을 유지한다. 이에 따라, 후술하는 로우제어부(700)는 제어신호(double_en)에 응답하여 다시 각 뱅크당 2개의 워드라인에 대하여 동시에 리프레쉬 동작을 수행한다.
그리고, 이후 셀프 리프레쉬 모드를 완료하여 셀프 리프레쉬 신호(sref)가 하이레벨에서 로우레벨로 천이되면, 노어게이트(NR55)로부터 출력되는 제어신호(double_en)는 로우레벨로 디스에이블된다.
다음으로, 리프레쉬 어드레스 생성부(600)는 제어신호(double_en)에 응답하여 리프레쉬 어드레스(ref_add<0:n>)를 생성하는 바, 구체적인 동작은 도 6a 내지 도 6e를 참조하여 설명한다.
도 6a에 도시된 바와 같이, 제 1 카운터(610)는 소정 주기(t0)로 인에이블되는 리프레쉬 인에이블펄스(ref_enp)와 제어신호(double_en)를 입력받되, 제어신호(double_en)의 디스에이블에 응답하여 리프레쉬 인에이블펄스(ref_enp)를 카운팅하여 리프레쉬 어드레스(ref_add<0:n>)의 최상위 비트인 블럭선택 어드레스(ref_add<n>)를 출력한다. 즉, 먼저 도 6b에 도시된 바와 같이 제어신호(double_en)가 하이레벨인 구간에서는, 도 6c에서 NMOS(N61)가 턴-온되어 트리스테 이트버퍼(TS61)의 입력단은 로우레벨로 유지된다. 그리고, 이 때 논리부(611)는 로우레벨의 신호를 출력하고 트리스테이트 버퍼(TS61)는 턴-온된다. 따라서, 도 6b에 도시된 바와 같이, 제어신호(double_en)가 하이레벨인 구간에서는 블럭선택 어드레스(ref_add<n>)는 로우레벨이 된다.
한편, 제어신호(double_en)가 하이레벨에서 로우레벨로 천이되면, 도 6c에서 NMOS(N61)는 턴-오프된다. 반면, 인버터(IV71)의 출력은 하이레벨이 되어 논리부(611)는 리프레쉬 인에이블 펄스(ref_enp)를 입력받는다. 도 6b에서 제어신호(double_en)가 로우레벨로 천이된 후 리프레쉬 인에이블 펄스(ref_enp)가 로우레벨인 구간에서는, 트리스테이트 버퍼(TS61)와 트리스테이트버퍼(TS63)은 턴-온되고 트리스테이트 버퍼(TS62)와 트리스테이트버퍼(TS64)은 턴-오프된다. 이에 따라, 래치(614)는 이전 상태를 계속 유지시켜 블럭선택 어드레스(ref_add<n>)로 하여금 로우레벨을 유지하게 한다. 이어서, 리프레쉬 인에이블 펄스(ref_enp)가 로우레벨에서 하이레벨로 천이되면, 트리스테이트 버퍼(TS61)와 트리스테이트버퍼(TS63)은 턴-오프되고 트리스테이트 버퍼(TS62)와 트리스테이트버퍼(TS64)은 턴-온된다. 이에 따라, 트리스테이트 버퍼(TS64)는 하이레벨의 신호를 출력하고 인버터(IV74)의 출력은 하이레벨이 된다. 그리고, 다시 리프레쉬 인에이블 펄스(ref_enp)가 로우레벨로 천이되면, 트리스테이트 버퍼(TS61)와 트리스테이트버퍼(TS63)은 턴-온되고 트리스테이트 버퍼(TS62)와 트리스테이트버퍼(TS64)은 턴-오프된다. 이에 따라, 트리스테이트 버퍼(TS61)는 로우레벨의 신호를 출력하고 블럭선택 어드레스(ref_add<n>)는 로우레벨에서 하이레벨로 천이된다.
이와 같이, 카운트부(612)는 리프레쉬 인에이블 펄스(ref_enp)의 하강에지를 감지하여 블럭선택 어드레스(ref_add<n>)를 레벨천이시킨다. 따라서, 이후 도 6b에서 리프레쉬 인에이블 펄스(ref_enp)의 다음 하강에지시점에서 블럭선택 어드레스(ref_add<n>)는 다시 로우레벨로 천이된다. 그리고, 이후 제어신호(double_en)가 다시 하이레벨로 천이되면 블럭선택 어드레스(ref_add<n>)는 로우레벨을 계속 유지한다. 결과적으로, 리프레쉬 어드레스(xadd<0:n>)가 리페어된 워드라인에 대응함으로 인하여 제어신호(double_en)가 소정 구간 하이레벨에서 로우레벨로 천이되면, 블럭선택 어드레스(ref_add<n>)는 그 구간 동안에 '0'인 구간과 '1'인 구간을 가지게 된다.
한편, 도 6a에 도시된 바와 같이, 제 2 카운터(620)는 리프레쉬 인에이블펄스(ref_enp), 제어신호(double_en) 및 블럭선택 어드레스(ref_add<n>)를 입력받되, 제어신호(double_en)가 인에이블 상태일 때에는 상기 리프레쉬 인에이블펄스(ref_enp)를 카운팅하여 리프레쉬 어드레스(ref_add<0>)를 생성하고, 제어신호(double_en)가 디스에이블 상태일 때에는 블럭선택 어드레스(ref_add<n>)를 카운팅하여 리프레쉬 어드레스(ref_add<0>)를 생성한다. 즉, 먼저 도 6b에 도시된 바와 같이 제어신호(double_en)가 하이레벨로 인에이블된 구간에서는, 도 6d에서 전달게이트(T61)는 턴-온되고 전달게이트(T62)는 턴-오프되므로, 전달게이트(T61)를 통하여 리프레쉬 인에이블펄스(ref_enp)가 전달된다. 전달게이트(T61)의 오른쪽에 있는 회로구성은 NMOS(N61)를 제외하면 상기 제 1 카운터(620)의 카운트부(612)와 동일하다. 따라서, 제어신호(double_en)가 하이레벨인 구간에서는 그 출력신호인 리프 레쉬 어드레스(ref_add<0>)는 도 6b에 도시된 바와 같이 리프레쉬 인에이블펄스(ref_enp)의 하강에지 시점에 동기하여 레벨천이되는 신호가 된다.
이어서, 도 6b에 도시된 바와 같이 제어신호(double_en)가 로우레벨로 천이되면, 도 6d에서 전달게이트(T61)는 턴-오프되고 전달게이트(T62)는 턴-온되므로, 전달게이트(T62)를 통하여 블럭선택 어드레스(ref_add<n>)가 전달된다. 따라서, 제어신호(double_en)가 로우레벨인 구간에서는 그 출력신호인 리프레쉬 어드레스(ref_add<0>)는 도 6b에 도시된 바와 같이 블럭선택 어드레스(ref_add<n>)의 하강에지 시점에 동기하여 레벨천이된다. 그리고, 이후 제어신호(double_en)가 다시 하이레벨로 인에이블되면, 제 2 카운터(620)의 출력신호인 리프레쉬 어드레스(ref_add<0>)는 도 6b에 도시된 바와 같이 다시 리프레쉬 인에이블펄스(ref_enp)의 하강에지 시점에 동기하여 레벨천이된다.
또한, 제 3 카운터(630)는 리프레쉬 어드레스(ref_add<0>)를 카운팅하여 리프레쉬 어드레스(ref_add<1>)를 출력한다. 도 6e에 도시된 바와 같이, 제 3 카운터(630)의 구성은 NMOS(N61)를 제외하면 상기 제 1 카운터(610)의 카운트부(612)와 동일하다. 따라서, 리프레쉬 어드레스(ref_add<1>)는 도 6b에 도시된 바와 같이 리프레쉬 어드레스(ref_add<0>)의 하강에지 시점에 동기하여 레벨천이되는 신호가 된다. 그리고, 제 3 카운터(630)의 출력단 이후에 직렬로 연결되어 있는 복수의 카운터(650)의 구성은 상기 제 3 카운터(630)과 동일하므로, 각각 입력되는 리프레쉬 어드레스를 카운팅하여 각각 리프레쉬 어드레스(ref_add<2:n-1>)를 출력한다.
이와 같이, 리프레쉬 어드레스 생성부(600)는 제어신호(double_en)에 응답하 여 리프레쉬 어드레스(ref_add<0:n>)를 생성하는데, 제어신호(double_en)가 하이레벨인 구간에서는 리프레쉬 어드레스(ref_add<0:n-1>)를 생성함과 동시에 (ref_add<n>)를 로우레벨로 유지시켜 각 메모리 뱅크의 복수의 메모리 블럭에 포함된 워드라인에 대하여 2중 워드라인 리프레쉬 동작이 수행되도록 하고, 제어신호(double_en)가 로우레벨인 구간에서는 리프레쉬 어드레스(ref_add<n>)를 생성하여 각 메모리 블럭마다 하나의 워드라인씩 대하여 순차적으로 리프레쉬 동작이 수행되도록 한다. 이 때, 본 실시예에서는 제어신호(double_en)가 로우레벨인 구간에서는 리프레쉬 인에이블 펄스(ref_enp)의 주기를 제어신호(double_en)가 로우레벨인 구간의 주기(t0)에 비하여 1/2(즉, t0/2)로 감소시킴으로써, 각각의 단일 리프레쉬 동작이 다중 리프레쉬 동작보다 좀더 빠른 속도로 수행될 수 있도록 한다.
마지막으로, 로우 제어부(700)는 리프레쉬 어드레스(xadd<0:n>), 제어신호(double_en) 및 리던던시 워드라인 인에이블신호(red_wl_en<0:N>)를 입력받아 메모리 코어부(800)에 대한 리프레쉬 동작을 제어한다. 로우 제어부(700)의 구성 중 리던던시 워드라인 인에이블신호(red_wl_en<0:N>)를 입력받아 리던던시 워드라인에 대하여 리프레쉬 동작을 수행하도록 하는 기본 구성은 종래 다중 워드라인 리프레쉬형 반도체 장치와 동일하다. 로우 제어부(700)는 도 7에 도시된 블럭선택부(미도시)를 포함하는 바, 그 구체적인 동작을 도 7을 참조하여 설명한다.
먼저, 정상적인 워드라인에 대하여 셀프 리프레쉬를 수행하는 경우에는 셀프 리프레쉬신호(sref)와 제어신호(double_en)는 하이레벨이 된다. 따라서, 낸드게이트(ND71)는 로우레벨의 신호를 출력하고, 이에 따라 낸드게이트(ND72)로부터 출력 되는 블럭선택신호(block_sel<0>)와 인버터(IV84)로부터 출력되는 블럭선택신호(block_sel<1>)는 하이레벨이 된다. 여기서, 블럭선택신호(block_sel<0>)와 블럭선택신호(block_sel<1>)는 각 뱅크 내에서 리프레쉬 동작이 수행되는 블럭을 선택하기 위한 신호로서, 본 실시예에서는 뱅크 내의 상위 블럭과 하위블럭을 선택하기 위한 신호로서 사용된다. 따라서, 이 때에는 블럭선택신호(block_sel<0>)와 블럭선택신호(block_sel<1>)가 모두 하이레벨로 인에이블되므로 각 뱅크당 2개의 워드라인에 대하여 동시에 리프레쉬 동작이 수행된다.
한편, 리프레쉬 어드레스(xadd<0:n>)가 리페어된 워드라인에 대응함으로 인하여 제어신호(double_en)가 로우레벨로 천이되면, 낸드게이트(ND71)는 하이레벨의 신호를 출력한다. 이 때, 블럭선택 어드레스(ref_add<n>)가 로우레벨인 구간에서는 낸드게이트(ND72)가 하이레벨을 출력하므로 블럭선택신호(block_sel<0>)만 하이레벨로 인에이블된다. 따라서, 이 경우 각 뱅크 내에서 상위 블럭에 있는 하나의 워드라인에 대해서만 리프레쉬 동작이 수행된다. 한편, 블럭선택 어드레스(ref_add<n>)가 하이레벨인 구간에서는 노어게이트(NR71)와 인버터(IV84)로 구성된 논리부가 하이레벨의 블럭선택신호(block_sel<1>)를 출력한다. 따라서, 이 경우에는 블럭선택신호(block_sel<1>)만 하이레벨이 되므로 각 뱅크 내에서 하위 블럭에 있는 하나의 워드라인에 대해서만 리프레쉬 동작이 수행된다. 그리고, 이후 제어신호(double_en)가 다시 하이레벨로 천이되면, 반도체 장치는 각 뱅크당 2개의 워드라인에 대하여 동시에 리프레쉬 동작을 수행한다.
이와 같이, 본 실시예에 따른 반도체 장치는 셀프 리프레쉬 모드시, 상기 리 프레쉬 어드레스가 정상 워드라인에 대응하는 경우에는 다중 워드라인 리프레쉬를 수행하고, 상기 리프레쉬 어드레스가 리페어된 워드라인에 대응하는 경우에는 소정 구간동안 단일 워드라인 리프레쉬를 수행한다. 이에 따라, 본 실시예에 따르면 복수의 리던던시 워드라인은 각 메모리 뱅크 내의 특정 메모리 블럭에 대응하여서만 전용적으로 사용될 필요는 없다. 즉, 상기 복수의 리던던시 워드라인은 각 뱅크 내의 어떠한 메모리 블럭에 있는 손상된 워드라인이라 하더라도 이를 대체하기 위하여 사용될 수 있다. 따라서, 칩 내에서 복수의 리던던시 워드라인이 차지는 면적을 줄여 칩 디자인상의 경제성을 확보할 수 있다.
본 실시예에서는 각 뱅크당 2개의 워드라인에 대하여 동시에 리프레쉬 동작을 수행하는 스킴에 대하여 설명하고 있으나, 실시예에 따라서는 동시에 리프레쉬 되는 워드라인이 2 이상의 임의의 복수개가 될 수도 있다. 다만, 이 경우에도 리프레쉬 어드레스가 리페어된 어느 하나의 워드라인에 대응하는 경우에는 상기 복수개의 워드라인에 대한 다중 워드라인 리프레쉬 동작을 멈추고 상기 복수개의 워드라인 각각에 대하여 단일 워드라인 리프레쉬 동작을 순차적으로 실시한다.
이상 설명한 바와 같이, 본 발명에 따르면, 셀프 리프레쉬 모드시 리프레쉬 어드레스가 정상 워드라인에 대응하는 경우에는 다중 워드라인 리프레쉬를 수행하고, 리프레쉬 어드레스가 리페어된 워드라인에 대응하는 경우에는 소정 구간동안 단일 워드라인 리프레쉬를 수행하도록 함으로써, 각 메모리 뱅크 내의 복수의 리던던시 워드라인은 각 뱅크 내의 어떠한 메모리 블럭에 있는 손상된 워드라인이라 하더라도 이를 대체하기 위하여 사용될 수 있기 때문에 칩 내에서 리던던시 워드라인이 차지는 면적을 줄여 칩 디자인상의 경제성을 확보할 수 있다.
Claims (60)
- 복수의 메모리 뱅크를 포함하여 구성되고, 셀프 리프레쉬 모드에서 각 뱅크 당 복수의 워드라인에 대하여 동시에 리프레쉬 동작을 수행하는 다중 워드라인 리프레쉬형 반도체 장치에 있어서,정상 어드레스와 리프레쉬 어드레스를 입력받고, 리프레쉬 모드에서 상기 리프레쉬 어드레스를 선택적으로 출력하는 어드레스 제어부와;상기 리프레쉬 어드레스를 입력받아, 상기 리프레쉬 어드레스가 리페어된 워드라인(repaired wordline)에 대응하는지 여부를 판별하여 리던던시 워드라인 인에이블신호 및 소정 제 1 제어신호를 출력하는 퓨즈부와;상기 리프레쉬 어드레스 중의 블럭선택 어드레스와 상기 제 1 제어신호에 응답하여 다중 워드라인 리프레쉬 구간을 정의하는 제 2 제어신호를 출력하는 제 1 신호생성부와;상기 제 2 제어신호에 응답하여 상기 리프레쉬 어드레스를 생성하는 리프레쉬 어드레스 생성부와;상기 리프레쉬 어드레스, 제 2 제어신호 및 리던던시 워드라인 인에이블신호를 입력받아 메모리 코어부에 대한 리프레쉬 동작을 제어하는 로우(row) 제어부를 포함하여 구성되되,셀프 리프레쉬 모드시, 상기 리프레쉬 어드레스가 정상 워드라인에 대응하는 경우에는 다중 워드라인 리프레쉬를 수행하고, 상기 리프레쉬 어드레스가 리페어된 워드라인에 대응하는 경우에는 소정 구간동안 단일 워드라인 리프레쉬를 수행하는 반도체 장치.
- 제 1항에 있어서,상기 퓨즈부는리페어된 워드라인에 대응하여 커팅여부가 결정된 복수의 퓨즈를 각각 포함하여 구성되고, 상기 리프레쉬 어드레스에 응답하여 복수의 판별신호를 출력하는 복수의 퓨즈셋(fuse set)과;상기 복수의 판별신호를 디코딩하여 상기 리던던시 워드라인 인에이블신호를 출력하는 디코더와;상기 복수의 판별신호 신호에 응답하여 상기 제 1 제어신호를 출력하는 제 2 신호생성부를 포함하는 반도체 장치.
- 제 2항에 있어서,상기 제 2 신호생성부는셀프 리프레쉬 모드 하에서, 상기 복수의 퓨즈셋 중 적어도 어느 하나의 퓨즈셋으로부터 출력되는 상기 복수의 판별신호가 모두 인에이블되는 경우 상기 제 1 제어신호를 인에이블시키는 것을 특징으로 하는 반도체 장치.
- 제 3항에 있어서,상기 제 2 신호생성부는상기 각 퓨즈셋으로부터 출력되는 상기 복수의 판별신호를 논리곱 연산하는 복수의 제 1 논리소자와;상기 복수의 제 1 논리소자로부터 출력되는 신호를 논리합 연산하는 제 2 논리소자와;상기 제 2 논리소자의 출력신호와 셀프 리프레쉬 신호를 논리곱 연산하는 제 3 논리소자를 포함하는 반도체 장치.
- 제 1항에 있어서,상기 제 1 신호생성부는셀프 리프레쉬 신호의 인에이블에 응답하여 소정 구간동안 인에이블되는 제 1 신호를 출력하는 제 1 신호처리수단과;상기 블럭선택 어드레스의 디스에이블에 응답하여 소정 구간동안 인에이블되는 제 2 신호를 출력하는 제 2 신호처리수단과;상기 제 1 제어신호의 인에이블에 응답하여 소정 구간동안 인에이블되는 제 3 신호를 출력하는 제 3 신호처리수단과;상기 제 1 신호처리수단과 제 2 신호처리수단의 출력신호를 논리연산하는 제 1 논리부와;상기 제 1 논리부와 제 3 신호처리수단의 출력신호를 입력받아 래치하는 래치부를 포함하는 반도체 장치.
- 제 5항에 있어서,상기 제 1 신호처리수단은상기 셀프 리프레쉬 신호를 소정구간 지연 및 반전시키는 지연수단과,상기 셀프 리프레쉬 신호와 상기 지연수단의 출력신호를 논리연산하는 제 2 논리부를 포함하는 반도체 장치.
- 제 6항에 있어서,상기 제 2 논리부는 논리곱연산을 수행하는 반도체 장치.
- 제 5항에 있어서,상기 제 2 신호처리수단은상기 블럭선택 어드레스를 소정구간 지연 및 반전시키는 지연수단과,상기 블럭선택 어드레스와 상기 지연수단의 출력신호를 논리연산하는 제 2 논리부를 포함하는 반도체 장치.
- 제 8항에 있어서,상기 제 2 논리부는 부정논리합연산을 수행하는 반도체 장치.
- 제 5항에 있어서,상기 제 3 신호처리수단은상기 제 1 제어신호를 소정구간 지연 및 반전시키는 지연수단과,상기 제 1 제어신호와 상기 지연수단의 출력신호를 논리연산하는 제 2 논리부를 포함하는 반도체 장치.
- 제 10항에 있어서,상기 제 2 논리부는 논리곱연산을 수행하는 반도체 장치.
- 제 5항에 있어서,상기 래치부는상기 제 1 논리부의 출력신호를 일측단으로 입력받는 제 1 논리게이트와, 상기 제 3 신호처리수단의 출력신호를 일측단으로 입력받는 제 2 논리게이트를 포함하고 상기 제 1 논리게이트와 제 2 논리게이트는 래치형태로 접속된 반도체 장치.
- 제 12항에 있어서,상기 제 1 논리게이트와 제 2 논리게이트는 부정논리합 연산을 수행하는 반도체 장치.
- 제 5항에 있어서,상기 제 1 신호생성부는 상기 셀프 리프레쉬 신호를 버퍼링한 신호와 상기 래치부의 출력신호를 논리연산하는 제 2 논리부를 더 포함하는 반도체 장치.
- 제 14항에 있어서,상기 제 2 논리부는 부정논리합 연산을 수행하는 반도체 장치.
- 제 1항에 있어서,상기 리프레쉬 어드레스 생성부는소정 주기로 인에이블되는 리프레쉬 인에이블펄스와 상기 제 2 제어신호를 입력받되, 상기 제 2 제어신호의 디스에이블에 응답하여 상기 리프레쉬 인에이블펄스를 카운팅하여 상기 블럭선택 어드레스를 출력하는 제 1 카운터와;상기 리프레쉬 인에이블펄스, 제 2 제어신호 및 블럭선택 어드레스를 입력받고, 상기 제 2 제어신호에 응답하여 제 1 리프레쉬 어드레스를 출력하는 제 2 카운터와;상기 제 1 리프레쉬 어드레스를 카운팅하여 제 2 리프레쉬 어드레스를 출력하는 제 3 카운터를 포함하여 구성되는 반도체 장치.
- 제 16항에 있어서,상기 제 1 카운터는상기 제 2 제어신호를 버퍼링하는 제 1 버퍼와;상기 제 1 버퍼의 출력신호와 상기 리프레쉬 인에이블펄스를 논리연산하는 논리부와;상기 논리부의 출력신호를 카운팅하여 상기 블럭선택 어드레스를 출력하는 카운팅수단과;상기 제 2 제어신호에 응답하여 상기 카운팅수단을 인에이블시키는 인에이블 수단을 포함하는 반도체 장치.
- 제 17항에 있어서,상기 제 1 버퍼는 인버터인 반도체 장치.
- 제 17항에 있어서,상기 논리부는 논리곱 연산을 수행하는 반도체 장치.
- 제 17항에 있어서,상기 인에이블수단은 상기 제 2 제어신호에 응답하여 상기 카운팅 수단의 소정노드의 전위를 유지하는 전위유지수단을 포함하는 반도체 장치.
- 제 20항에 있어서,상기 카운팅수단은상기 논리부의 출력신호를 버퍼링하는 제 2 버퍼와;상기 논리부의 출력신호에 응답하여 상기 소정노드의 신호를 버퍼링하는 1 트리스테이트 버퍼와;상기 논리부의 출력신호에 응답하여 상기 제 1 트리스테이트 버퍼의 출력신호를 래치하는 제 1 래치와;상기 논리부의 출력신호에 응답하여 상기 제 1 래치의 출력신호를 버퍼링하는 제 2 트리스테이트 버퍼와;상기 논리부의 출력신호에 응답하여 상기 제 2 트리스테이트 버퍼의 출력신호를 래치하는 제 2 래치와;상기 제 2 래치의 출력신호를 버퍼링하는 제 3 버퍼와;상기 제 1 트리스테이트 버퍼의 출력신호를 버퍼링하여 상기 블럭선택 어드레스를 출력하는 제 4 버퍼를 포함하는 반도체 장치.
- 제 16항에 있어서,상기 제 2 카운터는 상기 제 2 제어신호가 인에이블 상태일 때에는 상기 리프레쉬 인에이블펄스를 카운팅하여 상기 제 1 리프레쉬 어드레스를 생성하고, 상기 제 2 제어신호가 디스에이블 상태일 때에는 상기 블럭선택 어드레스를 카운팅하여 상기 제 1 리프레쉬 어드레스를 생성하는 반도체 장치.
- 제 22항에 있어서,상기 제 2 카운터는상기 제 2 제어신호에 응답하여 상기 리프레쉬 인에이블펄스를 소정노드로 전달하는 제 1 전달게이트와;상기 제 2 제어신호에 응답하여 상기 블럭선택 어드레스를 상기 소정노드로 전달하는 제 2 전달게이트와;상기 소정노드로부터의 신호를 카운팅하여 상기 제 1 리프레쉬 어드레스를 출력하는 카운팅수단을 포함하는 반도체 장치.
- 제 1 항에 있어서,상기 로우 제어부는 셀프 리프레쉬 신호와 상기 제 2 제어신호가 인에이블되면 제 1 블럭선택신호와 제 2 블럭선택신호를 동시에 인에이블시키고, 상기 제 2 제어신호가 디스에이블되면 상기 블럭선택 어드레스에 응답하여 상기 제 1 블럭선택신호와 제 2 블럭선택신호 중 어느 하나를 선택적으로 인에이블시키는 반도체 장치.
- 제 24 항에 있어서,상기 로우 제어부는 블럭선택부를 포함하고,상기 블럭 선택부는 셀프 리프레쉬 신호와 상기 제 2 제어신호를 논리연산하 는 제 1 논리부와, 상기 제 1 논리부의 출력신호와 상기 블럭선택 어드레스를 논리연산하는 제 2 논리부와, 상기 제 1 논리부의 출력신호를 버퍼링하는 버퍼와, 상기 버퍼의 출력신호와 상기 블럭선택 어드레스를 논리연산하는 제 3 논리부를 포함하여 구성되는 반도체 장치.
- 제 25 항에 있어서,상기 제 1 논리부와 제 2 논리부는 부정논리곱연산을 수행하고, 상기 제 3 논리부는 논리합연산을 수행하는 반도체 장치.
- 제 1항에 있어서,상기 어드레스 제어부로부터 출력되는 리프레쉬 어드레스를 래치하여 상기 퓨즈부 및 로우 제어부에 제공하는 어드레스 래치부를 더 포함하는 반도체 장치.
- 제 27항에 있어서,상기 어드레스 래치부는제 1 활성화신호와 제 2 활성화신호에 응답하여 제 1 래치 인에이블신호와 제 2 래치인에이블신호를 생성하는 래치인에이블신호생성부와;상기 제 1 및 제 2 래치 인에이블신호에 응답하여 리프레쉬 어드레스를 래치하는 복수의 서브 래치부를 포함하는 반도체 장치.
- 제 28항에 있어서,상기 래치 인에이블신호 생성부는상기 제 1 활성화신호와 제 2 활성화신호를 래치하는 래치수단과,상기 래치수단의 출력을 버퍼링하는 버퍼와,상기 버퍼의 출력신호를 지연시켜 상기 제 1 래치인에이블신호를 출력하는 지연기를 포함하는 반도체 장치.
- 제 29항에 있어서,상기 래치수단은 일측단으로 상기 제 1 활성화신호를 입력받는 제 1 노어게이트와, 일측단으로 상기 제 2 활성화신호를 입력받는 제 2 노어게이트를 포함하되, 상기 제 1노어게이트와 제 2 노어게이트는 래치형태로 접속된 반도체 장치.
- 제 28항에 있어서,상기 각각의 서브 래치부는상기 제 2 래치인에이블신호를 버퍼링하는 제 1 버퍼와;상기 제 1 버퍼의 출력신호와 셀프리프레쉬신호를 논리연산하는 제 1 논리부와;상기 제 1 래치인에이블신호에 응답하여 상기 리프레쉬 어드레스를 버퍼링하는 트리스테이트버퍼와;상기 제 1 래치인에이블신호에 응답하여 상기 트리스테이트 버퍼의 출력신호를 래치하는 래치수단과;상기 트리스테이트 버퍼의 출력신호와 상기 제 1 논리부의 출력신호를 논리연산하는 제 2 논리부를 포함하는 반도체 장치.
- 제 31항에 있어서,상기 제 1 논리부는 논리합 연산을 수행하고 상기 제 2 논리부는 논리곱연산을 수행하는 반도체 장치.
- 제 28항에 있어서,상기 제 1 활성화신호는 액티브 인에이블신호이고 제 1 활성화신호는 프리차지 인에이블신호인 것을 특징으로 하는 반도체 장치.
- 제 1항에 있어서,상기 블럭선택 어드레스는 상기 리프레쉬 어드레스 중 최상위비트(most significant bit)인 것을 특징으로 하는 반도체 장치.
- 복수의 메모리 뱅크를 포함하여 구성되고, 상기 각각의 메모리 뱅크는 손상된 워드라인을 대체하기 위한 복수의 리던던시 워드라인과 복수의 메모리 블럭을 포함하는 반도체 장치에 있어서,셀프 리프레쉬 모드시, 리프레쉬 어드레스가 정상 워드라인에 대응하는 경우에는 각 메모리 뱅크 당 복수의 워드라인에 대하여 동시에 리프레쉬 동작을 수행하고, 상기 리프레쉬 어드레스가 리페어된 워드라인에 대응하는 경우에는 소정 구간동안 단일 워드라인에 대하여 순차적으로 리프레쉬 동작을 수행하며,각각의 메모리 뱅크에 포함된 상기 복수의 메모리 블럭은 상기 복수의 리던던시 워드라인을 공유하는 반도체 장치.
- 제 35항에 있어서,각 메모리 뱅크 당 복수의 워드라인에 대하여 동시에 리프레쉬 동작을 수행하는 경우에는, 상기 각각의 메모리 블럭에서 적어도 하나의 워드라인을 선택하여 상기 선택된 복수의 워드라인에 대해서는 동시에 리프레쉬 동작을 수행하고;단일 워드라인에 대하여 순차적으로 리프레쉬 동작을 수행하는 경우에는, 각 메모리 블럭마다 순차적으로 리프레쉬 동작을 수행하되 각 메모리 블럭에서 적어도 하나의 워드라인을 선택하여 상기 선택된 워드라인에 대하여 리프레쉬 동작을 수행하는 것을 특징으로 하는 반도체 장치.
- 제 35항에 있어서,리프레쉬 어드레스를 입력받아, 상기 리프레쉬 어드레스가 리페어된 워드라인에 대응하는지 여부를 판별하여 소정 제 1 제어신호를 출력하는 퓨즈부와;상기 리프레쉬 어드레스 중의 블럭선택 어드레스와 상기 제 1 제어신호에 응답하여 다중 워드라인 리프레쉬 구간을 정의하는 제 2 제어신호를 출력하는 제 1 신호생성부와;상기 제 2 제어신호에 응답하여 상기 리프레쉬 어드레스를 생성하는 리프레쉬 어드레스 생성부와;상기 리프레쉬 어드레스와 제 2 제어신호를 입력받아 메모리 코어부에 대한 리프레쉬 동작을 제어하는 로우(row) 제어부를 더 포함하는 반도체 장치.
- 제 37항에 있어서,정상 어드레스와 리프레쉬 어드레스를 입력받고, 리프레쉬 모드에서 상기 리프레쉬 어드레스를 선택적으로 출력하는 어드레스 제어부와;상기 어드레스 제어부로부터 출력되는 리프레쉬 어드레스를 래치하여 상기 퓨즈부 및 로우 제어부에 제공하는 어드레스 래치부를 더 포함하는 반도체 장치.
- 제 38항에 있어서,상기 어드레스 래치부는제 1 활성화신호와 제 2 활성화신호에 응답하여 제 1 래치 인에이블신호와 제 2 래치인에이블신호를 생성하는 래치인에이블신호생성부와;상기 제 1 및 제 2 래치 인에이블신호에 응답하여 리프레쉬 어드레스를 래치하는 복수의 서브 래치부를 포함하는 반도체 장치.
- 제 39항에 있어서,상기 래치 인에이블신호 생성부는상기 제 1 활성화신호와 제 2 활성화신호를 래치하는 래치수단과,상기 래치수단의 출력을 버퍼링하는 버퍼와,상기 버퍼의 출력신호를 지연시켜 상기 제 1 래치인에이블신호를 출력하는 지연기를 포함하되,상기 래치수단은 일측단으로 상기 제 1 활성화신호를 입력받는 제 1 노어게이트와, 일측단으로 상기 제 2 활성화신호를 입력받는 제 2 노어게이트를 포함하고, 상기 제 1노어게이트와 제 2 노어게이트는 래치형태로 접속된 반도체 장치.
- 제 39항에 있어서,상기 각각의 서브 래치부는상기 제 2 래치인에이블신호를 버퍼링하는 제 1 버퍼와;상기 제 1 버퍼의 출력신호와 셀프리프레쉬신호를 논리연산하는 제 1 논리부와;상기 제 1 래치인에이블신호에 응답하여 상기 리프레쉬 어드레스를 버퍼링하는 트리스테이트버퍼와;상기 제 1 래치인에이블신호에 응답하여 상기 트리스테이트 버퍼의 출력신호를 래치하는 래치수단과;상기 트리스테이트 버퍼의 출력신호와 상기 제 1 논리부의 출력신호를 논리연산하는 제 2 논리부를 포함하는 반도체 장치.
- 제 37항에 있어서,상기 퓨즈부는리페어된 워드라인에 대응하여 커팅여부가 결정된 복수의 퓨즈를 각각 포함하여 구성되고, 상기 리프레쉬 어드레스에 응답하여 복수의 판별신호를 출력하는 복수의 퓨즈셋과;상기 복수의 판별신호를 디코딩하여 상기 리던던시 워드라인 인에이블신호를 출력하는 디코더와;상기 복수의 판별신호 신호에 응답하여 상기 제 1 제어신호를 출력하는 제 2 신호생성부를 포함하는 반도체 장치.
- 제 42항에 있어서,상기 제 2 신호생성부는셀프 리프레쉬 모드 하에서, 상기 복수의 퓨즈셋 중 적어도 어느 하나의 퓨즈셋으로부터 출력되는 상기 복수의 판별신호가 모두 인에이블되는 경우 상기 제 1 제어신호를 인에이블시키는 것을 특징으로 하는 반도체 장치.
- 제 43항에 있어서,상기 제 2 신호생성부는상기 각 퓨즈셋으로부터 출력되는 상기 복수의 판별신호를 논리곱 연산하는 복수의 제 1 논리소자와;상기 복수의 제 1 논리소자로부터 출력되는 신호를 논리합 연산하는 제 2 논리소자와;상기 제 2 논리소자의 출력신호와 셀프 리프레쉬 신호를 논리곱 연산하는 제 3 논리소자를 포함하는 반도체 장치.
- 제 37항에 있어서,상기 제 1 신호생성부는셀프 리프레쉬 신호의 인에이블에 응답하여 소정 구간동안 인에이블되는 제 1 신호를 출력하는 제 1 신호처리수단과;상기 블럭선택 어드레스의 디스에이블에 응답하여 소정 구간동안 인에이블되는 제 2 신호를 출력하는 제 2 신호처리수단과;상기 제 1 제어신호의 인에이블에 응답하여 소정 구간동안 인에이블되는 제 3 신호를 출력하는 제 3 신호처리수단과;상기 제 1 신호처리수단과 제 2 신호처리수단의 출력신호를 논리연산하는 제 1 논리부와;상기 제 1 논리부와 제 3 신호처리수단의 출력신호를 입력받아 래치하는 래치부를 포함하는 반도체 장치.
- 제 45항에 있어서,상기 제 1 신호처리수단은상기 셀프 리프레쉬 신호를 소정구간 지연 및 반전시키는 지연수단과,상기 셀프 리프레쉬 신호와 상기 지연수단의 출력신호를 논리곱연산하는 제 2 논리부를 포함하는 반도체 장치.
- 제 45항에 있어서,상기 제 2 신호처리수단은상기 블럭선택 어드레스를 소정구간 지연 및 반전시키는 지연수단과,상기 블럭선택 어드레스와 상기 지연수단의 출력신호를 부정논리합연산하는 제 2 논리부를 포함하는 반도체 장치.
- 제 45항에 있어서,상기 제 3 신호처리수단은상기 제 1 제어신호를 소정구간 지연 및 반전시키는 지연수단과,상기 제 1 제어신호와 상기 지연수단의 출력신호를 논리곱연산하는 제 2 논리부를 포함하는 반도체 장치.
- 제 45항에 있어서,상기 래치부는상기 제 1 논리부의 출력신호를 일측단으로 입력받는 제 1 논리게이트와, 상기 제 3 신호처리수단의 출력신호를 일측단으로 입력받는 제 2 논리게이트를 포함하고 상기 제 1 논리게이트와 제 2 논리게이트는 래치형태로 접속되며, 상기 제 1 논리게이트와 제 2 논리게이트는 부정논리합 연산을 수행하는 반도체 장치.
- 제 45항에 있어서,상기 제 1 신호생성부는 상기 셀프 리프레쉬 신호를 버퍼링한 신호와 상기 래치부의 출력신호를 논리연산하는 제 2 논리부를 더 포함하는 반도체 장치.
- 제 37항에 있어서,상기 리프레쉬 어드레스 생성부는소정 주기로 인에이블되는 리프레쉬 인에이블펄스와 상기 제 2 제어신호를 입력받되, 상기 제 2 제어신호의 디스에이블에 응답하여 상기 리프레쉬 인에이블펄스를 카운팅하여 상기 블럭선택 어드레스를 출력하는 제 1 카운터와;상기 리프레쉬 인에이블펄스, 제 2 제어신호 및 블럭선택 어드레스를 입력받 고, 상기 제 2 제어신호에 응답하여 제 1 리프레쉬 어드레스를 출력하는 제 2 카운터와;상기 제 1 리프레쉬 어드레스를 카운팅하여 제 2 리프레쉬 어드레스를 출력하는 제 3 카운터를 포함하여 구성되는 반도체 장치.
- 제 51항에 있어서,상기 제 1 카운터는상기 제 2 제어신호를 버퍼링하는 제 1 버퍼와;상기 제 1 버퍼의 출력신호와 상기 리프레쉬 인에이블펄스를 논리연산하는 논리부와;상기 논리부의 출력신호를 카운팅하여 상기 블럭선택 어드레스를 출력하는 카운팅수단과;상기 제 2 제어신호에 응답하여 상기 카운팅수단을 인에이블시키는 인에이블수단을 포함하는 반도체 장치.
- 제 52항에 있어서,상기 논리부는 논리곱 연산을 수행하는 반도체 장치.
- 제 52항에 있어서,상기 인에이블수단은 상기 제 2 제어신호에 응답하여 상기 카운팅 수단의 소정노드의 전위를 유지하는 전위유지수단을 포함하는 반도체 장치.
- 제 51항에 있어서,상기 제 2 카운터는 상기 제 2 제어신호가 인에이블 상태일 때에는 상기 리프레쉬 인에이블펄스를 카운팅하여 상기 제 1 리프레쉬 어드레스를 생성하고, 상기 제 2 제어신호가 디스에이블 상태일 때에는 상기 블럭선택 어드레스를 카운팅하여 상기 제 1 리프레쉬 어드레스를 생성하는 반도체 장치.
- 제 55항에 있어서,상기 제 2 카운터는상기 제 2 제어신호에 응답하여 상기 리프레쉬 인에이블펄스를 소정노드로 전달하는 제 1 전달게이트와;상기 제 2 제어신호에 응답하여 상기 블럭선택 어드레스를 상기 소정노드로 전달하는 제 2 전달게이트와;상기 소정노드로부터의 신호를 카운팅하여 상기 제 1 리프레쉬 어드레스를 출력하는 카운팅수단을 포함하는 반도체 장치.
- 제 37 항에 있어서,상기 로우 제어부는 셀프 리프레쉬 신호와 상기 제 2 제어신호가 인에이블되면 제 1 블럭선택신호와 제 2 블럭선택신호를 동시에 인에이블시키고, 상기 제 2 제어신호가 디스에이블되면 상기 블럭선택 어드레스에 응답하여 상기 제 1 블럭선택신호와 제 2 블럭선택신호 중 어느 하나를 선택적으로 인에이블시키는 반도체 장치.
- 제 57 항에 있어서,상기 로우 제어부는 블럭선택부를 포함하고,상기 블럭 선택부는 셀프 리프레쉬 신호와 상기 제 2 제어신호를 논리연산하는 제 1 논리부와, 상기 제 1 논리부의 출력신호와 상기 리프레쉬 어드레스 중의 블럭선택 어드레스를 논리연산하는 제 2 논리부와, 상기 제 1 논리부의 출력신호를 버퍼링하는 버퍼와, 상기 버퍼의 출력신호와 상기 블럭선택 어드레스를 논리연산하는 제 3 논리부를 포함하여 구성되는 반도체 장치.
- 제 58 항에 있어서,상기 제 1 논리부와 제 2 논리부는 부정논리곱연산을 수행하고, 상기 제 3 논리부는 논리합연산을 수행하는 반도체 장치.
- 제 37항에 있어서,상기 블럭선택 어드레스는 상기 리프레쉬 어드레스 중 최상위비트(most significant bit)인 것을 특징으로 하는 반도체 장치.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050132468A KR100745074B1 (ko) | 2005-12-28 | 2005-12-28 | 반도체 장치 |
| US11/461,615 US7379369B2 (en) | 2005-12-28 | 2006-08-01 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050132468A KR100745074B1 (ko) | 2005-12-28 | 2005-12-28 | 반도체 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070069878A true KR20070069878A (ko) | 2007-07-03 |
| KR100745074B1 KR100745074B1 (ko) | 2007-08-01 |
Family
ID=38193528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050132468A KR100745074B1 (ko) | 2005-12-28 | 2005-12-28 | 반도체 장치 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7379369B2 (ko) |
| KR (1) | KR100745074B1 (ko) |
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| Publication number | Publication date |
|---|---|
| US20070147154A1 (en) | 2007-06-28 |
| US7379369B2 (en) | 2008-05-27 |
| KR100745074B1 (ko) | 2007-08-01 |
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