KR20070069057A - 반도체 장치의 제조 방법, 반도체 장치 및 전자 기기 - Google Patents

반도체 장치의 제조 방법, 반도체 장치 및 전자 기기 Download PDF

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KR20070069057A
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이치오 유다사카
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세이코 엡슨 가부시키가이샤
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Abstract

본 발명은 비교적 공정이 간단하며, 저렴한 기판을 사용할 수 있는 게이트 어라운드형 MOSFET(반도체 장치)를 제공하는 것을 과제로 한다.
본 발명의 반도체 장치의 제조 방법은, 기판 위에 일 방향으로 연장되는 하측 게이트 전극을 형성하는 공정과, 기판 위에 하측 게이트 전극을 덮도록 희생층을 형성하는 공정과, 희생층 위에 하측 게이트 전극과 교차하는 반도체층을 형성하는 공정과, 희생층을 제거하는 공정과, 희생층을 제거하여 얻어진 하측 게이트 전극과 반도체층의 틈에 하측 게이트 절연층을 형성하는 공정과, 반도체층 위에 상측 게이트 절연층을 형성하는 공정과, 상측 게이트 절연층 위에 하측 게이트 전극과 접속되는 상측 게이트 전극을 형성하는 공정을 포함한다.
게이트 전극, 희생층, 반도체층, 게이트 절연층

Description

반도체 장치의 제조 방법, 반도체 장치 및 전자 기기{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE, SEMICONDUCTOR DEVICE AND ELECTRONIC APPRATUS THEREFORE}
도 1은 본 발명의 반도체 장치의 제조 방법을 설명하는 공정도.
도 2는 본 발명의 반도체 장치의 제조 방법을 설명하는 공정도.
도 3은 본 발명의 반도체 장치의 제조 방법을 설명하는 공정도.
도 4는 본 발명의 반도체 장치의 제조 방법을 설명하는 공정도.
도 5는 본 발명의 반도체 장치의 제조 방법을 설명하는 공정도.
도 6은 본 발명의 반도체 장치의 제조 방법을 설명하는 공정도.
도 7은 본 발명의 반도체 장치의 제조 방법을 설명하는 공정도.
도 8은 본 발명의 반도체 장치의 제조 방법을 설명하는 공정도.
도 9는 도 8의 (b)의 B-B' 방향에서의 단면을 설명하는 단면도.
도 10은 본 발명이 적용된 반도체 장치를 사용하는 전자 기기의 예를 설명하는 설명도.
도면의 주요 부분에 대한 부호의 설명
12: 기판 14: 게이트 전극
14a: 하측(下側) 게이트 전극 14b: 상측(上側) 게이트 전극
16: 희생층 18: 반도체층
22: 게이트 절연층 22a: 하측 게이트 절연층
22b: 상측 게이트 절연층
본 발명은 게이트 어라운드 구조를 구비하는 반도체 장치의 제조 방법에 관한 것이다.
단순한 평면형(Planer; 플래너형)이며 게이트 전극을 1개 갖고 있는 종래형의 트랜지스터에 대하여 복수의 게이트 전극을 배치하여 게이트 전극으로부터의 전계(電界) 제어성을 향상시키고, 온(on)·오프(off)의 전환 특성이 우수한 트랜지스터를 실현할 수 있는 트랜지스터의 구조가 있다. 예를 들어 트랜지스터의 채널부 전체를 둘러싸는 것과 같은 게이트 전극 구조(Gate All Around)로 함으로써 전계 제어성을 향상시키는 것이 가능해진다. 예를 들어 특허문헌 1 내지 3에는, 절연막 위의 단결정 실리콘 기판(SOI(Silicon On Insulator) 기판)을 사용하여 게이트 올 어라운드형 트랜지스터를 형성하는 예가 개시되어 있다.
[특허문헌 1] 일본국 공개특허평6-252403호 공보
[특허문헌 2] 일본국 공개특허2003-37272호 공보
[특허문헌 3] 일본국 공개특허2003-69036호 공보
그러나, 게이트 어라운드형 MOSFET는 게이트 전극이 3차원적인 구조로 되기 때문에, 제조 공정이 복잡하다. 또한, 게이트 어라운드형 MOSFET에 사용되고 있는 실리콘 기판(웨이퍼)이나 SOI 기판은 고가(高價)이며, 디스플레이에 사용하는 것과 같은 대형 기판을 얻기 어렵다.
따라서, 본 발명은 비교적 공정이 간단하며, 저렴한 기판을 사용할 수 있는 게이트 어라운드형 MOSFET(반도체 장치)를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해 본 발명의 반도체 장치의 제조 방법은, 기판 위에 하측(下側) 게이트 전극을 형성하는 공정과, 상기 기판 위에 상기 하측 게이트 전극을 덮도록 희생층을 형성하는 공정과, 상기 희생층 위에 상기 하측 게이트 전극과 교차하는 반도체층을 형성하는 공정과, 상기 희생층을 제거하는 공정과, 상기 희생층을 제거하여 얻어진 상기 하측 게이트 전극과 상기 반도체층의 틈에 하측 게이트 절연층을 형성하는 공정과, 상기 반도체층 위에 상측(上側) 게이트 절연층을 형성하는 공정과, 상기 상측 게이트 절연층 위에 상기 하측 게이트 전극과 접속되는 상측 게이트 전극을 형성하는 공정을 포함한다.
또한, 본 발명의 반도체 장치의 제조 방법은, 기판 위에 하측 게이트 전극을 형성하는 공정과, 상기 기판 위에 상기 하측 게이트 전극을 덮도록 희생층을 형성하는 공정과, 상기 희생층 위에 상기 하측 게이트 전극과 교차하는 반도체층을 형성하는 공정과, 상기 희생층을 제거하여, 상기 하측 게이트 전극과 상기 반도체층 사이에 틈을 형성하는 공정과, 상기 틈과 상기 반도체층 위에 게이트 절연층을 형 성하는 공정과, 상기 반도체층 위의 상기 게이트 절연층 위에 상기 하측 게이트 전극과 접속되는 상측 게이트 전극을 형성하는 공정을 포함한다.
이러한 구성으로 함으로써, 비교적 간단한 방법에 의해 게이트 올 어라운드 구조의 MOSFET를 제조하는 것이 가능해진다. 또한, 유리 기판 등의 저렴한 기판을 사용하여 게이트 올 어라운드형 MOSFET를 형성하는 것이 가능해진다.
바람직하게는, 상기 하측 게이트 전극은 액적 토출법(잉크젯법)에 의해 형성된다.
바람직하게는, 상기 희생층은 유기막이다.
바람직하게는, 상기 희생층은 상기 기판 또는 상기 기판 위에 형성되는 하지 절연막, 상기 하측 게이트 전극막 및 상기 반도체층에 대하여 제거 시에 소요(所要) 선택비가 얻어지는 재료이다.
바람직하게는, 상기 희생층 및 상기 반도체층은 액적 토출법에 의해 형성된다.
바람직하게는, 상기 하측 게이트 절연막 및 상측 게이트 절연막은 액체 재료를 사용하여 형성된다.
바람직하게는, 각 게이트 절연막은 반도체막의 열산화막으로 형성된다.
바람직하게는, 상기 반도체 영역은 상측 게이트 전극을 마스크로 하여 이온 주입에 의해 형성된다.
이와 같이, 액체 재료를 사용함으로써 비교적 간단한 제조 방법·제조 설비에 의해 게이트 올 어라운드 구조의 MOSFET를 보다 저렴한 기판 또는 보다 대형 기 판 위에 형성하는 것이 가능해진다.
또한, 본 발명의 반도체 장치는 상술한 반도체 장치의 제조 방법을 사용하여 제조된다.
또한, 본 발명의 전자 기기는 상술한 반도체 장치를 사용한다.
이하, 본 발명의 실시예에 대해서 도면을 참조하면서 설명한다.
도 1 내지 도 9는 본 발명의 반도체 장치의 제조 방법의 각 공정을 설명하는 공정도이다. 도 1 내지 도 8에 있어서, (a)는 평면도를, (b)는 그 평면도의 A-A' 방향에서의 단면을 나타낸다. 도 9는 도 8의 (b)의 B-B' 방향에서의 단면을 나타낸다. 각 도면에서 대응하는 부분에는 동일한 부호를 첨부한다.
우선, 도 1에 나타낸 바와 같이, 유리 기판(12) 위에 예를 들어 금속 미립자를 함유하는 액체 재료나 유기 금속 화합물을 액적 토출법(잉크젯법)에 의해 도포하여 건조시키고, 열처리를 행하여 금속막을 성막(成膜)하여 일 방향으로 연장되는 하측 게이트 전극(전극 배선)(14a)을 형성한다. 또한, 유리 기판의 표면에 하지 절연막(보호막)을 설치할 수도 있다. 이것에 의해, 유리 기판으로부터의 불순물 침투를 방지할 수 있고, 비교적 저렴한 유리를 사용할 수 있다. 후술하는 바와 같이, 저온 프로세스를 선택할 경우에는, 유리 기판(절연 기판)(12)은 가요성(可撓性) PET 등의 수지 기판으로 치환하는 것이 가능하다.
금속 미립자로서는, 예를 들어 알루미늄, 금, 구리 등을 들 수 있다. 유기 금속 화합물로서는, 예를 들어 금, 은, 구리, 팔라듐 등을 함유하는 화합물이나 착체(錯體)이며, 열분해에 의해 금속이 석출(析出)되는 화합물을 사용할 수 있다. 구체적으로는, 클로로트리에틸포스핀골드(I), 클로로트리메틸포스핀골드(I), 클로로트리페닐포스핀골드(I), 실버(I) 2,4-펜탄디오네이트 착체, 트리메틸포스핀(헥사플루오로아세틸아세토네이트)실버(I) 착체, 구리(I) 헥사플루오로펜탄디오네이트시클로옥타디엔 착체 등을 예시할 수 있다.
또한, 스퍼터링법에 의해 고융점 금속을 퇴적하고, 패터닝을 행하여 일 방향으로 연장되는 하측 게이트 전극(14a)을 형성할 수도 있다. 하측 게이트 전극(14a)의 재료로서는, 텅스텐, 몰리브덴, 알루미늄 등이 적절히 선택된다. 또한, 폴리실리콘의 게이트 전극일 수도 있다.
다음으로, 하측 게이트 전극(14a)의 트랜지스터의 채널 영역으로 되어야 할 부분에 대응하여 희생층(16)을 수㎚ 내지 100㎚ 정도의 막 두께로 형성한다. 희생층(16)은 나중에 제거된다. 희생층(16)은 예를 들어 액적 토출법에 의해 수지를 해당 부분에 도포함으로써 형성할 수 있다.
또한, 감광성 수지를 스핀 코팅에 의해 도포하고, 베이킹 등의 소요 처리를 실시하여 성막할 수도 있다. 이것에 패턴 노광 및 현상 처리를 행하여, 하측 게이트 전극(14a)을 부분적으로 덮는 희생층(16)을 형성할 수 있다. 희생층(16)은 기판(12), 상기 기판의 하지 절연막, 하측 게이트 전극(14a) 및 반도체층(18)에 대하여 에칭 제거 시에 소요 에칭 레이트의 선택비가 얻어지는 재료이다. 예를 들어 노볼락계 수지의 포토레지스트를 사용할 수 있다. 또한, 수지를 도포한 후, 진공 중에서 100∼130℃ 정도로 가열하면서 UV 조사를 행하면, 내열성이 향상되고, 300∼400℃ 정도까지의 열처리에 대해서도 희생층(16)의 변형이나 부피 감소를 억제할 수 있다.
또한, 희생층(16)은 에칭 등에 의해 나중에 제거할 수 있으면 되고, 예를 들어 산화실리콘 등일 수도 있다.
도 2에 나타낸 바와 같이, 희생층(16) 위에 하측 게이트 전극(14a)과 교차하는 반도체층(18)을 형성한다. 반도체층(18)은 예를 들어 비정질 실리콘이나 폴리실리콘에 의해 구성된다. 폴리실리콘층의 형성은, 기판 위의 반도체층 영역에 액체 실리콘을 액적 토출법에 의해 도포하여 건조시킨 후, 열처리를 실시함으로써 얻어진다. 또한, 희생층(16)으로서 산화실리콘을 사용한 경우에는, 내열 온도가 상대적으로 높기 때문에 CVD법에 의해 실리콘층을 퇴적하여 반도체층(18)을 형성할 수 있다.
도 3에 나타낸 바와 같이, 희생층(16)을 제거하여 미소한 공간(틈이나 공동(空洞))(20)을 형성한다. 예를 들어 수지층은 산소 플라스마에 의해 제거할 수 있다. 또한, 레지스트 박리제나 열황산 등에 의해서도 제거할 수 있다. 또한, 희생층(16)으로서 산화실리콘을 사용한 경우에는, 불산, 질산 등을 사용하여 제거할 수 있다.
도 4에 나타낸 바와 같이, 반도체층(18)을 도면의 상하 방향에서 일주(一周)하도록 게이트 절연층(22)을 형성한다. 게이트 절연층(22)은 반도체층(18) 바로 아래의 미소(微小) 공간(20)을 매립하는 하측 게이트 절연층(22a)과, 반도체층(18)을 덮는 상측 게이트 절연층(22b)에 의해 구성된다. 하측 게이트 절연층(22a) 및 상측 게이트 절연층(22b)은 예를 들어 액체 재료의 폴리실라잔을 스핀 코팅법에 의 해 기판 위에 도포하고, 미소 공간(20)을 매설(埋設)하여 반도체층(18)을 덮는다. 건조 후, 산소 분위기 하에서 열처리(열산화)를 실시함으로써 산화실리콘층을 얻는다. 이 산화실리콘층 중 반도체 영역에 대응하는 부분을 패터닝에 의해 남긴다. 또한, 액체 재료의 폴리실라잔을 액적 토출법에 의해 도포할 수도 있다.
상술한 바와 같이, 액체 재료를 사용함으로써, 하측 게이트 절연층(22a)과 상측 게이트 절연층(22b)을 동시에 형성할 수 있는 이점이 있지만, 하측 게이트 절연층(22a)과 상측 게이트 절연층(22b)을 각각 별도로 형성할 수도 있다. 이 경우에는, 하측 게이트 절연층(22a)과 상측 게이트 절연층(22b)을 상이한 재료 또는 상이한 프로세스 조건에 의해 형성하는 것도 가능해진다.
도 5에 나타낸 바와 같이, 하측 게이트 전극(14a)에 대응한 게이트 절연층(22b) 위의 위치에 상측 게이트 전극(14b)을 형성한다. 상측 게이트 전극(14b)은 하측 게이트 전극(14a)과 동일하게 형성할 수 있다. 예를 들어 상술한 바와 같이, 스퍼터링법에 의해 고융점 금속을 퇴적하고, 패터닝을 행하여 하측 게이트 전극(전극 배선)(14a)에 접속되는 상측 게이트 전극(14b)을 형성한다. 상측 게이트 전극(14a)의 재료로서는, 하측 전극(14a)과 동종(同種) 재료의 텅스텐, 몰리브덴, 알루미늄, 폴리실리콘 등이 적절히 선택된다.
도 6에 나타낸 바와 같이, 상측 게이트 전극(14a)을 마스크로 하여 반도체층(18)에 붕소, 인 등의 불순물 이온 주입을 행하고, 열처리를 행하여 소스 영역·드레인 영역을 형성한다.
도 7에 나타낸 바와 같이, 층간 절연막(30)을 형성하고, 반도체층(18)의 소 스 영역 및 드레인 영역에 컨택트 홀을 개구(開口)한다. 층간 절연막(30)은 예를 들어 액체 재료의 폴리실라잔을 스핀 코팅법에 의해 기판 위에 도포하여 건조시킨 후, 산소 분위기 하에서 열처리(열산화)를 실시하여 산화실리콘층을 얻음으로써 형성된다. 다음으로, 포토레지스트(도시 생략)를 도포하고, 베이킹 등의 소요 처리를 행하여 컨택트 홀의 패턴을 노광시키고, 현상하여 에칭 마스크를 형성한다. 이 마스크를 사용하여 층간 절연막(30) 및 상측 게이트 절연층(22b)에 이방성(異方性) 에칭을 행하여 반도체층(18)을 노출시키는 컨택트 홀(32, 34)을 개구한다.
도 8에 나타낸 바와 같이, 컨택트 홀(32, 34)에 소스 전극·드레인 전극·배선을 형성하는 전극 배선층(36)을 형성한다. 전극 배선층(36)은 예를 들어 알루미늄이나 구리 등의 금속 미립자를 함유하는 액체 재료나 유기 금속 화합물을 액적 토출법에 의해 미리 정해진 컨택트 홀(32, 34) 부분 및 전극 배선 패턴을 따라 도포하여 건조시키고, 열처리를 실시함으로써 형성할 수 있다.
또한, 액적 토출법을 이용하여 소스 전극 및 드레인 전극을 유기 도전층에 의해 구성할 수도 있다. 유기 도전층으로서는, 공지의 도전성 유기 재료를 사용할 수 있고, 예를 들어 도전성 고분자 재료인 PEDOT(폴리에틸렌디옥시티오펜: poly-ethylendioxythiophene) 등을 사용할 수 있다.
또한, 스퍼터링법에 의해 알루미늄 등의 금속 재료를 퇴적하고, 이것을 패터닝할 수도 있다.
도 9는 도 8의 (b)의 B-B' 방향에서의 단면을 개략적으로 나타낸다. 트랜지스터 채널부의 반도체층(18) 주위가 게이트 절연층(22)(하측 게이트 절연층(22a), 상측 게이트 절연층(22b))에 의해 둘러싸이고, 이 주위를 게이트 전극(14)이 둘러싼다. 이와 같이 하여, 게이트 어라운드 구조의 MOSTFT가 얻어진다.
도 10은 상술한 제조 방법에 의해 제조된 반도체 장치가 사용되는 전자 기기의 구체적인 예를 설명하는 도면이다. 반도체 장치는 예를 들어 액정 장치나 유기 EL 장치 등의, 광을 변조시켜 정보를 표시하는 표시 장치나 발광 장치와 같은 전기 광학 장치의 화소 구동 트랜지스터로서 사용된다.
도 10의 (a)는 휴대 전화에 대한 적용 예이며, 상기 휴대 전화(1000)는 상술한 전기 광학 장치를 사용하여 구성되는 표시부(1001)를 구비한다.
도 10의 (b)는 비디오 카메라에 대한 적용 예이며, 상기 비디오 카메라(1100)는 상술한 전기 광학 장치를 사용하여 구성되는 표시부(1101)를 구비한다.
도 10의 (c)는 텔레비전에 대한 적용 예이며, 상기 텔레비전(1200)은 상술한 전기 광학 장치를 사용하여 구성되는 표시부(1201)를 구비한다. 또한, 퍼스널 컴퓨터 등에 사용되는 모니터 장치에 대해서도 동일하게 본 발명에 따른 전기 광학 장치를 적용할 수 있다.
이상 설명한 바와 같이 본 발명의 실시예에서는 액체 재료를 사용한 제조 프로세스에 의해 게이트 어라운드형 MOSFET를 형성할 수 있기 때문에, 희생층을 사용하여 형성한 공동의 충전(充塡)이 용이해져, 게이트 어라운드형 MOSFET의 제조 공정을 보다 간단하게 하는 것이 가능해진다.
또한, 유리 기판이나 수지 기판 등과 같은 저렴한 기판에 게이트 어라운드형 MOSFET를 형성할 수 있다.
또한, 유리 기판이나 수지 기판과 같은 대면적 기판에 게이트 어라운드형 MOSFET를 형성할 수 있다.
상술한 바와 같이 본 발명에 의하면, 비교적 공정이 간단하며, 저렴한 기판을 사용할 수 있는 게이트 어라운드형 MOSFET(반도체 장치)를 제공할 수 있다.

Claims (13)

  1. 기판 위에 하측(下側) 게이트 전극을 형성하는 공정과,
    상기 기판 위에 상기 하측 게이트 전극을 덮도록 희생층을 형성하는 공정과,
    상기 희생층 위에 상기 하측 게이트 전극과 교차하는 반도체층을 형성하는 공정과,
    상기 희생층을 제거하는 공정과,
    상기 희생층을 제거하여 얻어진 상기 하측 게이트 전극과 상기 반도체층의 틈에 하측 게이트 절연층을 형성하는 공정과,
    상기 반도체층 위에 상측(上側) 게이트 절연층을 형성하는 공정과,
    상기 상측 게이트 절연층 위에 상기 하측 게이트 전극과 접속되는 상측 게이트 전극을 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 하측 게이트 절연막은 액체 재료를 사용하여 형성되는 반도체 장치의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 상측 게이트 절연막은 액체 재료를 사용하여 형성되는 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 각 게이트 절연막은 상기 반도체층의 열산화막으로 형성되는 반도체 장치의 제조 방법.
  5. 기판 위에 하측 게이트 전극을 형성하는 공정과,
    상기 기판 위에 상기 하측 게이트 전극을 덮도록 희생층을 형성하는 공정과,
    상기 희생층 위에 상기 하측 게이트 전극과 교차하는 반도체층을 형성하는 공정과,
    상기 희생층을 제거하여, 상기 하측 게이트 전극과 상기 반도체층 사이에 틈을 형성하는 공정과,
    상기 틈과 상기 반도체층 위에 게이트 절연층을 형성하는 공정과,
    상기 반도체층 위의 상기 게이트 절연층 위에 상기 하측 게이트 전극과 접속되는 상측 게이트 전극을 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
  6. 제 1 항 또는 제 5 항에 있어서,
    상기 하측 게이트 전극은 액적 토출법에 의해 형성되는 반도체 장치의 제조 방법.
  7. 제 1 항 또는 제 5 항에 있어서,
    상기 희생층은 유기막인 반도체 장치의 제조 방법.
  8. 제 1 항 또는 제 5 항에 있어서,
    상기 희생층은 상기 기판 또는 상기 기판 위에 형성되는 하지(下地) 절연막, 상기 하측 게이트 전극막 및 상기 반도체층에 대하여 제거 시에 소요(所要) 선택비가 얻어지는 재료인 반도체 장치의 제조 방법.
  9. 제 1 항 또는 제 5 항에 있어서,
    상기 희생층은 액적 토출법에 의해 형성되는 반도체 장치의 제조 방법.
  10. 제 1 항 또는 제 5 항에 있어서,
    상기 반도체층은 액적 토출법에 의해 형성되는 반도체 장치의 제조 방법.
  11. 제 1 항 또는 제 5 항에 있어서,
    상기 반도체층에 상기 상측 게이트 전극을 마스크로 하여 이온 주입에 의해 소스 영역 및 드레인 영역이 형성되는 반도체 장치의 제조 방법.
  12. 제 1 항 또는 제 5 항에 기재된 반도체 장치의 제조 방법을 사용하여 제조되는 반도체 장치.
  13. 제 12 항에 기재된 반도체 장치를 사용한 전자 기기.
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