KR20070055513A - 웨이퍼 본딩 기술을 이용하여 결함이 없고 높은 ＧＥ함유량(25%)의ＳＧＯＩ(ＳｉＧｅ-ＯＮ-ＩＮＳＵＬＡＴＯＲ) 기판을생성하는 방법 - Google Patents

웨이퍼 본딩 기술을 이용하여 결함이 없고 높은 ＧＥ함유량(25%)의ＳＧＯＩ(ＳｉＧｅ-ＯＮ-ＩＮＳＵＬＡＴＯＲ) 기판을생성하는 방법 Download PDF

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Abstract

웨이퍼 본딩 기술을 이용하여 약 25% 원자보다 많은 높은 Ge 함유량을 가진 SiGe 층을 포함하는 실질적으로 결함이 없는 SGOI 기판을 얻는 방법이 기술된다. 본 출원에서 기술되는 웨이퍼 본딩 공정은 SiGe 층과 저온 산화물층 사이에 Si, Ge 및 O 원소를 포함하는 본딩 계면, 즉, 계면 SiGeO 층을 형성할 수 있는 초기 사전본딩 어닐링 단계를 포함한다. 본 발명은 또한 SGOI 기판 및 이 기판을 포함하는 구조를 제공한다.
웨이퍼 본딩, 원자, Ge 함유량, SiGe 층, SGOI 기판, 계면 SiGeO 층

Description

웨이퍼 본딩 기술을 이용하여 결함이 없고 높은 ＧＥ 함유량(25%)의 ＳＧＯＩ(ＳｉＧｅ-ＯＮ-ＩＮＳＵＬＡＴＯＲ) 기판을 생성하는 방법{METHOD OF CREATING DEFECT FREE HIGH GE CONTENT (25%) SIGE-ON-INSULATOR (SGOI) SUBSTRATES USING WAFER BONDING TECHNIQUES}
본 발명은 SGOI(SiGe-on-insulator) 기판의 제조에 관한 것으로, 특히 실질적으로 결함이 없고 높은 Ge 함유량(>25 원자%)의 SGOI 기판 및 그 제조 방법에 관한 것이다. 본 발명의 방법은 Si, Ge 및 O 원소를 포함하는 계면 본딩층을 형성할 수 있는 웨이퍼 본딩 기술을 포함한다. 계면 본딩층은 여기서는 계면 SiGeO 층이라고 한다.
변형(strained) 실리콘은 벌크 실리콘에 비해 전자 및 정공에 대한 캐리어 이동도를 개선할 수 있음은 당업자에게 잘 알려져 있다. 또한, 이동도 개선 정도는 변형 실리콘층에서의 변형 레벨에 크게 좌우된다. 즉, 부과된 "인장(tensile)" 변형이 높을수록, 이동도 개선은 높아진다. 실리콘층에 인장 변형을 적용 또는 유도하기 위한 가장 흔한 실시는 일반적으로 벌크 실리콘보다 큰 격자 상수를 가진 이완 SiGe 층인 하부 실리콘 게르마늄(SiGe) 완충층을 이용하는 것이다. 따라서, SiGe 완충층의 격자 상수를 증가시키는 하부 SiGe 완충층의 Ge 함유량을 증가시킴 으로써, 두 층들 간의 보다 큰 격자 미스매치로 인해 보다 높은 "인장" 변형이 실리콘층에 부과될 수 있다.
또한, SOI(silicon-on-insulator) 기판상에 제조되는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) 디바이스는 소스/드레인 접합의 하부 기생 커패시턴스, 감소된 단채널 효과, 및 보다 양호한 디바이스 분리로 인해 벌크 Si 웨이퍼들상에 제조되는 디바이스들보다 최고 25-35% 더 양호한 성능을 가질 수 있음은 잘 알려져 있다. 이는 예컨대, 지.지. 샤히디(G.G. Shahidi)의 "기가헤르츠 시대를 위한 SOI 기술(SOI Technology for GHz Era)"(IBM J. Res. & Dev., Vol. 46, pp. 121-131 (2002))에 보고되어 있다. 따라서, 훨씬 더 높은 디바이스 성능 이득을 얻기 위해 SGOI(SiGe-on-insulator) 기판상에서 개선된 캐리어 이동도를 가진 변형 실리콘층을 발생하기 위해 이들 두 효과들을 조합하는 것이 바람직하다.
그러나, 이 종래 기법은 SGOI상의 변형 실리콘의 이 상승적(synergistic) 조합으로부터 최선의 디바이스 성능을 얻기 위한 시도를 행함에 있어 2가지의 주요한 문제에 직면한다. 한가지 문제는 격자 상수가 Ge 함유량의 값에 의해 엄격하게 결정되고 이완 정도에 독립되도록 높은 Ge 함유량을 가진 완전 이완된 SiGe 완충층을 발생하는 능력이다. 그렇지 않으면, 실리콘층에 부과된 "인장" 변형은 원하는 만큼 높지 않다. 또한, 부분적으로 이완된 SiGe 완충의 경우에, 부과된 변형은 바람직하지 않은 후속 열 처리 또는 통합 단계로 인해 변동 또는 변화될 수 있다.
두 번째 문제는 높은 Ge 함유량을 가진 거의 결함 없는 SGOI 기판을 생성하는 능력이며, 이는 처리하기에 보다 어려운 문제이다. TM(thermally-mixed) SGOI 는 SGOI 기판을 생성하는 대안적인 접근법을 제공하나, 일반적으로 TM-SGOI 웨이퍼들상에 형성되는 SiGe 층들은 부분적으로 이완되는데, 즉, 기껏해야 약 50 내지 65%이며, 90% 이완보다 큰 완전 이완 SiGe 층을 달성해야 한다.
유사한 방식으로, 동일한 어려움이 대안적인 SIMOX 접근법에 의해 발생되는 SGOI 기판들의 준비시에도 있었다. 예컨대, 티. 미즈노(T. Mizuno) 등의 "SMOX 기술에 의해 제조된 SGOI 기판들상의 고성능 변형-Si p-MOSFET들(High Performance Strained-Si p-MOSFETs on SiGe-on-Insulator Substrate Fabricated by SIMOX Technology)"(IEDM Tech. Dig., pp. 934-936 (1999))를 참조하자.
최근에, 완전 이완된 SiGe 완충층은 웨이퍼 본딩 기술을 통해 핸들 웨이퍼에 전사될 수 있음이 증명되었다. 디.에프. 카나페리(D.F. Canaperi) 등의 미국 특허 제 6,524,935호를 참조하라. 그러나, 이 종래 기술의 공정으로부터 준비된 본딩된 SGOI 웨이퍼는 아직도, 특히 Ge 함유량이 25 원자(at.)%보다 많은, 높은 Ge 함유량의 SGOI 웨이퍼에 대해 기포(blisters), 거품(bubbles), 보이드(voids) 등과 같은 각종 본딩 유도 결함이 있다.
본 발명은 저온 웨이퍼 본딩 기술을 이용하여 약 25 원자%보다 많은 높은 Ge 함유량을 가진 SiGe 층을 포함하는 실질적으로 결함이 없는 SGOI 기판을 얻는 방법을 기술한다. 용어 "실질적으로 결함이 없는"은 본 출원에서는 부적합(misfits), 누빔(threading) 결함, 마이크로윈(microtwins), 적층 결함을 포함하는 결함 밀도 및 약 104 내지 약 105 결함/cm2 이하인 다른 결함들을 가지고 있고 초기 SiGe 완충층에 의해 딕테이팅(dictated)되는 SiGe 층을 나타내기 위해 사용된다. 현재, 높은 온도 RT-CVD 성장 기술들은 높은 함유량 SiGe 완충층들을 103-104 결함/cm2의 범위의 낮은 결함 밀도로 성장하기 위해 개발되고 있다. 본 출원에서 기술되는 웨이퍼 본딩 공정은 SiGe 층과 산화물 사이에 Si, Ge 및 O 원소를 함유하는 본딩 계면, 즉, 계면 SiGeO 층을 형성할 수 있는 초기 사전본딩 어닐링 단계를 포함하며, 이는 실질적으로 본딩 유도 결함을 제거 또는 감소시키고 SGOI 기판들의 본딩 수율을 증가시킨다.
구체적으로, 증착된 저온 산화물(나중에 매몰 산화물, 즉 BOX의 역할을 함)의 층으로 덮인 초기의 높은 Ge 함유량의 SiGe 웨이퍼를 적절한 열 어닐링 단계에서 처리함으로써, SiGeO 또는 Si/Ge 산화물의 혼합물의 박층을 포함하는 본딩 계면이 본 발명에서는 SiGe 층과 저온 산화물 사이에 형성된다. 이 사이에 확산(interdiffused)되거나 산소가 풍부한 SiGeO 층, 즉, 본딩 계면 또는 계면 SiGeO 층은 결함을 막거나 휘발성 가스들 또는 잔류물들(예컨대, 수산기, 수소, 산소 등)이 치밀화 단계 동안에 BOX 층 또는 본딩된 BOX/SiGe 계면으로부터 SiGe 막으로 침투하는 것을 방지하기 위한 게터링 층의 역할을 하는 것으로 생각되고, 따라서 포집된 잔류 휘발성 종으로 인한 바람직하지 않은 수포를 줄이거나 제거할 수 있다.
또한, 본딩 계면층, 즉, 계면 SiGeO 층은 또한, 수소가 후속 본딩 어닐링 단계 및 웨이퍼 분리 어닐링 단계 동안에 (스마트 절단(smart cut) 영역의) 고 농도 영역으로부터 SiGe/BOX 계면으로 확산 또는 이동하는 것을 억제하는 역할을 할 수 있다. 이러한 어닐링 단계가 구현되지 않고 이러한 계면층이 없으면, 높은 Ge 함유량 층을 가진 본딩된 SGOI는 웨이퍼 본딩 공정에서 일반적으로 낮은 수율과 연관된 심각한 수포, 거품, 및 보이드 발생 문제를 겪을 것이다. 그럼에도 불구하고, 계면 SiGeO 층의 두께는 어닐링 온도 및 시간을 조절함으로써 조절될 수 있다.
넓은 용어로, 본 발명의 방법은,
희생 기판상에 위치된 완전 이완된 SiGe 층을 구비하는 구조의 최상부에 저온 산화물을 형성하는 단계;
저온 산화물과 상기 SiGe 층 사이에 Si, Ge 및 O 원소를 포함하는 계면층을 형성하기 위해 제 1 온도에서 상기 저온 산화물을 포함하는 상기 구조를 어닐링하는 단계;
상기 완전 이완된 SiGe 층에 주입 영역을 제공하는 단계;
상기 저온 산화물을 반도체 기판의 표면에 본딩하되, 상기 본딩은 상기 저온 산화물의 상기 노출된 표면과 상기 반도체 기판 사이에 본딩을 형성하는 접촉 본딩, 상기 본딩을 강화하기 위한 제 2 온도에서의 제 2 어닐링, 및 상기 완전 이완된 SiGe 층 내의 상기 주입 영역에서 분리를 야기하기 위해 제 2 온도보다 높은 제 3 온도에서 수행되는 제 3 어닐링을 포함하고, 이에 의해 상기 희생 기판 및 완전 이완된 SiGe 층의 일부가 제거되는 단계; 및
상기 반도체 기판, 상기 반도체 기판상에 위치된 상기 저온 산화물, 및 약 104 내지 약 105 결함/cm2 이하의 결함 밀도 및 상기 저온 산화물의 최상부에 위치된 25 원자%보다 많은 Ge 함유량을 가진 상기 완전 이완된 SiGe 층을 구비하는 SGOI(SiGe-on-insulator) 기판을 형성하기 위해 상기 제 3 온도보다 높은 제 4 온도에서 상기 구조를 재어닐링하는 단계를 포함하고,
상기 저온 산화물 및 상기 완전 이완된 SiGe 층은 상기 계면층에 의해 분리된다.
몇몇 실시예들에서, 완전 이완된 SiGe 층은 재어닐링 단계 이후에 스무스하게 되고 박형화될 수 있다. 본 발명의 또 다른 실시예에서, 박형의 SiGe 완충층은 재어닐링 단계 이후에 완전 이완된 SiGe 층의 최상부에 성장될 수 있고, 변형 반도체층이 SiGe 완충층 상에 형성될 수 있다. 대안으로, 변형 Si 또는 SiGe 반도체층이 재어닐링 단계 이후에 완전 이완된 SiGe 층상에 직접 형성될 수 있다. nFET 또는 pFET와 같은 적어도 하나의 CMOS(complementary metal oxide semiconductor) 디바이스가 당해 기술 분야에서 잘 알려진 종래 CMOS 공정 단계들을 이용하여 변형 반도체층의 최상부에 형성될 수 있다.
다른 실시예에서, 고온 산화물이 저온 산화물의 형성 전에 완전 이완된 SiGe 층상에 형성된다.
위에서 언급된 공정 단계들 이전에, 본 발명은 또한,
반도체 기판;
상기 반도체 기판상에 위치된 매몰 산화물층; 및
약 104 내지 약 105 결함/cm2 이하의 결함 밀도 및 상기 매몰 산화물의 최상부에 위치된 25 원자%보다 많은 Ge 함유량을 가진 완전 이완된 SiGe 층을 구비하고, 상기 매몰 산화물층과 상기 SiGe 층은 Si, Ge 및 O 원소를 구비하는 계면층에 의해 분리되는 SGOI(SiGe-on-insulator) 기판을 제공한다.
본 발명 또한,
SGOI(SiGe-on-insulator) 기판의 최상부에 위치된 변형 반도체층을 구비하고,
상기 SGOI 기판은
반도체 기판, 상기 반도체 기판상에 위치된 매몰 산화물층, 및 약 104 내지 약 105 결함/cm2 이하의 결함 밀도 및 상기 매몰 산화물층의 최상부에 위치된 25 원자%보다 많은 Ge 함유량을 가진 완전 이완된 SiGe 층을 구비하며,
상기 매몰 산화물층과 상기 완전 이완된 SiGe 층은 Si, Ge 및 O 원소를 구비하는 계면층에 의해 분리되는 반도체 구조를 제공한다.
용어 "완전 이완된"은 SiGe 층과 함께 사용될 때 90%보다 큰 이완 측정치를 가진 실리콘 게르마늄의 층을 나타냄에 주의한다. 보다 바람직하게는, 본 발명의 완전 이완된 SiGe 층은 95%보다 큰 이완 측정치를 갖는다.
도 1 A 내지 도 1E는 실질적으로 결함이 없는 높은 Ge 함유량의 SGOI 기판을 제조하기 위해 본 발명에서 이용되는 공정 단계들을 (단면도를 통해) 예시한 도면 이다.
도 2는 완전 이완된 SiGe 층상에 변형 반도체층을 형성한 후의 도 1E에 도시된 SGOI 기판의 단면도이다.
도 3은 본 발명의 방법을 이용하여 생성된 SGOI 기판의 실제 TEM 단면 현미경 사진이다.
이제, 실질적으로 결함이 없는 높은 Ge 함유량의 SGOI 기판 및 그 제조 방법을 제공하는 본 발명에 대해 본 출원의 다음의 설명 및 도면을 참조함으로써 보다 상세하게 설명한다. 도 1A 내지 도 1E 및 도 2에 나타낸 도면들은 예시를 위한 것이며, 따라서 일정한 비례로 확대, 축소하여 그려진 것이 아님에 주의한다.
본 발명에서 사용되는 초기 구조(10)를 보인 도 1A를 먼저 참조한다. 초기 구조(10)는 결정질이고 완전 이완되어 희생 기판(12)의 표면상에 위치된 SiGe 층(14)을 포함한다. 희생 기판(12)은 반도체, 절연체 또는 도체, 바람직하게는 반도체 또는 절연체, 훨씬 더 바람직하게는 반도체를 포함하는 임의 타입의 재료를 포함할 수 있다. 희생 기판(12)으로 사용될 수 있는 반도체 재료의 예는 Si, SiGe, SiC, SiGeC, GaAs, InP, InAs, 및 예컨대, Si/SiGe, SOI 및 SGOI를 포함하는 적층된 반도체를 포함하나 이에 한정되지 않는다. 희생 기판(12)으로 사용될 수 있는 절연 재료의 예는 각종 유리 또는 폴리머를 포함하고, 희생 기판(12)으로 사용될 수 있는 도체 재료의 예는 금속을 포함한다.
본 발명에 따라, SiGe 층(14)은 Ge의 가변 함유량을 포함하는 경사진 층이 며, 여기서 희생 기판(12)에 근접한 Ge의 초기 함유량은 낮다(10 원자% 이하, 바람직하게는 5 원자% 이하). 다음에, Ge 함유량은 SiGe 층(14) 내에서 단계적으로 증가되며, 점진적으로 의도된 높은 Ge 함유량에 도달한다. "높은 Ge 함유량"은 SiGe 층이 25 원자%, 바람직하게는 30 원자%, 보다 바람직하게는 35 원자%, 훨씬 더 바람직하게는 45 원자%보다 많은 Ge 함유량을 갖는 것을 의미한다. SiGe 층(14)의 경사부는 당업자에게 잘 알려진 예컨대, UHVCVD(ultra-high vacuum chemical vapor deposition) 또는 RTCVD(rapid thermal chemical vapor deposition)와 같은 종래의 증착 공정을 이용하여 형성된다. SiGe 층(14)의 경사부는 일반적으로 약 100 내지 약 1500 nm인 두께를 갖는다.
목표 Ge 함유량에 도달한 후, 두꺼운 상부 이완 SiGe 완충부가 경사부상에 형성되어 도 1A에 도시된 SiGe 층(14)을 제공한다. SiGe 층(14)의 이완된 완충부는 예컨대 당업자에게 잘 알려진 UHVCVD 또는 RTCVD와 같은 증착 공정을 이용하여 형성된다. SiGe 층(14)의 상부 이완된 SiGe 완충부는 일반적으로 약 500 내지 약 3000 nm의 두께를 갖는다.
위에서 설명된 바와 같이 형성된 SiGe 층(14)은 Ge의 높은 함유량(25 원자%보다 많음)을 가진 매우 이완된 (90%보다 많음) 층이다. SiGe 층(14)의 두께는 경사부 및 상부 이완 SiGe 완충부의 총 두께이다. 일반적으로, 위에서 제공된 수치들을 이용하여, SiGe 층(14)은 약 1 내지 약 5 μm의 두께를 갖는다. 도 1A에는, 상기 서로 다른 부분들(즉, 하부 경사부 및 상부 이완 SiGe 완충부)은 구체적으로 도시되어 있지 않음에 주의한다. 도시된다면, 희생 기판(12)의 표면에 매우 근접 한 SiGe 층(14)의 하부는 낮은 Ge 함유량 영역으로 구성되고, 낮은 Ge 함유 영역 상의 영역은 Ge 함유량이 단계적으로 증가한 영역을 포함하며, 증가된 Ge 함유량 스텝부의 최상측의 상부는 이완된 SiGe 완충 영역을 포함한다.
SiGe 층(14)의 표면은 일반적으로 거칠어 40와 100 nm사이의 범위의 피크-투-피크 거칠기 Rmax를 가지므로, 본 발명의 이 시점에서 SiGe 층(14)을 스무스하게 하고 박형화하는데 일반적으로 화학 기계 연마(CMP)와 같은 평탄화 공정이 필요하다. 따라서, 도 1A에 도시된 구조는 이제 SiGe 층(14)을 스무스하게 하고 박형화할 수 있는 CMP 공정에서 처리될 수 있다. 후속 세정 단계들에서 종래 CMP 공정에 의해 발생되는 입자들을 제거할 때의 어려움을 초래하는, 평탄화 공정 동안의 매립된 입자 문제를 완화 또는 제거하기 위해, 본 발명에서는 약 1 내지 2 psi의 새로운 낮은 하강력(down force)을 이용한다. 상기한 바와 같이, 평탄화 단계는 SiGe 층(14)이 스무스하고, 즉, 10 nm 이하의 Rmax를 갖고 있고, 박형인, 즉 약 500 내지 약 1000 nm의 두께를 가진 구조를 제공한다.
평탄화 공정 이후에, 구조(10), 특히 층(14)은 일반적으로 SiGe 층(14)의 표면으로부터 원하지 않는 입자를 제거할 수 있는 세정 단계에서 처리된다. 원하지 않는 입자들이 위에서 언급된 CMP 공정에서 발생된다. 임의의 세정 공정을 이용할 수 있지만, 본 발명에서는 수정된 RCA 습식 세정 공정을 이용한다. 수정된 RCA 공정은 성분들의 비가 1:1:5인 NH40H(ammonia hydroxide), H2O2(hydrogen peroxide) 및 탈이온수(DI)의 조합을 이용한다. 50℃-60℃에서 가열되는 이 조합은 SiGe 완 충 웨이퍼들상에서 CMP에서 잔류하는 잔류물(입자들 포함)을 철저히 세정할 수 있다. 수정된 RCA 세정 공정은 본 발명에서 선호되는데, 이는 이 공정이 수산기로 종결된 친수성(hydrophilic) 표면을 형성할 수 있기 때문이다. 세정 공정은 단일 세정 단계를 포함할 수 있으나, 다수의 세정 단계들이 선호된다.
충분히 세정되고 입자 없는 SiGe 표면을 제공한 후, 저온 산화물(16)이 SiGe 층(14)의 최상부에 형성된다. 본 발명에서, 저온 산화물(16)은 SiGe 층(14)상에 직접 형성될 수 있고, 또는 고온 산화물이 먼저 형성된 다음에 저온 산화물(16)이 고온 산화물 상에 형성될 수 있다. 저온 산화물(16)은 당업자에게 잘 알려진 PECVD(plasma enhanced chemical vapor deposition) 공정 또는 LPCVD(low pressure chemical vapor deposition) 공정에 의해 형성된다. 저온 산화물은 약 45O℃ 이하의 증착 온도에서 형성된다. 본 발명의 이 시점에서 형성된 저온 산화물(이하, LTO)(16)은 일반적으로 약 200 내지 약 400 nm의 두께를 갖는다. 보다 바람직하게는, LTO(16)는 약 280 내지 약 320 nm의 두께를 갖는다. 당업자에 잘 알려진 바와 같이, LTO는 비정질 결정 구조를 가진 것을 특징으로 한다.
고온 산화물(HTO)을 이용하는 경우에는, HTO가 먼저 형성되고, 이어서 LTO(16)가 형성된다. HTO를 형성하는 실시예들에서, HTO는 증착 온도가 500℃보다 높은 RTCVD(rapid thermal chemical vapor deposition) 공정 또는 다른 증착 공정에 의해 형성된다. 존재한다면, HTO는 일반적으로 약 5 내지 약 30 nm의 두께를 갖는다. 보다 바람직하게는, HTO는 약 10 내지 약 20 nm의 두께를 갖는다. 당업자에게 알려진 바와 같이, HTO는 약 5 nm보다 얇은 일정한 임계 두께에서 결정 산 화물이 될 수 있다.
본 발명의 도면에서, HTO 층은 도시되어 있지 않음에 주의해야 한다. HTO층이 존재하는 실시예들에서, HTO는 SiGe 층(14)과 하부 LTO(16) 사이에 위치된다. HTO의 존재는 후속적으로 형성될 계면 본딩층의 두께를 조절하는데 도움이 된다
다음에, 제 1 어닐링 단계는 LTO(16)와 SiGe 층(14) 간에 계면 본딩층(18)을 형성할 수 있는 제 1 어닐링 온도 T1에서 수행된다. HTO가 존재하는 실시예들에서, 계면 본딩층(18)은 HTO/LTO 스택과 SiGe 층(14) 사이에 위치된다. 본 발명에 따라, 계면 본딩층(18)은 Si, Ge 및 O 원소를 포함한다. 따라서, 계면층(18)은 여기서는 SiGeO 층이라고 한다.
본 발명에서 이용되는 제 1 어닐링 단계는 약 300 내지 약 1000 분의 시간 기간 동안에 약 600℃ 내지 약 700℃의 온도 T1에서 수행된다. 보다 바람직하게는, 계면층(18)을 형성하는 제 1 어닐링 단계는 약 450 내지 약 800 분의 시간 기간 동안에 약 620℃ 내지 약 63O℃의 온도 T1에서 수행된다. 제 1 어닐링 단계는 일반적으로 He, N2, Ar, Kr, Ne, Xe 또는 그 혼합물을 포함하는 불활성 환경에서 수행된다. 대안으로, N2 및 H2의 혼합물을 함유하는 형성 가스를 이용할 수 있다. 제 1 어닐링은 단일 램프 업 레이트(ramp up rate)를 이용하여 단일 목표 온도에서 수행될 수 있고, 또는 각종 램프 레이트 및 소크(soak) 시간을 이용하는 각종 램프 및 소크 사이클을 이용할 수 있다.
제 1 어닐링은 또한 LTO(16) 내부의 과잉 수산기 및 휘발성 가스들을 배출하 고, LTO(16)를 치밀화하는 역할을 한다. 어닐링 온도의 조절 및/또는 어닐링 시간의 가변은 계면층(18)의 두께를 조절할 수 있다. 일반적으로, 본 발명의 제 1 어닐링 단계에 의해 형성되는 계면층(18)은 약 10 내지 약 50 nm의 두께를 가지며, 약 25 내지 약 35 nm의 두께가 보다 일반적이다.
상기 특징들 이외에, 계면층(18)은 실질적으로 낮은 결함 및 높은 품질의 SGOI 기판의 형성을 보장하기 위해 여기서 후술되는 후속 본딩 및 분할 어닐링 동안에 SiGe 층(14)으로부터 가스 배출을 멈추는데 있어서 중요하다. 본질적으로, 계면층(18)은 구조적 결함 및 임의 잔류 가스들을 "게터링(getter)"하는데 도움이 되어, SiGe 층(14)과 LTO(16) 사이에서 보다 강하고 보다 안정된 계면을 촉진시킨다. 제 1 어닐링 단계 이후에 형성된 결과적인 구조는 예컨대, 도 1B에 도시된 바와 같이 수행되었다.
다음에, 주입 영역(20)이 도 1C에 도시된 SiGe 층(14)의 영역 내에 형성된다. 주입 영역(20)은 LTO(16), 계면층(18)을 통해 SiGe 층(14)에 H2 +와 같은 H 이온들(22)을 주입함으로써 형성된다. 주입 영역(20)은 SiGe 층(14)의 상부 표면 아래에서 약 200 내지 약 500 nm의 깊이에 피크 이온 농도를 갖는다. 주입 영역(20)은 수소 이온들의 주입에 의해 형성된다. 주입 조건들은 SiGe 층(14)의 두께에 따라 변할 수 있다. 주입 영역(20)을 형성하는데 이용되는 일반적인 주입 조건들은 다음과 같다: 약 60 내지 약 150 KeV의 이온 에너지 및 약 3E16 내지 약 5E16 원자/cm2의 수소 이온 도우즈. 보다 일반적으로, 주입 영역(20)은 약 120 내지 약 125 KeV의 에너지 및 약 3.5E16 내지 약 4.5E16 원자/cm2의 수소 이온 도우즈로 수행되는 이온 주입 공정을 이용하여 형성된다.
다음에, LTO(16) 두께를 당업자에 의해 선택될 수 있는 원하는 두께 값까지 줄이는데 다른 CMP 단계를 이용될 수 있다. 일반적으로, 대부분의 타입의 디바이스들의 경우, LTO(16)는 본 발명의 이 시점에서 내지 약 100 내지 약 200 nm의 두께까지 감소되며, 약 140 내지 약 160 nm의 두께가 보다 일반적이다. 본 발명의 방법의 이 시점에서 수행되는 CMP 공정은 또한 웨이퍼 본딩을 위한 일반적인 표면 요건들을 충족하는 스무스한 LTO 표면을 얻는 역할을 하는데, 즉, 제곱 평균 제곱근 거칠기 Rrms은 0.5 nm보다 작다. CMP 공정 이후에, 위에서 설명된 다른 세정 단계들을 LTO(16)의 스무스한 표면을 세정하는데 이용할 수 있다.
다음에, 도 1C에 도시된 구조는 예컨대, 도 1D에 도시된 구조를 제공하는 반도체 기판(24)에 본딩된다. 도시된 바와 같이, 도 1C에 도시된 노출된 LTO 표면은 반도체 기판(24)의 표면에 본딩된다. 반도체 기판(24)은 희생 기판(12)으로 사용될 수 있는 위에서 언급된 반도체 재료들 중 하나를 포함한다. 본딩 단계는 먼저 반도체 기판(24)의 표면을 LTO(16)의 표면과 긴밀하게 접촉시키는 단계를 포함한다. 접촉 단계 동안에 및/또는 접촉 단계 이후에 외부 압력이 가해질 수 있다.
상기 접촉 및 그에 따른 초기 본딩은 공칭 실온에서 수행된다. "공칭 실온(nominal room temperature)"은 약 18℃ 내지 약 40℃의 온도를 의미한다. 본딩 공정 전에, LTO(16)에 본딩될 반도체 기판(24)의 표면은 위에서 언급된 수정된 RCA 세정 공정과 같은 세정 공정에서 처리된다. 수정된 RCA 세정 공정은 수산기에 의해 종결된 친수성 표면을 형성함에 주의한다. 두 LTO(16) 및 반도체 기판(24)상에의 친수성 표면들의 형성은 두 층들 간의 본딩을 용이하게 하는데 도움이 된다. 구체적으로, 본딩은 수소 결합의 형성 및 보다 강한 실록산(siloxane) 결합의 후속 형성에 의해 이들 결합 표면들(LTO(16) 및 반도체 기판(24))에서 용이해진다.
접촉 본딩을 포함하는 초기 본딩 공정 이후에, 본딩 공정은 주입 영역(20) 내에서의 수소 유도 크랙 전파가 이 후속 어닐링(즉, 제 2 어닐링) 동안에 이루어지는 본딩 강화 전에 일어나는 것을 방지하기 위해 비교적 낮은 온도 T2에서 수행되는 후속 본딩 어닐링(즉, 제 2 어닐링 단계)을 포함한다. 일반적으로, 제 2 어닐링 단계는 약 5 내지 약 30 시간의 시간 기간 동안에 약 225 ℃ 내지 약 35O℃의 온도 T2에서 수행된다. 보다 일반적으로, 제 2 어닐링 단계는 약 16 내지 약 24 시간의 시간 기간 동안에 약 250℃내지 약 300℃의 온도 T2에서 수행된다. 이 어닐링 단계는 위에서 언급된 환경들 중 한 환경에서 수행되며, 서로 다른 램프 업 레이트, 소크 사이클, 및 쿨 다운 레이트(cool down rates)를 포함하는 각종 가열 방식들을 이용할 수 있다.
본딩 강화된 제 2 어닐링 단계 이후에, 수소 유도 오스왈드 리픈(Oswald ripen) 효과를 야기하기 위해, 즉, 주입 영역(20)의 평면에서 SiGe 층(14)에 크랙을 형성하기 위해 T2보다 높은 온도 T3에서 제 3 어닐링 단계가 수행된다. 즉, T3은 주입 영역(20)에 크랙을 형성하는 온도에서 수행되며, 크랙은 상기 구조로부터 SiGe 층(14) 및 하부 희생 기판(12)의 부분들을 분리, 즉, 분할할 수 있다. 분리 공정에서 보조하기 위해 면도칼날 또는 다른 동일한 수단을 사용할 수 있다. 결과적인 구조는 예컨대 도 1E에 도시되어 있다.
일반적으로, 제 3 어닐링 단계(분할 어닐링이라고도 할 수 있음)는 약 4 내지 약 6 시간의 시간 기간 동안에 약 485℃ 내지 약 550℃의 온도 T3에서 수행된다. 보다 일반적으로, 제 3 어닐링 단계는 약 4.5 내지 약 5.5 시간의 시간 기간 동안에 약 495℃ 내지 약 505℃의 온도 T3에서 수행된다. 이 제 3 어닐링 단계는 위에서 언급된 환경들 중 한 환경에서 수행되며, 서로 다른 램프 업 레이트, 소크 사이클, 및 쿨 다운 레이트(cool down rates)를 포함하는 각종 가열 방식들을 이용할 수 있다.
본 발명에 따라, 결합 쌍을 강화하기 위한 온도 T2는 상기 구조의 분할을 야기하기 위해 온도 T3보다 낮다. 또한, LTO(16)와 완전 이완된 SiGe 층(14) 간의 본딩 계면을 형성할 때 사용되는 온도 T1은 분할 온도 T3보다 높다. 또한, 온도 T1은 T4(후술됨)보다 같거나 높다.
T3보다 높은 제 4 온도 T4에서 수행되는 재어닐링 단계가 층들 간의 본딩을 강화하기 위해 수행될 수 있다. 재어닐링 단계, 즉, 본 발명에서 수행되는 제 4 어닐링은 일반적으로 약 1 내지 약 10 시간의 시간 기간 동안 약 600℃ 내지 약 700℃의 온도 T4에서 수행된다. 보다 일반적으로, 제 4 어닐링 단계는 약 7.5 내지 약 8.5 시간의 시간 기간 동안 약 620℃ 내지 약 630℃의 온도 T4에서 수행된다. 이 제 4 어닐링 단계는 위에서 언급된 환경들 중 한 환경에서 수행되며, 서로 다른 램프 업 레이트, 소크 사이클, 및 쿨 다운 레이트(cool down rates)를 포함하는 각 종 가열 방식들을 이용할 수 있다.
제 2 및 제 3 어닐링 단계들은 동일한 어닐링 챔버 내에서 진공을 유지하면서 수행될 수 있음에 주의한다. 대안으로, 제 2, 제 3 및 제 4 어닐링들은 원하는 경우 서로 다른 어닐링 챔버들에서 수행될 수 있다.
본 발명의 이 시점에서, 분할 공정 이후에 남아 있는 SiGe 층(14)은 박형화 단계에서 처리되며, 이 단계에서 SiGe 층(14)을 원하는 최종 두께까지 박형화하기 위해 CMP, 이온빔 식각, 또는 고압 산화 및 습식 식각 공정을 이용할 수 있다. 일반적으로, SiGe 층(14)에 대해 원하는 최종 두께는 약 5 내지 약 50 nm이고, 약 10 내지 약 25 nm의 원하는 최종 두께가 보다 일반적이다. 박형화 이전에, 잔류한 SiGe 층(14)의 두께는 위에서 언급된 낮은 하강력 CMP 공정을 이용하여 스무스하게 될 수 있다.
상기 공정 단계들은 SGOI(SiGe-on-insulator) 기판(26)(도 1E 참조)을 제공하며, 이 기판은 반도체 기판(24), 반도체 기판(24)상에 위치된 저온 산화물(16), 및 약 104 내지 약 105 결함/cm2 이하의 결함 밀도 및 저온 산화물(16)의 최상부에 위치된 25 원자%보다 많은 Ge 함유량을 가진, 완전 이완된 SiGe 층(14)을 구비한다. 도시된 바와 같이, 계면층(18)은 저온 산화물(16)과 완전 이완된 SiGe 층(14) 사이에 여전히 존재한다. LTO(16)은 최종 SGOI 기판(26)의 매몰 절연층임에 주의한다.
도 2는 변형 반도체층(28)을 SiGe 층(14)상에 형성하거나, 대안으로 SiGe 층(14)과 동일한 Ge 함유량 또는 서로 다른 Ge 함유량을 가진 박형(약 10 nm 이하 정도)의 재성장된 SiGe 층을 변형 반도체층(28)의 형성 전에 형성할 수 있는 다른 공정 단계를 도시한다. 재성장된 SiGe 층은 위에서 설명된 바와 같이 형성된다. Si, SiGe, SiC, SiGeC 등으로 구성될 수 있는 변형 반도체층(28)은 에피택셜 성장 공정에 의해 형성된다. 본 발명의 이 시점에서 형성된 변형 반도체층(28)은 일반적으로 약 2 내지 약 20 nm의 두께를 가지며, 약 3 내지 약 10 nm의 두께가 보다 일반적이다.
층(14) 및 그에 따른 변형 반도체층(28)의 표면 결정 배향은 (100), (110), (111) 또는 다른 유사한 결정학적인 배향일 수 있음에 주의해야 한다.
다음에, 도 2에 도시된 구조의 표면상에 FET와 같은 적어도 하나의 CMOS 디바이스를 제공하기 위해 종래 CMOS 공정 단계들을 수행할 수 있다.
다음의 실시예는 실질적으로 결함이 없는, 높은 Ge 함유량의 SGOI 기판을 형성할 때 사용되는 본 발명의 방법을 예시하기 위해 제공된다.
실시예
이 실시예에서는, 본 발명의 공정 단계들을 이용하여 실질적으로 낮은 결함, 높은 Ge 함유량의 SGOI 웨이퍼가 제공된다. 이 공정은 상술한 일반적인 절차를 따르나, 본 발명의 방법의 보다 상세하고 특정한 구현을 제공한다. 공정은 종래 RCA 습식 세정들에 의해 세정된 벌크 Si 웨이퍼를 가지고 시작된다. 다음에, 경사진 SiGe 완충층이 종래 증착 공정을 이용하여 벌크 Si 웨이퍼 상에 증착되었다. SiGe 완충층의 총 두께는 약 1.5 내지 2.0 μm이었다. SiGe 완충층의 표면을 스무스하 게 하기 위해 그리고 동시에 완충층의 두께를 200 나노미터의 양만큼 감소시키기 위해 약 1.5 psi의 하강력을 이용한 화학 기계 연마(CMP)를 사용하였다. 나중에, CMP와 통상적으로 연관된 종래 브러쉬 세정 이외에, CMP에서 잔류된 입자들 및 잔류물들을 제거하기 위해, 수정된 RCA 용액에서 웨이퍼가 여러 번 세정되었다. 일단 웨이퍼가 요구된 세정(통상적으로, 웨이퍼상의 입자 스캐너에 의해 카운트된 수십 내지 2백개의 입자들은 허용될 수 있음)에 도달하면, 스무스하게 되고 세정된 SiGe 층의 최상부에 약 300 nm의 두께를 가진 LTO가 증착된다. 상승된 온도들을 포함하는 후속 공정 단계들에서 가스 배출에 의해 유도되는 결함을 제거하기 위해, 증착된 LTO을 가진 웨이퍼가 약 800 분 동안 625℃에서 어닐링되었다. 도 3에 도시된 TEM 단면은 약 30 내지 40 nm의 두께를 가진 SiGeO 계면 산화물층이 LTO와 SiGe 완충층 사이에 형성되었음을 나타내었다. 도 3에서, Si 핸들 기판 = 반도체 기판(24), BOX = LTO(16), SiGeO = 계면(18), t-SiGe = SiGe 층(14), 그리고 나머지 층들은 본 출원의 SGOI 기판의 최상부에 형성될 수 있는, 나타낸 바와 같은 추가적인 층들이다.
다음에, 웨이퍼에는, 약 130 KeV의 에너지 및 최고 약 3.6E16 원자/cm2의 도우즈로 이온화 수소 H2 +가 이온 주입되었다. SIMS 데이터(도시되지 않음)에 기초하여, 이 에너지의 이온화 수소가 LTO 층에 침투하였고, SiGe 완충층으로 약 300 nm의 깊이에서 피크가 되었다. 수소 주입 후에, LTO 층은 본딩을 위한 표면 조건, 즉, Rrms < 0.5 nm을 충족시키기 위하여 그 두께를 약 150 nm의 지정된 두께까지 감소시키기 위해 그리고 그 표면을 스무스하게 하기 위해 연마되었다. CMP로부터의 미립자 잔류물은 브러쉬 세정 및 후속되는 수정된 RCA 세정을 이용하여 세정되었다. LTO의 표면 및 Si 핸들 기판은 신선한 수정된 RCA 세정 용액 내에서 세정되었고, 두 본딩 표면들은 두 표면들을 접촉시키기 전에 N2 환경에서 건조되었다.
후속 본딩 어닐링은 수소 결합을 공유 결합으로 변환함으로써 LTO와 Si 웨이퍼 간의 결합을 강화시키기 위해 20 시간 동안 300℃에서 행해졌다. 결합 쌍은 5 시간 동안 500℃에서 어닐링에 의해 분할되었다. 다음에, 전사된 층을 가진 핸들 웨이퍼가 SGOI 구조의 무결성을 추가로 강화시키기 위해 8 시간 동안 625℃에서 어닐링되었다. 전사된 SGOI 층을 스무스하게 하기 위해 CMP 터치 연마(touch polish)가 사용되었다. 최종 SGOI 두께는 CMP 또는 이온 식각에 의해 추가로 감소될 수 있다.
이동도 실험들은 이와 같은 SGOI 기판상에 형성된 변형 Si-MODFET 디바이스들에 대해 수행되었고, 이들 실험들의 결과는 다음과 같이 요약된다:
-295 K에서: 1741 cm2/Vs, 1.46x1012 cm-2;
-25 K에서: 16,062 cm2/Vs, 1.26x1012 cm-2.
이동도 실험들의 결과들은 본 발명의 SGOI 기판 재료를 사용하여 높은 이동도를 얻을 수 있음을 증명해주었다. 유사하게, 현재의 변형 Si MOSFET 디바이스들 의 경우에, 500 - 1000 cm2/Vs의 범위의 전자 이동도는 20 - 50 원자%의 Ge 함유량을 가진 SGOI 기판상에서 증명되었다.
n-MOSFET 또는 n-MODFET 디바이스 응용들을 위해, 개선된 전자 이동도를 위해 인장 변형 실리콘층을 형성하기 위해 최종 SGOI 구조의 최상부에 에피텍셜 실리콘이 증착될 수 있다. 유사하게, p-MOSFET 또는 p-MODFET 디바이스 응용에 적합한 개선된 정공 이동도를 위해서 압축 변형된 SiGe 채널을 형성하기 위하여 높은 Ge 함유량의 SiGe 층(즉, 50%보다 많음)을 최종 SGOI 구조의 최상부에 증착할 수 있다.
본 발명은 그 바람직한 실시예들에 대해 특별히 도시되고 설명되었으나, 본 발명의 취지 및 범위를 이탈하지 않고 형태 및 상세 사항의 상기 변화 및 다른 변화가 행해질 수 있음을 당업자는 쉽게 이해할 것이다. 그러므로, 본 발명은 설명되고 예시된 정확한 형태 및 상세 사항에 한정되는 것이 아니며, 첨부된 청구의 범위의 취지 및 범위에 속하는 것으로 의도되어 있다.
본 발명에 따라, 저온 웨이퍼 본딩 기술을 이용하여 약 25 원자%보다 많은 높은 Ge 함유량을 가진 SiGe 층을 포함하는 실질적으로 결함이 없는 SGOI 기판이 제공된다.

Claims (10)

  1. SGOI(SiGe-on-insulator) 기판을 형성하는 방법에 있어서,
    희생 기판상에 위치된 완전 이완된 SiGe 층을 구비하는 구조의 최상부에 저온 산화물을 형성하는 단계;
    상기 저온 산화물과 상기 SiGe 층 사이에 Si, Ge 및 O 원소를 포함하는 계면층을 형성하기 위해 제 1 온도에서 상기 저온 산화물을 포함하는 상기 구조를 어닐링하는 단계;
    상기 완전 이완된 SiGe 층에 주입 영역을 제공하는 단계;
    상기 저온 산화물을 반도체 기판의 표면에 본딩하되, 상기 본딩은 상기 저온 산화물의 상기 노출된 표면과 상기 반도체 기판 사이에 본딩을 형성하는 접촉 본딩, 상기 본딩을 강화하기 위한 제 2 온도에서의 제 2 어닐링, 및 상기 완전 이완된 SiGe 층 내의 상기 주입 영역에서 분리를 야기하기 위해 상기 제 2 온도보다 높은 제 3 온도에서 수행되는 제 3 어닐링을 포함하고, 이에 의해 상기 희생 기판 및 상기 완전 이완된 SiGe 층의 일부가 제거되는 단계; 및
    상기 반도체 기판, 상기 반도체 기판상에 위치된 상기 저온 산화물, 및 약 104 내지 약 105 결함/cm2 이하의 결함 밀도 및 상기 저온 산화물의 최상부에 위치된 25 원자%보다 많은 Ge 함유량을 가진 상기 완전 이완된 SiGe 층을 구비하는 SGOI 기판을 형성하기 위해 상기 제 3 온도보다 높은 제 4 온도에서 상기 구조를 재어닐링하는 단계를 포함하고,
    상기 저온 산화물 및 상기 완전 이완된 SiGe 층은 상기 계면층에 의해 분리되는 SGOI 기판 형성 방법.
  2. 제 1 항에 있어서,
    상기 완전 이완된 SiGe 층은 90%보다 큰 이완 측정치를 가진 SGOI 기판 형성 방법.
  3. 제 1 항에 있어서,
    상기 완전 이완된 SiGe 층은 하부 경사부 및 상부 이완된 완충부를 구비하는 SGOI 기판 형성 방법.
  4. 제 3 항에 있어서,
    상기 하부 경사부는 상기 희생 기판의 표면에 근접하여 10 원자% 이하의 Ge를 가진 저 Ge 함유 영역, Ge 함유량이 단계적으로 증가하는 중간 영역, 및 25 원자%보다 많은 Ge 함유량을 가진 상부 영역을 구비하는 SGOI 기판 형성 방법.
  5. 제 1 항에 있어서,
    상기 완전 이완된 SiGe는 UHVCVD(ultra high vacuum chemical vapor deposition) 또는 RTCVD(rapid thermal chemical vapor deposition)을 포함하는 증 착 공정에 의해 형성되는 SGOI 기판 형성 방법.
  6. 제 1 항에 있어서,
    상기 완전 이완된 SiGe 층은 상기 저온 산화물을 형성하기 전에 약 1 내지 약 2 psi의 하강력을 포함하는 화학 기계 연마 공정에서 처리되는 SGOI 기판 형성 방법.
  7. 제 6 항에 있어서,
    상기 화학 기계 연마 공정은 10 nm보다 작은 피크-투-피크 거칠기 및 약 500 내지 약 1000 nm의 두께를 가진, 스무스하고 박형인 SiGe 층을 제공하는 SGOI 기판 형성 방법.
  8. 제 6 항에 있어서,
    상기 화학 기계 연마 공정을 진행하는 세정 단계를 더 포함하는 SGOI 기판 형성 방법.
  9. SGOI(SiGe-on-insulator) 기판에 있어서,
    반도체 기판;
    상기 반도체 기판상에 위치된 매몰 산화물층; 및
    약 104 내지 약 105 결함/cm2 이하의 결함 밀도 및 상기 매몰 산화물의 최상부에 위치된 25 원자%보다 많은 Ge 함유량을 가진 완전 이완된 SiGe 층을 구비하고,
    상기 매몰 산화물층과 상기 SiGe 층은 Si, Ge 및 O 원소를 구비하는 계면층에 의해 분리되는 SGOI 기판.
  10. 반도체 구조에 있어서,
    SGOI(SiGe-on-insulator) 기판의 최상부에 위치된 변형 반도체층을 구비하고,
    상기 SGOI 기판은,
    반도체 기판, 상기 반도체 기판상에 위치된 매몰 산화물층, 및 약 104 내지 약 105 결함/cm2 이하의 결함 밀도 및 상기 매몰 산화물층의 최상부에 위치된 25 원자%보다 많은 Ge 함유량을 가진 완전 이완된 SiGe 층을 구비하며,
    상기 매몰 산화물층과 상기 완전 이완된 SiGe 층은 Si, Ge 및 O 원소를 구비하는 계면층에 의해 분리되는 반도체 구조.
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