CN108183104B - 半导体存储器件结构及其制作方法 - Google Patents
半导体存储器件结构及其制作方法 Download PDFInfo
- Publication number
- CN108183104B CN108183104B CN201711439944.9A CN201711439944A CN108183104B CN 108183104 B CN108183104 B CN 108183104B CN 201711439944 A CN201711439944 A CN 201711439944A CN 108183104 B CN108183104 B CN 108183104B
- Authority
- CN
- China
- Prior art keywords
- silicon
- layer
- relaxed
- germanium
- word line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 39
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 238000000034 method Methods 0.000 title claims description 42
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims abstract description 108
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 87
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 87
- 239000010703 silicon Substances 0.000 claims abstract description 87
- 238000002955 isolation Methods 0.000 claims abstract description 68
- 239000000758 substrate Substances 0.000 claims description 21
- 229910052732 germanium Inorganic materials 0.000 claims description 20
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 20
- 230000008569 process Effects 0.000 claims description 18
- 239000004020 conductor Substances 0.000 claims description 17
- 239000003990 capacitor Substances 0.000 claims description 12
- 239000000463 material Substances 0.000 claims description 12
- 230000009467 reduction Effects 0.000 claims description 12
- 230000008859 change Effects 0.000 claims description 11
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 3
- 238000001312 dry etching Methods 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 claims description 3
- 239000002184 metal Substances 0.000 claims description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 3
- 229910052721 tungsten Inorganic materials 0.000 claims description 3
- 239000010937 tungsten Substances 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 194
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 13
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/488—Word lines
Abstract
本发明提供一种半导体存储器件结构及其制作方法，半导体存储器件包括硅基底、锗硅渐变缓冲层、锗硅弛豫层、硅外延层、沟槽隔离结构及埋入式字线结构。所述锗硅弛豫层被部分去除以形成填充沟槽及弛豫侧壁，所述硅外延层包含填充于所述填充沟槽内的填充部以及覆盖于所述填充部及所述弛豫侧壁上的顶层部。藉由所述沟槽隔离结构于所述硅外延层中隔出有源区，以及埋入式字线结构延伸至所述填充部内且与所述有源区交叉，所述弛豫侧壁提供所述埋入式字线结构的沟道应力。本发明将两条埋入式字线结构设置于锗硅弛豫层填充沟槽内的有源区中，弛豫侧壁会对其内的有源区产生应力，以产生埋入式字线结构的沟道应力，提高沟道内部电子的迁移率，进而提高器件性能。
Description
技术领域
本发明属于半导体设计及制造领域，特别是涉及一种基于应变硅技术的半导体存储器件结构及其制作方法。
背景技术
动态随机存储器(Dynamic Random Access Memory，简称：DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器10和晶体管11；晶体管11的栅极与字线13相连、源极与位线12相连、漏极与电容器10相连；字线13上的电压信号能够控制晶体管11的打开或关闭，进而通过位线12读取存储在电容器10中的数据信息，或者通过位线12将数据信息写入到电容器10中进行存储，如图1所示。
随着采用埋入式字线结构的动态随机存储芯片的制程微缩，字线的结构也在不断缩小，同时电子迁移率衰减和饱和速度限制了驱动电流的提高，器件性能的改善变得非常困难。
基于以上所述，提供一种可以提高动态随机存储芯片的性能的方法及结构实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体存储器件结构及其制作方法，用于解决现有技术中动态随机存储芯片性能的改善越趋困难的问题。
为实现上述目的及其他相关目的，本发明提供一种半导体存储器件结构的制作方法，所述制作方法包括：1)提供一硅基底，于所述硅基底上形成锗硅渐变缓冲层；2)于所述锗硅渐变缓冲层上形成锗硅弛豫层，其中，所述锗硅弛豫层的锗含量大于所述锗硅渐变缓冲层的锗含量；3)刻蚀所述锗硅弛豫层以形成填充沟槽及弛豫侧壁，所述弛豫侧壁位于所述填充沟槽之间，所述填充沟槽的底部显露所述锗硅弛豫层；4)于所述锗硅弛豫层上形成硅外延层，所述硅外延层包含填充于所述填充沟槽内的填充部；5)于所述弛豫侧壁中形成沟槽隔离结构，藉由所述沟槽隔离结构于所述硅外延层中隔出有源区，所述有源区包含所述硅外延层的所述填充部和所述锗硅弛豫层的所述弛豫侧壁；以及6)于所述硅外延层中制作埋入式字线结构，所述埋入式字线结构延伸至所述填充部内且与所述有源区交叉，由所述弛豫侧壁提供所述埋入式字线结构的沟道应力。
优选地，步骤1)中，所述锗硅渐变缓冲层的材料包含SixGe1-x，其中，x介于0.9～0.5之间，且所述SixGe1-x中，x的变化包含由线性减小及梯度减小所组成群组中的一种。
优选地，所述锗硅弛豫层的材料包含SiyGe1-y，其中，y介于0.2～0.5之间。
优选地，所述锗硅渐变缓冲层的厚度介于500纳米～1000纳米之间，所述锗硅弛豫层的厚度介于200纳米～500纳米之间。
优选地，所述沟槽隔离结构的宽度介于10纳米～30纳米之间，深度介于300纳米～400纳米之间。
优选地，步骤5)中，所述沟槽隔离结构穿过所述弛豫侧壁，所述沟槽隔离结构与所述弛豫侧壁同轴，且所述沟槽隔离结构的宽度小于所述弛豫侧壁的宽度，使得所述沟槽隔离结构的两侧保留有所述弛豫侧壁。
优选地，步骤5)前，所述弛豫侧壁的宽度介于37纳米～45纳米之间。
优选地，步骤4)中，所述硅外延层还包含顶层部，覆盖于所述填充部及所述弛豫侧壁上。
优选地，所述填充沟槽的深度介于150纳米～200纳米之间，所述填充沟槽的宽度介于78纳米～86纳米之间，所述硅外延层的所述顶层部的厚度介于30纳米～100纳米之间。
优选地，步骤6)包括：6-1)采用由双重曝光工艺、间距倍增工艺及四重曝光工艺所组成群组中的一种于所述顶层部形成所述埋入式字线结构的掩膜图案；6-2)采用干法刻蚀于所述硅外延层中形成字线沟槽；6-3)于所述字线沟槽的底部及侧壁形成栅介质层；6-4)于所述字线沟槽中填充导电材料层，所述导电材料层的顶面低于所述硅外延层的顶面，以形成凹槽；以及6-5)于所述凹槽中形成字线隔离层。
优选地，每个所述有源区与两根所述埋入式字线结构交叉，两根所述埋入式字线结构之间包含漏区，两根所述埋入式字线结构与所述沟槽隔离结构之间包含源区，所述漏区连接有电容器，所述源区连接有位线。
本发明还提供一种半导体存储器件结构，包括：硅基底；锗硅渐变缓冲层，形成于所述硅基底上；锗硅弛豫层，形成于所述渐变缓冲层上，所述锗硅弛豫层的锗含量大于所述锗硅渐变缓冲层的锗含量，所述锗硅弛豫层被部分去除以形成填充沟槽及弛豫侧壁，所述弛豫侧壁位于所述填充沟槽之间，所述填充沟槽的底部显露所述锗硅弛豫层；硅外延层，形成于所述锗硅弛豫层上，所述硅外延层包含填充于所述填充沟槽内的填充部；沟槽隔离结构，形成于所述弛豫侧壁中，藉由所述沟槽隔离结构于所述硅外延层中隔出有源区，所述有源区包含所述硅外延层的所述填充部和所述锗硅弛豫层的所述弛豫侧壁；以及埋入式字线结构，形成于所述硅外延层中，所述埋入式字线结构延伸至所述填充部内且与所述有源区交叉，所述弛豫侧壁提供所述埋入式字线结构的沟道应力。
优选地，所述锗硅渐变缓冲层的材料包含SixGe1-x，其中，x介于0.9～0.5之间，且所述SixGe1-x中，x的变化包含由线性减小及梯度减小所组成群组中的一种。
优选地，所述锗硅弛豫层的材料包含SiyGe1-y，其中，y介于0.2～0.5之间。
优选地，所述锗硅渐变缓冲层的厚度介于500纳米～1000纳米之间，所述锗硅弛豫层的厚度介于200纳米～500纳米之间。
优选地，所述沟槽隔离结构的宽度介于10纳米～30纳米之间，深度介于300纳米～400纳米之间。
优选地，所述沟槽隔离结构穿过所述弛豫侧壁，所述沟槽隔离结构与所述弛豫侧壁同轴，且所述沟槽隔离结构的宽度小于所述弛豫侧壁的宽度，使得所述沟槽隔离结构的两侧保留有所述弛豫侧壁。
优选地，跨过所述沟槽隔离结构的相邻所述弛豫侧壁的宽度和介于37纳米～45纳米之间。
优选地，所述硅外延层还包含顶层部，覆盖于所述填充部及所述弛豫侧壁上。
优选地，所述填充沟槽的深度介于150纳米～200纳米之间，所述填充沟槽的宽度介于78纳米～86纳米之间，所述硅外延层的所述顶层部的厚度介于30纳米～100纳米之间。
优选地，所述埋入式字线结构包括：字线沟槽，形成于所述硅外延层中；栅介质层，形成于所述字线沟槽的底部及侧壁；导电材料层，填充于所述字线沟槽中，所述导电材料层的顶面低于所述硅外延层的顶面，以形成凹槽；以及字线隔离层，形成于所述凹槽中。
优选地，每个所述有源区与两根所述埋入式字线结构交叉，两根所述埋入式字线结构之间包含漏区，两根所述埋入式字线结构与所述沟槽隔离结构之间包含源区，所述漏区连接有电容器，所述源区连接有位线。
如上所述，本发明的半导体存储器件结构及其制作方法，具有以下有益效果：
本发明将两条埋入式字线结构设置于锗硅弛豫层填充沟槽内的有源区中，弛豫侧壁会对其内的有源区产生应力，以产生埋入式字线结构的沟道应力，提高沟道内部电子的迁移率，进而提高器件性能。
本发明通过设计锗硅渐变缓冲层及锗硅弛豫层的锗硅比例，可有效提高锗硅弛豫层的质量，并藉以提高外延硅外延层的生长质量。
附图说明
图1显示为动态随机存储器(DRAM)的结构示意图。
图2～图12显示为本发明实施例1的半导体存储器件结构的制作方法各步骤所呈现的结构示意图。
图13～图14显示为本发明实施例2的半导体存储器件结构的制作方法各步骤所呈现的结构示意图。
元件标号说明
10 电容器
11 晶体管
12 位线
13 字线
101 硅基底
102 硅渐变缓冲层
103 锗硅弛豫层
104 掩膜层
105 填充沟槽
106 弛豫侧壁
107 硅外延层
108 填充部
109 顶层部
110 沟槽隔离结构
111 掩膜图案
112 字线沟槽
113 栅介质层
114 导电材料层
115 凹槽
116 字线隔离层
117 有源区
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图2～图14。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例1
如图2～图12所示，本实施例提供一种半导体存储器件结构的制作方法，所述制作方法包括：
如图2所示，首先进行步骤1)，提供一硅基底101，于所述硅基底101上形成锗硅渐变缓冲层102。
所述硅基底101包含单晶硅衬底(Si)及绝缘体上硅衬底(SOI)所组成群组中的一种，所述硅基底101的制造方法可以包含注氧隔离(SIMOX)工艺、键合减薄(BE)工艺或智能剥离(Smart Cut)工艺等。
采用外延生产工艺于所述硅基底101表面形成所述锗硅渐变缓冲层102，所述锗硅渐变缓冲层102的材料包含SixGe1-x，其中，x介于0.9～0.5之间，且所述SixGe1-x中，x的变化包含由线性减小及梯度减小所组成群组中的一种。例如，所述锗硅渐变缓冲层102可以包含单层结构，该单层结构中的锗含量逐渐增大；又如，所述锗硅渐变缓冲层102可以包含多层结构，所述多层结构中，每层的锗含量可以为定值，但是不同层中的锗含量呈逐渐增大。
优选地，所述锗硅渐变缓冲层102的厚度介于500纳米～1000纳米之间。
如图3所示，然后进行步骤2)，于所述锗硅渐变缓冲层102上形成锗硅弛豫层103，其中，所述锗硅弛豫层103的锗含量大于所述锗硅渐变缓冲层102的锗含量。
采用外延生长工艺于所述锗硅渐变缓冲层102上形成锗硅弛豫层103，所述锗硅弛豫层103的材料包含SiyGe1-y，其中，y介于0.2～0.5之间。所述锗硅弛豫层103的锗含量可以为一定值，也可以为渐变值。
硅(Si)的晶格常数为0.5428nm，锗(Ge)的晶格常数是0.5658nm，即Ge的晶格常数是Si的1.04倍。锗硅(SiGe)合金的晶格常数与Ge的含量成正比，如果Ge的含量是0.5，那么SiGe的晶格常数是Si的1.02倍。所述锗硅弛豫层103的锗含量大于所述锗硅渐变缓冲层102的锗含量，例如，所述锗硅弛豫层103的锗含量大于50％，以保证所述锗硅弛豫层103与后续外延的单晶硅之间具有较大的晶格常数差，从而提高后续制作的埋入式字线结构的沟道应力，进而提高器件性能。
优选地，所述锗硅弛豫层103的厚度介于200纳米～500纳米之间。
如图4～图5所示，接着进行步骤3)，刻蚀所述锗硅弛豫层103以形成填充沟槽105及弛豫侧壁106，所述弛豫侧壁106位于所述填充沟槽105之间，所述填充沟槽105的底部显露所述锗硅弛豫层103。
具体地，包括：
步骤3-1)，如图4所示，于所述锗硅弛豫层103表面形成掩膜层104，所述掩膜层104可以由一层光阻组成或者多层由无机物和有机物以及光阻组成，并被显影刻蚀后形成。
步骤3-2)，如图5所示，采用等离子体干法刻蚀工艺刻蚀所述锗硅弛豫层103以形成填充沟槽105及弛豫侧壁106，所述弛豫侧壁106位于所述填充沟槽105之间，所述填充沟槽105的底部显露所述锗硅弛豫层103。所述填充沟槽105的深度介于150纳米～200纳米之间，所述填充沟槽105的宽度介于78纳米～86纳米之间。
如图6所示，然后进行步骤4)，于所述锗硅弛豫层103上形成硅外延层107，所述硅外延层107包含填充于所述填充沟槽105内的填充部108以及覆盖于所述填充部108及所述弛豫侧壁106上的顶层部109。
采用外延生长工艺于所述锗硅弛豫层103上形成硅外延层107，所述硅外延层107包含填充于所述填充沟槽105内的填充部108以及覆盖于所述填充部108及所述弛豫侧壁106上的顶层部109，然后采用化学机械抛光工艺(CMP)对所述硅外延层107表面进行抛光，以获得平滑表面，所述硅外延层107的所述顶层部109的厚度介于30纳米～100纳米之间，例如，所述顶层部109的厚度高出所述弛豫侧壁106顶部50纳米。
如图7所示，接着进行步骤5)，于所述弛豫侧壁106中形成沟槽隔离结构110，藉由所述沟槽隔离结构110于所述硅外延层107中隔出有源区117，所述有源区117包含所述硅外延层107的所述填充部108和所述锗硅弛豫层103的所述弛豫侧壁106。
所述隔离沟槽的宽度介于10纳米～30纳米之间，深度介于300纳米～400纳米之间。
作为示例，所述弛豫侧壁106的宽度Z1介于37纳米～45纳米之间，该宽度可以保证其具有足够的空间制作所述沟槽隔离结构110，并保持其两侧保留有所述弛豫侧壁106。在本实施例中，所述沟槽隔离结构110穿过所述弛豫侧壁106，所述沟槽隔离结构110与所述弛豫侧壁106同轴，且所述沟槽隔离结构110的宽度小于所述弛豫侧壁106的宽度，使得所述沟槽隔离结构110的两侧保留有所述弛豫侧壁106，所述弛豫侧壁106可以提供后续制作的埋入式字线结构的沟道应力。将所述沟槽隔离结构110穿过所述弛豫侧壁106，可以避免其占用较多的有源区117面积，增加存储器件的集成密度，同时可以提高存储器件的性能。
如图8～图12所示，最后进行步骤6)，于所述硅外延层107中制作埋入式字线结构，所述埋入式字线结构延伸至所述填充部108内且与所述有源区117交叉，所述弛豫侧壁106提供所述埋入式字线结构的沟道应力。
作为示例，步骤6)包括：
如图8所示，首先进行步骤6-1)，采用由双重曝光(Double Patterning)、间距倍增(Pitch Doubling)及四重曝光(Quadruple Patterning)所组成群组中的一种于所述顶层部109形成所述埋入式字线结构的掩膜图案111。
如图9所示，然后进行步骤6-2)，采用等离子体干法刻蚀于所述硅外延层107中形成字线沟槽112，所述字线沟槽112延伸至所述填充部108内且与所述有源区117交叉。
如图10所示，接着进行步骤6-3)，于所述字线沟槽112的底部及侧壁形成栅介质层113。
例如，采用热氧化工艺于所述字线沟槽112的底部及侧壁形成二氧化硅层，作为所述栅介质层113。
如图11所示，然后进行步骤6-4)，于所述字线沟槽112中填充导电材料层114，所述导电材料层114的顶面低于所述硅外延层107的顶面，以形成凹槽115。
例如，可以采用低压化学气相沉积工艺于所述字线沟槽112中填充导电材料层114，所述导电材料层114可以包含形成于所述栅介质层113表面的氮化钛(TiN)粘附层以及填充于所述字线沟槽112内的金属钨(W)层。
如图12所示，最后进行步骤6-5)，于所述凹槽115中形成字线隔离层116。
例如，可以采用化学气相沉积工艺或者原子层沉积工艺于所述凹槽115中形成字线隔离层116，所述字线隔离层116可以包含氮化硅(SiN)等。
如图12所示，每个所述有源区117与两根所述埋入式字线结构交叉，两根所述埋入式字线结构之间包含漏区，两根所述埋入式字线结构与所述沟槽隔离结构110之间包含源区，所述漏区连接有电容器，所述源区连接有位线。
如图12所示，本实施例还提供一种半导体存储器件结构，包括：硅基底101、锗硅渐变缓冲层102、锗硅弛豫层103、硅外延层107、沟槽隔离结构110以及埋入式字线结构。
所述硅基底101包含单晶硅衬底(Si)及绝缘体上硅衬底(SOI)所组成群组中的一种，
所述锗硅渐变缓冲层102形成于所述硅基底101上。
所述锗硅渐变缓冲层102的材料包含SixGe1-x，其中，x介于0.9～0.5之间，且所述SixGe1-x中，x的变化包含由线性减小及梯度减小所组成群组中的一种。例如，所述SixGe1-x渐变缓冲层可以包含单层结构，该单层结构中的锗含量逐渐增大；又如，所述SixGe1-x渐变缓冲层可以包含多层结构，所述多层结构中，每层的锗含量可以为定值，但是不同层中的锗含量呈逐渐增大。
优选地，所述锗硅渐变缓冲层102的厚度介于500纳米～1000纳米之间。
所述锗硅弛豫层103形成于所述渐变缓冲层上，所述锗硅弛豫层103的锗含量大于所述锗硅渐变缓冲层102的锗含量，所述锗硅弛豫层103被部分去除以形成填充沟槽105及弛豫侧壁106，所述弛豫侧壁106位于所述填充沟槽105之间，所述填充沟槽105的底部显露所述锗硅弛豫层103。
所述锗硅弛豫层103的材料包含SiyGe1-y，其中，y介于0.2～0.5之间。所述锗硅弛豫层103的锗含量可以为一定值，也可以为渐变值。
硅(Si)的晶格常数为0.5428nm，锗(Ge)的晶格常数是0.5658nm，即Ge的晶格常数是Si的1.04倍。锗硅(SiGe)合金的晶格常数与Ge的含量成正比，如果Ge的含量是0.5，那么SiGe的晶格常数是Si的1.02倍。所述锗硅弛豫层103的锗含量大于所述锗硅渐变缓冲层102的锗含量，例如，所述锗硅弛豫层103的锗含量大于50％，以保证所述锗硅弛豫层103与后续外延的单晶硅之间具有较大的晶格常数差，从而提高后续制作的埋入式字线结构的沟道应力，进而提高器件性能。
优选地，所述锗硅弛豫层103的厚度介于200纳米～500纳米之间。
所述填充沟槽105的深度介于150纳米～200纳米之间，所述填充沟槽105的宽度介于78纳米～86纳米之间。
所述硅外延层107形成于所述锗硅弛豫层103上，所述硅外延层107包含填充于所述填充沟槽105内的填充部108以及覆盖于所述填充部108及所述弛豫侧壁106上的顶层部109。
所述硅外延层107的所述顶层部109的厚度介于30纳米～100纳米之间，例如，所述顶层部109的厚度高出所述弛豫侧壁106顶部50纳米。
所述沟槽隔离结构110形成于所述硅外延层107、所述锗硅弛豫层103及所述锗硅渐变缓冲层102中，藉由所述沟槽隔离结构110于所述硅外延层107中隔出有源区117，所述有源区117包含所述硅外延层107的所述填充部108和所述锗硅弛豫层103的所述弛豫侧壁106。
所述隔离沟槽的宽度介于10纳米～30纳米之间，深度介于300纳米～400纳米之间。
作为示例，所述弛豫侧壁106的宽度介于37纳米～45纳米之间，该宽度可以保证其具有足够的空间制作所述沟槽隔离结构110，并保持其两侧保留有所述弛豫侧壁106。在本实施例中，所述沟槽隔离结构110穿过所述弛豫侧壁106，所述沟槽隔离结构110与所述弛豫侧壁106同轴，且所述沟槽隔离结构110的宽度小于所述弛豫侧壁106的宽度，使得所述沟槽隔离结构110的两侧保留有所述弛豫侧壁106，所述弛豫侧壁106可以提供后续制作的埋入式字线结构的沟道应力。将所述沟槽隔离结构110穿过所述弛豫侧壁106，可以避免其占用较多的有源区117面积，增加存储器件的集成密度，同时可以提高存储器件的性能。
所述埋入式字线结构形成于所述硅外延层107中，所述埋入式字线结构延伸至所述填充部108内且与所述有源区117交叉，所述弛豫侧壁106提供所述埋入式字线结构的沟道应力。
所述埋入式字线结构包括：字线沟槽112，形成于所述硅外延层107中；栅介质层113，形成于所述字线沟槽112的底部及侧壁；导电材料层114，填充于所述字线沟槽112中，所述导电材料层114的顶面低于所述硅外延层107的顶面，以形成凹槽115；以及字线隔离层116，形成于所述凹槽115中。所述导电材料层114可以包含形成于所述栅介质层113表面的氮化钛(TiN)粘附层以及填充于所述字线沟槽112内的金属钨(W)层，所述字线隔离层116可以包含氮化硅(SiN)等。
如图12所示，每个所述有源区117与两根所述埋入式字线结构交叉，两根所述埋入式字线结构之间包含漏区，两根所述埋入式字线结构与所述沟槽隔离结构110之间包含源区，所述漏区连接有电容器，所述源区连接有位线。
实施例2
如图13～图14所示，本实施例提供一种半导体存储器件结构的制作方法，其基本步骤如
实施例1，其中，与实施例1的不同之处在于：所述硅外延层仅包含填充于所述填充沟槽105内的填充部108，而不包含顶层部，所述弛豫侧壁106直通到所述硅外延层的上表面，用以增加所述弛豫侧壁106提供所述埋入式字线结构沟道应力的区域范围。
如图14所示，本实施例还提供一种半导体存储器件结构，其基本结构如实施例1，其中，与实施例1的不同之处在于：所述硅外延层仅包含填充于所述填充沟槽105内的填充部108，而不包含顶层部，用以增加所述弛豫侧壁106提供所述埋入式字线结构沟道应力的区域范围。
如上所述，本发明的半导体存储器件结构及其制作方法，具有以下有益效果：
本发明将两条埋入式字线结构设置于锗硅弛豫层填充沟槽内的有源区中，弛豫侧壁会对其内的有源区产生应力，以产生埋入式字线结构的沟道应力，提高沟道内部电子的迁移率，进而提高器件性能。。
本发明通过设计锗硅渐变缓冲层及锗硅弛豫层的锗硅比例，可有效提高锗硅弛豫层的质量，并藉以提高外延硅外延层的生长质量。
所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (22)
1.一种半导体存储器件结构的制作方法，其特征在于，所述制作方法包括：
1）提供一硅基底，于所述硅基底上形成锗硅渐变缓冲层；
2）形成锗硅弛豫层于所述锗硅渐变缓冲层上，其中，所述锗硅弛豫层的锗含量大于所述锗硅渐变缓冲层的锗含量；
3）刻蚀所述锗硅弛豫层以形成填充沟槽及弛豫侧壁，所述弛豫侧壁位于所述填充沟槽之间，所述填充沟槽的底部显露所述锗硅弛豫层；
4）形成硅外延层于所述锗硅弛豫层上，所述硅外延层包含填充于所述填充沟槽内的填充部；
5）形成沟槽隔离结构于所述弛豫侧壁中，藉由所述沟槽隔离结构于所述硅外延层中隔出有源区，所述有源区包含所述硅外延层的所述填充部和所述锗硅弛豫层的所述弛豫侧壁；以及
6）制作埋入式字线结构于所述硅外延层中，所述埋入式字线结构延伸至所述填充部内且与所述有源区交叉，由所述弛豫侧壁提供所述埋入式字线结构的沟道应力。
2.根据权利要求1所述的半导体存储器件结构的制作方法，其特征在于：步骤1）中，所述锗硅渐变缓冲层的材料包含SixGe1-x，其中，x介于0.9~0.5之间，且所述SixGe1-x中，x的变化包含由线性减小及梯度减小所组成群组中的一种。
3.根据权利要求1所述的半导体存储器件结构的制作方法，其特征在于：所述锗硅弛豫层的材料包含SiyGe1-y，其中，y介于0.2~0.5之间。
4.根据权利要求1所述的半导体存储器件结构的制作方法，其特征在于：所述锗硅渐变缓冲层的厚度介于500纳米~1000纳米之间，所述锗硅弛豫层的厚度介于200纳米~500纳米之间。
5.根据权利要求1所述的半导体存储器件结构的制作方法，其特征在于：所述沟槽隔离结构的宽度介于10纳米~30 纳米之间，深度介于300纳米~400 纳米之间。
6.根据权利要求1所述的半导体存储器件结构的制作方法，其特征在于：步骤5）中，所述沟槽隔离结构穿过所述弛豫侧壁，所述沟槽隔离结构与所述弛豫侧壁同轴，且所述沟槽隔离结构的宽度小于所述弛豫侧壁的宽度，使得所述沟槽隔离结构的两侧保留有所述弛豫侧壁。
7.根据权利要求6所述的半导体存储器件结构的制作方法，其特征在于：步骤5）前，所述弛豫侧壁的宽度介于37纳米~45 纳米之间。
8.根据权利要求1所述的半导体存储器件结构的制作方法，其特征在于：步骤4）中，所述硅外延层还包含顶层部，覆盖于所述填充部及所述弛豫侧壁上。
9.根据权利要求8所述的半导体存储器件结构的制作方法，其特征在于：所述填充沟槽的深度介于150纳米~200纳米之间，所述填充沟槽的宽度介于78纳米~86纳米之间，所述硅外延层的所述顶层部的厚度介于30纳米~100纳米之间。
10.根据权利要求8所述的半导体存储器件结构的制作方法，其特征在于：步骤6）包括：
6-1）采用由双重曝光工艺、间距倍增工艺及四重曝光工艺所组成群组中的一种于所述顶层部形成所述埋入式字线结构的掩膜图案；
6-2）采用干法刻蚀于所述硅外延层中形成字线沟槽；
6-3）于所述字线沟槽的底部及侧壁形成栅介质层；
6-4）于所述字线沟槽中填充导电材料层，所述导电材料层的顶面低于所述硅外延层的顶面，以形成凹槽；以及
6-5）于所述凹槽中形成字线隔离层。
11.根据权利要求1~10任一项所述的半导体存储器件结构的制作方法，其特征在于：每个所述有源区与两根所述埋入式字线结构交叉，两根所述埋入式字线结构之间包含漏区，两根所述埋入式字线结构与所述沟槽隔离结构之间包含源区，所述漏区连接有电容器，所述源区连接有位线。
12.一种半导体存储器件结构，其特征在于，包括：
硅基底；
锗硅渐变缓冲层，形成于所述硅基底上；
锗硅弛豫层，形成于所述渐变缓冲层上，所述锗硅弛豫层的锗含量大于所述锗硅渐变缓冲层的锗含量，所述锗硅弛豫层被部分去除以形成填充沟槽及弛豫侧壁，所述弛豫侧壁位于所述填充沟槽之间，所述填充沟槽的底部显露所述锗硅弛豫层；
硅外延层，形成于所述锗硅弛豫层上，所述硅外延层包含填充于所述填充沟槽内的填充部；
沟槽隔离结构，形成于所述弛豫侧壁中，藉由所述沟槽隔离结构于所述硅外延层中隔出有源区，所述有源区包含所述硅外延层的所述填充部和所述锗硅弛豫层的所述弛豫侧壁；以及
埋入式字线结构，形成于所述硅外延层中，所述埋入式字线结构延伸至所述填充部内且与所述有源区交叉，所述弛豫侧壁提供所述埋入式字线结构的沟道应力，埋入式字线结构包括含有氮化钛和金属钨的导电材料层。
13.根据权利要求12所述的半导体存储器件结构，其特征在于：所述锗硅渐变缓冲层的材料包含SixGe1-x，其中，x介于0.9~0.5之间，且所述SixGe1-x中，x的变化包含由线性减小及梯度减小所组成群组中的一种。
14.根据权利要求12所述的半导体存储器件结构，其特征在于：所述锗硅弛豫层的材料包含SiyGe1-y，其中，y介于0.2~0.5之间。
15.根据权利要求12所述的半导体存储器件结构，其特征在于：所述锗硅渐变缓冲层的厚度介于500纳米~1000纳米之间，所述锗硅弛豫层的厚度介于200纳米~500纳米之间。
16.根据权利要求12所述的半导体存储器件结构，其特征在于：所述沟槽隔离结构的宽度介于10纳米~30 纳米之间，深度介于300纳米~400 纳米之间。
17.根据权利要求12所述的半导体存储器件结构，其特征在于：所述沟槽隔离结构穿过所述弛豫侧壁，所述沟槽隔离结构与所述弛豫侧壁同轴，且所述沟槽隔离结构的宽度小于所述弛豫侧壁的宽度，使得所述沟槽隔离结构的两侧保留有所述弛豫侧壁。
18.根据权利要求17所述的半导体存储器件结构，其特征在于：跨过所述沟槽隔离结构的相邻所述弛豫侧壁的宽度和介于37纳米~45 纳米之间。
19.根据权利要求12所述的半导体存储器件结构，其特征在于：所述硅外延层还包含顶层部，覆盖于所述填充部及所述弛豫侧壁上。
20.根据权利要求19所述的半导体存储器件结构，其特征在于：所述填充沟槽的深度介于150纳米~200纳米之间，所述填充沟槽的宽度介于78纳米~86纳米之间，所述硅外延层的所述顶层部的厚度介于30纳米~100纳米之间。
21.根据权利要求19所述的半导体存储器件结构，其特征在于，所述埋入式字线结构包括：
字线沟槽，形成于所述硅外延层中；
栅介质层，形成于所述字线沟槽的底部及侧壁；
导电材料层，填充于所述字线沟槽中，所述导电材料层的顶面低于所述硅外延层的顶面，以形成凹槽；以及
字线隔离层，形成于所述凹槽中。
22.根据权利要求12~21任一项所述的半导体存储器件结构，其特征在于：每个所述有源区与两根所述埋入式字线结构交叉，两根所述埋入式字线结构之间包含漏区，两根所述埋入式字线结构与所述沟槽隔离结构之间包含源区，所述漏区连接有电容器，所述源区连接有位线。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711439944.9A CN108183104B (zh) | 2017-12-27 | 2017-12-27 | 半导体存储器件结构及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711439944.9A CN108183104B (zh) | 2017-12-27 | 2017-12-27 | 半导体存储器件结构及其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN108183104A CN108183104A (zh) | 2018-06-19 |
| CN108183104B true CN108183104B (zh) | 2023-07-04 |
Family
ID=62547366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201711439944.9A Active CN108183104B (zh) | 2017-12-27 | 2017-12-27 | 半导体存储器件结构及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108183104B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111755423B (zh) * | 2019-03-28 | 2021-10-22 | 华邦电子股份有限公司 | 埋入式字线结构 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005142430A (ja) * | 2003-11-07 | 2005-06-02 | Toshiba Corp | 半導体装置およびその製造方法 |
| CN101010781A (zh) * | 2004-09-13 | 2007-08-01 | 国际商业机器公司 | 使用晶片键合技术制造无缺陷高Ge含量(25%)绝缘体上SIGE（SGOI）衬底的方法 |
| CN102254829A (zh) * | 2011-08-05 | 2011-11-23 | 电子科技大学 | 一种具有高弛豫度SiGe缓冲层的制备方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU2002331077A1 (en) * | 2001-08-13 | 2003-03-03 | Amberwave Systems Corporation | Dram trench capacitor and method of making the same |
| KR100674952B1 (ko) * | 2005-02-05 | 2007-01-26 | 삼성전자주식회사 | 3차원 플래쉬 메모리 소자 및 그 제조방법 |
| CN207781595U (zh) * | 2017-12-27 | 2018-08-28 | 睿力集成电路有限公司 | 半导体存储器件结构 |
-
2017
- 2017-12-27 CN CN201711439944.9A patent/CN108183104B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005142430A (ja) * | 2003-11-07 | 2005-06-02 | Toshiba Corp | 半導体装置およびその製造方法 |
| CN101010781A (zh) * | 2004-09-13 | 2007-08-01 | 国际商业机器公司 | 使用晶片键合技术制造无缺陷高Ge含量(25%)绝缘体上SIGE（SGOI）衬底的方法 |
| CN102254829A (zh) * | 2011-08-05 | 2011-11-23 | 电子科技大学 | 一种具有高弛豫度SiGe缓冲层的制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN108183104A (zh) | 2018-06-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7514748B2 (en) | Semiconductor device | |
| US7256459B2 (en) | Floating body-type DRAM cell with increased capacitance | |
| KR100773009B1 (ko) | 다수 개의 표면을 따라 변형 격자 구조를 가지는 전계 효과트랜지스터 채널 | |
| JP4490927B2 (ja) | 半導体装置 | |
| JP5234439B2 (ja) | エッチングで作成したナノＦｉｎトランジスタ | |
| US11114335B1 (en) | Semiconductor device structure with air gap structure and method for forming the same | |
| JP2008300816A (ja) | 自己整合式ＦｉｎＦＥＴ装置の製作方法 | |
| CN107492552B (zh) | 具有堆叠布局的半导体器件 | |
| US9455329B2 (en) | Junctionless semiconductor device having buried gate, apparatus including the same, and method for manufacturing the semiconductor device | |
| US10026821B2 (en) | All-around gate field-effect transistor | |
| CN103489784A (zh) | 具有改良的栅极高度均匀性的半导体装置及其制造方法 | |
| WO2015104947A1 (ja) | 半導体装置、メモリ回路、および半導体装置の製造方法 | |
| US10818800B2 (en) | Semiconductor structure and method for preparing the same | |
| KR102391128B1 (ko) | 메모리 디바이스 및 그 제조 방법 | |
| JP2011014753A (ja) | 半導体装置 | |
| CN108183104B (zh) | 半导体存储器件结构及其制作方法 | |
| US7781283B2 (en) | Split-gate DRAM with MuGFET, design structure, and method of manufacture | |
| US7979836B2 (en) | Split-gate DRAM with MuGFET, design structure, and method of manufacture | |
| US9171952B2 (en) | Low gate-to-drain capacitance fully merged finFET | |
| CN113990800A (zh) | 半导体器件的制备方法及半导体器件 | |
| JP2008283158A (ja) | 半導体素子及びその製造方法 | |
| US7682926B2 (en) | Semiconductor device and method of fabricating the same | |
| KR100973272B1 (ko) | Ｓｏｉ 소자 및 그의 제조방법 | |
| JP5327782B2 (ja) | 二重絶縁ゲート電界効果トランジスタおよびその製造方法 | |
| CN116564820A (zh) | 半导体器件及其制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| TA01 | Transfer of patent application right | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20181009 Address after: 230601 room 630, Hai Heng mansion 6, Cui Wei Road, Hefei economic and Technological Development Zone, Anhui Applicant after: CHANGXIN MEMORY TECHNOLOGIES, Inc. Address before: 230000 room 526, Hai Heng mansion 6, Cui Wei Road, Hefei economic and Technological Development Zone, Anhui Applicant before: INNOTRON MEMORY CO.,Ltd. |
|
| GR01 | Patent grant | ||
| GR01 | Patent grant |