KR20070041461A - 프로브 시트의 제조 방법 - Google Patents

Abstract

반도체 칩의 고집적화에 수반하는 협피치이면서 또한 고밀도인 전극 패드에의 접촉, 및 반도체 칩의 검사를 행하는 고정밀도인 프로브 시트의 제조 방법으로서, 뾰족한 선단을 갖고 전극 패드와 같은 정도로 고밀도화 및 협피치화한 미세 접촉 단자의 단자 주변 영역에 미리 단자 금속과 선택적으로 제거 가능한 금속막이 배치된 큰 공간 영역을 형성함으로써, 검사 공정에서의 손상의 발생을 대폭 저감하여, 미세화와 동시에 내구성이 향상된 검사 장치를 제공한다.

박막 프로브 시트, 프로브 카드, 반도체 칩, 검사 장치, 전극 패드

Description

프로브 시트의 제조 방법{METHOD FOR MANUFACTURING PROBE SHEET}

도 1은 본 발명의 제1 실시 형태에 있어서의 박막 프로브 시트의 전체 단면 구성도.

도 2는 도 1의 박막 프로브 시트에 있어서의 제조 공정을 도시하는 설명도.

도 3은 도 1의 박막 프로브 시트에 있어서의 단면 구성, 및 형상 개요의 관계를 도시하는 설명도.

도 4는 도 3 A부의 접촉 단자에 있어서의 상세 구조를 도시하는 단면 모식도.

도 5는 본 발명의 제2 실시 형태에 있어서의 접촉 단자의 실리콘 구멍형으로의 도금 석출성의 개요를 도시하는 단면의 모식도.

도 6은 본 발명의 제3 실시 형태에 있어서의 박막 프로브 시트와 액정 표시 패널 대응 반도체 소자의 전극 패드의 배치를 도시하는 구조도.

도 7은 본 발명의 제3 실시 형태에 있어서의 전극 패드와 접촉 단자의 배치 개요의 관계를 도시하는 평면도, 및 금 범프가 형성된 반도체 소자의 전극 패드의 도금 석출 상태를 도시하는 단면의 모식도.

도 8은 본 발명의 제4 실시 형태에 있어서의 박막 프로브 시트의 과제를 도시하는 평면 외관 모식도.

도 9는 도 8의 박막 프로브 시트에 있어서 접촉 단자 근방에 더미 배선을 형성한 평면 외관, 및 배선 구성의 모식도.

도 10은 도 8의 박막 프로브 시트에 있어서 접촉 단자 영역에 더미 배선, 및 지지 금속을 형성한 모식도.

도 11은 본 발명의 제5 실시 형태에 있어서의 박막 프로브 시트의 접촉 단자를 접속시킨 박막 프로브 시트의 일례를 도시하는 개요도.

도 12는 도 11의 박막 프로브 시트를 탑재한 검사용 프로브 카드 형태의 개요를 도시하는 단면도.

도 13은 도 11의 박막 프로브 시트를 탑재한 반도체 칩 검사 장치의 전체 개요를 도시하는 단면도.

도 14는 본 발명의 제5 실시 형태에 있어서의 반도체 칩 검사 장치에 의한 전극 패드가 병설된 반도체 칩에 대한 검사의 외관을 도시하는 개요도.

도 15는 본 발명자가 검토한 반도체 칩이 배열된 검사 대상물인 반도체 웨이퍼를 도시하는 사시도, 및 반도체 칩을 도시하는 사시도.

도 16은 도 15의 반도체 칩의 전기 특성 등의 품질 검사로서 웨이퍼 레벨에서 행하는 검사용 박막 프로브 카드의 기본 구성도.

도 17은 종래 기술에 있어서의 박막 프로브 시트의 전체 단면 구성도.

도 18은 도 17에 있어서의 박막 프로브 시트의 외관도.

도 19는 종래 기술에 있어서의 박막 프로브 시트의 제조 공정을 도시하는 설명도.

도 20은 도 17의 박막 프로브 시트에 있어서의 실리콘 구멍형, 및 도금 석출성의 개요를 도시하는 단면도.

<도면의 주요 부분에 대한 부호의 설명>

4 : 실리콘 기판

5 : 열 산화막

6 : 도금 베이스 금속막

7 : 절연막

8 : 배선

9 : 수지막

11 : 레지스트 패턴

12 : 더미 금속막

15 : 구멍형

47 : 접촉 단자

[특허 문헌 1] 일본 특허공개 평7-283280호 공보

[특허 문헌 2] 일본 특허공개 2002-71719호 공보

본 발명은 반도체 칩의 검사에 이용하는 프로브 시트를 갖는 접속 기술에 관 한 것으로, 특히 미소 전극 패드가 협피치로 배열되거나, 혹은 다수의 전극 패드를 동시에 접속 가능한 반도체 칩의 검사에 적용하기에 유효한 기술에 관한 것이다.

최근의 반도체 모듈은, LSI나 메모리 등의 반도체 칩을 집적한 멀티칩 모듈화가 대단히 활발하다. 이것은 베아칩화에 의해 반도체 칩의 집적도가 비약적으로 향상한 것에 의존하는 부분이 많다.

도 15(a)는 반도체 칩(2)이 다수 병렬된 반도체 웨이퍼(1)를 도시하는 사시도이고, 도 15(b)는 1개의 반도체 칩(2)을 확대하여 도시한 사시도이다.

반도체 칩(2)은 반도체 웨이퍼(1)에 다수 병설되어 형성되고, 그 후 다이싱에 의해 분할되어 사용에 제공된다. 반도체 칩(2)의 표면에는, 도시한 바와 같이 칩 주변을 따라 다수의 전극 패드(3)가 배열되어 있는 것이 일반적이다.

반도체 칩의 고집적화에 따라, 전극 패드(3)의 협피치화 및 고밀도화가 더욱 진행되는 상황으로, 전극 패드의 협피치화로서는, 200㎛ 정도 이하로, 예를 들면, 130㎛, 100㎛, 그 이하로 협피치화가 진행되어, 최근에는 50㎛ 이하에 근접하는 제품도 개발되어 있다.

전극 패드의 고밀도화로서는, 칩 주변을 따라, 1열에서 복수 열로, 또한 전면에 배열되는 경우도 있고, 또한 고속화의 경향도 현저하여, 마이크로 컴퓨터에서는, 클록이 수 기가 헤르츠 정도까지 전개되고 있다.

이러한 반도체 칩이나 이를 내장하는 멀티칩 모듈을 수율 좋게 제조하기 위해서도, 반도체 칩의 제조 공정에서는, 최종 단계에서 실시하는 반도체 칩의 전기적 특성을 효율적으로 검사하는 기술이 요구되고 있다.

종래, 패드 피치가 충분히 큰 반도체 칩인 경우, 간편한 검사 프로브로서는 검사용 배선 기판으로부터 비스듬히 돌출된 텅스텐 침을 정연하게 배치한 캔틸레버 방식으로 이루어지는 프로브 카드를 이용한 검사 수단이 일반적으로 적용되어 왔다.

그러나, 상기한 바와 같은 협피치화의 전개에 대해서는, 이 방식으로는 침의 세선화에 한계가 있고, 세선화는 전극면의 산화막을 파괴하여 행하는 저저항 콘택트를 실현하기 때문에, 스크럽적인 마모에 대한 내구성도 현저히 저하하며, 또한 침 끝의 위치 정밀도를 유지하기 위해 빈번한 메인터넌스가 필요하게 되는 등, 전체적인 제품 코스트 증가의 애로 사항으로 되어 있어, 텅스텐 침을 이용한 캔틸레버 방식은 미세화에의 대응이 곤란하게 되고 있다.

이들 과제를 해결하는 수단으로서, 미세화와 동시에 내구성을 유지하면서, 또한 고정밀도인 접촉 단자를 형성하는 간편한 수단으로서, 일반적인 포토리소그래피에 의한 실리콘의 이방성 에칭으로 형성되는 함몰(오목형)부에 금속막을 충전하여 전사함으로써 얻어지는 돌기 형상의 단자를 이용한 박막 프로브를 측정 수단으로서, 일본 특허공개 평7-283280호 공보(특허 문헌 1)나 일본 특허공개 2002-71719호 공보(특허 문헌 2)가 제안되어 있다.

도 16은 반도체 칩의 전기 특성 등의 품질 검사로서 웨이퍼 레벨에서 행하는 검사용 박막 프로브 카드의 기본적인 구성을 도시하고 있다.

도시한 프로브 카드는 고밀도, 협피치 대응으로서 제안되어 있는 박막 구성의 시트를 적용한 예를 나타내고 있으며, 프린트 기판 등으로 이루어지는 배선 기 판(50)에, 반도체 칩의 전극 패드와 전기적으로 접촉하는 미소한 접촉 단자(47)가 형성된 박막 프로브 시트(44)에 프레임(45)을 접착한 상태에서 고정밀도로 설치하고, 저저항으로 안정된 측정을 유지하기 위해 스프링 프로브(42), 누름 코마(43)를 구비한 가압 기구(39)로 구성되어 있다.

도 17에 실리콘의 이방성 에칭으로 형성되는 사각뿔 형상의 오목형을 이용한 종래 기술에 있어서의 박막 프로브 시트의 구조예를, 도 18에는, 이 상태에서 기재인 실리콘 기판(4), 열 산화막(5), 도금용의 베이스 금속막(6)을 순차적으로 에칭 제거하여 얻어진 폴리이미드막을 기재(基材) 시트로 한 박막 프로브 시트(44)의 외관을 각각 도시하고 있다.

전술한 종래 기술에 있어서의 박막 프로브 시트의 제조 공정의 상세를 도 19에 도시하고 있다.

단결정 실리콘 웨이퍼인 실리콘 기판(4)의 100면에 대해, 두께 0.2㎛의 실리콘 열 산화막(5)을 형성한 기판 표면에 접촉 단자를 형성하는 패턴 영역을 포토리소그래피에 의해 형성하고, 불화 수소산과 불화 암모늄의 혼합액에 침지하여, 개구부의 실리콘 열 산화막(5)을 에칭한다.

계속해서, 레지스트막을 제거하고, 실리콘 열 산화막(5)을 마스크로 하여, 노출한 실리콘면을 고온의 수산화 칼륨 수용액에 의해 이방성 에칭하여 사각뿔 형상의 구멍형(15)을 형성한다. 다시, 열 산화 처리함으로써 기재 전체에 실리콘 열 산화막(5)을 형성한다.

(A) 스퍼터에 의해 크롬, 구리의 적층막을 도금 베이스 금속막(6)으로서 형 성하고, (B) 다음에, 임의의 레지스트 패턴을 도포 형성하고, 사각뿔 형상의 구멍형(15)을 포함하는 접촉 단자로서 전기 도금에 의한 금속막(47)을 충전 형성하고, 또한, 기재 시트(7)로 되는 폴리이미드 수지를 도포, 가열 경화하여, 소정의 장소에 배선을 전개하는 스루홀(71)을 개구한다. (C) 스루홀(71)의 개구에는 금속막의 패턴을 마스크로 레이저, 혹은 반응성 드라이 에칭 등이 적용된다. 또한, 접촉 단자(47)의 도금막 형성과 마찬가지의 공정으로 배선을 세미 애디티브법에 의해 레지스트 패터닝, 구리 도금, 패턴 분리를 실시하여 인출 배선(8)을 형성한다. (D) 또한, 배선의 보호막으로서 폴리이미드 수지막(9)이 도포 형성된다. (E) 또한, 기재의 실리콘 열 산화막(5), 실리콘 기판(4), 도금 베이스 금속막(6)을 순차적으로 에칭 제거하여 도 18에 도시한 박막 프로브 시트가 형성된다.

이상은, 특허 문헌 1에 기재되어 있는 방법과 마찬가지의 프로세스이다.

그러나, 전술한 바와 같은 프로브 카드에 의한 반도체 칩의 검사 측정 기술에서는, 다음과 같은 문제점이 있는 것이 본 발명자에 의해 발견되었다.

반도체 칩의 소형화와 반도체 웨이퍼의 대구경화에 의해, 반도체 웨이퍼 1매로 제조되는 반도체 칩 수는 증가하고 있어, 이들의 검사에 요하는 시간은 비약적으로 증대하고 있다.

협피치로 배치된 미세한 전극 패드에 대응한 반도체 칩 검사 장치를 제조하기 위해서는, 전극 패드에 상당하는 미세하면서도 협피치인 접촉 단자의 형성과, 협피치인 배선을 갖는 박막 프로브 시트의 완성도를 높일 필요가 있다.

또한, 검사에 있어서도 1칩 대응뿐만 아니라 복수의 반도체 칩을 동시에 일괄적으로 처리할 수 있도록 하는 패턴 형성을 하면 동시에 검사 시간의 단축은 도모할 수 있지만, 모두 접촉 단자의 형상 및 위치를 고정밀도로 형성하는 것이 중요하게 된다.

상기한 특허 문헌 1에는, 접촉 단자를 형성하기 위한 형이 되는 구멍을, 반도체 웨이퍼의 100면의 이방성 에칭에 의해 형성하고, 이 형에 금속을 충전하여 접촉 단자를 형성한다.

폴리이미드막으로 이루어지는 절연 필름 및 인출용 배선을 별도로 형성한다. 또한, 그 절연 필름과 배선 기판 사이에, 완충층 및 기판으로 되는 실리콘 웨이퍼를 끼워 넣어 일체로 하고, 형을 제거한다. 그 후, 배선 기판의 전극 패드에 인출용 배선을 땜납으로 접속하는 것이 기재되어 있다.

실리콘 이방성 에칭에 의한 사각뿔형의 형성의 개요를 도 20(a)에, 이 사각뿔형에의 도금막의 석출성의 상황을 모식적으로 도 20(b)에 도시하고 있다.

접촉 단자의 형상은, 반도체 웨이퍼(1)에 형성한 구멍을 반영한 사각뿔형이다. 구멍의 크기는 포토리소그래피에 의해 실리콘 열 산화막에 형성한 개구부의 사이즈(W1, W2)와 에칭 조건에 의해 가공 깊이(d1, d2)가 결정된다. 당연히 구멍 피치는 개구부의 피치로 결정된다.

그 때문에 접촉 단자의 형상은, 예를 들면, 저변 20㎛인 경우, 깊이 14㎛의 사각뿔 형상의 오목형이 형성되고, 배치할 수 있는 피치는 이 저변의 치수를 임의로 선택함으로써 미세화에의 대응이 가능하다.

또한, 포토리소그래피, 이방성 에칭에 의한 가공 때문에, 접촉 단자의 형상, 사이즈도 양호한 정밀도로 형성할 수 있고, 측정에서는 상기한 종래의 스크럽 동작에서 가압 동작만으로 돌기의 능선부에서 산화막을 파괴할 수 있기 때문에, 전극 패드에의 압흔도 작고, 접촉 저항값이 안정된 검사가 가능하다.

그러나, 여기에서 접촉 단자(47)를 구성하는 도금 금속막의 형성은, 특허 문헌 1에서는 니켈계 또는 귀금속류 등이 제안되어 있지만, 검사 수명을 향상하기 위해는, 내마모성이 우수한 경질 금속막의 적용이 바람직하게 된다.

그러나, 경질 금속막은 일반적으로 내부 응력도 크기 때문에 두꺼운 막 형성이 어렵고, 또한 깊은 구멍형에의 도금막의 석출성은 평탄부보다 불충분하여, 보다 얇은 막 두께가 되기 쉬워, 이 대책으로서 도 20(b)에 일례를 도시한 바와 같은 경질 금속막(30)과 보조 금속막(31)을 적층한 구조를 채용하고 있는 경우도 볼 수 있다.

상기한 바와 같이, 포토리소그래피, 실리콘 이방성 에칭에 의한 오목형으로부터 접촉 단자(47)를 형성하는 박막 프로브 시트의 구성은, 단자의 형상, 위치 정밀도 등이 우수하고 협피치화의 요구에 충분히 대응 가능하다.

그러나, 반도체 칩의 전극 패드의 피치가, 100㎛ 이하와 같은 미세화를 실현하기 위해는, 접촉 단자(47)의 높이는 ∼30미크론 정도가 실효적인 제약 치수가 되어, 더욱 협피치화를 도모하기 위해서는 필연적으로 높이는 낮아진다.

이 박막 프로브 시트를 이용한 검사 공정의 과제는, 측정 대상으로 되는 반도체 소자 등 전극면의 성상이다. 즉, 도금 금속막 등의 이상 석출에 의한 돌출이 나 외적으로 반입되는 이물이 안정된 접촉을 저해하거나, 큰 돌출인 경우는 박막 시트나 단자의 찌그러짐, 변형 등 치명적인 결함을 야기하게 되기 때문에, 협피치화와 상반되지만 단자 높이는 보다 높은 것이 바람직하다.

특허 문헌 2는 이들 과제를 고려한 내용이 기재되어 있고, 실리콘의 이방성 에칭을 이용한 형으로부터 전사하는 수단으로 접촉 단자를 구성하는 방법은 마찬가지의 기술이지만, 복수의 단차가 형성된 형재로부터 전사하여 얻어지는 단자는, 다른 지지 기판에 외팔보 형상으로 구성되고, 지지 기판과는 단차 높이 상당의 큰 스페이스를 형성함으로써, 이물 등의 손상 발생에 효과를 얻고 있다.

또한, 각 접촉 단자는 외팔보 형상 지지를 위해 전극 패드면에의 콘택트는, 가압 동작으로 종래의 캔틸레버 방식 등과 마찬가지의 스크럽적인 동작을 얻는 것을 제공하고 있다.

그러나, 스크럽적인 접촉 동작에서는 미세화, 협피치화에 수반하여 축소된 패드에의 콘택트는, 상하 가압 동작에 의한 사각뿔 선단 형상의 미소한 사이즈보다 수배 큰 끌린 흔적 형상의 압흔이 형성되게 되어, 패드 사이즈의 축소화를 제약하여, 후공정에서 행해지는 와이어 본딩에 의한 실장 등을 고려하면, 패드면의 큰 변형은 안정된 접속성에 영향을 미칠 우려가 발생해 버린다.

본 발명은 전극 패드의 피치와 동일한 정도까지 협피치로 고밀도이면서, 또한 높은 위치 정밀도로 배치된 박막 프로브 시트를 구성한 프로브 카드를 이용하여, 다수의 전극 패드나 복수 칩의 전극 패드에 대한 동시 접속에도 대응할 수 있는 반도체 칩의 검사 기술을 제공하는 것에 있다. 본 발명은 실리콘 등의 반도체 디바이스, DVD, TFT, LSI 레티클 등의 박막 디바이스의 제조 공정에서의 레지스트막이나 절연막 등의 고정밀도인 막 두께의 측정 기술에 적합하다.

본 발명의 다른 특징은, 본 명세서의 기술 및 첨부 도면에서 분명하게 될 것이다.

본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.

본 발명은, 반도체 칩에 배치된 전극과 전기적으로 접촉하는 복수의 접촉 단자와, 절연층의 스루홀을 통해 그 접촉 단자로부터 인출된 개개의 배선과, 그 배선과 전기적으로 접속되면서, 또한 배선 기판의 전극에 접속되는 복수의 주변 전극을 갖는 박막 프로브 시트로서, 그 복수의 접촉 단자의 근방 주변 영역에 접촉 단자를 구성하는 제1 금속막과 선택적으로 제거 가능한 제2 금속막을 배치하고, 그 제2 금속막을 후공정에서 제거함으로써 접촉 단자 사이에 간극을 형성하여, 접촉 단자의 높이를 높게 한 것이다.

또한, 본원의 그 밖의 발명의 개요를 간단히 설명한다.

본 발명은 반도체 칩에 배치된 전극과 전기적으로 접촉하는 복수의 접촉 단자와, 절연층의 스루홀을 통해 그 접촉 단자로부터 인출된 개개의 배선과, 그 배선과 전기적으로 접속되면서, 또한 배선 기판의 전극에 접속되는 복수의 주변 전극을 갖는 박막 프로브 시트로서, 그 박막 프로브 시트를 구성하는 기재 시트는 복수의 접촉 단자가 배치되는 영역이 주변의 영역보다 오목형으로 함몰된 형상을 갖는 것이다.

또한, 본 발명은 반도체 칩에 배치된 전극과 전기적으로 접촉하는 복수의 접촉 단자와, 절연층의 스루홀을 통해 접촉 단자로부터 인출된 개개의 배선과, 그 배선과 전기적으로 접속되면서, 또한 배선 기판의 전극에 접속되는 복수의 주변 전극을 갖는 박막 프로브 시트로서, 복수의 접촉 단자의 근방 주변 영역에 배치된 제2 금속막 중, 접촉 단자상에 형성된 영역만 선택적으로 남기고, 제2 금속막의 주변이 절연층을 구성하는 수지 기재로 피복된 것이다.

또한, 본 발명의 박막 프로브 시트는, 상기 접촉 단자의 선단 형상이 사각뿔, 또는 사각뿔 사다리꼴 형상의 면을 정점으로 하는 것이다.

또한, 본 발명의 박막 프로브 시트는, 상기 접촉 단자는 니켈, 로듐, 팔라듐, 이리듐, 루테늄, 텅스텐, 크롬, 구리 또는 주석으로 이루어지는 군으로부터 선택된 적어도 1종의 금속, 혹은 상기 금속의 합금막을 적층한 구성으로 이루어지는 것이다.

또한, 본 발명의 박막 프로브 시트는, 상기 제2 금속막이 니켈, 구리, 주석으로부터 선택된 적어도 1종의 금속으로 이루어지는 것이다.

또한, 본 발명은 반도체 칩에 배치된 전극과 전기적으로 접촉하는 복수의 접촉 단자와, 절연층의 스루홀을 통해 접촉 단자로부터 인출된 개개의 배선과, 그 배선과 전기적으로 접속되면서, 또한 다층 배선 기판의 전극에 접속되는 복수의 주변 전극을 갖는 박막 프로브 시트로서, 복수의 접촉 단자의 근방 주변 영역에 배치된 제2 금속막 중, 접촉 단자상에 선택적으로 남겨지는 금속막의 형상이 다각형, 혹은 원통형의 지주 형상으로 이루어지면서, 또한 접촉 단자를 구성하는 제1 금속막과 선택적으로 제거된 제2 금속막이 형성된 공간 영역의 함몰의 깊이, 또는 높이가 미리 형성된 사각뿔 형상, 혹은 사각뿔 사다리꼴 형상의 높이보다 충분히 큰 치수로 이루어져, 접촉 단자의 높이를 높게 한 것이다.

또한, 본 발명의 박막 프로브 시트는, 상기 박막 프로브 시트를 탑재한 배선 기판 및 압박력을 부여하는 압박 수단을 포함하는 것이다.

또한, 본 발명은 반도체 칩 검사 장치에 상기의 박막 프로브 시트의 구조를 갖는 프로브 카드를 탑재한 것으로서, 이 반도체 칩 검사 장치에 따르면, 접촉 단자를 구성하는 제1 금속막과 후공정에서 선택적으로 제거되는 제2 금속막의 막 두께를 임의로 선택하여, 기재 시트인 폴리이미드 시트에 큰 공간 영역을 형성함으로써, 검사 공정에서 외적으로 반입되는 이물 등에 의한 손상의 발생을 최대한 저감할 수 있다.

또한, 전극 패드 피치가 50㎛를 밑도는 것 같은 미세한 품종에 대하여도, 실리콘의 이방성 에칭에 의한 구멍형의 깊이를 얕게 형성함으로써, 종래의 접촉 단자 높이와 실효적으로 동등한 높이를 유지하는 것이 가능하게 되어, 접촉 단자를 구성하는 도금 금속막의 석출성의 개선 효과와 동시에 협피치이면서 또한 장수명의 검사를 달성할 수 있다.

이하, 본 발명의 실시 형태를 도면에 기초하여 상세히 설명한다. 또한, 실시 형태를 설명하기 위한 전 도면에서, 동일한 부재에는 원칙으로서 동일한 부호를 붙이고, 그 반복 설명은 생략한다.

(제1 실시 형태)

도 1은 본 발명의 제1 실시 형태에 있어서의 박막 프로브 시트의 전체 단면 구성도, 도 2는 도 1의 박막 프로브 시트에 있어서의 제조 공정을 도시하는 설명도, 도 3은 도 1의 박막 프로브 시트에 있어서의 단면 구성 및 형상 개요의 관계를 도시하는 설명도, 도 4는 도 3의 A부의 접촉 단자에 있어서의 상세 구조를 도시하는 단면 모식도이다.

본 제1 실시 형태에서, 도 1 및 도 2는 박막 프로브 시트의 제조 공정을 나타낸 것이다. 도 1은 기재인 실리콘 기판상에서 박막 공정을 처리하여 완성된 박막 프로브 시트의 구조를, 도 2는 그 제조 공정의 상세한 플로우차트이다.

단결정 실리콘 웨이퍼인 실리콘 기판(4)의 100면에 대해, 두께 0.2㎛ 실리콘의 실리콘 열 산화막(5)을 형성한 기판 표면에 접촉 단자를 형성하는 패턴 영역을 포토리소그래피에 의해 형성하고, 불화 수소산과 불화 암모늄의 혼합액에 침지하여, 개구부의 실리콘 열 산화막(5)을 에칭한다.

계속해서, 레지스트막을 제거하고, 실리콘 열 산화막(5)을 마스크로 하여, 노출한 실리콘면을 90℃로 가열한 고온의 수산화 칼륨 수용액에 의해 이방성 에칭하여 사각뿔 형상의 구멍형(15)을 가공한다.

이에 따라, 각 W1:20㎛, 천정부 깊이 dl:14㎛의 개구부가 70㎛ 간격으로 복수개 나열된 접촉 단자의 구멍형(15)이 형성된다. 다시, 열 산화 처리함으로써 기재 전체에 실리콘 열 산화막(5)을 형성한다.

스퍼터에 의해 크롬(0.1㎛), 구리(0.5㎛)의 적층막을 도금 베이스 금속막(6) 으로서 형성한다. 다음으로, 도 20(b)에 도시한 모식도와 같은 접촉 단자를 형성하기 위한 레지스트 패턴(10)을 도포 형성한다.

패턴 형상은, 전공정에서 형성한 사각 기둥 형상의 대각 길이보다 수 ㎛ 큰 원형으로 32㎛φ, 레지스트막 두께는 12㎛이다. 또한, 이 사각뿔 형상의 구멍형(15)에 접촉 단자(47)가 되는 금속막을 전기 도금에 의해 충전 형성한다.

도금막은 경질 금속막(제1 금속막)(30)(도 5)/로듐:4∼5㎛, 보조 금속막(제1 금속막)(31)(도 5)/니켈:8㎛이다. 레지스트 패턴(10)을 제거한 후, 새롭게 최종 공정에서 접촉 단자(47)와 선택적으로 에칭 제거하는 더미 금속막(제2 금속막)(12a, 12b)의 레지스트 패턴(11)을 형성한다.

패턴 형상은 접촉 단자(47)의 지주 영역 부분의 내/외경:32/40㎛φ, 형성 영역의 외경:60mmφ, 레지스트 막 두께 20㎛이고, 더미 금속막(12)으로서 전기 도금에 의해 구리를 약 16㎛ 형성한다.

또한, 레지스트 패턴(11)을 제거한 후, 기재 시트로 되는 폴리이미드 수지를 스핀 도포에 의해 형성하고, 350℃ 가열 경화 처리하여 막 두께 18㎛의 절연막(7)을 형성한다.

또한, 알루미늄(막 두께2㎛)을 폴리이미드막상에 스퍼터 성막하여, 스루홀 가공용의 레지스트 패턴을 형성하고, 인산을 주성분으로 한 혼합산에 의한 알루미늄막의 에칭에 의해, 폴리이미드의 절연막(7)의 일부를 개구시키고, 계속해서, 접촉 단자를 구성하는 적층된 보조 금속막(31) 니켈막면이 노출될 때까지 엑시머 레이저를 조사하여, 폴리이미드막에 스루홀 형성하고, 수산화 나트륨 수용액에 침지 하여 알루미늄막을 제거한다(미도시).

스루홀 측벽을 포함하는 폴리이미드막상에, 배선 형성용의 도금 베이스 금속막으로서, 전공정과 마찬가지로 크롬(0.1㎛)과 구리(0.5㎛)를 스퍼터 성막하고, 세미 애디티브법에 의해, 레지스트 패터닝, 구리 도금 처리(막 두께 1O㎛)를 행하여, 패턴 분리를 실시하여 배선(8)을 형성한다.

상기한 각 전기 도금액은 모두 일반적으로 시판되고 있는 범용액으로, 표준적인 처리 조건이다.

또한, 배선(8)의 보호막(9)으로서, 폴리이미드막을 마찬가지로 형성(막 두께 6㎛)하고, 실리콘 기판상의 박막 공정이 처리된다. 계속해서, 상기의 공정에서 각 구성 요소가 형성된 폴리이미드 기재 시트와 실리콘 웨이퍼를 분리하기 위해, 우선, 박막 처리면을 보호한 후, 실리콘 기판(4) 이면의 실리콘 열 산화막(5)을 선택적으로 불화 수소산과 불화 암모늄의 혼합액에 침지하여 제거한다.

계속해서, 90℃의 수산화 칼륨 수용액내에 투입하여, 실리콘 웨이퍼 전체를 에칭한다. 그 후, 실리콘 기판(4) 표면측의 실리콘 열 산화막(5)도 마찬가지로 제거하고, 계속해서, 도금 베이스 금속막(6)으로서 형성한 크롬, 구리를 각각, 과망간산 칼륨 용액, 염철계 에칭액에 순차적으로 침지하여 제거한다.

또한, 접촉 단자(47)와 선택적으로 제거 가능한 더미 금속막(12b)으로서 형성한 구리를 마찬가지로 염철계 에칭액에 침지하여 제거하여, 단자 높이를 구성하는 공간 영역(13)을 형성한다.

상기의 공정에서 제작된 박막 프로브 시트의 주요 구조의 상세 내용을, 도 3 및 도 4에 도시한다. 도 3은 박막 프로브 시트 전체의 평면 및 단면의 개요를, 도 4는 도 3 A부의 접촉 단자의 상세 단면 구조를 도시하고 있다.

접촉 단자(47)와 선택적으로 에칭 제거되는 더미 금속막(12b)의 형성 영역(W 0)은, 본 제1 실시 형태에서는 외경 60mmφ로 하였으나, 이는 도 16에 도시한 프로브 카드의 가압 기구(39)를 구성하는 누름 코마(43)의 치수 Wx보다 충분히 큰 치수라면 문제가 없고, 제품에 따라 임의로 설정되는 치수이다.

또한, 공간 영역(13)을 형성하는 더미 금속막(12)의 막 두께(d0)는, 더 두껍게 형성하는 것은 아무런 문제가 없고, 본 실시의 형태에서는 금속막을 적용한 구성을 기술하였지만, 접촉 단자를 구성하는 금속막 혹은 기재 시트의 폴리이미드막과의 선택적인 제거가 가능하다면 다른 재료계로도 마찬가지의 효과가 얻어지는 것은 물론이다.

또한, 상기에 나타낸 구조는, 단자 피치 W5:70㎛, 접촉 단자경 W4:40㎛, 단자간 스페이스:30㎛의 예를 기술하였지만, 포토리소그래피로 처리되는 레지스트 패턴의 해상성이 얻어지는 처리 조건이라면, 더욱 미세한 협피치화에의 대응도 아무런 문제가 없이 실현 가능하다.

이와 같이 제작된 박막 프로브 시트는, 실리콘의 이방성 에칭으로 형성한 구멍형(15)으로부터 형성된 접촉 단자 높이 dl:14㎛와 선택적으로 제거 가능한 더미 금속막으로서 형성한 도금막의 형성 막 두께 d0:16㎛의, 합계 30㎛의 큰 공간 영역이 형성된 박막 프로브 시트를 형성할 수 있다.

그것에 따라, 본 제1 실시 형태에 따르면, 칩 검사시에 외적으로 반입된 이 물 등에 의해 미세 접촉 단자 또는 근방의 박막 시트에 치명적인 손상을 발생시키는 요인을 대폭 개선할 수 있어, 장수명화와 동시에 제품 코스트를 저감할 수 있다.

(제2 실시 형태)

도 5는 본 발명의 제2 실시 형태에 있어서의 접촉 단자의 실리콘 구멍형에의 도금 석출성의 개요를 도시하는 단면의 모식도이다.

본 제2 실시 형태에서는, 상기 제1 실시 형태에 나타낸 제조 공정에서 얻어지는 구성과 기본적으로는 마찬가지의 구조를 갖는 박막 프로브 시트에서, 더욱, 협피치화를 도모하는 제조 공정을 도 5를 이용하여 설명한다.

단결정 실리콘 웨이퍼인 실리콘 기판(4)의 이방성 에칭을 이용한 구멍형(15)으로부터 접촉 단자(47)를 구성하는 경질 금속막(30), 보조 금속막(31)을 전기 도금으로 충전하고, 또한, 주변 영역에 단자 높이를 높게 하는 수단으로서 형성하는 더미 금속막(12)을 마찬가지로 전기 도금으로 배치하는 공정, 계속해서 행하는 후공정의 절연막(7) 형성, 스루홀 형성, 배선(8) 및 보호막(9) 형성, 또한, 실리콘 열 산화막(5), 실리콘 기판(4), 도금 베이스 금속막(6)의 에칭 제거, 또한, 더미 금속막(12b)을 선택 에칭하여 박막 프로브 시트를 제작하는 제조 공정은, 상기 제1 실시 형태(도 2)와 기본적으로는 마찬가지의 공정으로 실시되며, 전극 패드 피치 20㎛의 측정을 실현하는 박막 프로브 시트가 제공된다.

도 20(a), (b)에 도시한 실리콘의 이방성 에칭으로 얻어지는 사각뿔 구멍형은 가공하는 레지스트 치수 W1 혹은 치수 W2와 에칭 조건으로 형상(깊이)은 결정되 며, 협피치화를 도모하기 위해서는 필연적으로 치수는 작아진다.

각 W2:5㎛, 천정부 깊이 d2:3.5㎛의 개구부가 20㎛ 간격으로 복수개 나열된 접촉 단자의 구멍형(15)을 배치하고, 접촉 단자(47)를 형성하는 레지스트 패턴 외경 W3:9㎛, 절연막(7)의 폴리이미드 수지로 외주면이 피복되는 접촉 단자경 W4:13㎛, 단자간 스페이스:7㎛이며, 더미 금속막(12)의 도금 형성 막 두께 d0:16㎛가 상기 제1 실시 형태와 마찬가지로 형성된다.

여기에서, 접촉 단자(47)를 구성하는 금속막을 전기 도금에 의해 충전 형성하는 경우, 일반적으로 국소적인 오목부에는 평탄부에 비하여 도금막이 얇게 되어, 균일 막 두께의 석출성이 얻어지지 않는 경향이 있고, 상기 제1 실시 형태의 각 W1:20㎛, 천정부 깊이 d1:14㎛의 개구부가 형성된 경우의 경질 금속막(30) 로듐의 형성에서는, 평탄부 막 두께 Hd:4∼5㎛에 대해 구멍 바닥부 막 두께 Ad:2∼3㎛로, 평탄부에 대한 막 두께비(Ad/Hd):약 0.5∼0.6 정도의 형태이다.

접촉 단자의 내구성(수명)을 향상시키기 위해서는, 내마모성이 우수한 경질 금속막 로듐을 두껍게 형성하는 것이 바람직하지만, 내부 응력의 영향으로 막 박리 등의 문제가 발생하기 쉬워진다.

본 제2 실시 형태에 있어서의 접촉 단자의 천정부 깊이 d2:3.5㎛(종래비 1/4)의 사각뿔 형상의 구멍형(15)에의 경질 금속막(30)에 있어서의 로듐의 석출성은, 마찬가지의 도금 조건(액온도:55℃, 전류 밀도:lA/dm2, 로듐 농도:5g/L)에서 평탄부 막 두께 Hd:4∼5㎛에 대해, 구멍 바닥부에도 동등한 석출성이 얻어져, 막 두께비(Ad/Hd)가 대폭 개선되게 된다. 이는 전기 도금 처리를 행할 때의, 외관상 의 전극간 거리가 동등 레벨의 근접 상태로 되기 때문에, 또한, 교반 처리되는 도금액의 순환이 균일한 흐름이 형성되기 쉽게 되는 것에 의한 것이다.

이렇게 해서 제작된 박막 프로브 시트는, 실리콘의 이방성 에칭으로 형성한 구멍형(15)으로부터 형성된 접촉 단자 높이 d2:3.5㎛와 선택적으로 제거 가능한 더미 금속막으로서 형성한 도금막의 형성 막 두께 d0:16㎛의, 합계 약 19㎛로, 종래 기술에 있어서의 사각뿔 구멍형으로부터 전사된 단자 피치:70㎛의 접촉 단자 높이 d1:14㎛보다 단자 높이가 높아, 큰 공간 영역이 형성된 협피치 대응의 박막 프로브 시트를 형성할 수 있다.

그것에 따라, 본 제2 실시 형태에서는, 칩 검사시에 외적으로 반입되는 이물 등에 의해 미세 접촉 단자 또는 근방의 박막 시트에 치명적인 손상을 발생시키는 요인이 대폭 개선되어, 장수명화와 동시에 제품 코스트를 대폭 저감할 수 있다.

(제3 실시 형태)

도 6은 본 발명의 제3 실시 형태에 있어서의 박막 프로브 시트와 액정 표시 패널 대응 반도체 소자의 전극 패드의 배치를 도시하는 구조도, 도 7은 본 발명의 제3 실시 형태에 있어서의 전극 패드와 접촉 단자의 배치 개요의 관계를 도시하는 평면도, 및 금 범프가 형성된 반도체 소자의 전극 패드의 도금 석출 상태를 나타내는 단면의 모식도이다.

본 제3 실시 형태에서, 박막 프로브 시트 및 검사 대상부인 반도체 칩(2)의 형태의 일례를 도 6에 도시한다.

도 6(a), (b)는, 도 3에 도시한 시트 전체의 평면 및 단면의 형태를, 도 6(c)은 접촉 단자에 마주 대한 검사 대상물의 반도체 칩(2)의 전극 패드(3)의 관계를 나타내는 단면을, 도 6(d)는 검사 대상의 반도체 칩(2)의 전극 패드(3)가 배치된 평면 구조의 일례를 도시하고 있다.

여기에서는, 특히 전극 패드(3)의 협피치화의 전개가 현저한 액정 표시 패널 등의 제어용 반도체 소자(이하, LCD; Liquid Crystal Display 드라이버라 한다)를 검사 대상으로 한 박막 프로브 시트의 구성에 대하여 나타낸다.

LCD 드라이버의 전극 피치는, 표시 패널의 고정밀화, 대형화에 의해 신호선수의 증가와 동시에, 50㎛를 밑도는 미세화나 칩당 배선 밀도의 증가가 급속히 전개되고 있다.

도 6(d)에 도시하는 LCD 드라이버의 전극 패드(3)의 구성은, 이 도면에서의 좌변측에 입력측 단자를 그 밖의 3변에 출력측 단자를 배치한 경우의 일례로, 각 전극 패드(3)의 배치 피치는, 입력 단자측에서는 신호계 라인 외에, 전원계, 접지계 등 비교적 큰 전류 용량이 필요하게 되는 전극 패드(21)에 대해서는 배치 피치, 패드 면적도 크게 형성되기 때문에, 박막 프로브 시트에 형성되는 접촉 단자(47)는 1라인으로 정렬한 배치 패턴을 구성하는 것이 가능하여 기술적인 과제는 적다.

한편, 출력 단자측의 신호 라인 구동의 대상으로 되는 전극 패드(22)는 상기한 바와 같이 신호선수의 증가와 50㎛를 밑도는 것 같은 미세화에 의해, 접촉 단자(47)의 배치도 상대적으로 협피치화가 필수적이 되어 온다.

LCD 드라이버와 같은 협피치화를 대상으로 한 박막 프로브 시트의 접촉 단자(47)의 배치 구성의 개요를 도 7에 도시한다. 도 7(a)는 전극 패드의 배치의 형 태를 도시하는 개략도를, 도 7(b)는 전극 패드에 금 범프가 형성된 LCD 드라이버의 제품종인 경우의 일례를 도시하고 있다.

접촉 단자의 배치는, 도 7(a)에 도시하는 바와 같이, 전극 패드(3)와 접촉 단자의 관계는 패드 면적(S1)보다 충분히 작은 단자 선단 면적(S2)으로, S1≫S2의 형태를 이루고, 단자 피치(P1)보다 충분히 작은 전극 패드 스페이스(P2)로, P1≫P2의 형태를 이룸으로써, 입력측 전극 패드(21)의 단자 배열은 1라인의 배치가 가능하고, 한편, 협피치화가 현저한 출력 단자측의 전극 패드(22)에서는, 접촉 단자(47)를 지그재그 배치로 접촉이 얻어지도록 하는 구성으로 함으로써 협피치인 단자 배열이 달성된다.

또한, LCD 드라이버와 같은 전극 패드에 금 범프가 형성된 반도체 소자 등의 경우, 일반적으로 형성되는 금 범프의 막 두께가 매우 두꺼운 형태에서는, 도금막의 이상 석출 등의 영향으로 특이적인 돌출(70)이 생성되는 경우가 있어, 외적으로 반입되는 이물 등에 의한 단자의 손상 이외의 요인으로서도 고려할 필요가 있다.

도금 이상 석출에 의한 돌출(70)은 도시한 바와 같이 패드 주변부에 발생하기 쉽고, 수십 ㎛에 달하는 경우도 있다.

그것에 따라, 본 제3 실시 형태에서는, 박막 프로브 시트에 있어서의 접촉 단자(47) 주변의 공간 영역(13)에, 미리 접촉 단자(47)와 선택적으로 에칭 제거 가능한 더미 금속막(12)을 형성한 큰 공간 영역이 형성되었기 때문에, 보다 높이가 높은 접촉 단자(47)가 구성되어, 미세 접촉 단자나 주변의 시트면에 치명적인 손상을 발생시키지 않고, 협피치화와 장수명화를 달성할 수 있다.

(제4 실시 형태)

도 8은 본 발명의 제4 실시 형태에 있어서의 박막 프로브 시트의 과제를 도시하는 평면 외관 모식도, 도 9는 도 8의 박막 프로브 시트에 있어서 접촉 단자 근방에 더미 배선을 형성한 평면 외관 및 배선 구성의 모식도, 도 10은 도 8의 박막 프로브 시트에 있어서 접촉 단자 영역에 더미 배선 및 지지 금속을 형성한 모식도이다.

본 제4 실시 형태에서는, 상기 제1 내지 제3 실시 형태의 구성을 갖는 박막 프로브 시트에 있어서의 접촉 단자(47)의 위치 정밀도를 향상하는 신규 시트 구조에 관한 것이다.

상기 제1 내지 제3 실시 형태의 구성으로 제작된 박막 프로브 시트의 평면 외관의 개요와 그 과제의 일례를 도 8에 도시한다.

접촉 단자(47)로부터 시트 외주에 똑같이 인출된 배선(8)이 형성된 박막 프로브 시트는, 도 16에 도시한 바와 같은 프로브 카드에 고정밀도로 위치 결정되어 탑재된다. 상기 제3 실시 형태에 기재한 LCD 드라이버와 같은 협피치화가 현저한 제품종에서는, 접촉 단자(47)의 위치 정밀도(피치, 높이)를 ±2㎛ 이하의 정밀도로 유지하는 것이 중요하게 되어, 스프링 프로브(42), 누름 코마(43)로 구성되는 가압 기구(압박 수단)(39)에 의해, 적절한 압출량으로 시트에 장력을 건 상태에서, 대상으로 되는 반도체 소자의 전극 패드에 맞추어 고정밀도로 조립된다.

그러나, 도 8에 도시한 바와 같이, 접촉 단자(47)가 배치된 영역내가 기재 시트를 구성하는 폴리이미드막인 채로 패턴 공간이 있는 경우에는, 조립 조정시에 시트에 불균등한 연장이 발생하여, 도면 중 D₀로 나타낸 바와 같은 접촉 단자(47)의 위치 어긋남이 발생하는 경우가 있다.

또한, 패턴 공간의 영향으로 검사시의 가압 동작시에, 배선이 형성된 단자 배열의 영역과 동등한 균일한 하중이 걸리지 않아 접촉 단자(47)의 높이 정밀도의 저하를 초래하게 된다.

또한, 반도체 검사 장치에 의한 각종 반도체 소자의 특성 검사에서는, 제품종에 의해 100℃ 이상의 고온 영역에서의 검사가 대상으로 되는 경우가 있어, 이때에도 초기적으로 고정밀도로 위치 결정된 접촉 단자 배열이, 폴리이미드막의 열거동에 의해 위치 어긋남을 초래하는 경우가 있다.

이들, 조립 가동시에서의 시트면내의 위치 정밀도를 유지 향상하는 구조의 일례를 도 9 및 도 10에 도시한다.

도 9(a)는 도 3에 도시한 시트 전체의 평면 및 단면으로 단자 배열의 패턴 영역내에 더미 배선이 형성된 형태를, 도 9(b), (c)는 이 단자 배열의 패턴 영역내에 형성하는 더미 배선의 구조의 일례를 도시하고 있다.

또한, 도 10은 접촉 단자 배열의 영역을 포함하도록 위치 정밀도를 유지하기 위한 지지 금속이 접착된 구성예를 도시하고 있다.

접촉 단자 배열의 패턴 영역내에 형성하는 더미 배선(23)은, 종래 기술이나 상기 제1 실시 형태에서 나타낸 세미 애디티브법에 의한 인출용의 배선(8)을 배치하는 공정과 동시에 도금으로 형성되고, 제품종의 단자 배열에 의해 도 9(a)∼(c) 에 도시하는 바와 같은 임의의 패턴이 형성된다.

이 더미 배선(23)의 형성에 의해, 상기한 박막 프로브 카드의 조립 공정에서의 국소적인 위치 어긋남은 개선되어, 접촉 단자(47)의 패턴면내 위치를 고정밀도로 유지할 수 있다.

또한, 특성 검사중의 고온도역에서의 위치 정밀도의 개선에는, 도 9에 도시하는 바와 같이 접촉 단자(47)가 배치되는 영역을 포함하도록 지지 금속(24)을 접착함으로써 위치 정밀도가 유지된다.

지지 금속(24)으로서는 검사 대상으로 되는 반도체 소자의 실리콘 기재와 열팽창 계수가 거의 동등한 인바계(니켈-철)로 42얼로이(42니켈-철) 등이 바람직하고, 박막 최종 공정의 폴리이미드의 배선용의 보호막(9)에 직접 에폭시계 접착제 등으로 평탄하게 접착한다.

여기에서는, 판두께 100㎛의 42얼로이 시트를 에폭시계 아렘코 본드(아렘코 프로덕트사 제품)로 접착하고, 그 후, 제품종에 따라서 접촉 단자 영역을 포함하는 형상을 포토리소 에칭에 의해 더 패턴화한다.

이 구조에 따르면, 제품종에 대응한 포토마스크 패턴으로부터 전사되는 접촉 단자(47)가 실리콘 기판상에서 고정밀도로 배치된 채로의 상태의 박막 프로브 시트를 제작하는 것이 가능하게 되고, 또한, 프로브 카드에도 정밀도를 유지한 채로의 상태에서 탑재하는 것이 가능하며, 또한, 반도체 검사 장치에 의한 가동시의 특성 검사 환경의 요인에 상관없이 접촉 단자의 면내 위치를 고정밀도로 유지할 수 있다.

그것에 따라, 본 제4 실시 형태에 있어서의 박막 프로브 시트의 구조에 따르면, 접촉 단자(47) 주변의 공간 영역(13)에, 미리 접촉 단자(47)와 선택적으로 에칭 제거 가능한 더미 금속막(12)을 형성한 큰 공간 영역이 형성되기 때문에, 보다 높이가 높은 접촉 단자(47)가 구성되므로, 미세 접촉 단자나 주변의 시트면에 치명적인 손상을 발생시키지 않고, 위치 정밀도를 향상한 협피치화와 장수명화를 동시에 달성할 수 있다.

(제5 실시 형태)

도 11은 본 발명의 제5 실시 형태에 있어서의 박막 프로브 시트의 접촉 단자를 접속시킨 박막 프로브 시트의 일례를 도시하는 개요도, 도 12는 도 11의 박막 프로브 시트를 탑재한 검사용 프로브 카드의 형태의 개요를 도시하는 단면도, 도 13은 도 11의 박막 프로브 시트를 탑재한 반도체 칩 검사 장치의 전체 개요를 도시하는 단면도, 도 14는 본 발명의 제5 실시 형태에 있어서의 반도체 칩 검사 장치에 의한 전극 패드가 병설된 반도체 칩에 대한 검사의 외관을 도시하는 개요도이다.

본 제5 실시 형태에서는, 상기 제1 실시 형태 및 상기 제4 실시 형태에서 제작한 박막 프로브 시트를 이용한 프로브 카드, 그리고 반도체 검사 장치에 관한 것이다.

박막 프로브 시트에 있어서의 접촉 단자의 배치 및 시트 외주부에의 인출 배선은, 피검사 대상물인 반도체 칩(2)의 전극 패드의 배치에 대응하여 여러 가지로 구성된다.

도 11에 이들의 일례를 나타낸다.

도 11(a)는 평면도이고, 도 11(b)는 그 배선이 설치되어 있는 시트를 절곡한 상태를 도시하는 사시도이다. 또한, 이 구성에서, 접촉 단자 및 배선은, 도시 및 설명을 간단히 하기 위해 수를 적게 하고, 또한 밀도를 낮게 하여 표시하고 있다. 실제로는, 더욱 다수의 접촉 단자를 설치하고, 또한, 고밀도로 배치할 수 있다.

도시한 바와 같이, 박막 프로브 시트에는, 예를 들면, 폴리이미드막을 기재로 하는 시트 배선 기판상에, 피검사 대상인 반도체 칩(2)의 전극 패드(3)에 대응하는 위치에 배치된 접촉 단자(47)가 일단에 접속되고, 타단은 시트 배선 기판의 외주부에 설치된 전극(51)이며, 이들을 결선하는 배선(48)이 형성되어 있다.

배선(48)은 여러 가지의 양태로 배선할 수 있다. 예를 들면, 각 배선을 한 방향으로 인출하여 배선하거나, 방사형으로 배선할 수 있다. 구체적으로는, 도 11(a), (b)에 도시하는 일례는, 시트 배선 기판을 장방형으로 형성하고, 양단부에 전극(51)을 배치하고 있다.

또한, 이 일례에서는 접촉 단자가 복수 열, 복수 행으로 배치되어 있지만, 그 밖의 형태를 이루는 제품종인 경우도 여러 가지 대응할 수 있다.

검사 장치 본체에 전기 신호를 전송하기 위한 박막 프로브 시트는, 예를 들면, 피검사 대상의 반도체 칩이 반도체 웨이퍼에 형성된 반도체 칩 표면의 전극 패드인 경우에는, 도 11(a)에 도시한 바와 같이 반도체 칩을 형성한 웨이퍼의 영역(101)보다 한 단계 큰 실리콘 웨이퍼 등의 접촉 단자 형성용 형재(102)를 이용하여, 상기 제1, 제2 실시 형태에 기재된 방법으로 제조된다. 또한, 도 11(b)는 접촉 단자(47)를 형성한 영역(101)을 다각형으로 둘러싸도록 절곡한 예의 것이다.

또한, 여기에서는, 반도체 웨이퍼에 형성된 전부의 반도체 칩의 전극 패드를 일괄하여 접촉하는 경우를 나타내었지만, 본 발명은 이것에 한정되지 않는다. 예를 들면, 반도체 칩을 칩 단위로 개별적으로, 혹은 임의 개수의 반도체 칩을 동시에 검사하기 위한 박막 시트로서, 검사용 배선 기판을 웨이퍼 사이즈보다도 작은 영역으로 제조하여도 된다.

도 12는 본 발명에 따른 박막 프로브 시트를 검사 접속계에 조립하는 프로브 카드의 형태의 주요부를 도시하는 구성도이다.

상부 고정판(40)과, 그것에 고정되고 하부에 구면(41a)을 갖는 지지축인 센터 피봇(41), 그리고 센터 피봇(41)을 중심으로 좌우 및 전후 대칭으로 설치되고 상하의 변위에 대해 항상 일정한 압박력을 부여하는 압박력 부여 수단인 스프링 프로브(42)와, 상기 센터 피봇(41)에 대해 기울기(43c)에 의해 틸팅 가능하게 유지되면서 상기 스프링 프로브(42)에 의해 저하중(1핀당 3∼50mN 정도)의 압박력이 부여되는 누름 부재(43)와, 박막 프로브 시트와, 그 박막 프로브 시트에 고착한 프레임(45), 그 박막 프로브 시트와 누름 부재(누름 코마)(43)의 사이에 형성된 완충층(46)과, 박막 프로브 시트상에 설치된 접촉 단자(47)를 갖는다.

상기 누름 부재(43)에 대한 압박력을 스프링 프로브(42)에 의해 부여하도록 구성한 것은, 스프링 프로브(42) 선단의 변위에 대해 거의 일정한 저하중의 압박력이 얻어지도록 했기 때문으로, 반드시 스프링 프로브(42)를 이용할 필요는 없다.

상부 고정판(40)은 배선 기판(50)에 탑재된다. 배선 기판(50)은, 예를 들면, 폴리이미드 수지나 글래스 에폭시 수지 등의 수지재로 이루어지고, 내부 배 선(50b) 및 접속 단자(50c)를 갖고 있다.

상기 전극(50a)은, 예를 들면, 내부 배선(50b)의 일부에 접속되는 비아(50d)로 구성된다. 배선 기판(50)과 박막 프로브 시트는, 예를 들면, 배선 기판(50)과 박막 프로브 시트를 누름 부재(53)의 사이에 끼워, 나사(54) 등을 이용하여 고정된다.

박막 프로브 시트는, 그 주변부가 프레임(45)보다 외측으로 연장하도록 형성되고, 이 연장부를 프레임(45)의 외측에서 매끄럽게 절곡하여 배선 기판(50)상에 고정한다. 그때, 검사용 배선 기판의 배선(48)은, 배선 기판(50)에 설치되어 있는 전극(50a)에 전기적으로 접속된다. 이 접속은, 예를 들면, 전극(51)과 전극(50a)에 직접 압력을 가하여 접촉시키거나, 이방성 도전 시트(52), 혹은, 땜납 등을 이용하여 접속한다.

완충층(46)으로서는, 탄성을 갖는 물질이 바람직하고, 고무형 탄성을 갖는 고분자 재료의 예로서, 실리콘 고무 등을 들 수 있다. 또한, 완충층(46)으로서는, 누름 부재(43)를 프레임(45)에 대해 이동 가능하게 실링하고, 이 실링된 공간에 기체를 공급하도록 구성하여도 된다.

또한, 접촉 단자(47)의 높이를 균일하게 할 수 있다면, 완충층(46)을 생략한 구성으로 하여도 무방하다. 또한, 도 12는 개요 설명을 위해, 접촉 단자(47) 및 배선(48)은 수 개의 접촉 단자분만 나타내지만, 실제로는 복수개가 배치된다.

본 발명에 따른 박막 프로브 시트는, 웨이퍼의 상태에서, 다수 병설된 반도체 칩 중의 1개 또는 다수개의 반도체 칩에 대해, 동시에 또한 저하중(1핀당 3∼ 50mN 정도)으로 표면에 산화물이 형성된 알루미늄, 땜납 등, 또는 금 범프 등의 전극 패드(3)와, 0.05∼0.1Ω 정도의 안정된 저저항치로 확실하게 접속시키는 것에 있다.

이에 따라, 캔틸레버 방식과 같은 스크럽적인 동작을 시킬 필요가 없어, 스크럽 동작에 의한 압흔이나 전극 재료의 부스러기의 발생을 방지할 수 있다.

즉, 박막 프로브 시트에서, 전극 패드(3)의 배열에 대응하도록 병설된 접촉 단자(47)의 선단을 뾰족하게 함과 동시에, 프레임(45)으로 지지된 주변부(44b)에 대해, 이 주변부(44b)내의 상기 접촉 단자(47)를 병설한 영역부(44a)를, 누름 부재(43)의 하측에 형성된 돌출부(누름 코마)(43a)에서의 고정밀도의 평탄도가 확보된 하면(43b)을 따라 완충층(46)을 사이에 두고 연장시켜 박막 프로브 시트 자신의 늘어짐을 없애어, 이 연장된 영역부(44a)에 병설된 접촉 단자(47)의 뾰족한 선단을, 알루미늄, 땜납 등, 혹은 금 범프 등의 전극 패드(3)에 수직으로 저하중으로 가압함으로써, 전극 패드(3)의 표면에 형성된 산화물을 용이하게 뚫어, 그 하면의 전극의 금속 도체 재료에 접촉시켜, 안정된 저저항치로 양호한 접촉을 확보할 수 있다.

특히, 프레임(45)으로 지지된 주변부(44b)에 대해, 이 주변부(44b)내의 다수의 접촉 단자(47)를 병설한 영역부(44a)를, 누름 부재(43)의 하측에 형성된 돌출부(43a)에서의 고정밀도의 평탄도가 확보된 하면(43b)에 따라 완충층(46)을 사이에 두고 연장시킴으로써 검사용 배선 기판 자신의 늘어짐을 없애어, 다수의 접촉 단자(47)의 선단의 평탄도를 돌출부(43a)의 하면(43b)의 평탄도에 맞추어 고정밀도를 확보할 수 있다.

또한, 영역부(44a)에서의 연장량은, 누름 부재(43)에 센터 피봇(41)을 중심으로 좌우 및 전후에 체착(締着)되어 조정 가능한 나사(57)의 누름 부재(43)의 하면으로부터의 돌출량에 의해 정해지게 된다.

즉, 센터 피봇(41)을 중심으로 좌우 및 전후에 설치되어 누름 부재에 형성된 구멍에 삽입된 나사(56)를 프레임(45)에 대해 체결하여, 누름 부재(43)의 돌출부(43a)를 하강시킴으로써, 누름 부재(43)에 돌출량을 정하여 부착된 나사(57)의 하단을, 검사용 배선 기판에 있어서의 영역부(44a)의 주변부(44b)의 접착 고정한 프레임(45)의 상면에 접촉시킨다.

이에 따라, 완충층(46)을 통해 다수의 접촉 단자(47)가 병설된 영역부(44a)를 연장시켜, 박막 프로브 시트 자신의 늘어짐이 없어지게 된다. 이상으로부터, 다수의 접촉 단자(47)에 걸친 접촉 단자의 뾰족한 선단의 평탄도를 ±2㎛ 정도 이하의 고정밀도로 확보할 수 있다.

또한, 본 발명에 관계되는 박막 프로브 시트에서, 접촉 단자(47) 주변의 단자 높이를 높게 하기 위해 형성한 더미 금속막(12)의 형성 영역은, 가압 기구를 구성하는 누름 부재(누름 코마)(43)의 선단경보다 충분히 큰 치수로 함으로써, 측정 평면에는 충분히 큰 공간 영역이 형성된 높은 접촉 단자(47)가 구성되며, 또한, 각 접촉 단자의 외주면에는 시트 기재인 폴리이미드막이 피복된 형태 때문에, 외적으로 반입되는 상기한 이물 등에 의한 손상도 현저히 저감할 수 있다.

다음으로, 본 발명에 따른 박막 프로브 시트를 탑재한 프로브 카드를 이용하 여, 검사 대상인 반도체 칩에 대한 전기적 특성 검사에 대해, 도 13을 이용하여 설명한다.

도 13은 본 발명에 따른 반도체 칩 검사 장치의 전체 구성을 도시하는 도면이다.

이 검사 장치는 반도체 웨이퍼(1)를 지지하는 시료 지지계(160)와, 반도체 웨이퍼(1)의 전극 패드(3)에 접촉하여 전기 신호의 수수를 행하는 검사 접속계(120)와, 시료 지지계(160)의 동작을 제어하는 구동 제어계(150)와, 반도체 웨이퍼(1)의 온도 제어를 행하는 온도 제어계(140)와, 반도체 칩(2)의 전기적 특성의 검사를 행하는 테스터(170)에 의해 구성되어 있다.

반도체 웨이퍼(1)에는 다수의 반도체 칩(2)이 배열되고, 각 반도체 칩(2)의 표면에는 외부와 접속하기 위한 미세 전극 패드(3)가 복수, 또한 협피치로 배열되어 있다. 시료 지지계(160)는 반도체 웨이퍼(1)를 재치(載置)하기 위한 거의 수평으로 설치된 시료대(162)와, 이 시료대(162)를 지지하도록 수직으로 배치되는 승강축(164)과, 이 승강축(164)을 승강 구동하는 승강 구동부(165)와, 이 승강 구동부(165)를 지지하는 X-Y 스테이지(167)로 구성된다.

X-Y 스테이지(167)는 케이싱(166) 위에 고정된다. 승강 구동부(165)는, 예를 들면, 스테핑 모터 등으로 구성된다. 시료대(162)에는 회전 이동 기구가 설치되어 있고, 수평면내에서의 시료대(162)의 회전 이동 변위가 가능하게 되어 있다. 시료대(162)의 위치 결정 동작은, X-Y 스테이지(167)와 승강 구동부(165)와 회전 기구에 의한 동작을 조합하여 행해진다.

시료대(162)의 상방에는 검사 접속계(120)가 배치된다. 즉, 도 12에 도시하는 박막 프로브 시트(44) 및 배선 기판(50)은, 그 시료대(162)에 평행하게 대향하는 자세로 설치된다. 또한, 본 제5 실시 형태에서는, 단자(50c)는 동축 커넥터로 구성된다. 단자(50c)에 접속되는 케이블(171)을 통해 테스터(170)와 접속된다. 구동 제어계(150)는 케이블(172)을 통해 테스터(170)와 접속된다. 또한, 구동 제어계(150)는 시료 지지계(160)의 각 구동부에 제어 신호를 보내 그 동작을 제어한다.

즉, 구동 제어계(150)는 내부에 컴퓨터를 구비하고, 케이블(172)을 통해 전달되는 테스터(170)의 테스트 동작의 진행 정보에 맞추어, 시료 지지계(160)의 동작을 제어한다. 또한, 구동 제어계(150)는 조작부(151)를 구비하고, 구동 제어에 관한 각종 지시의 입력의 접수, 예를 들면, 수동 조작의 지시를 접수한다.

시료대(162)에는, 반도체 칩(2)에 대해 바인 시험을 행하기 위해, 가열시키기 위한 온도 조절기(141)가 구비되어 있다. 온도 제어계(140)는 시료대(162)의 온도 조절기(141)를 제어함으로써, 시료대(162)에 탑재된 반도체 웨이퍼(1)의 온도를 제어한다. 또한, 온도 제어계(140)는 조작부(151)를 구비하고, 온도 제어에 관한 수동 조작의 지시를 접수한다.

이하, 검사 장치의 동작에 대하여 설명한다.

검사 대상인 반도체 웨이퍼(1)는, 시료대(162) 위에 위치 결정하여 재치된다. 반도체 웨이퍼(1)상에 분리하여 형성된 복수의 기준 마크의 광학상을, 이미지 센서 또는 TV 카메라 등의 촬상 장치로 촬상하여, 얻어지는 화상 신호로부터 복수 의 기준 마크의 위치를 검출한다.

검출된 기준 마크의 위치 정보로부터, 반도체 웨이퍼(1)의 품종에 따라 반도체 칩(2)의 배열 정보, 및 반도체 칩(2)상의 전극 패드(3)의 배열 정보를 인식하여, 전극 패드군 전체로서의 이차원의 위치 정보를 산출한다.

또한, 시트상에 형성된 다수의 접촉 단자(47) 중에서 특정한 접촉 단자의 광학상 또는 복수의 기준 마크의 광학상을, 이미지 센서 또는 TV 카메라 등의 촬상 장치로 촬상하여, 특정한 접촉 단자 또는 복수의 기준 마크의 위치를 검출한다. 이들 정보에 기초하여, 접촉 단자군 전체로서의 이차원의 위치 정보를 산출한다.

구동 제어계(15O)는, 상기 접촉 단자군 전체로서의 이차원의 위치 정보에 대한 상기 전극 패드군 전체로서의 이차원의 위치 정보의 편차량을 산출하고, 편차량에 기초하여 X-Y 스테이지(167) 및 회전 이동 기구를 구동 제어하여, 반도체 웨이퍼(1)상에 배열된 복수개의 반도체 칩상에 형성된 전극 패드(3)의 군을 병설된 다수의 접촉 단자(47)군의 바로 아래에 위치 결정한다.

그 후, 구동 제어계(150)는, 예를 들면, 시료대(162)상에 설치된 갭 센서에 의해 측정된 박막 프로브 시트에 있어서의 영역부(44a)의 면과 반도체 웨이퍼(1)의 거리에 기초하여, 승강 구동부(165)를 작동시켜, 다수의 전극 패드(3)의 전체의 면이 접촉 단자의 선단에 접촉한 시점부터 수 ㎛ 정도 밀어 올리는 상태로 될 때까지 시료대(162)를 상승시킨다.

도 14는, 반도체 검사 장치에 의한 전극 패드가 병설된 반도체 칩에 대한 검사의 외관을 도시한 것이다. 이에 따라, 다수의 접촉 단자(47)의 전체가 다수의 전극 패드(3)의 전체 면에 추종하여 평행 인출됨과 동시에, 개개의 접촉 단자의 높이의 변동을 완충층(46)에 의해 흡수하고, 저하중(1핀당 3∼50mN 정도)에 기초하는 침식에 의한 접촉이 행하여져, 각 접촉 단자(47)와 각 전극 패드(3)는 저저항(0.01Ω∼0.1Ω)으로 접속되게 된다.

이 상태에서, 반도체 칩(2)에 대해 바인 시험을 행할 때에는, 시료대(162)에 탑재된 반도체 웨이퍼(1)의 온도를 제어하기 위해, 온도 제어계(140)에 의해 시료대(162)의 온도 조절기(141)를 제어함으로써 실행된다. 그 때문에 박막 프로브 시트는 가요성이 있고, 바람직하게는 내열성이 있는 수지를 주체로 형성한다. 본 실시예의 형태에서는, 폴리이미드 수지를 이용한다.

케이블(171), 배선 기판(50), 박막 프로브 시트 및 접촉 단자(47)를 통해, 반도체 웨이퍼(1)에 형성된 반도체 칩과 테스터(170) 사이에서, 동작 전력이나 동작 시험 신호 등의 수수를 행하여, 반도체 칩의 전기적 특성의 가부 등을 판별한다. 상기 일련의 동작이, 반도체 웨이퍼(1)에 형성된 복수의 반도체 칩 각각에 대해 실시되어, 전기적 특성의 가부 등이 판별된다.

이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시 형태에 한정되는 것이 아니라, 그 요지를 일탈하지않는 범위에서 여러 가지 변경 가능한 것은 물론이다.

또한, 상기 실시예에 있어서 개시한 관점의 대표적인 것은 다음과 같다.

(1) 피검사 대상물에 배치된 전극과 전기적으로 접촉하는 복수의 접촉 단자와, 절연층의 스루홀을 통해 상기 접촉 단자로부터 인출된 개개의 배선과, 상기 배 선과 전기적으로 접속되면서, 또한 배선 기판의 전극에 접속되는 복수의 주변 전극을 갖는 박막 프로브 시트로서, 상기 복수의 접촉 단자의 근방 주변 영역에 접촉 단자를 구성하는 제1 금속막과 선택적으로 제거 가능한 제2 금속막을 배치하고, 상기 제2 금속막을 후공정에서 제거함으로써 접촉 단자간에 간극을 형성하여, 상기 접촉 단자의 높이를 높게 한 것을 특징으로 하는 박막 프로브 시트.

(2) 피검사 대상물에 배치된 전극과 전기적으로 접촉하는 복수의 접촉 단자와, 절연층의 스루홀을 통해 상기 접촉 단자로부터 인출된 개개의 배선과, 상기 배선과 전기적으로 접속되면서, 또한 배선 기판의 전극에 접속되는 복수의 주변 전극을 갖는 박막 프로브 시트로서, 상기 박막 프로브 시트를 구성하는 기재 시트는, 상기 복수의 접촉 단자가 배치되는 영역이 주변의 영역보다 오목형으로 함몰된 형상을 갖고 있는 것을 특징으로 하는 박막 프로브 시트.

(3) 피검사 대상물에 배치된 전극과 전기적으로 접촉하는 복수의 접촉 단자와, 절연층의 스루홀을 통해 상기 접촉 단자로부터 인출된 개개의 배선과, 상기 배선과 전기적으로 접속되면서, 또한 배선 기판의 전극에 접속되는 복수의 주변 전극을 갖는 박막 프로브 시트로서, 상기 복수의 접촉 단자의 근방 주변 영역에 배치된 제2 금속막 중, 상기 접촉 단자상에 형성된 영역만 선택적으로 남기고, 상기 제2 금속막의 주변이 절연층을 구성하는 수지 기재로 피복된 것을 특징으로 하는 박막 프로브 시트.

(4) (1) 내지 (3) 중 어느 하나에 기재된 박막 프로브 시트에서, 상기 접촉 단자의 선단 형상은, 사각뿔 또는 사각뿔 사다리꼴 형상의 면을 정점으로 하는 것 을 특징으로 하는 박막 프로브 시트.

(5) (1) 내지 (3) 중 어느 하나에 기재된 박막 프로브 시트에서, 상기 접촉 단자는 니켈, 로듐, 팔라듐, 이리듐, 루테늄, 텅스텐, 크롬, 구리 또는 주석으로 이루어지는 군으로부터 선택된 적어도 1종의 금속, 혹은 상기 금속의 합금막을 적층한 구성인 것을 특징으로 하는 박막 프로브 시트.

(6) (1)에 기재된 박막 프로브 시트에서, 상기 제2 금속막은 니켈, 구리, 주석으로부터 선택된 적어도 1종의 금속인 것을 특징으로 하는 박막 프로브 시트.

(7) 피검사 대상물에 배치된 전극과 전기적으로 접촉하는 복수의 접촉 단자와, 절연층의 스루홀을 통해 상기 접촉 단자로부터 인출된 개개의 배선과, 상기 배선과 전기적으로 접속되면서, 또한 다층 배선 기판의 전극에 접속되는 복수의 주변 전극을 갖는 박막 프로브 시트로서, 상기 복수의 접촉 단자의 근방 주변 영역에 배치된 제2 금속막 중, 상기 접촉 단자상에 선택적으로 남겨지는 금속막의 형상이 다각형, 혹은 원통형의 지주 형상으로 이루어지면서, 또한 상기 접촉 단자를 구성하는 제1 금속막과 선택적으로 제거된 제2 금속막이 형성된 공간 영역의 함몰의 깊이, 또는 높이가 미리 형성된 사각뿔 형상, 혹은 사각뿔 사다리꼴 형상의 높이보다 충분히 큰 치수로 이루어져, 상기 접촉 단자의 높이를 높게 한 것을 특징으로 하는 박막 프로브 시트.

(8) (1) 내지 (3) 중 어느 하나에 기재된 박막 프로브 시트에서, 상기 박막 프로브 시트를 탑재한 배선 기판 및 압박력을 부여하는 압박 수단을 포함하는 것을 특징으로 하는 박막 프로브 시트.

(9) 검사 대상물에 설치된 전극과 전기적으로 접촉하는 복수의 접촉 단자와, 상기 복수의 접촉 단자로부터 인출된 배선과, 상기 접촉 단자와 상기 배선 사이에 형성된 절연막을 갖는 프로브 시트로서, 상기 절연막의 한쪽 면에는 오목부가 형성되어 있고, 상기 접촉 단자는 상기 절연막의 오목부에 설치되어 있는 것을 특징으로 하는 프로브 시트.

(10) (9)에 기재된 프로브 시트로서, 상기 오목부가 형성된 영역은 상기 검사 대상물의 전극간의 폭보다도 넓은 것을 특징으로 하는 프로브 시트.

(11) (9)에 기재된 프로브 시트로서, 상기 절연막은 상기 오목부가 형성된 영역내에 돌기 부분을 갖고, 상기 돌기 부분은 상기 접촉 단자의 주변을 피복하도록 설치되어 있는 것을 특징으로 하는 프로브 시트.

(12) (11)에 기재된 프로브 시트로서, 상기 접촉 단자와 상기 배선은 상기 절연막의 돌기 부분내에 형성된 스루홀을 통해 전기적으로 접속되어 있는 것을 특징으로 하는 프로브 시트.

(13) (9) 내지 (12) 중 어느 하나에 기재된 프로브 시트로서, 상기 오목부의 단면 형상은 원형인 것을 특징으로 하는 프로브 시트.

(14) (9) 내지 (12)에 기재된 프로브 시트로서, 상기 프로브 시트에는 상기 복수의 접촉 단자와 전기적으로 접속되지 않는 배선을 갖는 것을 특징으로 하는 프로브 시트.

(15) (14)에 기재된 프로브 시트로서, 상기 복수의 접촉 단자와 전기적으로 접속되지 않는 배선은 상기 프로브 시트 중 상기 복수의 접촉 단자로 둘러싸인 영 역에 있는 것을 특징으로 하는 프로브 시트.

(16) (15)에 기재된 프로브 시트로서, 상기 복수의 접촉 단자와 전기적으로 접속되지 않는 배선은 격자 형상으로 설치되어 있는 것을 특징으로 하는 프로브 시트.

(17) 검사 대상물에 설치된 전극과 전기적으로 접촉하는 복수의 접촉 단자와, 상기 복수의 접촉 단자로부터 인출된 배선과, 상기 접촉 단자와 상기 배선 사이에 형성된 절연막을 갖는 프로브 시트로서, 상기 절연막의 상기 접촉 단자가 설치된 면에는 단차가 형성되어 있어, 상기 접촉 단자가 설치된 부분의 주변의 상기 절연막의 두께가, 다른 부분의 절연막의 두께보다도 얇은 것을 특징으로 하는 프로브 시트.

(18) 검사 대상물에 설치된 전극과 전기적으로 접촉하는 복수의 접촉 단자와, 상기 복수의 접촉 단자로부터 인출된 배선과, 상기 접촉 단자와 상기 배선 사이에 형성된 절연막을 갖는 프로브 시트로서, 상기 절연막 중 상기 접촉 단자가 설치된 부분의 주변에는 오목부가 형성되어 있는 것을 특징으로 하는 프로브 시트.

(19) (9) 내지 (12) 중 어느 하나에 기재된 박막 프로브 시트를 구비한 것을 특징으로 하는 반도체 칩 검사 장치.

(20) (19)에 기재된 반도체 칩 검사 장치로서, 상기 프로브 시트의 오목부가 형성된 영역내에 압박력을 부여하는 압박 수단을 포함하는 것을 특징으로 하는 반도체 칩 검사 장치.

(21) 웨이퍼에 회로를 만들어 넣어 반도체 소자를 형성하는 공정과, 상기 반 도체 소자의 전기적 특성을 검사하는 공정과, 그 웨이퍼를 다이싱하여 그 반도체 소자마다 분리하는 공정을 갖는 반도체 장치의 제조 방법으로서, 그 반도체 소자의 전기적 특성을 검사하는 공정에서는, 상기 반도체 소자의 전극과 접촉하는 접촉 단자와, 상기 접촉 단자로부터 인출된 배선과, 상기 접촉 단자와 상기 배선 사이에 형성되고, 한쪽 면에 상기 반도체 소자의 전극간의 폭보다도 넓은 오목부를 갖는 절연막을 갖는 검사 장치의, 상기 오목부에 설치된 접촉 단자를 상기 반도체 소자의 전극에 접촉시켜 검사하는 것을 특징으로 하는 반도체 장치의 제조 방법.

(22) (21)에 기재된 반도체 장치의 제조 방법으로서, 상기 반도체 소자의 전기적 특성을 검사하는 공정에서는, 상기 절연막의 오목부가 형성된 영역내에 압박력을 부여하는 압박 수단에 의해, 상기 반도체 소자의 전극과 상기 접촉 단자를 접촉시키는 것을 특징으로 하는 반도체 장치의 제조 방법.

(23) (21) 또는 (22)에 기재된 반도체 장치의 제조 방법으로서, 상기 반도체 소자의 전기적 특성을 검사하는 공정에서는, 상기 절연막의 오목부 영역내에 형성된 돌기 부분의 절연막에 의해 주변부를 피복된 상기 접촉 단자를, 상기 반도체 소자의 전극에 접촉시켜 검사하는 것을 특징으로 하는 반도체 장치의 제조 방법.

(24) (23)에 기재된 반도체 장치의 제조 방법으로서, 상기 반도체 소자의 전기적 특성을 검사하는 공정에서는, 상기 반도체 소자의 전극과 접촉하는 상기 접촉 단자와, 상기 절연막의 돌기부내에 형성된 스루홀과, 상기 스루홀을 통해 상기 접촉 단자와 전기적으로 접속된 배선을 통해 전기 신호가 수수되고 있는 것을 특징으로 하는 반도체 장치의 제조 방법.

(25) (21)에 기재된 반도체 장치의 제조 방법으로서, 상기 반도체 소자의 전기적 특성을 검사하는 공정에서는, 상기 반도체 소자에 설치된 복수의 전극 중 일부에는, 라인 형상으로 설치된 상기 복수의 접촉 단자를 접촉시키고, 상기 반도체 소자에 설치된 복수의 전극 중 다른 부분에는, 지그재그 형상으로 설치된 상기 복수의 접촉 단자를 접촉시켜 검사하는 것을 특징으로 하는 반도체 장치의 제조 방법.

(26) (21)에 기재된 반도체 장치의 제조 방법으로서, 상기 반도체 소자의 전기적 특성을 검사하는 공정에서는, 상기 절연막에 형성된 오목부에 의해, 상기 검사 장치와 상기 반도체 소자 상에 있는 돌출이 접촉하지 않고, 상기 반도체 소자의 전극과 상기 접촉 단자를 접촉시켜 검사하는 것을 특징으로 하는 반도체 장치의 제조 방법.

본원에 있어서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 이하와 같다.

(1) 반도체 칩 등의 피검사 대상물의 제조 공정에서 발생하는 다종 다양한 이물 등에 대해 손상의 발생을 최대한 저감할 수 있다.

(2) 상기 (1)에 의해, 반도체 칩 검사후의 반도체 장치의 제조에 있어서의 본딩 공정 등에서 수율을 향상시키는 것이 가능한다.

(3) 또한, 압흔이나 부스러기의 발생 등 손상시키는 일 없이, 저저항으로 안정된 접속을 실현할 수 있다.

(4) 또한, 접촉 단자의 선단 위치 정밀도를 고정밀도로 확보하여, 협피치의 전극 구조를 갖는 반도체 소자를 확실하게 검사할 수 있다.

(5) 또한, 박막 프로브 시트를 탑재한 검사 장치의 장수명화와 동시에 반도체 소자의 제품 코스트를 대폭 저감할 수 있다.

Claims (7)

1. 프로브 시트의 제조 방법으로서,

   기판의 제1 면에 복수의 구멍을 설치하는 공정과,

   상기 복수의 구멍 내에 금속막을 충전해서 복수의 접촉 단자를 형성하는 공정과,

   상기 복수의 구멍에 대응하는 부분에 개구를 가지는 금속막을, 상기 기판의 제1 면 상에 형성하는 공정과,

   상기 기판의 제1 면 상에 형성된 상기 금속막과 상기 복수의 접촉 단자 상에 절연막을 형성하는 공정과,

   상기 절연막 상에 금속 재료를 형성하고, 상기 접촉 단자와 전기적으로 접속된 복수의 배선을 형성하는 공정과,

   상기 기판과 상기 금속막을 제거하는 공정

   을 포함하는 것을 특징으로 하는 프로브 시트의 제조 방법.
2. 제1항에 있어서,

   상기 금속막은, 상기 복수의 구멍의 주위를 피복하고, 상기 기판의 외주부를 노출하도록 형성하는 것을 특징으로 하는 프로브 시트의 제조 방법.
3. 제2항에 있어서,

   상기 절연막은, 상기 노출된 기판의 외주부 상에도 형성하는 것을 특징으로 하는 프로브 시트의 제조 방법.
4. 제1항 내지 제3항 중 어느 한 항에 있어서,

   상기 금속막은, 그 외주가 원 형상인 것을 특징으로 하는 프로브 시트의 제조 방법.
5. 제1항에 있어서,

   상기 기판은 실리콘 기판이고, 상기 복수의 구멍은, 상기 기판을 이방성 에칭하는 것에 의해 형성하는 것을 특징으로 하는 프로브 시트의 제조 방법.
6. 제1항 내지 제3항 중 어느 한 항에 있어서,

   상기 금속막은, 니켈, 구리, 주석으로부터 선택된 1종 이상의 금속인 것을 특징으로 하는 프로브 시트의 제조 방법.
7. 제1항 내지 제3항 중 어느 한 항에 있어서,

   상기 절연막은 폴리이미드인 것을 특징으로 하는 프로브 시트의 제조 방법.

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