KR20070014075A - 임피던스 조정 회로와 방법 - Google Patents

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Abstract

(과제)
메모리 컨트롤러측으로부터 OCD 임피던스 조정 기능을 사용한 DDR2 메모리의 출력 버퍼의 임피던스를 조정하는 회로의 제공.
(해결 수단)
입력 신호를 공통으로 받고, 임피던스가 가변이 자유로운, 풀 업 및 풀 다운용 버퍼를 각각 구비한 제 1 출력 버퍼 (P1, N1) 와 제 2 버퍼 (P2, N2) 를 구비하고, OCD 임피던스 조정 기능을 구비한 DDR2 메모리 (20) 의 임피던스 조정 회로로서, 제 1 및 제 2 버퍼로부터 출력되는 제 1 및 제 2 신호를 각각 받는 제 1 및 제 2 단자 (DQS, DQSB) 와, 제 1 단자와 상기 제 2 단자 사이에 직렬로 접속된 제 1 및 제 2 스위치 (SW1, SW2) 와, 제 1, 제 2 스위치의 접속점 (D1) 의 전압과 기준 전압 (VREF) 을 비교하는 비교기 (12) 와, 비교기로부터의 비교 결과를 받고, 제 1 및/또는 제 2 버퍼의 임피던스를 가변으로 설정하는 제어를 실시함과 함께, 상기 제 1 및 제 2 스위치 (SW1, SW2) 의 온·오프 제어를 실시하는 제어 회로 (11) 를 구비하고 있다.
임피던스 조정 회로, 임피던스 조정 방법

Description

임피던스 조정 회로와 방법{IMPEDANCE REGULATING CIRCUIT AND METHOD THEREOF}
도 1 은 본 발명의 제 1 실시예의 회로 구성을 나타내는 도면.
도 2 는 본 발명의 제 2 실시예의 회로 구성을 나타내는 도면.
도 3 은 본 발명의 제 3 실시예의 회로 구성을 나타내는 도면.
도 4 는 본 발명의 제 4 실시예의 회로 구성을 나타내는 도면.
도 5 는 본 발명의 제 5 실시예의 회로 구성을 나타내는 도면.
도 6 은 도 1 에 있어서, P1 의 임피던스 (Zp1) = N2 의 임피던스 (Zn2) 일 때의, 접점 (B1) 및 접점 (C1) 의 전압 변화의 모습을 나타내는 도면.
도 7 은 도 1 에 있어서, P1 의 임피던스 (Zp1) > N2 의 임피던스 (Zn2) 일 때의, 접점 (B1) 및 접점 (C1) 의 전압 변화의 모습을 나타내는 도면.
도 8 은 도 1 에 있어서, P1 의 임피던스 (Zp1) < N2 의 임피던스 (Zn2) 일 때의, 접점 (B1) 및 접점 (C1) 의 전압 변화의 모습을 나타내는 도면.
도 9 는 Zp1 과 Zn2 의 차분과, 도 1 의 접점 (B1) 과 접점 (C1) 의 전압 변화가 크로스하는 전압 (Vcross) 과 레퍼런스 전압 (VREF) 의 차분의 상관 선도.
도 10 은 Vcross 와 VREF 의 차분과, Zp1 = Zn2 일 때의, 도 1 의 접점 (B1) 과 접점 (C1) 의 전압 변화가 크로스하는 시간으로부터의 시간 변동분 (Δt) 의 상 관 선도.
도 11 은 종래의 구성을 나타내는 도면.
도 12(a), (b), (c) 는 도 11 의 종래의 구성을 나타내는 도면.
*도면의 주요부분에 대한 부호의 설명*
10 : 메모리 컨트롤러
11 : 주 임피던스 제어 회로
12 : 비교기
20 : DDR2 메모리 (PKG/시스템 보드/DIMM)
101 : 접점
102 : 임피던스 제어 회로
특허 문헌 1 : 일본 공개특허공보 평11-177380호
비특허 문헌 1 : 테크니컬 노트 DDR2 SDRAM 의 신기능 오프-칩 드라이버 (OCD), 2005년 1월, 문헌 No. J0594E10 (Ver. 1.0) <인터넷 : URL "http://www.elpida.com">
본 발명은 임피던스 조정 회로와 방법에 관한 것이다.
본 발명은 메모리 인터페이스에 있어서의 OCD (Off-Chip Driver) 임피던스 조정 기능을 갖는 DDR (Double Data Rate) 2 메모리측의 출력 버퍼의 임피던스 조정 등에 사용하기에 적합하다. 이하, 본 발명의 배경 기술에 대해 설명한다.
OCD 임피던스 조정의 종래 수법으로서, DDR2 메모리에 접속하는 메모리 컨트롤러측의 출력 버퍼의 임피던스 조정에 대해 이하에 설명한다. 메모리 컨트롤러측의 출력 버퍼의 경우에는 패키지 (PKG)/시스템 보드/DIMM (Dual Inline Memory Module) 상의 직렬 저항의 영향이 없기 때문에, 임피던스의 조정은 비교적 용이하게 할 수 있다. 이하에서는, 도 11 에 나타내는 바와 같이, 메모리 컨트롤러 (10) 내의 출력 버퍼 (A) 의 임피던스 조정 방법에 대해 설명한다. 도 12(a) 내지 도 12(c) 는 도 11 의 출력 버퍼 (A) 의 임피던스 조정을 설명하기 위한 도면이다.
임피던스 회로는 도 12(a) 에 나타내는 바와 같이, 출력 버퍼 (A) 의 출력인 접점 (101) 과 전원 (VCC) 의 사이에 스위치 (SW11) 를 개재하여 저항 (R11) 이 삽입된다. 스위치 (SW11) 와 저항 (R11) 의 저항값을 더한 값이 NchMOS 트랜지스터로 이루어지는 풀 다운 버퍼 (N11) 의 임피던스 조정 후의 값이 된다. 마찬가지로, 접점 (101) 과 GND 사이에 스위치 (SW12) 를 개재하여 저항 (R12) 이 삽입된다. 스위치 (SW12) 와 저항 (R12) 의 저항값을 더한 값이 PchMOS 트랜지스터로 이루어지는 풀 업 버퍼 (P11) 의 임피던스 조정 후의 값이 된다. 또, 접점 (101) 의 전압은 레퍼런스 전압 (VREF) 과 함께 임피던스 제어 회로 (102) 에 입력되어 비교된다. 비교 결과에 의해, 풀 업 버퍼, 풀 다운 버퍼의 버퍼 사이즈를 증감시키기 위한 제어 신호 (S21) 를 출력 버퍼 (A) 에 입력하여 피드 백 제어하고 있다.
도 12(b) 에 나타내는 바와 같이, 풀 업 버퍼 (P11) 의 임피던스 조정시에는 NchMOS 트랜지스터 (N11) 및 스위치 (SW11) 를 오프하고, PchMOS 트랜지스터 (P11) 및 스위치 (SW12) 를 온으로 한다.
접점 (101) 의 전압이 레퍼런스 전압 (기준 전압) (VREF) 보다 높은 경우에는 풀 업 버퍼 (P11) 의 임피던스를 크게 하기 위해, 버퍼 사이즈를 작게 하도록 조정한다. 또, 접점 (101) 의 전압이 레퍼런스 전압 (VREF) 보다 낮은 경우에는 풀 업 버퍼 (P11) 의 임피던스를 작게 하기 위해, 버퍼 사이즈를 크게 하도록 조정한다.
한편, 도 12(c) 에 나타내는 바와 같이, 풀 다운 버퍼 (N11) 의 임피던스 조정시에는 풀 업 버퍼 (P11) 및 스위치 (SW12) 를 오프하고, 풀 다운 버퍼 (N11) 및 스위치 (SW11) 를 온으로 한다. 접점 (101) 의 전압이 레퍼런스 전압 (VREF) 보다 높은 경우에는 풀 다운 버퍼 (N11) 의 임피던스를 작게 하기 위해, 버퍼 사이즈를 크게 하도록 조정한다.
또, 접점 (101) 의 전압이 레퍼런스 전압 (VREF) 보다 낮은 경우에는 풀 다운 버퍼 (N11) 의 임피던스를 크게 하기 위해, 버퍼 사이즈를 작게 하도록 조정한다.
이들 일련의 동작을 접점 (101) 의 전압과 레퍼런스 (VREF) 가 동일해질 때까지 반복함으로써, 풀 업 버퍼 (P11) 와 풀 다운 버퍼 (N11) 의 임피던스의 조정을 실시한다.
또한, 풀 업 버퍼 (P11) 및 풀 다운 버퍼 (N11) 는 버퍼 사이즈가 증감 가능하도록 임의의 사이즈의 PchMOS 트랜지스터, NchMOS 트랜지스터가 복수 병렬로 접속된 구성으로 되어 있다. 제어 신호 (S21) 에 의해 접속되는 트랜지스터의 개수가 제어된다. 풀 업 버퍼 (P11) 를 구성하는 PchMOS 트랜지스터의 채널 저항은 W/L (W 는 채널 폭, L 은 채널 길이) 의 역수에 비례하고, W 를 크게 하면 (따라서, 버퍼 사이즈를 크게, 예를 들면 풀 업 버퍼 (P11) 를 구성하는 PchMOS 트랜지스터의 병렬 접속수를 늘린다), 풀 업 버퍼 (P11) 의 임피던스가 감소하고, W 를 작게 하면 (버퍼 사이즈를 작게, 예를 들면 풀 업 버퍼 (P11) 를 구성하는 NchMOS 트랜지스터의 병렬 접속수를 줄인다), 풀 업 버퍼 (P11) 의 임피던스는 증대한다. 풀 다운 버퍼 (N11) 를 구성하는 NchMOS 트랜지스터의 채널 저항은 W/L (W 는 채널 폭, L 은 채널 길이) 의 역수에 비례하고, W 를 크게 하면 (버퍼 사이즈를 크게, 예를 들면 풀 다운 버퍼 (N11) 를 구성하는 NchMOS 트랜지스터의 병렬 접속수를 늘린다), 풀 다운 버퍼 (N11) 의 임피던스가 감소하고, W 를 작게 하면 (버퍼 사이즈를 작게, 풀 다운 버퍼 (N11) 를 구성하는 NchMOS 트랜지스터의 병렬 접속수를 줄인다), 풀 다운 버퍼 (N11) 의 임피던스는 증대한다.
DDR2 메모리에 있어서는, 외부로부터의 커맨드 입력에 의해 OCD 임피던스 조정 모드에 엔트리함으로써, DDR2 메모리의 출력 버퍼의 임피던스를 조정하는 기능 (「OCD 임피던스 조정 기능」 이라고 한다) 을 갖고 있다. 예를 들면, DDR2 SDRAM (Synchronous DRAM) 에 있어서, OCD 의 각 모드는 확장 모드 레지스터 (1) (EMRS (1)) 에 어드레스 신호의 소정 비트 (예를 들면 A7, A8, A9) 를 사용하여 설 정된다. 드라이브 (1) 모드에서는 출력 신호 (DQ, DQS, DQSB) 의 출력 레벨은 기정 (旣定) 상태가 되고, 메모리 컨트롤러 등의 외부 디바이스는 출력 신호 (DQ, DQS, DQSB) 의 전압 레벨 (DQ, DQS 는 하이 (High), DQSB 는 로우 (Low)) 을 측정하여 풀 업 저항의 값이 목표값이 되어 있는지 조사한다. 드라이브 (0) 모드에서는 출력 신호 (DQ, DQS, DQSB) 의 출력 레벨은 기정 상태가 되고, 메모리 컨트롤러 등의 외부 디바이스는 출력 신호 (DQ, DQS, DQSB) 의 전압 레벨 (DQ, DQS 는 로우, DQSB 는 하이) 을 측정하여 풀 다운 저항의 값이 목표값이 되어 있는지 조사한다. 조정 모드는 출력 버퍼 (출력 드라이버) 의 임피던스를 조정하는 모드이다. 예를 들면 출력 버퍼의 임피던스는 16 단계로 나누어 조정 가능하게 되고, 출력 신호 (DQ, DQS, DQSB) 의 풀 업 저항과 풀 다운 저항이 동일해지도록 조정된다. OCD 캘리브레이션 모드 해제는 OCD 캘리브레이션 모드를 해제한다. OCD 캘리브레이션 디폴트 (출력 드라이버의 임피던스를 디폴트값으로 설정) 등으로 설정된다. 또한, 임피던스의 측정, 비교는 DDR2 SDRAM 에는 없고, 메모리 컨트롤러 등의 외부 디바이스에서 실시한다. 드라이브 (1) 모드로 설정하여 풀 업 저항을 측정하고, 조정이 필요한 경우, OCD 캘리브레이션 모드를 해제하고, 조정 모드를 설정하고, 풀 업 저항값 (드라이버의 임피던스) 을 조정하여 OCD 캘리브레이션 모드를 해제한다. 풀 다운 저항에 대해서도 마찬가지로 측정ㆍ조정이 실시된다 (비특허 문헌 1 참조).
OCD 임피던스 조정 기능을 사용한 DDR2 메모리 (DIMM) 측의 출력 버퍼의 임피던스를 조정하는 경우, 임피던스 제어 회로를 메모리 컨트롤러 내에 삽입할 필요 가 있다.
그러나, 메모리 컨트롤러와 DDR2 메모리 사이에는 패키지 (PKG), 시스템 보드, 및 DIMM (Dual Inline Memory Module) 상의 기생 저항도 포함시킨 직렬 저항 성분이 존재한다.
이들 직렬 저항 성분은 칩 세트 및 메모리 벤더에 따라 상이하므로, 설계 단계에서 특정하는 것은 곤란하다.
따라서, 직렬 저항 성분에 의한 출력 버퍼의 임피던스의 오프셋분을 배제할 수 없기 때문에, 유효한 임피던스 조정 방법이 없다는 것이 현재의 상황이다.
DDR2 메모리 (DIMM) 측의 풀 업 출력 버퍼와 풀 다운 출력 버퍼의 임피던스가 다른 경우, 출력 신호의 상승/하강의 스루 레이트 (Slew rate) 가 달라진다.
이 영향으로서, DDR2 메모리의 특징인, 데이터 제어용 차동 스트로브 신호 (DQS, DQSB) 의 크로스포인트의 전압이 레퍼런스 전압 (VREF) (0.5*VCC) 으로부터 어긋난다는 문제가 있다.
메모리 컨트롤러 내에서는 전원 노이즈의 영향을 저감시키기 위해, 일반적으로 DDR2 메모리로부터의 출력 신호를 레퍼런스 전압 (VREF) 을 사용한 차동 증폭기에 의해 신호 증폭 (차동 증폭) 이 실시된다. 그러나, 상기 기술한 바와 같이, 신호 (DQS, DQSB) 의 크로스포인트의 전압이 레퍼런스 전압 (VREF) 으로부터 어긋나면, 메모리 컨트롤러 내에서는 이 어긋남은 지터 (jitter) 로 보여 특성에 악영향을 미친다.
그리고, DDR2 메모리는 동작 주파수 400Mbps (1 클록 주기 tCK = 5nsec) 이 상의 고속 동작을 타겟으로 하고 있기 때문에, 내부의 지터 성분을 억제하는 것은 매우 중요한 과제로 되어 있다.
이와 같이, 메모리 컨트롤러측으로부터 OCD 임피던스 조정 기능을 사용한 DDR2 메모리의 출력 버퍼의 임피던스 조정에는 유효한 수단이 없다.
도 11 의 DDR2 메모리 (20) 의 출력 버퍼 (D) 의 임피던스를 조정하고자 한 경우, 패키지/시스템 보드/DIMM 상의 직렬 저항 성분이 개재되므로, 절대값으로의 임피던스 조정을 매우 곤란하게 한다는 과제가 있다.
DDR2 메모리의 출력 버퍼의 임피던스 조정이 불가능하면, DDR2 메모리로부터 메모리 컨트롤러에 출력되는 데이터 제어용 차동 스트로브 신호 (DQS, DQSB) 를 출력하는 풀 업 버퍼와 풀 다운 버퍼의 임피던스의 불균형이 메모리 컨트롤러 내에서 지터로 보여 특성에 악영향을 미친다는 과제가 있다.
과제를 해결하기 위한 수단
본원에서 개시되는 발명은 상기 과제를 해결하기 위해 개략 이하의 구성으로 이루어진다.
본 발명의 하나의 어스펙트 (측면) 에 관한 회로는 출력쌍으로부터 차동 형식의 신호를 출력하는 출력 버퍼의 임피던스 조정시, 차동 형식의 출력을 받는 2 개의 단자를 단락시키고, 단락점의 전위를 기준 전압과 비교기로 비교하고 상기 비교 결과에 기초하여 상기 출력 버퍼의 임피던스를 가변시키는 제어를 실시하는 회 로를 구비하고 있다. 보다 상세하게는 임피던스가 가변 제어되는, 풀 업 및 풀 다운용 제 1 및 제 2 출력 버퍼를 구비한 반도체 장치의 임피던스 조정 회로로서, 상기 제 1 및 제 2 출력 버퍼로부터 출력되는 제 1 및 제 2 신호를 각각 받는 제 1 및 제 2 단자와, 상기 제 1 단자와 상기 제 2 단자 사이에 직렬로 접속된 제 1 및 제 2 스위치와, 상기 제 1, 제 2 스위치의 접속점의 전압과, 기준 전압을 비교하는 비교기와, 상기 비교기로부터의 비교 결과를 받고, 상기 제 1 및/또는 제 2 버퍼의 임피던스를 가변으로 설정하는 제어를 실시함과 함께, 상기 제 1 및 제 2 스위치의 온·오프 제어를 실시하는 제어 회로를 구비하고 있다.
본 발명에 있어서, 상기 제어 회로는 임피던스 조정시에 상기 제 1 및 제 2 스위치를 온으로 한다.
본 발명에 있어서, 상기 제 1 및 제 2 출력 버퍼로부터 상기 제 1 및 제 2 신호가 서로 역상으로 출력된다.
본 발명에 있어서, 상기 반도체 장치가 OCD (Off-Chip Driver) 임피던스 조정 기능을 구비하고, OCD 임피던스 조정 모드를 사용하여 상기 제 1 및 제 2 출력 버퍼의 임피던스의 측정 및 조정이 실시된다.
본 발명에 있어서, 상기 반도체 장치가, 상기 제 1 및 제 2 출력 버퍼로부터 상기 제 1 및 제 2 신호가, 패키지, 시스템 보드 및 메모리 모듈의 적어도 1 개를 통해 상기 제 1 및 제 2 단자에 접속되는 메모리이다.
본 발명에 있어서, 상기 임피던스 조정 회로는 메모리 컨트롤러에 포함된다.
본 발명에 있어서, 상기 제 1 출력 버퍼는 제 1 및 제 2 전원 사이에 직렬로 접속되고, 제 1 입력 신호를 공통으로 받고, 상기 제 1 단자에 출력이 접속되고, 임피던스가 가변으로 제어되는, 제 1 풀 업 버퍼와 제 1 풀 다운 버퍼를 구비하고, 상기 제 2 출력 버퍼는 상기 제 1 및 제 2 전원 사이에 직렬로 접속되고, 제 2 입력 신호를 공통으로 받고, 상기 제 2 단자에 출력이 접속되고, 임피던스가 가변으로 제어되는, 제 2 풀 업 버퍼와 제 2 풀 다운 버퍼를 구비하고 있다.
본 발명의 다른 어스펙트에 관한 방법은 출력쌍으로부터 차동 형식의 신호를 출력하고, 임피던스가 가변으로 설정되는 출력 버퍼를 구비한 반도체 장치의 임피던스 조정 방법으로서, 임피던스 조정시, 상기 출력 버퍼로부터 차동 형식으로 출력되는 신호를 받는 2 개의 단자를 단락시키고, 단락점의 전위를 기준 전압과 비교하고, 상기 비교 결과에 기초하여 상기 출력 버퍼의 임피던스를 가변시키는 제어를 실시하는 상기 각 단계를 포함하는 것을 특징으로 한다.
발명을 실시하기 위한 최선의 형태
본 발명에 대해 더욱 상세하게 설술하기 위해, 첨부 도면을 참조하여 설명한다. DDR2 메모리의 OCD 임피던스 조정 기능을 이용하고, DDR2 메모리측으로부터의 데이터 제어용 차동 스트로브 신호 (DQS, DQSB) 와 같은 상보의 출력 신호를 사용하여 풀 업 출력 버퍼와 풀 다운 출력 버퍼의 임피던스를 비교함으로써, 상대적으로 임피던스를 조정한다. 상대적으로 임피던스를 조정하므로, 패키지/시스템 보드/DIMM 상의 직렬 저항 성분은 상쇄되므로 영향을 받지 않는다.
데이터 신호 (DQ) 나 데이터 제어용 차동 스트로브 신호 (DQS, DQSB) 등의 시스템의 동작 스피드를 결정하는 중요한 신호는, 일반적으로 지연이 동일해지도록 패키지/시스템 보드/DIMM 상에서 등장 (等長) 배선이 형성된다. 이하, 실시예에 기초하여 설명한다.
(실시예)
도 1 은 본 발명의 일 실시예의 구성을 나타내는 도면이다. 도 1 에 나타내는 바와 같이, 메모리 컨트롤러 (10) 내의 접점 (B1) (DQS 단자에 접속된다) 과 접점 (D1) 사이에 접속된 NchMOS 트랜지스터로 이루어지는 스위치 (SW1) 와, 메모리 컨트롤러 (10) 내의 접점 (C1) (DQSB 단자에 접속된다) 과 접점 (D1) 사이에 접속된 NchMOS 트랜지스터로 이루어지는 스위치 (SW2) 와, 레퍼런스 전압 (VREF) (0.5*VCC) 과 접점 (D1) 에 입력단이 접속되어 전압 비교하는 비교기 (12) 와, 비교기 (12) 에서의 비교 결과 신호 (S4) 를 입력하고, 스위치 (SW1, SW2) 의 온·오프를 제어하는 신호 (S3) 를 출력하고, DDR2 메모리의 출력 버퍼의 버퍼 사이즈를 조정하는 주 임피던스 조정 회로 (11) 를 구비하고 있다. 도 1 에 있어서, 메모리 컨트롤러 (10) 의 DQS, DQSB 단자에 접속되는 I/O 버퍼는 도시되어 있지 않다.
도 1 에 나타내는 바와 같이, DDR2 메모리 (패키지/시스템 보드/DIMM) 로부터의 DQS 출력이 하이 레벨, DQSB 출력이 로우 레벨인 경우를 예로 들어 설명한다. 이 경우, DDR2 메모리의 도시되지 않은 확장 모드 레지스터 (EMRS) (1) 에는 OCD 임피던스 측정 모드의 드라이브 (1) 모드로 설정되고, DQ, DQS 가 하이 레벨, DQSB 출력이 로우 레벨이 되고, 이 상태는 OCD 캘리브레이션 해제가 입력될 때까지 유지된다. 또한, 드라이브 (0) 모드로 설정되면, DQ, DQS 가 로우 레벨, DQSB 출력 이 하이 레벨이 되고, 이 상태는 OCD 캘리브레이션 해제가 입력될 때까지 유지된다.
DDR2 메모리의 OCD 임피던스 조정 모드에 엔트리하면, 주 임피던스 제어 회로 (11) 로부터의 신호 (S3) 가 하이 레벨이 되고, 스위치 (SW1) 와 스위치 (SW2) 가 온이 된다. 또, DDR2 메모리의 OCD 임피던스 조정 모드에 엔트리가 도시를 생략한 CPU 등으로부터 메모리 컨트롤러 (10) 에 통지되면, 메모리 컨트롤러 (10) 는 엔트리 커맨드를 DDR2 메모리에 송신하고, 주 임피던스 제어 회로 (11) 는 S3 을 하이 레벨로 한다.
데이터 신호 (DQ) 나 데이터 스트로브 신호 (DQS/DQSB) 와 같은 데이터계 신호는 PKG/시스템 보드/DIMM (20) 상의 배선은 등장 배선으로 하는 것이 일반적이다. 따라서, 풀 업 버퍼 (P1) 를 구성하는 PchMOS 트랜지스터의 드레인과, 메모리 컨트롤러 (10) 의 DQS 단자 사이의 직렬 저항 (R1) 과, 풀 다운 버퍼 (N2) 의 NchMOS 트랜지스터의 드레인과, 메모리 컨트롤러 (10) 의 DQSB 단자 사이의 직렬 저항 (R2) 은 동등하다. 또한, 도 1 에서는 풀 다운 버퍼 (N1), 풀 업 버퍼 (P2) 는 오프 상태가 된다.
접점 (D1) 의 전압은 풀 업 버퍼 (P1) 의 임피던스 (Zp1) 와, 풀 다운 버퍼 (N2) 의 임피던스 (Zn2) 가 동일하면, 0.5*VCC 가 된다.
풀 업 버퍼 (P1) 의 임피던스 (Zp1) 와, 풀 다운 버퍼 (N2) 의 임피던스 (Zn2) 의 임피던스가 다른 경우, 접점 (D1) 의 전압은 0.5*VCC 가 되지 않고, 접점 (D) 의 전압은 P1 과 N2 의 임피던스의 관계로부터, 이하의 3 가지 값을 취할 수 있다.
풀 업 버퍼 (P1) 의 임피던스 (Zp1) = 풀 다운 버퍼 (N2) 의 임피던스 (Zn2) 의 경우,
접점 (D1) 의 전압 = 0.5*VCC
풀 업 버퍼 (P1) 의 임피던스 (Zp1) > 풀 다운 버퍼 (N2) 의 임피던스 (Zn2) 의 경우,
접점 (D1) 의 전압 < 0.5*VCC
풀 업 버퍼 (P1) 의 임피던스 (Zp1) < 풀 다운 버퍼 (N2) 의 임피던스 (Zn2) 의 경우,
접점 (D1) 의 전압 > 0.5*VCC
도 6 내지 도 8 은 도 1 의 스위치 (SW1) 및 스위치 (SW2) 를 오프로 한 경우 (통상 동작시) 의 접점 (B1) 및 접점 (C1) 의 파형을 설명하는 도면이다. 도 6 내지 도 8 에 있어서, Zp1 은 풀 업 버퍼 (P1) 의 임피던스, Zn2 는 풀 다운 버퍼의 임피던스이다.
도 6 에 나타내는 바와 같이, Zp1 = Zn2 의 경우, 상승/하강의 스루 레이트는 동일해지고, 접점 (B1) 의 파형과 접점 (C1) 의 파형이 크로스하는 전압 (Vcross) 은 0.5*VCC 가 된다.
도 7 에 나타내는 바와 같이, Zp1 > Zn2 의 경우, DQS 의 상승의 스루 레이트가 DQSB 의 하강의 스루 레이트에 비해 늦어지므로 (접점 (B1) 의 파형의 상승 시간 (tT3) 이 접점 (C1) 의 하강 시간 (tT4) 보다 늦어진다), 접점 (B1) 의 파형 과 접점 (C1) 의 파형이 크로스하는 전압 (Vcross) 은 0.5*VCC 이하가 된다. 이 경우, 도 1 의 N2 의 임피던스를 크게 (버퍼 사이즈를 삭감) 하는 방향으로 조정한다.
도 8 에 나타내는 바와 같이, Zp1 < Zn2 의 경우, DQSB 의 하강의 스루 레이트가 DQS 의 상승의 스루 레이트에 비해 늦어지므로 (접점 (C1) 의 파형의 하강 시간 (tT6) 이 접점 (B1) 의 상승 시간 (tT5) 보다 늦어진다), 접점 (B1) 의 파형과 접점 (C1) 의 파형이 크로스하는 전압 (Vcross) 은 0.5*VCC 이상이 된다. 이 경우, 도 1 의 N2 의 임피던스를 작게 (버퍼 사이즈를 증가) 하는 방향으로 조정한다.
실제의 시뮬레이션 결과로부터,
VREF-Vcross 와, Zp1-Zn2 의 관계는 도 9 의 그래프와 같이 나타나고, 이하의 식으로 표시된다.
│VREF-Vcross│≒ 9.25e-3 ×│Zp1-Zn2│
(단, 0
Figure 112006053775119-PAT00001
│Zp1-Zn2│
Figure 112006053775119-PAT00002
10.8)
또, 지터 (Δt) 와 VREF-Vcross 의 관계는 도 10 의 그래프와 같이 나타나고, 이하의 식으로 표시된다.
│Δt│≒ 1.0e+3 ×│VREF-Vcross│
(단, 0
Figure 112006053775119-PAT00003
│VREF-Vcross│
Figure 112006053775119-PAT00004
0.1)
따라서, DQS 신호와 DQSB 신호가 크로스하는 전압을 10mV 개선 (│VREF-Vcross│= 10mV) 하는 것만으로도 지터 (│Δt│) 로는 10psec 정도의 개선 효과를 기대할 수 있다.
다음으로, 본 발명의 제 2 실시예를 설명한다. 도 2 는 본 발명의 제 2 실시예를 나타내는 도면이다. 상기 제 1 실시예에 있어서, 레퍼런스 전압 (VREF) 을 가변형으로 구성하고 있다. 실제의 제품에서는 내부 회로의 특성에 따라 반드시 DQS 신호와 DQSB 신호가 크로스하는 전압이 0.5*VCC 일 때 지터가 최소가 된다고는 한정되지 않고, 약간의 오프셋이 있다고 생각된다. 그래서, 레퍼런스 전압 (VREF) 의 전압을 가변으로 함으로써, 지터 최소가 되는 DQS 신호와 DQSB 신호가 크로스하는 전압을 제어하는 것이 가능해진다.
다음으로, 본 발명의 제 3 실시예를 설명한다. 도 3 은 본 발명의 제 3 실시예의 구성을 나타내는 도면이다. 본 실시예에서는 상기 제 1 실시예의 DQS 신호를 동상의 DQ 신호 (데이터 신호) 로 대용하고 있다. 상기 기술한 바와 같이, OCD 임피던스 조정 모드의 드라이브 (1) 모드, 드라이브 (0) 모드의 어느 것에 엔트리한 경우에도, DQ 신호와 DQS 신호는 동상이 된다. 이에 의해, 레이아웃의 자유도를 향상시킨다.
또한, 도 1 에 나타낸 상기 실시예에서는 스위치 (SW1, SW2) 를 Nch 트랜지스터로 구성하고 있지만, 본 발명은 이러한 구성에 한정되는 것이 아님은 물론이다. 이에 의해, 레이아웃의 자유도를 향상시킨다.
도 4 는 본 발명의 제 4 실시예의 구성을 나타내는 도면이다. 본 실시예에서는 상기 제 1 실시예의 스위치 (SW1, SW2) 를 Nch 트랜지스터 대신에 Pch 트랜지스터로 구성하고 있다.
도 5 는 본 발명의 제 5 실시예의 구성을 나타내는 도면이다. 본 실시예는 상기 제 1 실시예의 스위치 (SW1 및 SW2) 를 Nch 트랜지스터 대신에 CMOS 트랜스퍼 게이트로서 구성하고 있다.
상기 본 실시예에 의하면, DDR2 메모리의 OCD 임피던스 조정 기능을 이용하고, DDR2 메모리측으로부터의 데이터 제어용 차동 스트로브 신호 (DQS, DQSB) 와 같은, 상보의 출력 신호를 사용하여 상대적으로 임피던스를 조정함으로써, 패키지 (PKG)/시스템 보드/DIMM 상의 직렬 저항 성분의 영향을 받지 않고, 풀 업 출력 버퍼와 풀 다운 출력 버퍼의 임피던스를 조정할 수 있다.
이에 의해, DDR2 메모리의 데이터 제어용 차동 스트로브 신호 (DQS, DQSB) 가 크로스하는 전압을 제어하는 것을 가능하고 하고 있다.
또한, 상기 제 2 실시예 (VREF 가변) 와 상기 제 5 실시예 (CMOS 스위치) 를 조합하는 등, 상기 각 실시예를 임의로 조합해도 되는 것은 물론이다.
이상 본 발명을 상기 실시예에 기초하여 설명했지만, 본 발명은 상기 실시예의 구성에만 한정되는 것은 아니고, 본 발명의 범위 내에서 당업자라면 할 수 있는 각종 변형, 수정을 포함하는 것은 물론이다.
본 발명에 의하면, 메모리 컨트롤러측으로부터의 DDR2 메모리 등의 출력 버퍼의 임피던스 조정을 용이하게 하고 있다.

Claims (14)

  1. 출력쌍으로부터 차동 형식의 신호를 출력하고, 임피던스가 가변으로 설정되는 출력 버퍼를 구비한 반도체 장치의 임피던스 조정시, 차동 형식의 신호를 받는 2 개의 단자를 단락시키는 회로,
    상기 단락점의 전압을 기준 전압과 비교하는 비교기, 및
    상기 비교 결과에 기초하여 상기 출력 버퍼의 임피던스를 가변시키는 제어를 실시하는 회로를 구비하고 있는 것을 특징으로 하는 임피던스 조정 회로.
  2. 임피던스가 가변으로 제어되는 제 1 및 제 2 출력 버퍼를 구비한 반도체 장치의 임피던스를 조정하는 회로로서,
    상기 제 1 및 제 2 출력 버퍼의 출력에 각각 접속되는 제 1 및 제 2 단자,
    상기 제 1 및 제 2 단자 사이에 직렬로 접속된 제 1 및 제 2 스위치,
    상기 제 1 스위치와 상기 제 2 스위치의 접속점의 전압과, 입력되는 기준 전압을 비교하는 비교기, 및
    상기 제 1 및 제 2 스위치의 온·오프를 제어하고, 상기 비교기로부터의 비교 결과를 받아 상기 제 1 및/또는 제 2 버퍼의 임피던스를 가변으로 설정하는 제어를 실시하는 제어 회로를 구비하고 있는 것을 특징으로 하는 임피던스 조정 회로.
  3. 제 2 항에 있어서,
    상기 제어 회로는 임피던스 조정시에 상기 제 1 및 제 2 스위치를 온으로 하는 것을 특징으로 하는 임피던스 조정 회로.
  4. 제 2 항에 있어서,
    상기 제 1 및 제 2 출력 버퍼로부터 상기 제 1 및 제 2 신호가 서로 역상으로 출력되는 것을 특징으로 하는 임피던스 조정 회로.
  5. 제 2 항에 있어서,
    상기 반도체 장치가 OCD (Off-Chip Driver) 임피던스 조정 기능을 구비하고, OCD 임피던스 조정 모드를 사용하여 상기 제 1 및 제 2 출력 버퍼의 임피던스의 측정 및 조정이 실시되는 것을 특징으로 하는 임피던스 조정 회로.
  6. 제 5 항에 있어서,
    상기 반도체 장치가, 상기 제 1 및 제 2 출력 버퍼로부터 상기 제 1 및 제 2 신호가, 패키지, 시스템 보드 및 메모리 모듈의 적어도 1 개를 통해 상기 제 1 및 제 2 단자에 접속되는 메모리를 포함하는 것을 특징으로 하는 임피던스 조정 회로.
  7. 제 6 항에 있어서,
    상기 임피던스 조정 회로는 메모리 컨트롤러에 포함되는 것을 특징으로 하는 임피던스 조정 회로.
  8. 제 2 항에 있어서,
    상기 제 1 출력 버퍼는 제 1 및 제 2 전원 사이에 직렬로 접속되고, 제 1 입력 신호를 공통으로 받고, 상기 제 1 단자에 출력이 접속되고, 임피던스가 가변으로 제어되는, 제 1 풀 업 버퍼와 제 1 풀 다운 버퍼를 구비하고,
    상기 제 2 출력 버퍼는 상기 제 1 및 제 2 전원 사이에 직렬로 접속되고, 제 2 입력 신호를 공통으로 받고, 상기 제 2 단자에 출력이 접속되고, 임피던스가 가변으로 제어되는, 제 2 풀 업 버퍼와 제 2 풀 다운 버퍼를 구비하고 있는 것을 특징으로 하는 임피던스 조정 회로.
  9. 제 6 항에 있어서,
    상기 제 1 및 제 2 출력 버퍼로부터 출력되는 상기 제 1 및 제 2 신호는 OCD 임피던스 조정의 드라이브 모드에 엔트리한 상기 메모리로부터 차동 형식으로 출력되는 상보의 데이터 제어 신호 (DQS, DQSB) 인 것을 특징으로 하는 임피던스 조정 회로.
  10. 제 6 항에 있어서,
    상기 제 1 및 제 2 출력 버퍼로부터 출력되는 상기 제 1 및 제 2 신호는 각각 OCD 임피던스 조정 모드에 엔트리한 상기 메모리로부터 출력되는 데이터 신호 (DQ) 와, 데이터 제어 신호 (DQS) 의 상보 신호 (DQSB) 인 것을 특징으로 하는 임피던스 조정 회로.
  11. 제 2 항에 있어서,
    상기 제 1 출력 버퍼의 출력단과 상기 제 1 단자 사이, 상기 제 2 출력 버퍼의 출력단과 상기 제 2 단자 사이는 전기적으로 등장 (等長) 되는 것을 특징으로 하는 임피던스 조정 회로.
  12. 제 2 항에 있어서,
    상기 기준 전압이 가변 제어되는 것을 특징으로 하는 임피던스 조정 회로.
  13. 제 1 항에 기재된 임피던스 조정 회로와, 상기 반도체 장치를 구비한 시스템.
  14. 출력쌍으로부터 차동 형식의 신호를 출력하고, 임피던스가 가변으로 설정되는 출력 버퍼를 구비한 반도체 장치의 임피던스 조정 방법으로서,
    임피던스 조정시, 상기 출력 버퍼로부터 차동 형식으로 출력되는 신호를 받는 2 개의 단자를 단락시키는 단계,
    단락점의 전압을 기준 전압과 비교하는 단계, 및
    상기 비교 결과에 기초하여 상기 출력 버퍼의 임피던스를 가변시키는 제어를 실시하는 단계를 포함하는 것을 특징으로 하는 임피던스 조정 방법.
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