KR20060134954A - 발광 장치 및 그 제조방법 - Google Patents

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겐 후지이
후미노리 타테이시
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 제작 공정을 간략화시키고, 또한, 재료의 이용 효율을 향상시키는 것이 가능한 표시장치 및 그 제조 기술과, 패턴의 밀착성을 향상시키는 제조 기술을 제공한다. 본 발명의 일 특징은, 배선 혹은 전극을 형성하는 도전층이나, 소정의 패턴을 형성하기 위한 마스크층 등 표시 패널을 제작하기 위해서 필요한 패턴 중 적어도 하나 혹은 그 이상을, 선택적으로 패턴을 형성가능한 방법에 의해 형성하여, 표시 패널을 제조하는 것을 특징으로 하는 것이다.
발광장치, 일렉트로루미네센스, 표시 패널, 박막 트랜지스터, 게이트 절연층, 단부

Description

발광 장치 및 그 제조방법{LIGHT-EMITTING DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은, 대면적 유리 기판 위에 형성된 트랜지스터 등의 능동소자를 갖고 구성되는 발광 장치 및 그 제조방법에 관한 것이다.
종래, 유리 기판 상의 박막 트랜지스터(이하 「TFT」라고도 한다)에 의해 구성되는, 소위 액티브 매트릭스 구동방식의 표시 패널은, 반도체 집적회로의 제조 기술과 마찬가지로, 포토마스크를 사용한 광 노광공정에 의해, 각종 박막을 패터닝함으로써 제조되어 왔다.
지금까지, 한장의 마더 글래스 기판으로부터 복수의 표시 패널을 절단하여, 대량생산을 효율적으로 행하는 생산 기술이 채용되어 왔다. 마더 글래스 기판의 사이즈는, 1990년초에 있어서의 제1세대의 300×400mm로부터, 2000년에는 제4세대가 되어 680×880mm 혹은 730×920mm로 대형화하여, 한장의 기판으로부터 다수의 표시 패널이 얻어지도록 생산 기술이 진보해 왔다.
유리 기판 혹은 표시 패널의 사이즈가 작을 경우에는, 노광 장치에 의해 비 교적 간편하게 패터닝 처리를 행하는 것이 가능했지만, 기판 사이즈가 대형화함에 따라, 1회의 노광 처리로 표시 패널의 전체면을 동시에 처리하는 것이 불가능하게 되고 있었다. 그 결과, 포토레지스트가 도포된 영역을 복수로 분할하여, 소정의 블록 영역마다 노광 처리를 행하고, 순차 그것을 반복해서 기판 전체면의 노광을 행하는 방법 등이 개발되어 왔다(예를 들면, 참고문헌 1: 일본국 공개특허공보 평 11-326951호 참조)
그렇지만, 유리 기판의 사이즈는, 제5세대에서 1000×1200mm 혹은 1100×1300mm로 한층 더 대형화하여, 차세대에서는 1500×1800mm 혹은 그 이상의 사이즈가 상정됨에 따라, 종래의 패터닝 방법으로서는, 생산성이 좋게, 저비용으로 표시 패널을 제조하는 것이 곤란하게 되어 왔다. 즉, 연속 노광에 의해 다수회의 노광 처리를 행하면 처리 시간은 증대하여, 기판의 대형화에 대응한 노광 장치의 개발에는 엄청난 투자가 필요하게 되어 왔다.
그것 뿐만 아니라, 기판의 전체면에 각종의 피막을 형성하고, 약간의 영역을 남겨서 에칭 제거하는 공법에서는, 재료 비용을 낭비하고, 다량의 폐액을 처리하는 것이 요구되어 버린다고 하는 문제점이 내재하고 있었다.
본 발명은, 이러한 상황을 감안해 이루어진 것이며, 재료의 이용 효율을 향상시키고, 또한, 제작 공정을 간략화해서 제작가능한 발광 장치 및 그것의 제조 기술을 제공하는 것을 목적으로 하고 있다.
(발명의 구성)
본 발명의 일면에 따르면, 배선 혹은 전극을 형성하는 도전층이나, 소정의 패턴을 형성하기 위한 마스크층 등 표시 패널을 제작하기 위해서 필요한 패턴 중에서 적어도 하나 혹은 그 이상을, 선택적으로 패턴을 형성가능한 방법에 의해 형성하여, 표시 패널을 제조한다. 선택적으로 패턴을 형성가능한 방법으로서, 도전층이나 절연층 등을 형성하고, 특정한 목적으로 제조된 조성물의 액적을 선택적으로 토출해서 소정의 패턴을 형성하는 것이 가능한, 액적 토출법(그 방식에 따라서는, 잉크젯법으로도 불린다)을 사용한다.
표시장치는 액적 토출법을 사용하여 형성될 수 있다. 표시장치에서는, 발광, 즉 일렉트로루미네센스(이하 EL이라고도 한다)을 발현하는 유기물, 혹은 유기물과 무기물의 혼합물을 포함하는 매체를 본 발명의 일면에 따라 전극들간에 개재시킨 발광소자에 TFT가 접속된다.
본 발명의 일면에 따른 발광장치는, 화소마다 적어도 제 1 박막 트랜지스터 및 제 2 박막 트랜지스터를 구비한다. 제 1의 박막 트랜지스터와 제 2의 박막 트랜지스터는 도전성 재료를 가지는 게이트 전극과, 상기 게이트 전극 위에 설치된 게이트 절연층과, 상기 게이트 절연층 위에 설치된 반도체층과, 상기 반도체층 위에 설치된 소스 배선 및 드레인 배선을 갖는다. 발광장치에서는, 상기 제 1 박막 트랜지스터의 소스 배선 및 드레인 배선 중 한개는, 상기 제 2 박막 트랜지스터의 게이트 전극에 접속되고, 상기 반도체층은 상기 게이트 절연층의 단부에서 돌출되지 않도록(단부를 넘지 않도록) 설치되어 있다.
본 발명의 일면에 따른 발광장치는, 화소마다 적어도 제 1 박막 트랜지스터 및 제 2 박막 트랜지스터를 구비한다. 제 1 박막 트랜지스터 및 상기 제 2 박막 트랜지스터는, 도전성 재료를 가지는 게이트 전극과, 상기 게이트 전극 위에 설치된 게이트 절연층과, 상기 게이트 절연층 위에 설치된 반도체층과, 상기 반도체층 위에 설치된 소스 배선 및 드레인 배선을 갖는다. 이 발광장치에서는, 상기 제 1 박막 트랜지스터의 소스 배선 및 드레인 배선 중 한개가 상기 제 2 박막 트랜지스터의 게이트 전극에 접속되고, 상기 반도체층의 단부는 상기 게이트 절연층의 단부와 정렬된다.
본 발명의 일면에 따른 발광장치는, 화소마다 적어도 스위칭용 박막 트랜지스터와 구동용 박막 트랜지스터를 구비한다. 상기 스위칭용 박막 트랜지스터는, 도전성 재료로 형성된 제 1 게이트 전극과, 상기 제 1 게이트 전극과 접하는 섬 형상의 제 1 게이트 절연층과, 상기 제 1 게이트 절연층과 접하는 섬 형상의 제 1 반도체층과, 상기 제 1 반도체층과 접하는 일 도전형의 불순물을 함유하는 제 2 반도체층과, 상기 일 도전형의 불순물을 함유하는 제 2 반도체층과 접하는 소스 배선 및 드레인 배선을 포함하고, 상기 구동용 박막 트랜지스터는, 도전성 재료로 형성된 제 2 게이트 전극과, 상기 제 2 게이트 전극과 접하는 섬 형상의 제 2 게이트 절연층과, 상기 제 2 게이트 절연층과 접하는 섬 형상의 제 3 반도체층을 포함한다. 이 발광장치에서는, 상기 제 2 게이트 전극의 일부는 노출되어 있고, 스위칭용 박막 트랜지스터의 소스 배선 및 드레인 배선이 구동용 박막 트랜지스터의 게이트 전극에 접속되고, 스위칭용 박막 트랜지스터와 구동용 박막 트랜지스터의 제 1 반도체층 또는 제 3 반도체층의 단부가 제 1 게이트 절연층 또는 제 2 게이트 절연층의 단부에서 돌출되지 않는다.
본 발명의 일면에 따른 발광장치는, 화소마다 적어도 스위칭용 박막 트랜지스터와 구동용 박막 트랜지스터를 구비한다. 상기 스위칭용 박막 트랜지스터는, 도전성 재료로 형성된 제 1 게이트 전극과, 상기 제 1 게이트 전극과 접하는 섬 형상의 제 1 게이트 절연층과, 상기 제 1 게이트 절연층과 접하는 섬 형상의 제 1 반도체층과, 상기 제 1 반도체층과 접하는 일 도전형의 불순물을 함유하는 제 2 반도체층과, 상기 일 도전형의 불순물을 함유하는 제 2 반도체층과 접하는 소스 배선 및 드레인 배선을 포함하고, 상기 구동용 박막 트랜지스터는, 도전성 재료로 형성된 제 2 게이트 전극과, 상기 제 2 게이트 전극과 접하는 섬 형상의 제 2 게이트 절연층과, 상기 제 2 게이트 절연층과 접하는 섬 형상의 제 3 반도체층을 포함한다. 이 발광장치에서는, 상기 제 2 게이트 전극의 일부는 노출되어 있고, 스위칭용 박막 트랜지스터의 소스 배선 및 드레인 배선 중 한개가 구동용 박막 트랜지스터의 게이트 전극에 접속되고, 스위칭용 박막 트랜지스터와 구동용 박막 트랜지스터의 제 1 반도체층 또는 제 3 반도체층의 단부가 제 1 게이트 절연층 또는 제 2 게이트 절연층의 단부와 정렬된다.
본 발명의 일면에 따른 발광장치는, 화소마다 적어도 제 1 박막 트랜지스터와 제 2 박막 트랜지스터를 구비한다. 상기 제 1 박막 트랜지스터와 상기 제 2 박막 트랜지스터는, 하지층과, 상기 하지층과 접하는 도전성 재료를 포함하는 게이트 전극과, 상기 게이트 전극 위에 형성된 게이트 절연층과, 상기 게이트 절연층 위에 설치된 반도체층과, 상기 반도체층 위에 설치된 소스 배선 및 드레인 배선을 갖는다. 발광장치에서는, 상기 제 1 박막 트랜지스터의 소스 배선 및 드레인 배선 중 한개는, 상기 제 2 박막 트랜지스터의 게이트 전극에 접속되고, 상기 반도체층의 단부는 상기 게이트 절연층의 단부에서 돌출되지 않는다.
본 발명의 일면에 따른 발광장치는, 화소마다 적어도 제 1 박막 트랜지스터와 제 2 박막 트랜지스터를 구비한다. 상기 제 1 박막 트랜지스터와 상기 제 2 박막 트랜지스터는, 하지층과, 상기 하지층과 접하는 도전성 재료를 포함하는 게이트 전극과, 상기 게이트 전극 위에 형성된 게이트 절연층과, 상기 게이트 절연층 위에 설치된 반도체층과, 상기 반도체층 위에 설치된 소스 배선 및 드레인 배선을 갖는다. 발광장치에서는, 상기 제 1 박막 트랜지스터의 소스 배선 및 드레인 배선 중 한개는, 상기 제 2 박막 트랜지스터의 게이트 전극에 접속되고, 상기 반도체층의 단부는 상기 게이트 절연층의 단부와 정렬된다.
본 발명의 일면에 따른 발광장치는, 화소마다 스위칭용 박막 트랜지스터와 구동용 박막 트랜지스터를 구비한다. 상기 스위칭용 박막 트랜지스터는, 하지층과, 상기 하지층과 접하는 도전성 재료로 형성된 제 1 게이트 전극과, 상기 제 1 게이트 전극과 접하는 섬 형상의 제 1 게이트 절연층과, 상기 제 1 게이트 절연층과 접하는 섬 형상의 제 1 반도체층과, 상기 제 1 반도체층과 접하는 일 도전형의 불순물을 함유하는 제 2 반도체층과, 상기 일 도전형의 불순물을 함유하는 제 2 반도체층과 접하는 소스 배선 및 드레인 배선을 포함하고, 상기 구동용 박막 트랜지스터는, 하지층과, 상기 하지층과 접하는 도전성 재료로 형성된 제 2 게이트 전극과, 상기 제 2 게이트 전극과 접하는 섬 형상의 제 2 게이트 절연층과, 상기 제 2 게이트 절연층과 접하는 섬 형상의 제 3 반도체층을 포함한다. 이 발광장치에서는, 상기 제 2 게이트 전극의 일부는 노출되어 있고, 스위칭용 박막 트랜지스터의 소스 배선 및 드레인 배선 중 한개가 구동용 박막 트랜지스터의 게이트 전극에 접속되고, 스위칭용 박막 트랜지스터와 구동용 박막 트랜지스터의 제 1 반도체층 또는 제 3 반도체층의 단부가 제 1 게이트 절연층 또는 제 2 게이트 절연층의 단부에서 돌출되지 않는다.
본 발명의 일면에 따른 발광장치는, 화소마다 스위칭용 박막 트랜지스터와 구동용 박막 트랜지스터를 구비한다. 상기 스위칭용 박막 트랜지스터는, 하지층과, 상기 하지층과 접하는 도전성 재료로 형성된 제 1 게이트 전극과, 상기 제 1 게이트 전극과 접하는 섬 형상의 제 1 게이트 절연층과, 상기 제 1 게이트 절연층과 접하는 섬 형상의 제 1 반도체층과, 상기 제 1 반도체층과 접하는 일 도전형의 불순물을 함유하는 제 2 반도체층과, 상기 일 도전형의 불순물을 함유하는 제 2 반도체층과 접하는 소스 배선 및 드레인 배선을 포함하고, 상기 구동용 박막 트랜지스터는, 하지층과, 상기 하지층과 접하는 도전성 재료로 형성된 제 2 게이트 전극과, 상기 제 2 게이트 전극과 접하는 섬 형상의 제 2 게이트 절연층과, 상기 제 2 게이트 절연층과 접하는 섬 형상의 제 3 반도체층을 포함한다. 이 발광장치에서는, 상기 제 2 게이트 전극의 일부는 노출되어 있고, 스위칭용 박막 트랜지스터의 소스 배선 및 드레인 배선 중 한개가 구동용 박막 트랜지스터의 제 2 게이트 전극에 접속되고, 스위칭용 박막 트랜지스터와 구동용 박막 트랜지스터의 제 1 반도체층 또는 제 3 반도체층의 단부가 제 1 게이트 절연층 또는 제 2 게이트 절연층의 단부와 정렬된다.
본 발명의 일면에 따른 발광장치에서는, 반도체층, 제 1 반도체층 또는 제 3 반도체층 위에 보호층이 형성된다.
본 발명의 일면에 따른 발광장치의 제조방법은, 절연 표면을 가지는 기판 혹은 전처리에 노출된 하지 표면을 가지는 기판 위에, 액적 토출법으로 게이트 전극을 형성하는 단계와, 상기 게이트 전극 위에 게이트 절연층과 반도체층을 형성하는 단계와, 상기 반도체층 위에 액적 토출법으로 제 1 마스크를 형성하는 단계와, 상기 제 1 마스크에 의해, 상기 반도체층과 게이트 절연층을 연속적으로 에칭하는 단계와, 상기 제 1 마스크를 제거하는 단계와, 상기 반도체층 위에 보호층을 형성하는 단계와, 일 도전형의 불순물을 함유하는 반도체층을 형성하는 단계와, 액적 토출법으로 소스 배선 및 드레인 배선을 형성하는 단계와, 상기 소스 배선 및 드레인 배선을 제 2 마스크로 하여 상기 보호층 상의 상기 일 도전형의 불순물을 함유하는 반도체층을 에칭하는 단계의 각 단계를 포함한다.
본 발명에 따라, 화소마다 적어도 스위칭용 박막 트랜지스터와 구동용 박막 트랜지스터를 가지는 발광 장치의 제조방법은, 절연 표면을 가지는 기판 혹은 전처리에 노출된 하지 표면을 가지는 기판 위에, 액적 토출법으로 스위칭용 박막 트랜지스터의 게이트 전극과 구동용 박막 트랜지스터의 게이트 전극을 형성하는 단계와, 상기 스위칭용 박막 트랜지스터의 게이트 전극 위와, 상기 구동용 박막 트랜지스터의 게이트 전극 위에, 게이트 절연층과 반도체층을 형성하는 단계와, 상기 반도체층 위에 액적 토출법으로 제 1 마스크를 형성하는 단계와, 상기 제 1 마스크에 의해 상기 게이트 절연층 및 반도체층을 에칭하여, 상기 구동용 박막 트랜지스터의 게이트 전극의 일부를 노출시키는 단계와, 상기 제 1 마스크를 제거하는 단계와, 상기 반도체층 위에 보호층을 형성하는 단계와, 일 도전형의 불순물을 함유하는 반도체층을 형성하는 단계와, 액적 토출법으로 소스 배선 및 드레인 배선을 형성하는 동시에, 소스 배선 및 드레인 배선 중 적어도 한쪽의 배선을 상기 구동용 박막 트랜지스터의 게이트 전극과 접속하는 단계와, 상기 소스 배선 및 드레인 배선을 제 2 마스크로 하여, 상기 보호층 상의 상기 일 도전형의 불순물을 함유하는 반도체층을 에칭하는 단계의 각 단계를 포함한다.
상기한 스위칭용 박막 트랜지스터와 구동용 박막 트랜지스터의 게이트 전극들 위에 게이트 절연층과 반도체층을 형성하는 단계는, 플라즈마를 사용한 기상성장법(플라즈마 CVD) 또는 스퍼터링법에 의해, 각 층을 대기에 노출시키지 않고 연속적으로 형성하는 것이 바람직하다.
게이트 절연층은, 제 1 질화규소막, 산화 규소막 및 제 2 질화규소막을 순차 적층해서 형성한다. 이에 따라, 게이트 절연층이 게이트 전극의 산화를 방지할 수 있고, 또한, 게이트 절연층의 위에 형성하는 반도체층과 양호한 계면을 형성할 수 있다.
상기한 바와 같이, 본 발명의 일면에 따르면, 게이트 절연층 및 반도체층을 패터닝시에 이용하는 마스크는 액적 토출법에 의해 형성되며, 반도체층과 게이트 절연층이 연속적으로 에칭된다.
본 발명의 일면에 따른 발광장치의 제조방법은, 절연 표면을 가지는 기판 혹은 전처리에 노출된 하지 표면을 가지는 기판 위에, 액적 토출법으로 게이트 전극을 형성하는 단계와, 상기 게이트 전극 위에, 전처리로서 하지층을 형성하는 단계와, 상기 하지층 위에, 게이트 절연층 및 반도체층을 형성하는 단계와, 상기 반도체층 위에, 액적 토출법으로 제 1 마스크를 형성하는 단계와, 상기 제 1 마스크에 의해, 상기 반도체층과 게이트 절연층을 연속적으로 에칭하는 단계와, 상기 제 1 마스크를 제거하는 단계와, 상기 반도체층 위에 보호층을 형성하는 단계와, 일 도전형의 불순물을 함유하는 반도체층을 형성하는 단계와, 액적 토출법으로, 소스 배선 및 드레인 배선을 형성하는 단계와, 상기 소스 배선 및 드레인 배선을 제 2 마스크로 하여, 상기 보호층 상의 상기 일 도전형의 불순물을 함유하는 반도체층을 에칭하는 단계의 각 단계를 포함한다.
본 발명의 일면에 따라, 화소마다 적어도 스위칭용 박막 트랜지스터와 구동용 박막 트랜지스터를 가지는 발광 장치의 제조방법은, 절연 표면을 가지는 기판 혹은 전처리에 노출된 하지 표면을 가지는 기판 위에, 액적 토출법으로 스위칭용 박막 트랜지스터의 게이트 전극과, 구동용 박막 트랜지스터의 게이트 전극을 형성하는 단계와, 상기 스위칭용 박막 트랜지스터의 게이트 전극 위와, 상기 구동용 박막 트랜지스터의 게이트 전극 위에, 전처리로서 하지층을 형성하는 단계와, 상기 하지층 위에, 게이트 절연층과 반도체층을 형성하는 단계와, 상기 반도체층 위에, 액적 토출법으로 제 1 마스크를 형성하는 단계와, 상기 제 1 마스크에 의해, 상기 반도체층과 게이트 절연층을 연속적으로 에칭하여, 상기 구동용 박막 트랜지스터의 게이트 전극의 일부를 노출시키는 단계와, 상기 제 1 마스크를 제거하는 단계와, 상기 반도체층 위에 보호층을 형성하는 단계와, 일 도전형의 불순물을 함유하는 반도체층을 형성하는 단계와, 액적 토출법으로, 소스 배선 및 드레인 배선을 형성하는 동시에, 소스 배선 및 드레인 배선 중에서 적어도 한쪽의 배선을 상기 구동용 박막 트랜지스터의 게이트 전극과 접속하는 단계와, 상기 소스 배선 및 드레인 배선을 제 2 마스크로 하여, 상기 보호층 상의 상기 일 도전형의 불순물을 함유하는 반도체층을 에칭하는 단계의 각 단계를 포함하는 것을 특징으로 한다.
하지층 위에 게이트 절연층과 반도체층을 형성하는 상기 단계에서는, 플라즈마를 이용한 기상성장법(플라즈마 CVD) 또는 스퍼터링법에 의해, 게이트 절연층과 반도체층의 각층을 대기에 노출시키지 않고 연속적으로 형성하는 것이 바람직하다.
게이트 절연층은, 제 1 질화규소막, 산화 규소막 및 제 2 질화규소막을 순차 적층해서 형성한다. 이에 따라, 게이트 절연층이 게이트 전극의 산화를 방지할 수 있고, 또한, 게이트 절연층의 위에 성하는 반도체층과 양호한 계면을 형성할 수 있다.
상기한 바와 같이, 게이트 절연층과 반도체층을 패터닝시에 이용하는 마스크는 액적 토출법에 의해 형성되며, 반도체층과 게이트 절연층이 연속적으로 에칭된다.
본 발명에 따르면, 게이트 전극 또는 배선이 액적 토출법으로 형성되며, 도전성 재료에 대해 Ag 또는 Cu를 사용할 수 있다. 또한 Ag 혹은 Cu를 포함하는 합금 혹은 Ag과 Cu의 적층을 사용할 수 있다. 또한 그 게이트 전극 또는 배선의 상층에는, 질화규소막 혹은 질화산화 규소막을 접촉해서 설치함으로써 산화에 의한 열화를 방지할 수 있다. 도전성 재료로서 Au, W 또는 Al이 사용될 수도 있다.
본 발명에서는, TFT의 주요부인 반도체층을, 수소와 할로겐 원소를 포함하며, 결정구조를 포함하는 세미아모퍼스 반도체로 형성하는 것도 가능하다. 그것에 의해, n채널형의 박막 트랜지스터만을 포함하는 구동회로를 설치할 수 있다. 즉, 수소와 할로겐 원소를 포함하며 결정구조를 갖는 반도체가 반도체층으로 사용되고, 1∼15cm2/V·sec cm2의 전계 효과 이동도에서 동작가능한 TFT를 사용하여 구동회로를 동일 기판 위에 실현할 수 있다.
본 발명의 일면에 의하면, 액적 토출법에 의해, 배선이나 마스크의 패터닝을 직접 행할 수 있다. 이에 따라, 재료의 이용 효율을 향상시키고, 또한, 제작 공정을 간략화한 박막 트랜지스터 및 이 박막 트랜지스터를 사용한 표시장치를 얻을 수 있다.
EL 표시 패널에 사용하는 액티브 매트릭스 방식은, 특정한 화소를 선택하여, 필요한 표시 정보를 제공하는 기능과, 1 프레임 기간을 통해, 발광소자에 전류를 흘려보내는 기능을 갖는 것이 필요하다. 이 2가지 기능을 동시에 만족하기 위해서는 발광소자에 전류를 공급하는 구동용 박막 트랜지스터와 스위칭용 박막 트랜지스터가 필요하게 된다. 이 스위칭용 박막 트랜지스터와 구동용 박막 트랜지스터는 전기적으로 접속되지 않고 있으면 안되므로, 콘택 부분을 형성할 필요가 있다. 본 발명에 의하면, 게이트 절연층과 반도체층을 패터닝시에 이용하는 마스크가 액적 토출법에 의해 형성되고, 반도체층과 게이트 절연층이 연속적으로 에칭된다. 따라서, 구동용 박막 트랜지스터의 게이트 전극이 노출되기 때문에, 스위칭용 박막 트랜지스터의 소스 배선 및 드레인 배선과 용이하게 콘택을 취할 수 있다.
도1은 본 발명의 EL 표시 패널의 구성을 설명하는 평면도이다.
도2는 본 발명의 EL 표시 패널의 구성을 설명하는 평면도이다.
도3은 본 발명의 EL 표시 패널의 구성을 설명하는 평면도이다.
도4a 내지 도 4c는 본 발명의 EL 표시 패널의 제작 공정을 설명하는 단면도이다.
도5a 내지 도 5c는 본 발명의 EL 표시 패널의 제작 공정을 설명하는 단면도이다.
도6a 내지 도 6e은 본 발명의 EL 표시 패널의 제작 공정을 설명하는 단면도이다.
도7은 본 발명의 EL 표시 패널의 제작 공정을 설명하는 단면도이다.
도8은 본 발명의 EL 표시 패널의 제작 공정을 설명하는 평면도이다.
도9a 내지 도 9d는 본 발명의 EL 표시 패널의 제작 공정을 설명하는 단면도이다.
도 10a 내지 도 10c은 본 발명의 EL 표시 패널의 제작 공정을 설명하는 단면도이다.
도 11a 및 도 11b는 본 발명의 EL 표시 패널의 제작 공정을 설명하는 단면도이다.
도 12는 본 발명의 EL 표시 패널의 제작 공정을 설명하는 단면도이다.
도 13은 본 발명의 EL 표시 패널의 제작 공정을 설명하는 평면도이다.
도 14는 본 발명의 EL 표시 패널의 제작 공정을 설명하는 단면도이다.
도 15는 본 발명의 액정 표시 패널을 설명하는 평면도이다.
도 16은 도15에서 설명하는 액정표시 패널의 등가회로도이다.
도 17a 및 도 17b는 본 발명에 있어서 적용가능한 발광소자의 형태를 설명하는 도면이다.
도 18a 및 도 18b는 본 발명에 있어서 적용가능한 발광소자의 형태를 설명하는 도면이다.
도 19a 및 도 19b는 본 발명의 EL 표시 패널의 구동회로의 설치 방법을 설명하는 도면이다.
도 20a 및 도 20b는 본 발명의 EL 표시 패널의 구동회로의 설치 방법을 설명하는 도면이다.
도 21a 내지 도 21f는 본 발명의 EL 표시 패널에 적용할 수 있는 화소의 구성을 설명하는 회로도이다.
도22는 본 발명의 액정 표시 패널에 있어서 주사선측 구동회로를 TFT로 형성할 경우의 회로 구성을 설명하는 도면이다.
도23은 본 발명의 액정 표시 패널에 있어서 주사선측 구동회로를 TFT로 형성할 경우의 회로 구성을 설명하는 도면이다(시프트 레지스터 회로).
도24는 본 발명의 액정 표시 패널에 있어서 주사선측 구동회로를 TFT로 형성할 경우의 회로 구성을 설명하는 도면이다(버퍼 회로).
도25는 본 발명에 적용할 수 있는 액적 토출장치의 구성을 설명하는 도면이다.
도26은 본 발명의 EL 표시 모듈의 구성예를 설명하는 단면도이다.
도27은 본 발명의 EL 표시 모듈의 구성예를 설명하는 단면도이다.
도28은 본 발명의 EL 텔레비젼 수상기의 주요한 구성을 나타내는 블록도이다.
도29는 본 발명에 의해 완성되는 EL 텔레비젼 수상기의 구성을 설명하는 도면이다.
본 발명의 실시형태에 대해서, 도면을 사용해서 상세하게 설명한다. 또한, 이하의 설명에 있어서, 각 도면 사이에서 공통되는 동등 부위에 있어서는, 동일한 부호를 붙여서 나타내는 것으로 하고, 중복하는 설명에 관해서는 생략한다. 또한 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해될 것이며, 이하에 나타내는 태양에 한정해서 해석되는 것이 아니다.
도1은 본 발명에 따른 EL 표시 패널의 구성을 나타내는 평면도이며, 절연 표면을 가지는 기판(100) 위에 화소(102)을 매트릭스 위에 배열시킨 화소부(101), 주사선측 입력 단자(103), 신호선측 입력단자(104)가 형성되어 있다. 화소수는 다양한 규격을 따라서 설치하면 되며, XGA이면 1024×768×3(RGB), UXGA이면 1600×1200×3(RGB), 풀 스펙 하이비젼(고화질)에 대응시키는 것이라면 1920×1080×3(RGB)으로 하면 좋다.
화소(102)는, 주사선측 입력 단자(103)로부터 연재하는 주사선과, 신호선측 입력 단자(104)로부터 연재하는 신호선이 교차함으로써 매트릭스 모양으로 설치된다. 화소(102)의 각각은, 신호선과의 접속 상태를 제어하는 박막 트랜지스터(이하 "스위칭용 박막 트랜지스터" 또는 "스위칭용 TFT"라고도 한다)와, 발광소자에 흐르 는 전류를 제어하는 박막 트랜지스터(이하 "구동용 박막 트랜지스터" 또는 "구동용 TFT"라고도 한다)가 구비되고, 구동용 박막 트랜지스터가 발광소자와 직렬로 접속되어 있다.
TFT는, 그것의 주요한 구성요소로서, 반도체층, 게이트 절연층 및 게이트 전극을 들 수 있고, 반도체층에 형성되는 소스 및 드레인 영역에 접속하는 배선이 그것에 부수된다. 구조적으로는 기판측에서 반도체층, 게이트 절연층 및 게이트 전극을 설치한 톱 게이트형와, 기판측으로부터 게이트 전극, 게이트 절연층 및 반도체층을 설치한 보텀 게이트형 등이 대표적으로 알려져 있지만, 본 발명에 있어서는 그들의 구조의 어떤 것을 사용해도 된다.
반도체층을 형성하는 재료는, 실란이나 게르만으로 대표되는 반도체 재료 가스를 사용해서 기상성장법이나 스퍼터링법으로 제작되는 아모퍼스 반도체(이하 "AS"라고도 한다), 상기 비정질 반도체를 빛 에너지나 열 에너지를 이용해서 결정화시킨 다결정 반도체, 또는 세미아모퍼스(미결정 혹은 마이크로 크리스탈이라고도 불린다. 이하 "SAS"라고도 한다) 반도체 등을 사용할 수 있다.
SAS는, 비정질과 결정구조(단결정, 다결정을 포함한다)의 중간적인 구조를 가지고, 자유에너지적으로 안정한 제3의 상태를 가지는 반도체이며, 단거리 질서를 갖고 격자왜곡을 가지는 결정질한 영역을 포함하고 있다. 적어도 막 중의 일부의 영역에는, 0.5∼20nm의 결정 영역을 관측할 수 있고, 규소를 주성분으로 할 경우에는, 라만 스펙트럼이 520cm-1보다도 저주파수측으로 쉬프트하고 있다. X선회절에서는 규소 결정 격자에 유래되는 (111), (220)의 회절 피크가 관측된다. 미결합 손 (댈글링 본드)의 중화제로서 수소 또는 할로겐을 적어도 1원자% 또는 그 이상 포함시키고 있다. SAS는, 규화물 기체를 글로방전 분해(플라즈마 CVD)해서 형성한다. 규화물 기체로서는, SiH4, 그 이외에도 Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용하는 것이 가능하다. 또한 GeF4을 혼합시켜도 좋다. 이 규화물 기체를 H2, 또는, H2과 He, Ar, Kr, Ne으로부터 선택된 1종 또는 복수종의 희가스 원소로 희석해도 좋다. 희석율은 2∼1000배의 범위. 압력은 개략 0.1Pa∼133Pa의 범위, 전원 주파수는 1MHz∼120MHz, 바람직하게는 13MHz∼60MHz. 기판 가열온도는 300℃ 이하로 좋다. 막 중의 불순물 원소로서, 산소, 질소, 탄소 등의 대기성분의 불순물은 1×1020atoms/cm3 이하로 하는 것이 바람직하고, 특히, 산소 농도는 5×1019atoms/cm3 이하, 바람직하게는 1×1019atoms/cm3 이하로 한다.
도1은, 주사선 및 신호 선에 입력하는 신호를, 외부의 구동회로에 의해 제어하는 EL 표시 패널의 구성을 보이고 있지만, 도2에 나타낸 바와 같이 COG(Chip on Glass)에 의해 드라이버 IC을 기판(100) 위에 설치해도 좋다. 드라이버 IC는 단결정 반도체 기판에 형성된 것이어도 좋고, 유리 기판 위에 TFT로 회로를 형성한 것이어도 된다.
또한 화소에 설치하는 TFT를 SAS로 형성할 경우에는, 도3에 나타낸 바와 같이 주사선측 구동회로(107)을 기판(100) 위에 형성해 일체화할 수도 있다.
패턴의 형성에 사용하는 액적 토출장치의 일 태양은 도25에 나타내고 있다. 액적 토출수단(1403)의 각각의 헤드(1405)는 제어 수단(1407)에 접속되고, 그것이 컴퓨터(1410)로 제어함으로써 미리 프로그래밍된 패턴을 묘화할 수 있다. 묘화하는 타이밍은, 예를 들면 기판(1400) 위에 형성된 마커(1411)를 기준으로 행하면 좋다. 또는, 기판(1400)의 가장자리를 기준으로 해서 기준점을 확정시켜도 좋다. 이것을 CCD 등의 촬영수단(1404)으로 검출하고, 화상처리수단(1409)에서 디지털 신호로 변환한 것을 컴퓨터(1410)로 인식해서 제어신호를 발생시켜서 제어 수단(1407)에 보낸다. 물론, 기판(1400) 위에 형성되어야 할 패턴의 정보는 기억매체(1408)에 격납된 것으로, 이 정보를 기초로 해서 제어 수단(1407)에 제어신호를 보내고, 액적 토출수단(1403)의 각각의 헤드(1405)를 개별적으로 제어할 수 있다. 현재, EL과 같이 하나의 잉크젯 헤드로 RG8을 각각 토출하도록, 하나의 헤드로 금속, 유기, 무기를 각각 토출할 수 있도록 하는 장치를 검토하고 있다. 그래서, 층간절연막을 광범위하게 토출하는 경우, 스루풋을 향상시키기 위해, 같은 재료를 사용해서 세밀한 선을 다중으로 그려도 좋다. 이것은, 도25에서는, 액적 토출수단(1403)의 각각의 헤드(1405)가 늘어선 거리가 기판의 폭과 일치하고 있지만, 액적 토출수단(1403)의 각각의 헤드(1405)가 늘어선 거리보다 큰 폭을 가지는 대형 기판에도 반복 주사함으로써 패턴이 형성가능한 액적 토출장치이다.
다음에 이러한 액적 토출장치를 사용한 EL 표시 패널의 제작 공정에 대해서, 이하에 설명한다.
(제 1 실시형태)
제 1 실시형태로서, 채널 보호형의 TFT의 제조방법에 관하여 설명한다.
도4a는, 기판(100) 위에 게이트 전극과, 게이트 전극과 접속하는 게이트 배선을 액적 토출법으로 형성하는 공정을 보이고 있다. 또한, 도4a는 종단면 구조를 모식적으로 나타내며, a-b 및 c-d 및 e-f에 대응하는 평면 구조를 도8에 나타내므로 동시에 참조할 수 있다.
기판(100)은, 바륨 보로실리케이트 유리, 알루미노 보로실리케이트 유리 또는 알루미노 실리케이트 유리 등, 퓨전법이나 플로트법으로 제작되는 무알칼리 유리 기판, 세라믹 기판 이외에, 본 제작 공정의 처리 온도를 견디어낼 수 있는 내열성을 가지는 플라스틱 기판 등을 사용할 수 있다. 또한 단결정 실리콘 등의 반도체기판, 스테인레스 등의 금속기판의 표면에 절연층을 설치한 기판을 적용해도 좋다.
기판(100) 위에는, 스퍼터링법이나 증착법, 액적 토출법 등의 방법에 의해, Ti(티타늄), W(텅스텐), Cr(크롬), Ta(탄탈), Ni(니켈), Mo(몰리브덴) 등의 금속 재료 혹은 그것의 산화물, 혹은 광촉매 등으로 형성되는 하지층(201)을 형성하는 것이 바람직하다. 하지층(201)은 0.01∼10nm의 두께로 형성하면 되지만, 지극히 얇게 형성하면 좋으므로, 반드시 층 구조를 가지고 있지 않아도 좋다. 또한, 이 하지층(201)은, 게이트 전극을 밀착성이 좋게 형성하기 위해서 설치하는 것이며, 충분한 밀착성을 얻을 수 있는 것이라면, 이것을 생략하고 기판(100) 위에 게이트 전극을 액적 토출법에 의해 직접 형성해도 좋다. 그 이외, 대기압 플라스마 처리 등을 행해도 된다. 또한 이 공정에 한정하지 않고, 유기층, 무기층, 금속층 등의 층 위에, 액적 토출법에 의해 도전성층을 형성할 경우 혹은 액적 토출법에 의해 형성된 도전성층 위에 유기층, 무기층, 금속층 등을 형성할 경우에는, 도전성층과의 밀착 성향상을 위해 같은 처리를 행하면 좋다.
하지층(201) 위에, 도전성 재료를 포함하는 조성물을 액적 토출법에 의해 토출하여, 게이트 배선(202), 게이트 전극(203), 게이트 전극(204)을 형성한다. 이들 층을 형성하는 도전성 재료로서는, Ag(은), Au(금), Cu(구리), W(텅스텐), Al(알루미늄) 등의 금속의 입자를 주성분으로 하는 조성물을 사용할 수 있다. 그 이외, Ag을 코팅한 CU 입자 또는 그것의 버퍼층에 Ni(니켈) 혹은 NiB(니켈 붕소)을 사용한 입자를 주성분으로 하는 조성물이어도 좋다. 특히, 게이트 배선은, 저저항화하는 것이 바람직하므로, 비저항값을 고려하여, 금, 은, 구리의 어느 한 개의 재료를 용매에 용해 또는 분산시킨 것을 사용하는 것이 적합하며, 더욱 적합하게는, 저저항의 은, 구리를 사용하면 좋다. 또는, 은과 구리의 적층이어도 좋다. 또한 은은 고가이므로, 극히 미세하게 토출된 은을 구리 도금에서 굵게 해도 좋다. 토출한 은의 표면은 거칠어 도금 가공이 하기 쉽고, 도금의 방법으로서는, 도금액층에 담그거나 혹은 도금액을 흘려보내는 것 등을 생각할 수 있다. 단, 은, 구리를 사용할 경우에는, 불순물 대책을 위해, 함께 배리어층을 설치하면 좋다. 배리어층으로서 질화규소막 뿐만 아니라, NiB(니켈 붕소)도 쓸 수 있다. 니켈 붕소에 의해 표면을 원활하게 할 수도 있다. 용매는, 아세트산 부틸 등의 에스테르류, 이소프로필 알콜 등의 알콜류, 아세톤 등의 유기용제 등에 해당한다. 표면장력과 점도는, 용매의 농도를 조정하거나, 계면활성제 등을 가하거나 해서 적당하게 조정한다.
액적 토출법에 있어서 사용하는 노즐의 지름은, 0.02∼100㎛(적합하게는 30㎛ 이하)로 설정하고, 상기 노즐로부터 토출되는 조성물의 토출량은 0.001pl∼ 100pl(적합하게는 10pl 이하)로 설정하는 것이 바람직하다. 액적 토출법에는, 온디맨드형와 콘티뉴어스형의 2개의 방식이 있지만, 어느쪽의 방식을 사용해도 된다. 더구나 액적 토출법에 있어서 사용하는 노즐에는, 압전체의 전압인가에 의해 변형하는 성질을 이용한 압전 방식, 노즐 내에 설치된 히터에 의해 조성물을 비등시켜 상기 조성물을 토출하는 가열방식이 있지만, 그 어느 방식을 사용해도 된다. 피처리물과 노즐의 토출구의 거리는, 원하는 장소에 적하하기 위해, 가능한 한 가깝게 두는 것이 바람직하며, 적합하게는 0.1∼3mm(적합하게는 1mm 이하) 정도로 설정한다. 노즐과 피처리물은, 그것의 상대적인 거리를 유지하면서, 노즐 및 피처리물의 한쪽이 이동하여, 원하는 패턴을 묘화한다. 또한 조성물을 토출하기 전에, 피처리물의 표면에 플라스마 처리를 시행해도 좋다. 이것은, 플라스마 처리를 시행하면, 피처리물의 표면이 친수성이 되거나, 소액성이 되는 것을 활용하기 위해서이다. 예를 들면 순수에 대하여는 친수성이 되고, 알콜을 용해한 페이스트에 대하여는 소액성이 된다.
조성물을 토출하는 공정은, 감압하에서 행해도 된다. 이것은, 조성물을 토출해서 피처리물에 착탄할 때까지의 사이에, 상기 조성물의 용매가 휘발하여, 나중의 건조와 소성의 공정을 생략 또는 짧게 할 수 있기 때문이다. 조성물의 토출후에는, 상압 상태 또는 감압하에서, 레이저빛의 조사나 순간 열 어닐, 가열로 등에 의해, 건조와 소성의 한쪽 또는 양쪽의 공정을 행한다. 건조와 소성의 공정은, 양쪽 공정 모두 가열처리의 공정이지만, 예를 들면 건조는 100도에서 3분간, 소성은 200∼350도에서 15분간∼120분간으로 행하는 것으로, 그 목적, 온도와 시간이 다른 것이다. 건조와 소성의 공정을 양호하게 행하기 위해서는, 기판을 가열하고 있어도 되고, 그 때의 온도는, 기판 등의 재질에 의존하지만, 100∼800도(바람직하게는 200∼350도)로 한다. 본 공정에 의해, 조성물 중의 용매의 휘발 또는 화학적으로 분산제를 제거하여, 주위의 수지가 경화 수축함으로써 융합과 융착을 가속한다. 분위기는, 산소 분위기, 질소 분위기 또는 공기에서 행한다. 단, 금속 원소를 분해 또는 분산하고 있는 용매가 제거되기 쉬운 산소 분위기 하에서 행하는 것이 적합하다.
레이저빛의 조사는, 연속발진 또는 펄스발진의 기체 레이저 또는 고체 레이저를 사용하면 좋다. 전자의 기체 레이저로서는, 엑시머 레이저, YAG 레이저 등을 들 수 있고, 후자의 고체 레이저로서는, Cr, Nd 등이 도핑된 YAG, YVO4 등의 결정을 사용한 레이저 등을 들 수 있다. 또한, 레이저빛의 흡수율의 관계로부터, 연속발진의 레이저를 사용하는 것이 바람직하다. 또한 펄스 발진과 연속발진을 조합한 소위 하이브리드의 레이저 조사방법을 사용해도 된다. 단, 기판의 내열성에 따라서는, 레이저빛의 조사에 의한 가열처리는, 수 마이크로초로부터 수십초의 사이에서 순간적으로 행하면 좋다. 순간 열 어닐(RTA)은, 불활성 가스의 분위기 하에서, 자외광 내지 적외광을 조사하는 적외 램프나 할로겐 램프 등을 사용하여, 급격하게 온도를 상승시키고, 수 마이크로초로부터 수분의 사이에서 순간적으로 열을 가해 행한다. 이 처리는 순간적으로 행하기 때문에, 실질적으로 최표면의 박막만을 가열할 수 있고, 하층의 막에는 영향을 주지 않는다고 하는 이점이 있다.
게이트 배선(202), 게이트 전극(203), 게이트 전극(204)을 형성한 후, 표면에 노출되어 있는 하지층(201)의 처리로서, 하기의 2개의 공정 중 어느 한 개의 공 정을 행하는 것이 바람직하다.
제1 방법으로서는, 게이트 배선(202), 게이트 전극(203), 게이트 전극(204)과 중첩되지 않은 하지층(201)을 절연화하여, 절연체층(205)을 형성하는 공정이다(도4b 참조). 즉, 게이트 배선(202), 게이트 전극(203), 게이트 전극(204)과 겹치지 않는 하지층(201)을 산화해서 절연화한다. 이렇게, 하지층(201)을 산화해서 절연화하는 경우에는, 해당 하지층(201)을 0.01∼10nm의 두께로 형성해 두는 것이 적합하며, 그렇게 하면 용이하게 산화시킬 수 있다. 또한, 산화하는 방법으로서는, 산소분위기 하에서 노출하는 방법을 사용해도 되고, 열처리를 행하는 방법을 사용해도 된다.
제 2 방법으로서는, 게이트 배선(202), 게이트 전극(203), 게이트 전극(204)을 마스크로 하여, 하지층(201)을 에칭해서 제거하는 공정이다. 이 공정을 사용할 경우에는 하지층(201)의 두께에 제약은 없다.
다음에 플라즈마 CVD법이나 스퍼터링법을 사용하여, 게이트 절연층(206)을 단층 또는 적층 구조로 형성한다(도4c 참조). 특히 바람직한 형태로서는, 질화규소로 이루어진 절연체층(207), 산화 규소로 이루어진 절연체층(208), 질화규소로 이루어진 절연체층(209)의 3층의 적층체를 게이트 절연층으로서 구성시킨다. 또한, 낮은 막형성 온도로 게이트 리크 전류에 적은 치밀한 절연층을 형성하기 위해서는, 아르곤 등의 희가스 원소를 반응 가스에 포함시켜, 형성되는 절연층 중에 혼입시키면 좋다. 게이트 배선(202), 게이트 전극(203), 게이트 전극(204)에 접하는 제 1 층을 질화규소 혹은 질화산화 규소로 형성함으로써 산화에 의한 열화를 방지 할 수 있다. 또한 게이트 배선(202), 게이트 전극(203), 게이트 전극(204)에 접하는 제 1 층에 NiB(니켈 붕소)을 사용한다. 이에 따라, 표면을 원활하게 할 수도 있다.
다음에 반도체층(210)을 형성한다. 반도체층(210)은, 실란이나 게르만으로 대표되는 반도체 재료 가스를 사용해서 기상성장법이나 스퍼터링법으로 제작되는 AS, 또는 SAS로 형성한다. 기상성장법으로서는, 플라즈마 CVD법이나 열 CVD법을 사용할 수 있다.
플라즈마 CVD법을 사용할 경우, AS는 반도체 재료 가스인 SiH4 혹은 SiH4과 H2의 혼합 기체를 사용해서 형성한다. SAS은, SiH4을 H2로 3배∼1000배로 희석해서 혼합 기체, 혹은 Si2H6과 GeF4의 가스 유량비를 Si2H6 대 GeF4을 20∼40 대 0.9로 희석하면, Si의 조성비가 80% 이상인 SAS를 얻을 수 있다. 특히, 후자의 경우에는 하지와의 계면으로부터 결정성을 반도체층(210)에 갖게 할 수 있기 때문에 바람직하다.
반도체층(210) 위에는, 게이트 전극 203 및 204와 대향하는 위치에, 조성물을 선택적으로 토출하여, 마스크층(211)을 형성한다. 마스크층(211)은, 에폭시 수지, 아크릴 수지, 페놀 수지, 노보락 수지, 아크릴 수지, 멜라민 수지, 우레탄 수지 등의 수지 재료를 사용한다. 또한 벤조시클로부텐, 파릴렌, 플레어, 투과성을 가지는 폴리이미드 등의 유기재료, 실록산계 폴리머 등의 중합에 의해 생긴 화합물 재료, 수용성 호모 폴리머와 수용성 혼성 중합체를 포함하는 조성물 재료 등을 사용해서 액적 토출법으로 형성한다. 또는, 감광제를 포함하는 시판의 레지스트 재료를 사용하여도 되고, 예를 들면 대표적인 포지티브형 레지스트인, 노보락 수지와 감광제인 나프토키논디아지드 화합물, 네가티브형 레지스트인 베이스 수지, 디페닐실란디올 및 산 발생제 등을 사용해도 된다. 어느쪽의 재료를 사용하여도, 그것의 표면장력과 점도는, 용액의 농도를 조정하거나, 계면활성제 등을 가하거나 해서 적당하게 조정한다.
마스크층(211)을 이용하여, 게이트 절연층(206), 반도체층(210)을 에칭한다(도5a 참조). 그 결과, 반도체층의 단부은, 게이트 절연층의 단부에서 돌출되지 않게(단부를 넘지 않도록) 설치되게 된다. 또한 도체층의 단부은, 게이트 절연층의 단부와 일치하도록 설치되어 있다고 표기할 수도 있다. 에칭 가공은 플라즈마 에칭 또는 습식 에칭의 어느쪽을 채용해도 좋지만, 대면적 기판을 처리하기 위해서는 플라즈마 에칭이 적합하다. 에칭 가스로서는, CF4, NF3, Cl2, BCl3 등의 불소계 또는 염소계의 가스를 사용하여, He 이나 Ar 등을 적당하게 가해도 좋다. 또한 대기압 방전의 에칭 가공을 적용하면, 국소적인 방전 가공도 가능하다. 계속해서, 마스크층(211)을 제거하고, 반도체층(210) 위에, 보호층(212)을 액적 토출법으로 형성한다. 보호층(212)은 절연층이며, 산화 규소, 질화규소, 산화질화규소, 산화 알루미늄, 질화 알루미늄, 산질화 알루미늄 기타의 무기 절연성 재료, 또는 아크릴산, 메타크리르산 및 이들의 유도체, 또는 폴리이미드, 방향족 폴리아미드, 폴리벤조이미다졸 등의 내열성 고분자(고분자량 재료), 또는 실록산계 재료를 출발 재료로서 형성된 규소, 산소, 수소로 이루어진 화합물 중에서 Si-0-Si 결합을 포함하는 무기 실록산, 규소 위의 수소가 메틸이나 페닐과 같은 유기기에 의해 치환된 유기 실록산계의 절연재료로 형성 할 수 있다. 아크릴, 폴리이미드 등의 감광성, 비감광성의 재료를 사용해서 형성하면, 그것의 측면은 곡률반경이 연속적으로 변화되는 형상이 되고, 상층의 박막이 절단되지 않고 형성되기 때문에 바람직하다. 이 보호층은, 계면의 청정성을 확보하여, 유기물이나 금속물, 수증기 등의 불순물로 반도체층(210)이 오염되어지는 것을 방지하는 효과가 있다. 또한 층간층으로서의 역할도 한다.
다음과 같은 방법으로 보호층(212)을 형성해도 좋다. 우선, 반도체층(210) 위에 산화 규소, 질화 규소, 산화 질화규소 등의 절연층을 플라즈마 CVD법 등으로 형성한다. 계속해서, 보호층(212)을 액적 토출법으로 형성하고, 상기 보호층(212)을 마스크로서 이용하여, 에칭 가공을 행한다. 이에 따라 보호층(212) 밑에는 절연층이 존재하게 되어, 실록산계 재료 등과 절연층이 적층된 보호층을 형성할 수 있다.
다음에 n형의 반도체층(213)을 형성한다. n 형의 반도체층(213)은, 실란 가스와 포스핀 가스를 사용해서 형성하면 되고, AS 혹은 SAS로 형성할 수 있다. 계속해서, 도전성 재료를 포함하는 조성물을 선택적으로 토출하여, 소스 배선 및 드레인 배선(214)을 액적 토출법으로 형성한다(도5a 참조). 이 배선을 형성하는 도전성 재료로서는, Ag(은), Au(금), Cu(구리), W(텅스텐), Al(알루미늄) 등의 금속의 입자를 주성분으로 하는 조성물을 사용할 수 있다. 은과 구리의 적층 등이어도 좋다. 또한 투광성을 가지는 인듐 주석 산화물(ITO), 인듐 주석 산화물과 산화 규소로 이루어지는 ITSO, 유기 인듐, 유기 주석, 산화 아연, 질화 티타늄 등을 조합해도 좋다.
다음에 소스 배선 및 드레인 배선(214)을 마스크로 하여, n형의 반도체 층(213)을 에칭하여, 소스 및 드레인 영역을 형성하는 n형의 반도체층(215, 216)을 형성한다(도5b 참조). 에칭 가공은 플라즈마 에칭 또는 습식 에칭의 어느쪽을 채용해도 좋지만, 대면적 기판을 처리하기 위해서는 플라즈마 에칭이 적합하다. 에칭 가스로서는, CF4, NF3, Cl2, BCl3 등의 불소계 또는 염소계의 가스를 사용하고, He이나 Ar 등을 적당하게 첨가해도 된다. 또한 대기압 방전의 에칭 가공을 적용하면, 국소적인 방전 가공도 가능하다. 그 후에 전체면에 질화규소 혹은 질화산화 규소의 패시베이션층(217)을 형성한다.
다음에 액적 토출법에 의해 소스 배선 및 드레인 배선(214)과 전기적으로 접속하는 부분을 제외한 전체 영역에 층간층(218)을 형성한다(도6a 참조). 다른 방법으로서, 액적 토출법에 의해 소스 배선 및 드레인 배선(214)과 전기적으로 접속하는 부분을 제외한 배선 부분에만 층간층(218)을 형성해도 좋다. 이 층간층은 절연층이며, 산화 규소, 질화 규소, 산화 질화규소, 산화 알루미늄, 질화 알루미늄, 산질화 알루미늄, 기타의 무기 절연성 재료, 또는 아크릴산, 메타크리르산 및 이것들의 유도체, 또는 폴리이미드, 방향족 폴리아미드, 폴리벤조이미다졸 등의 내열성 고분자(구분자량 재료), 또는 실록산계 재료를 출발 재료로서 형성된 규소, 산소, 수소로 이루어지는 화합물 중 Si-0-Si 결합을 포함하는 무기 실록산, 규소 위의 수소가 메틸이나 페닐과 같은 유기기에 의해 치환된 유기 실록산계의 절연재료로 형성 할 수 있다. 아크릴, 폴리이미드 등의 감광성, 비감광성의 재료를 사용해서 형성하면, 그것의 측면은 곡률반경이 연속적으로 변화되는 형상이 되고, 상층의 박막이 절단하지 않고 형성되기 때문에 바람직하다.
다음에, 층간층(218)을 마스크로 하여, 에칭 가공에 의해 패시베이션층(217)의 일부에 관통공(219)을 형성하고, 그것의 하층측에 배치되어 있는 소스 배선 및 드레인 배선(214) 일부를 노출시킨다. 에칭 가공은 플라즈마 에칭 또는 습식 에칭의 어느쪽을 채용해도 좋지만, 대면적 기판을 처리하기 위해서는 플라즈마 에칭이 적합하다. 에칭 가스로서는, CF4, NF3, Cl2, BCl3 등의 불소계 또는 염소계의 가스를 사용하고, He이나 Ar 등을 적당하게 첨가해도 된다. 또한 대기압 방전의 에칭 가공을 적용하면, 국소적인 방전가공도 가능해서, 기판의 전체면에 마스크층이 필요하게 되지는 않는다.
또한, 층간층(218)을 스핀코트법이나 디핑법에 의해 기판 전체면에 형성하고, 그 후에 에칭 가공 등에 의해 관통공(219)을 형성한다. 또한 이 관통공(219)을 형성하는 방법으로서, 다음과 같은 공정을 사용해도 좋다. 우선, 층간층(218)을 형성하기 전에 기판 전체면에 플루오로알킬실란 등의 불소계 커플링제, CHF3 등의 불소를 포함하는 유기재료 등의 발액처리제를 코팅해 발액처리를 행한다. 계속해서 관통공을 형성하고 싶은 장소에 마스크 재료를 도포하고, 02 애싱 등의 처리를 행함으로써, 마스크를 형성한 장소 이외의 발액제를 제거한다. 다음에 마스크를 제거하고, 층간층(218)을 스핀 코트법이나 디핑법, 혹은 액적 토출법에 의해 기판 전체면에 도포한다. 발액처리가 되어 있는 부분에는, 층간층(218)이 형성되지 않기 때문에, 그대로 형성된 층간층(218)을 마스크로 하여 관통공(219)을 형성한다. 또한, 발액 처리제를 코팅할 때에, 액적 토출장치를 사용해서 관통공 부분에만 선택적으 로 발액 처리제를 도포하면, 상기 마스크 형성, 발액제 제거, 및 마스크 제거의 공정은 불필요하게 된다.
다음에 소스 배선 및 드레인 배선(214)과 전기적으로 접속하도록, 제1전극(220)을 형성한다. 제1전극(220)은, 스퍼터링법에 의해 인듐 주석 산화물(ITO), 산화 규소를 포함하는 인듐 주석 산화물(ITSO), 산화아연(ZnO) 등으로 형성한다. 바람직하게는, ITO에 산화 규소가 2∼10중량% 포함된 타겟을 사용해서 스퍼터링법으로 산화 규소를 포함하는 산화인듐 주석을 사용한다. 이밖에, 산화 규소를 포함하여 산화인듐에 2∼20%의 산화아연(ZnO)을 혼합한 산화물 도전성 재료(이하, "IZO"라고도 부른다)를 사용해도 된다.
제1전극(220) 위에, 조성물을 선택적으로 토출하여, 마스크층(221)을 형성한다. 마스크층(221)은, 에폭시 수지, 아크릴 수지, 페놀 수지, 노보락 수지, 아크릴 수지, 멜라민 수지, 우레탄 수지 등의 수지재료를 사용한다. 또한 벤조시클로부텐, 파릴렌, 플레어, 투과성을 가지는 폴리이미드 등의 유기재료, 실록산계 폴리머 등의 중합에 의해 생긴 화합물 재료, 수용성 호모 폴리머와 수용성 혼성 중합체를 포함하는 조성물 재료 등을 사용해서 액적 토출법으로 형성한다. 또는, 감광제를 포함하는 시판의 레지스트 재료를 사용하여도 되고, 예를 들면 대표적인 포지티브형 레지스트인, 노보락 수지와 감광제인 나프토키논디아지드 화합물, 네가티브형 레지스트인 베이스 수지, 디페닐실란디올 및 산 발생제 등을 사용해도 된다. 어느쪽의 재료를 사용하여도, 그것의 표면장력과 점도는, 용매의 농도를 조정하거나, 계면활성제 등을 가하거나 해서 적당하게 조정한다.
마스크층(221)을 이용하고, 제1전극(220)을 에칭 가공하고, 그 후에 마스크층(221)을 제거한다(도6d 참조). 에칭 가공은 플라즈마 에칭 또는 습식 에칭의 어느쪽을 채용해도 좋지만, 대면적 기판을 처리하기 위해서는 플라즈마 에칭이 적합하다. 에칭 가스로서는, CF4, NF3, Cl2, BCl3 등의 불소계 또는 염소계의 가스를 사용하고, He이나 Ar 등을 적당하게 첨가해도 된다. 또한 대기압 방전의 에칭 가공을 적용하면, 국소적인 방전 가공도 가능하다.
이 제1전극(220)은, 액적 토출법을 사용하여, 소스 배선 및 드레인 배선(214)과 전기적으로 접속하도록, 도전성 재료를 포함하는 조성물을 선택적으로 토출하여, 화소전극에 해당하는 제1전극(220)을 형성해도 좋다. 제1전극(220)은, 투과형의 EL 표시 패널을 제작할 경우에는, 인듐 주석 산화물(ITO), 산화 규소를 포함하는 인듐 주석 산화물(ITSO), 산화 아연(ZnO), 산화 주석(SnO2) 등을 포함하는 조성물에 의해 소정의 패턴을 형성하고, 소성에 의해 화소전극을 형성해도 좋다. 또한 발광된 빛을 기판(100)측과는 반대측으로 방사시키는 구조로 할 경우에는, 반사형의 EL 표시 패널을 제작할 경우에는, Ag(은), Au(금), Cu(구리)), W(텅스텐), Al(알루미늄) 등의 금속의 입자를 주성분으로 하는 조성물을 사용할 수 있다.
다음에 에칭된 제1전극의 단부를 덮는 것 같이, 액적 토출법으로 절연층(222)을 형성한다. 이 절연층(222)은, 산화 규소, 질화 규소, 산화 질화규소, 산화 알루미늄, 질화 알루미늄, 산질화 알루미늄, 기타의 무기 절연성 재료, 또는 아크릴산, 메타크릴산 및 이것들의 유도체, 또는 폴리이미드, 방향족 폴리아미드, 폴 리벤조이미다졸 등의 내열성 고분자,또는 실록산계 재료를 출발 재료로서 형성된 규소, 산소, 수소로 이루어진 화합물 중 Si-0-Si 결합을 포함하는 무기 실록산, 규소 위의 수소가 메틸이나 페닐과 같은 유기기에 의해 치환된 유기 실록산계의 절연재료로 형성할 수 있다. 아크릴, 폴리이미드 등의 감광성, 비감광성의 재료를 사용해서 형성하면, 그것의 측면은 곡률반경이 연속적으로 변화하는 형상이 되고, 상층의 박막이 절단하지 않고 형성되기 때문에 바람직하다. 또한 절연체층(222)은, 스핀 코트법이나 디핑법에 의해 전체면에 절연층을 형성한 후, 에칭 가공에 의해 패턴을 형성하는 것도 가능하다.
이상의 공정에 의해, 기판(100) 위에 보텀 게이트형(역스태거형이라고도 한다)의 TFT와 제1전극층이 접속된 EL 표시 패널용의 TFT 기판이 완성된다.
EL층(223)을 형성하기 전에, 대기압중에서 200℃의 열처리를 행해 절연층(222) 내부 혹은 그것의 표면에 흡착하고 있는 수분을 제거한다. 또한 감압하에서 200∼400℃, 바람직하게는 250∼350℃에서 열처리를 행하고, 그대로 대기에 노출되지 않고 EL층(223)을 진공증착법이나, 감압 상태의 액적 토출법으로 형성하는 것이 바람직하다.
더욱이, 제1전극(220)의 표면을 산소 플라즈마에 노출시키거나, 자외선빛을 조사하여, 표면처리를 가해도 된다. 다음에 스퍼터링법이나 액적 토출법 등에 의해 제2전극(224)을 EL층(223) 위에 형성해서 발광소자가 형성된다. 이 발광소자는 구동용 TFT(10000)와 접속된 구조가 된다.
계속해서, 씰재를 형성하고, 밀봉기판을 사용해서 봉지한다. 그 후에 게이트 배선에 플렉시블 배선 기판을 접속해도 좋다. 이것은, 신호 배선도 마찬가지이다.
이상 나타낸 바와 같이 , 본 실시형태에서는, 포토마스크를 이용한 빛 노광 공정을 사용하지 않는 것에 의해, 공정을 생략할 수 있다. 또한 액적 토출법을 사용해서 기판 위에 직접적으로 각종의 패턴을 형성함으로써, 1변이 1000mm을 초과하는 제5세대 이후의 유리 기판을 사용해도, 용이하게 EL 표시 패널을 제조할 수 있다.
(제 2 실시형태)
제 2 실시형태로서, 채널에치형의 TFT의 제조방법에 관하여 설명한다.
기판(100) 위에, 하지층(201)을 형성하고, 하지층(201) 위에, 도전성 재료를 포함하는 조성물을 액적 토출법에 의해 토출하여, 게이트 배선(202), 게이트 전극(203), 게이트 전극(204)을 형성한다. 다음에 게이트 배선(202), 게이트 전극(203), 게이트 전극(204)을 형성한 후, 표면에 노출되어 있는 하지층(201)의 처리를 행하고, 절연화하여, 절연체층(205)을 형성하거나 혹은 게이트 배선(202), 게이트 전극(203), 게이트 전극(204)을 마스크로 하여, 하지층(201)을 에칭해서 제거한다. 다음에 플라즈마 CVD법이나 스퍼터링법을 사용하여, 게이트 절연층(206)을 단층 또는 적층 구조로 형성한다. 특히 바람직한 형태로서는, 질화규소로 이루어진 절연체층(207), 산화 규소로 이루어진 절연체층(208), 질화규소로 이루어진 절연체층(209)의 3층의 적층체가 게이트 절연층에 해당한다. 더구나, 활성층으로서 기능하는 반도체층(210)을 형성한다. 다음에 반도체층(210) 위에는, 게이트 전극 203 및 204과 대향하는 위치에, 조성물을 선택적으로 토출하여, 마스크층(211)을 형성하고, 그 마스크층(211)을 이용하여, 게이트 절연층(206), 반도체층(210)을 에칭한다. 그 후에 마스크층(211)을 제거한다. 이상의 공정은 제 1 실시형태와 같다.
반도체층(210) 위에, n형의 반도체층(301)을 형성한다. 계속해서, 반도체층(301) 위에, 도전성 재료를 포함하는 조성물을 선택적으로 토출하여, 소스 배선 및 드레인 배선(302)을 액적 토출법으로 형성한다. 다음에 소스 배선 및 드레인 배선(302)을 마스크로 하여, n형의 반도체층(301)을 에칭하여, 소스 및 드레인 영역을 형성하는 n형의 반도체층을 형성한다(도7 참조). 에칭 가공은 플라즈마 에칭 또는 습식 에칭의 어느쪽을 채용해도 좋지만, 대면적 기판을 처리하기 위해서는 플라즈마 에칭이 적합하다. 에칭 가스로서는, CF4, NF3, Cl2, BCl3 등의 불소계 또는 염소계의 가스를 사용하고, He이나 Ar 등을 적당하게 첨가해도 된다. 또한 대기압 방전의 에칭 가공을 적용하면, 국소적인 방전 가공도 가능하다.
이후의 공정은 제 1 실시형태와 같다.
(제3의 실시형태)
제3의 실시형태로서, 하지층 위에 제 1 전극을 형성하는 채널 보호형의 TFT의 제조방법에 관하여 설명한다.
도9a는, 기판(100) 위에 제1전극을 형성하는 공정을 보이고 있다. 도9b는, 게이트 전극과, 게이트 전극과 접속하는 게이트 배선을 액적 토출법으로 형성하는 공정을 보이고 있다. 또한, 도9a는 종단면 구조를 모식적으로 나타내고, a-b 및 c- d 및 e-f에 대응하는 평면 구조를 도13에 나타내므로 동시에 참조할 수 있다.
기판(100)은, 바륨 보로실리케이트 유리, 알루미노 보로실리케이트 유리 혹은 알루미노 실리케이트 유리 등, 퓨전법이나 플로트법으로 제작되는 무알칼리 유리 기판, 세라믹 기판 이외에, 본 제작 공정의 처리 온도를 견디어낼 수 있는 내열성을 가지는 플라스틱 기판 등을 사용할 수 있다. 또한 단결정 실리콘 등의 반도체 기판, 스테인레스 등의 금속 기판의 표면에 절연층을 설치한 기판을 적용해도 좋다.
기판(100) 위에는, 스퍼터링법이나 증착법, 액적 토출법 등의 방법에 의해, Ti(티타늄), W(텅스텐), Cr(크롬), Ta(탄탈), Ni(니켈), Mo(몰리브덴) 등의 금속 재료 혹은 그것의 산화물, 혹은 광촉매 등으로 형성되는 하지층(401)을 형성하는 것이 바람직하다. 하지층(401)은 0.01∼10nm의 두께로 형성하는 것이 좋지만, 극히 얇게 형성하면 좋으므로, 반드시 층 구조를 가지고 있지 않아도 좋다. 또한, 이 하지층(401)은, 전극층을 밀착성 좋게 형성하기 위해서 설치하는 것이며, 충분한 밀착성을 얻을 수 있는 것이라면, 이것을 생략하고 기판(100) 위에 전극층을 액적 토출법에 의해 직접 형성해도 좋다. 그 이외, 대기압 플라즈마 처리 등을 행해도 된다. 또한 이 공정에 한정하지 않고, 유기층, 무기층, 금속층 등의 층 위에, 액적 토출법에 의해 도전성층을 형성할 경우 혹은 액적 토출법에 의해 형성된 도전성층 위에 유기층, 무기층, 금속층 등을 형성할 경우에는, 도전성층과의 밀착성 향상을 위해 동일한 처리를 행하면 좋다.
하지층(401) 위에, 제1전극(402)을 형성한다. 제1전극(402)은, 스퍼터링법에 의해 인듐 주석 산화물(ITO), 산화 규소를 포함하는 인듐 주석 산화물(ITSO), 산화 아연(ZnO) 등으로 형성한다. 바람직하게는, ITO에 산화 규소가 2∼10중량% 포함된 타겟을 사용해서 스퍼터링법으로 산화 규소를 포함하는 산화인듐 주석을 사용한다. 이밖에, 산화 규소를 포함하여 산화인듐에 2∼20%의 산화아연(ZnO)을 혼합한 산화물 도전성 재료를 사용해도 된다.
제1전극(402) 위에, 조성물을 선택적으로 토출하여, 마스크층(403)을 형성한다. 마스크층(403)은, 에폭시 수지, 아크릴 수지, 페놀 수지, 노보락 수지, 아크릴 수지, 멜라민 수지, 우레탄 수지 등의 수지재료를 사용한다. 또한 벤조시클로부텐, 파릴렌, 플레어, 투과성을 가지는 폴리이미드 등의 유기재료, 실록산계 폴리머 등의 중합에 의해 생긴 화합물 재료, 수용성 호모 폴리머와 수용성 혼성 중합체를 포함하는 조성물 재료 등을 사용해서 액적 토출법으로 형성한다. 또는, 감광제를 포함하는 시판의 레지스트 재료를 사용하여도 되고, 예를 들면 대표적인 포지티브형 레지스트인, 노보락 수지와 감광제인 나프토키논디아지드 화합물, 네가티브형 레지스트인 베이스 수지, 디페닐실란디올 및 산 발생제 등을 사용해도 된다. 어떤 재료를 사용하더라도, 그것의 표면장력과 점도는, 용매의 농도를 조정하거나, 계면활성제 등을 가하거나 해서 적당하게 조정한다.
마스크층(403)을 이용하여, 제1전극(402)을 에칭 가공하고, 그 후에 마스크층(403)을 제거한다(도9a 참조). 에칭 가공은 플라즈마 에칭 또는 습식 에칭의 어느쪽을 채용해도 좋지만, 대면적 기판을 처리하기 위해서는 플라즈마 에칭이 적합하다. 에칭 가스로서는, CF4, NF3, Cl2, BCl3 등의 불소계 또는 염소계의 가스를 사 용하고, He이나 Ar 등을 적당하게 첨가해도 된다. 또한 대기압 방전의 에칭 가공을 적용하면, 국소적인 방전가공도 가능하다.
이 제1전극(402)은, 액적 토출법을 사용하여, 도전성 재료를 포함하는 조성물을 선택적으로 토출해서 형성해도 좋다. 제1전극(402)은, 투과형의 EL 표시 패널을 제작할 경우에는, 인듐 주석 산화물(ITO), 산화 규소를 포함하는 인듐 주석 산화물(ITSO), 산화 아연(ZnO), 산화 주석(SnO2) 등을 포함하는 조성물에 의해 소정의 패턴을 형성하고, 소성에 의해 화소전극을 형성해도 좋다. 또한 발광한 빛을 기판(100)측과는 반대측으로 방사시키는 구조로 할 경우에는, 반사형의 EL 표시 패널을 제작할 경우에는, Ag(은), Au(금), Cu(구리)), W(텅스텐), Al(알루미늄) 등의 금속의 입자를 주성분으로 하는 조성물을 사용할 수 있다.
다음에 도전성 재료를 포함하는 조성물을 액적 토출법에 의해 토출하여, 게이트 배선(404), 게이트 전극(405), 게이트 전극(406), 게이트 배선(407)을 형성한다. 이들 층을 형성하는 도전성 재료로서는, Ag(은), Au(금), Cu(구리), W(텅스텐), Al(알루미늄) 등의 금속의 입자를 주성분으로 하는 조성물을 사용할 수 있다. 특히, 게이트 배선은, 저저항화하는 것이 바람직하므로, 비저항값을 고려하여, 금,은, 구리의 어느 한개의 재료를 용매에 용해 또는 분산되게 한 것을 사용하는 것이 적합하며, 더욱 적합하게는, 저저항의 은, 구리를 사용하면 좋다. 혹은, 은과 구리의 적층이어도 좋다. 또한 은은 고가이므로, 매우 미세하게 토출한 은을구리동 도금으로 굵게 해도 좋다. 토출한 은의 표면은 거칠어 도금 가공이 하기 쉽다. 도금의 방법으로서는, 도금액층에 담그거나 혹은 도금액을 흘려보내는 것 등이 생각된 다. 단, 은, 구리를 사용할 경우에는, 불순물 대책을 위해, 함께 배리어층을 설치하면 좋다. 배리어층으로서 질화규소막 뿐만 아니라, NiB(니켈 붕소)도 사용할 수 있다. 니켈 붕소에 의해 표면을 원활하게 할 수도 있다. 용매는, 아세트산 부틸 등의 에스테르류, 이소프로필 알콜 등의 알콜류, 아세톤 등의 유기용제 등이 해당한다. 표면장력과 점도는, 용매의 농도를 조정하거나, 계면활성제 등을 가하거나 해서 적당하게 조정한다.
액적 토출법에 있어서 사용하는 노즐의 지름은, 0.02∼100㎛(적합하게는 30㎛ 이하)로 설정하고, 상기 노즐로부터 토출되는 조성물의 토출량은 0.001pl∼100pl(적합하게는 10pl 이하)로 설정하는 것이 바람직하다. 액적 토출법에는, 온디맨드형과 콘티뉴어스형의 2개의 방식이 있지만, 어느 방식을 사용해도 된다. 더구나, 액적 토출법에 있어서 사용하는 노즐에는, 압전체의 전압인가에 의해 변형하는 성질을 이용한 압전 방식, 노즐 내에 설치된 히터에 의해 조성물을 비등시켜 상기 조성물을 토출하는 가열방식이 있지만, 그 어느 방식을 사용해도 된다. 피처리물과 노즐의 토출구의 거리는, 원하는 장소에 적하하기 위해서, 가능한 한 가깝게 해 두는 것이 바람직하며, 적합하게는 0.1∼3mm(적합하게는 1mm 이하) 정도로 설정한다. 노즐과 피처리물은, 그것의 상대적인 거리를 유지하면서, 노즐 및 피처리물의 한쪽이 이동하여, 원하는 패턴을 묘화한다. 또한, 조성물을 토출하기 전에, 피처리물의 표면에 플라즈마 처리를 시행해도 좋다. 이것은, 플라즈마 처리를 시행하면, 피처리물의 표면이 친수성이 되거나, 소액성이 되거나 하는 것을 활용하기 위해서d;다. 예를 들면 순수에 대하여는 친수성이 되고, 알콜을 용해한 페이스트에 대하여는 소 액성이 된다.
조성물을 토출하는 공정은, 감압 하에서 행해도 된다. 이것은, 조성물을 토출해서 피처리물에 착탄할 때까지의 사이에, 상기 조성물의 용매가 휘발하여, 나중의 건조와 소성의 공정을 생략 또는 짧게 할 수 있기 때문이다. 조성물의 토출후에는, 상압 상태 또는 감압 하에서, 레이저빛의 조사나 순간 열 어닐, 가열로 등에 의해, 건조와 소성의 한쪽 또는 양쪽의 공정을 행한다. 건조와 소성의 공정은, 양쪽 공정 모두 가열처리의 공정이지만, 예를 들면 건조는 100도에서 3분간, 소성은 200∼350도에서 15분간∼120분간 행하는 것으로, 그 목적, 온도와 시간이 다른 것이다. 건조와 소성의 공정을 양호하게 행하기 위해서는, 기판을 가열하고 있어도 되고, 그 때의 온도는, 기판 등의 재질에 의존하지만, 100∼800도(바람직하게는 200∼350도)로 한다. 본 공정에 의해, 조성물 중의 용매의 휘발 또는 화학적으로 분산제를 제거하여, 주위의 수지가 경화 수축함으로써 융합과 융착을 가속한다. 분위기는, 산소 분위기, 질소 분위기 또는 공기에서 행한다. 단, 금속 원소를 분해 또는 분산하고 있는 용매가 제거되기 쉬운 산소 분위기하에서 행하는 것이 적합하다.
레이저빛의 조사는, 연속발진 또는 펄스 발진의 기체 레이저 또는 고체 레이저를 사용하면 된다. 전자의 기체 레이저로서는, 엑시머 레이저, YAG 레이저 등을 들 수 있고, 후자의 고체 레이저로서는, Cr, Nd 등이 도핑된 YAG, YVO4 등의 결정을 사용한 레이저 등을 들 수 있다. 또한, 레이저빛의 흡수율의 관계로부터, 연속발진의 레이저를 사용하는 것이 바람직하다. 또한 펄스 발진과 연속발진을 조합한 소위 하이브리드의 레이저 조사 방법을 사용해도 된다. 단, 기판의 내열성에 따라서는, 레이저빛의 조사에 의한 가열처리는, 수마이크로초로부터 수십초의 사이에서 순간적으로 행하면 좋다. 순간 열 어닐(RTA)은, 불활성 가스의 분위기 하에서, 자외빛 내지 적외광을 조사하는 적외 램프나 할로겐 램프 등을 사용하여, 급격하게 온도를 상승시키고, 수마이크로초로부터 수분의 사이에서 순간적으로 열을 가해서 행한다. 이 처리는 순간적으로 행하기 때문에, 실질적으로 최표면의 박막만을 가열할 수 있고, 하층의 막에는 영향을 주지 않는다고 하는 이점이 있다.
게이트 배선(404), 게이트 전극(405), 게이트 전극(406), 게이트 배선(407)을 형성한 후, 표면에 노출되어 있는 하지층(401)의 처리로서, 하기의 2가지 공정 중 어느 한 개의 공정을 행하는 것이 바람직하다.
제1 방법으로서는, 게이트 배선(404), 게이트 전극(405), 게이트 전극(406), 게이트 배선(407)과 중첩되지 않는 하지층(401)을 절연화하여, 절연체층(408)을 형성하는 공정이다(도9b 참조). 즉, 게이트 배선(404), 게이트 전극(405), 게이트 전극(406)과 겹치지 않는 하지층(401)을 산화해서 절연화한다. 이와 같이, 하지층(401)을 산화해서 절연화할 경우에는, 해당 하지층(401)을 0.01∼10nm의 두께로 형성해 두는 것이 적합하며, 그렇게 하면 용이하게 산화시킬 수 있다. 또한, 산화하는 방법으로서는, 산소분위기 하에서 노출시키는 방법을 사용해도 되고, 열처리를 행하는 방법을 사용해도 된다.
제 2 방법으로서는, 게이트 배선(404), 게이트 전극(405), 게이트 전극(406), 게이트 배선(407)을 마스크로 하여, 하지층(401)을 에칭해서 제거하는 공 정이다. 이 공정을 사용할 경우에는 하지층(401)의 두께에 제약은 없다.
다음에 플라즈마 CVD법이나 스퍼터링법을 사용하여, 게이트 절연층(409)을 단층 또는 적층 구조로 형성한다(도9c 참조). 특히 바람직한 형태로서는, 질화규소로 이루어진 절연체층(410), 산화 규소로 이루어진 절연체층(411), 질화규소로 이루어진 절연체층(412)의 3층의 적층체를 게이트 절연층으로서 구성시킨다. 또한, 낮은 성막 온도에서 게이트 리크 전류가 적은 치밀한 절연층을 형성하기 위해서는, 아르곤 등의 희가스 원소를 반응 가스에 포함하는게 하여, 형성되는 절연층 중에 혼입시키면 좋다. 게이트 배선(404), 게이트 전극(405), 게이트 전극(406), 게이트 배선(407)에 접하는 제 1 층을 질화규소 혹은 질화산화 규소로 형성함으로써 산화에 의한 열화를 방지할 수 있다. 또한 게이트 배선(202), 게이트 전극(203), 게이트 전극(204)에 접하는 제 1 층에 NiB(니켈 붕소)를 사용한다. 이에 따라 표면을 원활하게 할 수도 있다.
다음에 반도체층(413)을 형성한다. 반도체층(413)은, 실란이나 게르만으로 대표되는 반도체 재료 가스를 사용해서 기상성장법이나 스퍼터링법으로 제작되는 AS, 또는 SAS로 형성한다. 기상성장법으로서는, 플라즈마 CVD법이나 열 CVD법을 사용할 수 있다.
플라즈마 CVD법을 사용할 경우, AS는 반도체 재료 가스인 SiH4 혹은 SiH4과 H2의 혼합 기체를 사용해서 형성한다. SAS은, SiH4을 H2로 3배∼1000배로 희석해서 혼합 기체, 혹은 Si2H6과 GeF4의 가스 유량비를 Si2H6 대 GeF4을 20∼40 대 0.9로 희석 하면, Si의 조성비가 80% 이상인 SAS를 얻을 수 있다. 특히, 후자의 경우에는 하지와 계면으로부터 결정성을 반도체층(413)에 갖게 할 수 있기 때문에 바람직하다.
반도체층(413) 위에는, 게이트 전극 405 및 406과 대향하는 위치에, 조성물을 선택적으로 토출하여, 마스크층(414)을 형성한다. 마스크층(414)은, 에폭시 수지, 아크릴 수지, 페놀 수지, 노보락 수지, 아크릴 수지, 멜라민 수지, 우레탄 수지 등의 수지재료를 사용한다. 또한 벤조시클로부텐, 파릴렌, 플레어, 투과성을 가지는 폴리이미드 등의 유기재료, 실록산계 폴리머 등의 중합에 의해 생긴 화합물 재료, 수용성 호모 폴리머와 수용성 혼성 중합체를 포함하는 조성물 재료 등을 사용해서 액적 토출법으로 형성한다. 또는, 감광제를 포함하는 시판의 레지스트 재료를 사용하여도 되고, 예를 들면 대표적인 포지티브형 레지스트인 노보락 수지와 감광제인 나프토키논디아지드 화합물, 네가티브형 레지스트인 베이스 수지, 디페닐실란디올 및 산 발생제 등을 사용해도 된다. 어느쪽의 재료를 사용하더라도, 그것의표면장력과 점도는, 용매의 농도를 조정하거나, 계면활성제 등을 가하거나 해서 적당하게 조정한다.
마스크층(414)을 이용하여, 게이트 절연층(409), 반도체층(413)을 에칭한다(도9d 참조). 에칭 가공은 플라즈마 에칭 또는 습식 에칭의 어느쪽을 채용해도 좋지만, 대면적 기판을 처리하기 위해서는 플라즈마 에칭이 적합하다. 에칭 가스로서는, CF4, NF3, Cl2, BCl3 등의 불소계 또는 염소계의 가스를 사용하여, He나 Ar 등을 적당하게 첨가해도 된다. 또한 대기압 방전의 에칭 가공을 적용하면, 국소적인 방전 가공도 가능하다. 마스크층(414)을 제거하고, 반도체층(413) 위에, 보호층(415) 을 액적 토출법으로 형성한다. 이 보호층은, 계면의 청정성을 확보하여, 유기물이나 금속물, 수증기 등의 불순물로 반도체층(413)이 오염되는 것을 막는 효과가 있다. 계속해서, 마스크층(414)을 제거하고, 반도체층(413) 위에, 보호층(415)을 액적 토출법으로 형성한다. 이 보호층은, 계면의 청정성을 확보하여, 유기물이나 금속물, 수증기 등의 불순물로 반도체층(413)이 오염되어지는 것을 막는 효과가 있다. 또한, 층간층으로서의 역할도 한다.
다음에 n형의 반도체층(416)을 형성한다. n형의 반도체층(416)은, 실란 가스와 포스핀 가스를 사용해서 형성하면 되고, AS 혹은 SAS로 형성할 수 있다. 계속해서, 도전성 재료를 포함하는 조성물을 선택적으로 토출하여, 소스 배선 및 드레인 배선(417)을 액적 토출법으로 형성한다(도10b 참조). 이 배선을 형성하는 도전성 재료로서는, Ag(은), Au(금), Cu(구리), W(텅스텐), Al(알루미늄) 등의 금속의 입자를 주성분으로 하는 조성물을 사용할 수 있다. 은과 구리의 적층 등이어도 좋다. 또한 투광성을 가지는 인듐 주석 산화물(ITO), 인듐 주석 산화물과 산화 규소로 이루어진 ITSO, 유기 인듐, 유기 주석, 산화 아연, 질화 티타늄 등을 조합해도 좋다.
다음에 소스 배선 및 드레인 배선(417)을 마스크로 하여, n형의 반도체층(416)을 에칭하여, 소스 및 드레인 영역을 형성하는 n형의 반도체층 418, 419을 형성한다(도10c 참조). 그 후에 전체면에 질화 규소 혹은 질화산화 규소의 패시베이션층(420)을 형성한다.
다음에 액적 토출법에 의해 발광 영역을 제외한 전체 영역에 층간층(421)을 형성한다(도11a 참조). 이 층간층은 절연층이며, 산화 규소, 질화 규소, 산화 질화 규소, 산화 알루미늄, 질화 알루미늄, 산질화 알루미늄, 기타의 무기 절연성 재료, 또는 아크릴산, 메타크리르산 및 이들의 유도체, 또는 폴리이미드, 방향족 폴리아미드, 폴리벤조이미다졸 등의 내열성 고분자(고분자량 재료), 또는 실록산계 재료를 출발 재료로서 형성된 규소, 산소, 수소로 이루어지는 화합물 중 Si-0-Si 결합을 포함하는 무기 실록산, 규소 위의 수소가 메틸이나 페닐과 같은 유기기에 의해 치환된 유기 실록산계의 절연재료로 형성할 수 있다. 아크릴, 폴리이미드 등의 감광성, 비감광성의 재료를 사용해서 형성하면, 그것의 측면은 곡률 반경이 연속적으로 변화하는 형상이 되고, 상층의 박막이 절단하지 않고 형성되기 때문에 바람직하다.
다음에, 층간층(421)을 마스크로 하여, 발광 영역의 패시베이션층(420)을 에칭한다. 에칭 가공은 플라즈마 에칭 또는 습식 에칭의 어느쪽을 채용해도 좋지만, 대면적 기판을 처리하기 위해서는 플라즈마 에칭이 적합하다. 에칭 가스로서는, CF4, NF3, Cl2, BCl3 등의 불소계 또는 염소계의 가스를 사용하고, He이나 Ar 등을 적당하게 첨가해도 된다. 또한 대기압 방전의 에칭 가공을 적용하면, 국소적인 방전가공도 가능하며, 기판의 전체면에 마스크층이 필요하게 되지는 않는다.
이상의 공정에 의해, 기판(100) 위에 보텀 게이트형(역스태거형이라고도 한다)의 TFT와 제1전극층이 접속된 EL 표시 패널용의 TFT 기판이 완성된다.
EL층(422)을 형성하기 전에, 대기압중에서 200℃의 열처리를 행해 절연층(421) 내부 혹은 그것의 표면에 흡착하고 있는 수분을 제거한다. 또한 감압하에서 200∼400℃, 바람직하게는 250∼350℃에서 열처리를 행하고, 그대로 대기에 노 출되지 않고 EL층(422)을 진공증착법이나, 감압 상태의 액적 토출법으로 형성하는 것이 바람직하다.
제1전극(402)의 표면을 산소 플라즈마에 노출시키거나, 자외선빛을 조사하여, 표면처리를 첨가해도 된다. 다음에 스퍼터링법이나 액적 토출법 등에 의해 제2전극(423)을 EL층(422) 위에 형성해서 발광소자가 형성된다. 이 발광소자는 구동용 TFT(20000)와 접속된 구조가 된다(도11b 참조).
계속해서, 씰재를 형성하고, 밀봉기판을 사용해서 봉지한다. 그 후에 게이트 배선에 플렉시블 배선 기판을 접속해도 좋다. 이것은, 신호 배선도 마찬가지이다.
이상 나타낸 바와 같이, 본 실시형태에서는, 포토마스크를 이용한 광 노광공정을 사용하지 않는 것에 의해, 공정을 생략할 수 있다. 또한 액적 토출법을 사용해서 기판 위에 직접적으로 각종의 패턴을 형성함으로써, 1변이 1000mm을 초과하는 제5세대 이후의 유리 기판을 사용해도, 용이하게 EL 표시 패널을 제조할 수 있다.
(제4의 실시형태)
제4의 실시형태로서, 하지층 위에 제 1 전극을 형성하는 채널에치형의 TFT의 제조방법에 관하여 설명한다.
기판(100) 위에, 하지층(401)을 형성하고, 하지층(401) 위에, 제1전극(402)을 형성한다. 계속해서, 제1전극(402) 위에, 조성물을 선택적으로 토출하여, 마스크층(403)을 형성한다. 마스크층(403)을 이용하여, 제1전극(402)을 에칭 가공하고, 그 후에 마스크층(403)을 제거한다. 다음에 도전성 재료를 포함하는 조성물을 액적 토출법에 의해 토출하여, 게이트 배선(404), 게이트 전극(405), 게이트 전극(406), 게이트 배선(407)을 형성한다. 그 후에 표면에 노출되어 있는 하지층(401)의 처리를 행하고, 절연화하여, 절연체층(408)을 형성하거나 혹은 게이트 배선(404), 게이트 전극(405), 게이트 전극(406), 게이트 배선(407)을 마스크로 하여, 하지층(401)을 에칭해서 제거한다. 다음에 플라즈마 CVD법이나 스퍼터링법을 사용하여, 게이트 절연층(409)을 단층 또는 적층 구조로 형성한다. 특히 바람직한 형태로서는, 질화규소로 이루어진 절연체층(410), 산화 규소로 이루어지는 절연체층(411), 질화규소로 이루어진 절연체층(412)의 3층의 적층체가 게이트 절연층에 해당한다. 더구나, 활성층으로서 기능하는 반도체층(413)을 형성한다. 다음에 반도체층(413) 위에는, 게이트 전극 405 및 406과 대향하는 위치에, 조성물을 선택적으로 토출하여, 마스크층(414)을 형성하고, 그 마스크층(414)을 이용하여, 게이트 절연층(409), 반도체층(403)을 에칭한다. 그 후에 마스크층(414)을 제거한다. 이상의 공정은 제3의 실시형태와 마찬가지이다.
반도체층(413) 위에, n형의 반도체층(501)을 형성한다. 계속해서, 반도체층(413) 위에, 도전성 재료를 포함하는 조성물을 선택적으로 토출하여, 소스 배선 및 드레인 배선(502)을 액적 토출법으로 형성한다. 다음에 소스 배선 및 드레인 배선(502)을 마스크로 하여, n형의 반도체층(501)을 에칭하여, 소스 및 드레인 영역을 형성하는 n형의 반도체층을 형성한다(도12 참조).
이후의 공정은 제3의 실시형태와 마찬가지이다.
[실시예1]
제 1 실시형태 내지 제4의 실시형태에 있어서, 용량을 형성할 수도 있다.
도전성 재료를 포함하는 조성물을 액적 토출법에 의해 토출하여, 게이트 배선, 게이트 전극을 형성하는 공정에 있어서, 용량전극층을 형성한다.
상기 용량전극층 위에, 게이트 절연층, 반도체층을 형성한다. 다음에 상기 반도체층 위에 마스크를 형성하고, 상기 마스크를 이용해서 게이트 절연층, 반도체층을 에칭 가공하여, 상기 마스크를 제거한다. 상기 용량 전극층과 겹치는 위치에 배선을 형성함으로써 용량을 형성할 수 있다. 그 밖의 경우에도, 용량을 형성하고 싶은 영역에, 선택적으로 게이트 절연층을 남기는 것으로 가능하다.
[실시예2]
제 1 실시형태, 제 2 실시형태, 제3의 실시형태, 제4의 실시형태, 실시예1에 의해 제작되는 EL 표시 패널에 있어서, 반도체층을 SAS로 형성함으로써, 도3에서 설명한 바와 같이, 주사선측의 구동회로를 기판(100) 위에 형성할 수 있다.
도22은, 1∼15cm2/V·sec의 전계 효과 이동도를 얻을 수 있는 SAS를 사용한 n채널형의 TFT로 구성하는 주사선측 구동회로의 블록도를 보이고 있다.
도22에 있어서 530으로 나타내는 블록이 1단분의 샘플링 펄스를 출력하는 펄스 출력 회로에 해당하고, 시프트 레지스터는 n개의 펄스 출력 회로에 의해 구성된다. 531은 버퍼 회로이며, 그 앞에 화소(532)(도3의 화소(102)에 해당한다)가 접속된다.
도23은, 펄스 출력 회로(530)의 구체적인 구성을 나타낸 것이며, n채널형의 TFT(601∼613)로 회로가 구성되어 있다. 이 때, SAS를 사용한 n채널형의 TFT의 동작 특성을 고려하여, TFT의 사이즈를 결정하면 좋다. 예를 들면 채널길이를 8㎛로 하면, 채널폭은 10∼80㎛의 범위에서 설정할 수 있다.
또한 버퍼 회로(531)의 구체적인 구성을 도24에 나타낸다. 버퍼 회로도 마찬가지로 n채널형의 TFT(620∼635)로 구성되어 있다. 이 때, SAS를 사용한 n채널형의 TFT의 동작 특성을 고려하여, TFT의 사이즈를 결정하면 좋다. 예를 들면 채널길이를 10㎛로 하면, 채널 폭은 10∼1800㎛의 범위에서 설정하게 된다.
이러한 회로를 실현하기 위해서는, TFT 서로를 배선에 의해 접속할 필요가 있으며, 그 경우에 있어서의 배선의 구성예를 도14에 나타낸다. 도14에서는, 제 1 실시예와 마찬가지로, 게이트 전극(204), 게이트 절연층(206)(질화규소로 이루어진 절연체층(207), 산화 규소로 이루어지는 절연체층(208), 질화규소로 이루어진 절연체층(209)의 3층의 적층체), SAS로 형성되는 반도체층(210), 채널 보호층을 형성하는 절연체층(212), 소스 및 드레인을 형성하는 n형의 반도체층(215, 216), 소스 배선 및 드레인 배선(214)이 형성된 상태를 보이고 있다. 이 경우, 기판(100) 상에는, 게이트 전극(204)과 같은 공정으로 접속 배선(250, 251, 252)을 형성해 둔다. 그리고, 접속 배선(250, 251, 252)이 노출하도록 게이트 절연층의 일부를 에칭 가공하고, 소스 배선 및 드레인 배선(214) 및 그것과 같은 공정으로 형성하는 접속 배선(253)에 의해 적당하게 TFT를 접속함으로써 다양한 회로를 실현할 수 있다.
[실시예3]
제 1 실시형태 내지 제4의 실시형태, 실시예1 내지 실시예2에 있어서 적용가능한 발광소자의 형태를, 도17a 및 도 17b와 도 18a 및 도 18b를 참조해서 설명한다.
도17a는 제1전극(11)을 투광성의 산화물 도전성 재료로 형성한 예이며, 산화 규소를 1∼15원자%의 농도로 포함하는 산화물 도전성 재료로 형성하고 있다. 그것의 위에 정공주입층 혹은 정공수송층(41), 발광층(42), 전자수송층 혹은 전자주입층(43)을 적층한 EL층(16)을 설치하고 있다. 제2전극(17)은, LiF나 MgAg 등 알칼리 금속 또는 알칼리 토류 금속을 포함하는 제 1 전극층(33)과 알루미늄 등의 금속재료로 형성하는 제 2 전극층(34)으로 형성하고 있다. 이 구조의 화소는, 도면중에 화살표로 나타낸 바와 같이 제1전극(11)측으로부터 빛을 방사하는 것이 가능해 진다.
도17b는 제2전극(17)으로부터 빛을 방사하는 예를 나타내며, 제1전극(11)은 알루미늄, 티타늄 등의 금속, 또는 상기 금속과 화학양론적 조성비 이하의 농도로 질소를 포함하는 금속재료로 형성하는 제 1 전극층(35)과, 산화 규소를 1∼15원자%의 농도로 포함하는 산화물 도전성 재료로 형성하는 제 2 전극층(32)으로 형성하고 있다. 그 위에 정공주입층 혹은 정공수송층(41), 발광층(42), 전자수송층 혹은 전자주입층(43)을 적층한 EL층(16)을 설치하고 있다. 제2전극(17)은, LiF나 CaF 등의 알칼리 금속 또는 알칼리 토류 금속을 포함하는 제3의 전극층(33)과 알루미늄 등의 금속재료로 형성하는 제4의 전극층(34)으로 형성하지만, 어느쪽의 층도 100nm 이하 의 두께로서 빛을 투과이능한 상태로 둠으로써 제 2 전극(17)으로부터 빛을 방사하는 것이 가능해 진다.
도18a는 제1전극(11)으로부터 빛을 방사하는 예를 나타내며, 또한, EL층을 전자수송층 혹은 전자주입층(43), 발광층(42), 정공주입층 혹은 정공수송층(41)의 순서로 적층한 구성을 보이고 있다. 제2전극(17)은, EL층(16)측으로부터 산화 규소를 1∼15원자%의 농도로 포함하는 산화물 도전성 재료로 형성하는 제 2 전극층(32), 알루미늄, 티타늄 등의 금속, 또는 상기 금속과 화학량론적 조성비 이하의 농도로 질소를 포함하는 금속재료로 형성하는 제 1 전극층(31)으로 형성하고 있다. 제1전극(11)은, LiF나 CaF 등의 알칼리 금속 또는 알칼리 토류 금속을 포함하는 제3의 전극층(33)과 알루미늄 등의 금속재료로 형성하는 제4의 전극층(34)으로 형성하지만, 어느쪽의 층도 100nm 이하의 두께로서 빛을 투과가능한 상태로서 둠으로써 제 1 전극(11)으로부터 빛을 방사하는 것이 가능해 진다.
도18b는 제2전극(17)으로부터 빛을 방사하는 예를 나타내며, 또한, EL층을 전자수송층 혹은 전자주입층(43), 발광층(42), 정공주입층 혹은 정공수송층(41)의 순서로 적층한 구성을 보이고 있다. 제1전극(11)은 도15a와 동일한 구성으로 하고, 막두께는 EL층에서 발광한 빛을 반사가능한 정도로 두껍게 형성하고 있다. 제2전극(17)은, 산화 규소를 1∼15원자%의 농도로 포함하는 산화물 도전성 재료로 구성하고 있다. 이 구조에 있어서, 정공주입층(41)을 무기물인 금속 산화물(대표적으로는 산화 몰리브덴 혹은 산화 바나듐)로 형성함으로써, 제 2 전극층(32)을 형성할 때에 도입되는 산소가 공급되어서 정공주입성이 향상되어, 구동전압을 저하시킬 수 있다.
제1전극을 투광성의 산화물 도전성 재료로 형성하고, 제2전극을 빛을 투과 가능한 상태로 하여 두거나 두는 혹은 투광성의 산화물 도전성 재료로 형성함으로써, 상기 제1전극, 상기 제2전극 어느쪽에서도 빛을 방출(방사)하는 것이 가능해 진다.
[실시예4]
다음에 제1 실시형태 내지 제4의 실시형태, 실시예1에 의해 제작되는 EL 표시 패널에 구동용의 드라이버 회로를 실장하는 태양에 대해서, 도19a 및 도 19b와 도 20a 및 도20b를 참조해서 설명한다.
우선, COG 방식을 채용한 표시장치에 대해서, 도19을 사용하여 설명한다. 기판(1001) 위에는, 문자나 화상 등의 정보를 표시하는 화소부(1002), 주사측의 구동회로(1003, 1004)가 설치된다. 복수의 구동회로가 설치된 기판 1005, 1008은, 사각형 모양으로 분리되고, 분리후의 구동회로(이하, 드라이버 IC로 표기)는, 기판(1001) 위에 설치된다. 도19a는 복수의 드라이버 IC(1007), 상기 드라이버 IC(10O7)의 앞에 테이프(1006)를 설치하는 형태를 나타낸다. 도19b는 드라이버 IC(1010), 상기 드라이버 IC(1010)의 앞에 테이프(1009)를 설치하는 형태를 나타낸다.
다음에 TAB 방식을 채용한 표시장치에 대해서, 도20을 사용하여 설명한다. 기판(1001) 위에는, 화소부(1002), 주사측의 구동회로(1003, 1004)가 설치된다. 도 20a는 기판(1001) 위에 복수의 테이프(1006)를 붙이고, 상기 테이프(1006)에 드라이버 IC(10O7)를 실장하는 형태를 나타낸다. 도20b는 기판(1001) 위에 테이프(1009)를 붙이고, 상기 테이프(1009)에 드라이버 IC(1010)를 설치하는 형태를 나타낸다. 후자를 채용할 경우에는, 강도의 문제로부터, 드라이버 IC(1010)를 고정하는 금속편 등을 함께 붙이면 좋다.
이러한 EL 표시 패널에 설치되는 드라이버 IC는, 생산성을 향상시키는 관점에서, 한변이 300mm 내지 1000mm 이상의 사각형 형상의 기판(1005, 1008) 위에 복수개 형성하면 좋다.
즉, 기판(1006, 1008) 위에 구동회로부와 입출력 단자를 하나의 유닛으로 하는 회로 패턴을 복수개 형성하고, 마지막에 분할해서 추출하면 된다. 드라이버 IC의 긴 변의 길이는, 화소부의 한변의 길이나 화소 피치를 고려하여, 도19a, 도20a에 나타낸 바와 같이 긴 변이 15∼80mm, 짧은 변이 1∼6mm의 사각형 모양으로 형성해도 좋고, 도19b, 도20b에 나타낸 바와 같이 화소영역(1002)의 한 변, 또는 화소부(1002)의 한변과 각 구동회로(1003, 1004)의 한변을 더한 길이로 형성해도 좋다.
드라이버 IC의 IC 칩에 대한 외형 크기의 우위성은 긴 변의 길이에 있으며, 긴 변이 15∼80mm로 형성된 드라이버 IC을 사용하면, 화소부(1002)에 대응해서 실장하는데 필요한 수가 IC칩을 사용하는 경우보다도 적어도 되어, 제조상의 수율을 향상시킬 수 있다. 또한 유리 기판 위에 드라이버 IC을 형성하면, 모체로서 사용하는 기판의 형상이 한정되지 않으므로 생산성을 손상하는 일이 없다. 이것은, 원형의 실리콘 웨이퍼로부터 IC칩을 추출하는 경우와 비교하면, 큰 우위점이다.
도19a 및 도 19b, 도20a 및 도20b에 있어서, 화소영역(1002)의 외측의 영역에는, 구동회로가 형성된 드라이버 IC 10O7, 1008 또는1009이 실장된다. 이들 드라이버 IC(10O7∼1009)는, 신호선측의 구동회로이다. RGB 풀컬러에 대응한 화소영역을 형성하기 위해서는, XGA 클래스에서 신호선의 갯수가 3072개 필하고, UXGA 클래스에서는 4800개가 필요하게 된다. 이러한 개수로 형성된 신호선은, 화소영역(1002)의 단부에서 수 블록마다 구분해서 인출선을 형성하고, 드라이버 IC 10O7 및 1010의 출력 단자의 피치에 맞추어 모아진다.
드라이버 IC는, 기판 위에 형성된 결정질 반도체에 의해 형성되는 것이 적합하며, 상기 결정질 반도체는 연속 발광의 레이저빛을 조사함으로써 형성되는 것이 적합하다. 따라서, 해당 레이저빛을 발생시키는 발진기로서는, 연속 발광의 고체 레이저 또는 기체 레이저를 사용한다. 연속 발광의 레이저를 사용하면, 결정 결함이 적어, 대입경의 다결정 반도체층을 사용하여, 트랜지스터를 작성하는 것이 가능해 진다. 또한 이동도나 응답 속도가 양호하기 때문에 고속구동이 가능해서, 종래보다도 소자의 동작 주파수를 향상시킬 수 있고, 특성 편차가 적기 때문에 높은 신뢰성을 얻을 수 있다. 또한, 더욱 더 동작 주파수의 향상을 목적으로 하여, 트랜지스터의 채널길이 방향과 레이저빛의 주사 방향을 일치시키면 좋다. 이것은, 연속 발광 레이저에 의한 레이저 결정화 공정에서는, 트랜지스터의 채널길이 방향과 레이저빛의 기판에 대한 주사 방향이 대략 병행(바람직하게는 -30°∼30°)일 때에, 가장 높은 이동도를 얻을 수 있기 때문이다. 또한 채널길이 방향이란, 채널 형성 영역에 있어서, 전류가 흐르는 방향, 환언하면 전하가 이동하는 방향과 일치한다. 이렇게 제작한 트랜지스터는, 결정립이 채널 방향으로 연재하는 다결정 반도체층으로 구성되는 활성층을 가지고, 이것은 결정입계가 대략 채널 방향을 따라 형성되어 있는 것을 의미한다.
레이저 결정화를 행하기 위해서는, 레이저빛의 대폭적인 조임을 행하는 것이 바람직하며, 그것의 빔 스폿의 폭은, 드라이버 IC의 짧은 변의 같은 폭의 1∼3mm 정도로 하는 것이 좋다. 또한 피조사체에 대하여, 충분하고 또한 효율적인 에너지 밀도를 확보하기 위해서, 레이저빛의 조사 영역은, 선 형태인 것이 바람직하다. 단, 여기에서 말하는 선 형태란, 엄밀한 의미에서 선을 의미하고 있는 것은 아니며, 애스펙트비가 큰 장방형 또는 장 타원형을 의미한다. 예를 들면 애스펙트비가 2 이상(바람직하게는 10∼10000)인 물건을 가리킨다. 이렇게, 레이저빛의 빔스 포트의 폭을 드라이버 IC의 짧은 변과 같은 길이로 함으로써, 생산성을 향상시킨 표시장치의 제조방법을 제공할 수 있다.
도19a 및 도 19b와 도 20a 및 도 20b에서는, 주사선 구동회로는 화소부와 함께 일체 형성되고, 신호선 구동회로로서 드라이버 IC을 실장한 형태를 나타냈다. 그렇지만, 본 발명은 이 형태에 한정되지 않고, 주사선 구동회로 및 신호선 구동회로의 양쪽으로서, 드라이버 IC을 실장해도 좋다. 그 경우에는, 주사선측과 신호선측에서 사용하는 드라이버 IC의 사양을 다른 것으로 하면 된다.
화소영역(1002)은, 신호선과 주사선이 교차해서 매트릭스를 형성하고, 각 교차부에 대응해서 트랜지스터가 배치된다. 본 발명은, 화소영역(1002)에 배치되는 트랜지스터로서, 비정질 반도체 또는 세미아모퍼스 반도체를 채널부로 한 TFT를 사 용하는 것을 특징으로 한다. 비정질 반도체는, 플라즈마 CVD법이나 스퍼터링법 등의 방법에 의해 형성한다. 세미아모퍼스 반도체는, 플라즈마 CVD법으로 300℃ 이하의 온도로 형성하는 것이 가능하며, 예를 들면 외형 치수 550×650mm의 무알칼리 유리 기판이라도, 트랜지스터를 형성하는데 필요한 막두께를 단시간에 형성한다고 하는 특징을 가진다. 이러한 제조 기술의 특징은, 대화면의 표시장치를 제작하는데에 유효하다. 또한 세미아모퍼스 TFT는, SAS로 채널 형성 영역을 구성함으로써 2∼10cm2/V·sec의 전계 효과 이동도를 얻을 수 있다. 따라서, 이 TFT를 화소의 스위칭 소자나, 주사선측의 구동회로를 구성하는 소자로서 사용할 수 있다. 따라서, 시스템 온 패널화를 실현한 EL 표시 패널을 제작할 수 있다.
또한, 도19a 및 도 19b와 도 20a 및 도20b에서는, 제3의 실시예에 따라, 반도체층을 SAS로 형성한 TFT를 사용함으로써, 주사선측 구동회로도 기판 위에 일체 형성하는 것을 전제로 하여 나타내고 있다. 반도체층을 AS로 형성한 TFT를 사용하는 경우에는, 주사선측 구동회로 및 신호선측 구동회로의 양쪽을 드라이버 IC을 실장해도 좋다.
그 경우에는, 주사선측과 신호선측에서 사용하는 드라이버 IC의 사양을 다른 것으로 하는 것이 적합하다. 예를 들면, 주사선측의 드라이버 IC을 구성하는 트랜지스터에는 30V 정도의 내압이 요구되지만, 구동 주파수는 100kHz 이하이며, 비교적 고속동작은 요구되지 않는다. 따라서, 주사선측의 드라이버를 구성하는 트랜지스터의 채널길이(L)은 충분히 크게 설정하는 것이 적합하다. 한편, 신호선측의 드라이버 IC의 트랜지스터에는, 12V 정도의 내압이면 충분하지만, 구동주파수는 3V에 서 65MHz 정도로서, 고속동작이 요구된다. 그 때문에 드라이버를 구성하는 트랜지스터의 채널길이 등은 미크론 룰로 설정하는 것이 적합하다.
이상과 같이 하여, EL 표시 패널에 구동회로를 조립할 수 있다.
[실시예5]
본 실시예에서 나타내는 EL 표시 패널의 화소의 구성에 대해서, 도21a 내지 도 21f에 나타내는 등가회로도를 참조해서 설명한다.
도21a에 나타내는 화소는, 열방향으로 신호선(810) 및 전원선(811∼813), 행방향으로 주사선(814)이 배치된다. 또한 스위칭용 TFT(801), 구동용 TFT(803), 전류제어용 TFT(804), 용량소자(802) 및 발광소자(805)를 가진다. 구조에 따라서는 용량소자(802)는 다른 위치에 형성하는 것이 생각되며, 또한 용량소자(802)는 없어도 된다.
도21c에 나타내는 화소는, TFT 10000, 20000의 게이트 전극이, 행방향으로 배치된 전원선(815)에 접속되는 점이 다르며, 그 이외는 도21a에 나타내는 화소와 같은 구성이다. 즉, 도21a 및 도 21c에 나타내는 양 화소는, 동일한 등가회로도를 나타낸다. 그렇지만, 행방향으로 전원선(812)이 배치될 경우(도21a)와, 열방향으로 전원선(812)이 배치될 경우(도21c)에서는, 각 전원선은 다른 레이어의 도전체층으로 형성된다. 여기에서는, 구동용 TFT 10000, 20000의 게이트 전극이 접속되는 배선에 주목하여, 이것들을 제작하는 레이어가가 다른 것을 표시하기 위해서, 도21a 및 도 21c로서 나누어서 기재한다.
도21a 및 도 21c에 나타내는 화소의 특징으로서, 화소 내에 TFT 803, 804이 직렬로 접속되고 있고, TFT 803의 채널길이 L3, 채널폭 W3, TFT 804의 채널길이 L4, 채널 폭 W4은, L3/W3:L4/W4=5∼6000:1을 만족시키도록 설정되는 점을 들 수 있다. 6000:1을 만족시킬 경우의 일례로서는, L3가 500㎛, W3가 3㎛, L4가 3㎛, W4이 100㎛인 경우가 있다.
또한, TFT 803은, 포화 영역에서 동작하여 발광소자(806)에 흐르는 전류값을 제어하는 역할을 하며, TFT 804는 선형 영역에서 동작하여 발광소자(806)에 대한 전류의 공급을 제어하는 역할을 한다. 양 TFT는 같은 도전형을 가지고 있으면 제작 공정상 바람직하다. 또한 TFT 803에는, 인핸스먼트형 뿐만 아니라, 디플리션형의 TFT를 사용해도 된다. 상기 구성을 가지는 본 발명은, TFT 804가 선형 영역에서 동작하기 때문에, TFT 804의 VGS의 약간의 변동은 발광소자(806)의 전류값에 영향을 미치지 않는다. 즉, 발광소자(806)의 전류값은, 포화 영역에서 동작하는 TFT 803에 의해 결정된다. 상기 구성을 가지는 본 발명은, TFT의 특성 편차에 기인한 발광소자의 휘도편차를 개선해서 화질을 향상시킨 표시장치를 제공할 수 있다.
도21a∼도 21c에 나타낸 화소에 있어서, TFT 801은, 화소에 대한 비디오 신호의 입력을 제어하는 TFT이다. TFT 801이 온되고, 화소 내에 비디오 신호가 입력되면, 용량소자(802)에 그 비디오 신호가 유지된다. 또한 도21a 및 도 21c에는, 용량소자(802)를 설치한 구성을 나타냈지만, 본 발명은 이것에 한정되지 않는다. 비디오신호를 유지하는 용량으로서 게이트 용량 등을 사용하는 것이 가능할 경우에 는, 명시적으로 용량소자(802)를 설치하지 않아도 좋다.
발광소자 8065 및 844는 2개의 전극간에 전계발광층이 끼워진 구조를 가지고, 순 바이어스 방향의 전압이 인가되도록, 화소전극과 대향전극의 사이(양극과 음극의 사이)에 전위차가 설정된다. 전계발광층은 유기재료나 무기재료 등의 광범위하게 걸치는 재료에 의해 구성되고, 이 전계발광층에 있어서의 루미네센스에는, 일중항 여기상태로부터 기저상태로 되돌아올 때의 발광(형광)과, 삼중항 여기상태로부터 기저상태로 되돌아올 때의 발광(인광)이 포함된다.
도21b에 나타내는 화소는, TFT 806과 주사선(816)을 추가하고 있는 이외는, 도21a에 나타내는 화소 구성과 같다. 마찬가지로, 도21d에 나타내는 화소는, TFT 806과 주사선(816)을 추가하고 있는 이외는, 도21c에 나타내는 화소 구성과 같다.
TFT 806은, 새롭게 배치된 주사선(816)에 의해 온 또는 오프가 제어된다. TFT 806이 온이 되면, 용량소자(802)에 유지된 전하는 방전하여, TFT 806이 오프된다. 즉, TFT 806의 배치에 의해, 강제적으로 발광소자(805)에 전류가 흐르지 않는 상태를 만들 수 있다. 따라서, 도21b 및 도 21d의 구성은, 모든 화소에 대한 신호의 기록을 기다리는 않고, 기록 기간의 개시와 동시 또는 직후에 점등 기간을 개시할 수 있으므로, 듀티비를 향상하는 것이 가능해 진다.
도21e에 나타내는 화소는, 열방향으로 신호선(850), 전원선(851, 852), 행방향으로 주사선(853)이 배치된다. 또한 스위칭용 TFT(841), 구동용 TFT(843), 용량소자(842) 및 발광소자(844)를 가진다. 도21f에 나타내는 화소는, TFT(845)와 주사선(854)을 추가하고 있는 것 이외는, 도21e에 나타내는 화소 구성과 같다. 또한, 도21f의 구성도, TFT 845의 배치에 의해, 듀티비를 향상하는 것이 가능해 진다. 이상과 같이 하여, EL 표시 패널에 구동회로를 조립할 수 있다.
[실시예6]
도15은 주사선측 입력 단자부와 신호선측 입력 단자부에 보호 다이오드를 설치한 일 태양이다. 도15에 있어서 화소(102)에는 TFT(541, 542)가 설치되어 있다. 이 TFT는 제 1 실시예와 같은 구성을 가지고 있다.
신호선측 입력 단자부에는, 보호 다이오드 561과 562가 설치되어 있다. 이 보호 다이오드는, TFT 541 혹은 542와 같은 공정으로 제작되고, 게이트와 드레인 혹은 소스의 한쪽을 접속함으로써 다이오드로서 동작시키고 있다. 도15에서 나타내는 평면도의 등가회로도를 도16에 보이고 있다.
보호 다이오드 561은, 게이트 전극(550), 반도체층(551), 채널 보호용의 절연층(552), 배선(553)으로 이루어져 있다. TFT 562도 같은 구조이다. 이 보호 다이오드와 접속하는 공통 전위선(554, 555)은 게이트 전극과 같은 층으로 형성하고 있다. 따라서, 배선(553)과 전기적으로 접속하기 위해서는, 게이트 절연층에 콘택홀을 형성할 필요가 있다.
게이트 절연층에의 콘택홀은, 액적 토출법에 의해 마스크층을 형성하고, 에칭 가공하면 된다. 이 경우, 대기압 방전의 에칭 가공을 적용하면, 국소적인 방전가공도 가능하며, 기판의 전체면에 마스크층을 형성할 필요는 없다.
신호 배선(237)은 TFT 541에 있어서의 소스 배선 및 드레인 배선(214)과 같 은 층으로 형성되고, 거기에 접속되어 있는 신호 배선(237)과 소스 또는 드레인측이 접속되는 구조로 되어 있다.
주사 신호선측의 입력 단자부의 보호 다이오드 563 및 564도 같은 구성이다. 이렇게, 본 발명에 의하면, 입력 단에 설치되는 보호 다이오드를 동시에 형성할 수 있다. 또한, 보호 다이오드를 삽입하는 위치는, 본 실시예에만 한정되지 않고, 도3에서 설명한 바와 같이, 구동회로와 화소와의 사이에 설치할 수도 있다.
[실시예7]
도26 및 도27은, 액적 토출법에 의해 제작되는 TFT 기판(200)을 사용해서 EL 표시 모듈을 구성하는 예를 나타내고 있다. 양 국면에 있어서, TFT 기판(200) 위에는, 화소(102a∼102c)에 의해 구성된 화소부(101)가 형성되어 있다.
도26에서는, 화소부(101)의 외측이며, 구동회로(703)과 화소(102a∼102c)의 사이에, 화소에 형성된 것과 같은 TFT 또는 그 TFT의 게이트와 소스 혹은 드레인의 한쪽을 접속해서 다이오드와 동일하게 동작시킨 보호 회로부(701)가 구비되어 있다. 구동회로(703)는, 단결정 반도체로 형성된 드라이버 IC, 유리 기판 위에 다결정 반도체막으로 형성된 스틱 드라이버 IC, 혹은 SAS로 형성된 구동회로 등이 적용되고 있다.
TFT 기판(200)은, 절연층(228) 위에 액적 토출법으로 형성된 스페이서(708)를 거쳐서 밀봉기판(236)과 고정되어 있다. 스페이서는, 기판 두께가 얇고, 또한 화소부의 면적이 대형화한 경우에도, 2장의 기판의 간격을 일정하게 유지하기 위해 서 설치해 두는 것이 바람직하다. 발광소자(234) 위이며, TFT 기판(200)과 밀봉기판(236)과의 사이에 있는 공극에는 투광성의 수지재료를 충전해서 고체화해도 좋고, 무수화한 질소 혹은 불활성 기체를 충전시켜도 좋다.
도26에서는 발광소자(234)를 톱 에미션형의 구성으로 한 경우를 나타내고, 도면 중에 나타낸 화살표의 방향으로 빛을 방사하는 구성으로 되어 있다. 각 화소는, 화소 102a를 적색, 102b을 녹색, 102c을 청색으로서 발광 색을 다르게 해 둠으로써 다색 표시를 행할 수 있다. 또한 이 때 밀봉기판(236)측에 각 색에 대응한 착색층을 형성해 둠으로써 외부로 방사되는 발광의 색순도를 높일 수 있다. 또한 화소 102a, 102b, 102c을 백색 발광소자로서 착색층과 조합해도 좋다.
외부회로(705)는, TFT 기판(200)의 일단에 설치된 주사선 혹은 신호선 접속 단자와, 배선 기판(704)으로 접속된다. 또한 TFT 기판(200)에 접촉해서 혹은 근접시켜서, 히트파이프(706)과 방열판(707)을 설치하여, 방열 효과를 높이는 구성으로 하여도 좋다.
또한, 도26에서는, 톱 에미션의 EL 모듈로 했지만, 발광소자의 구성이나 외부 회로 기판의 배치를 바꾸어서 보텀 에미션 구조로 해도 된다.
도27은, TFT 기판(200)에 있어서, 화소부가 형성된 측에 씰재(235)나 접착성의 수지(702)를 사용해서 수지 필름(710)을 붙여서 밀봉구조를 형성한 일례를 나타내고 있다. 수지 필름(710)의 표면에는 수증기의 투과를 방지하는 가스 배리어층을 설치해 두면 좋다. 도27에서는, 발광소자의 빛이 기판을 통해서 방사되는 보텀 에미션의 구성을 보이고 있지만, 수지 필름(710)이나 접착성의 수지(702)를 투광성으 로 함으로써, 톱 에미션 구조로 할 수도 있다. 어떻든간에, 필름 밀봉 구조로 함으로써 더욱 초박형화 및 경량화를 꾀할 수 있다.
[실시예 8]
제 1의 실시형태에 의해 제작되는 EL 표시 모듈에 의해, EL 텔레비젼 수상기를 완성시킬 수 있다. 도28은 EL 텔레비젼 수상기의 주요한 구성을 나타내는 블록도를 보이고 있다. EL 표시 패널에는, 도1에서 나타넨 것과 같은 구성으로서 화소부(101)만이 형성되어서 주사선측 구동회로(903)과 신호선측 구동회로(902)가 TAB 방식에 의해 실장된 경우와, 도2에 나타낸 바와 같은 구성으로서 화소부(101)과 그 주변에 주사선측 구동회로(903)과 신호선측 구동회로(902)가 COG 방식에 의해 설치될 경우와, 도3에 나타낸 바와 같이 SAS로 TFT를 형성하고, 화소부(101)과 주사선측 구동회로(903)를 기판 위에 일체 형성하여 신호선측 구동회로(902)를 별도 드라이버 IC으로서 설치하는 경우 등이 있지만, 어떤 형태로 하여도 된다.
기타의 외부회로의 구성으로서, 영상신호의 입력측에서는, 튜너(904)에서 수신한 신호 중, 영상신호를 증폭하는 영상신호 증폭회로(905)과, 거기에서 출력되는 신호를 빨강, 초록, 파란 각 색에 대응한 색신호로 변환하는 영상신호 처리회로(906)와, 그 영상신호를 드라이버 IC의 입력 사양으로 변환하기 위한 콘트롤 회로(907) 등으로 되어 있다. 콘트롤 회로(907)는, 주사선측과 신호선측에 각각 신호가 출력된다. 디지털 구동하는 경우에는, 신호선측에 신호 분할 회로(908)를 설치하여, 입력 디지털 신호를 m개로 분할해서 공급하는 구성으로 하여도 좋다.
튜너(904)에서 수신한 신호 중, 음성신호는, 음성신호 증폭회로(909)에 보내지고, 그 출력은 음성신호 처리회로(910)를 거쳐 스피커(913)에 공급된다. 제어회로(911)는 수신국(수신 주파수)이나 음량의 제어 정보를 입력부(912)로부터 받아, 튜너(904)나 음성신호 처리회로(910)에 신호를 송출한다.
이러한 외부회로를 조립하여, 도26, 도27에서 설명한 것과 같은 EL 모듈을, 도29에 나타낸 바와 같이 케이스(920)에 조립하여, 텔레비젼 수상기를 완성시킬 수 있다. EL 표시 모듈에 의해 표시 화면(921) 등이 형성되고, 기타 부속 설비로서 스피커(922), 조작 스위치(924) 등이 구비되어 있다. 이렇게, 본 발명에 의해 텔레비젼 수상기를 완성시킬 수 있다.
물론, 본 발명은 텔레비젼 수상기에 한정되지 않고, 퍼스널컴퓨터의 모니터를 비롯해, 철도의 역이나 공항 등에 있어서의 정보표시판이나, 가두에 있어서의 광고 표시판 등 특히 대면적의 표시 매체로서 여러가지 용도에 적용할 수 있다. 또한 대면적에 한정되는 것이 아니고, 휴대전화 등 비교적 작은 표시 매체에도 물론 이용가능하다.
참조부호의 설명
11…제 1 전극 16…EL층
17…전극 31…전극
32…전극 33…전극
34…전극 35…전극
41…홀 수송층 42…발광층
43…전자 주입층 100…기판
101…화소부 102…화소
102a…화소 102b…화소
102c…화소 103…주사선 입력단자
104…신호선 입력단자 105…드라이버 IC
106…드라이버 IC 107…주사선 구동회로
108…보호 다이오드 200…TFT 기판
201…하지층 202…게이트 배선
203…게이트 전극 204…게이트 전극
205…절연층 206…게이트 절연층
207…절연층 208…절연층
209…절연층 210…반도체층
211…마스크 212…보호층
213…반도체층 214…드레인 배선
215…반도체층 216…반도체층
217…패시베이션층 218…층간층
219…관통공 220…제 1 전극
221…마스크 222…절연층
223…EL층 224…제 2 전극
228…절연층 234…발광소자
235…씰재 236…밀봉기판
237…신호 배선 250…접속 배선
251…접속 배선 252…접속 배선
253…접속 배선 301…반도체층
302…드레인 배선 401…하지층
402…제 1 전극 403…마스크
404…게이트 배선 405…게이트 전극
406…게이트 전극 407…게이트 배선
408…절연층 409…게이트 절연층
410…절연층 411…절연층
412…절연층 413…반도체층
414…마스크 415…보호층
416…반도체층 417…드레인 배선
418…반도체층 419…반도체층
420…패시베이션층 421…층간층
422…EL층 423…2 전극
501…반도체층 502…드레인 배선
530…펄스 출력회로 531…버퍼회로
532…화소 541…TFT
542…TFT 550…전극
551…반도체층 552…절연층
553…배선 554…공통 전위선
555…공통 전위선 561…보호 다이오드
562…보호 다이오드 563…보호 다이오드
564…보호 다이오드 601…TFT
602…TFT 603…TFT
604…TFT 605…TFT
606…TFT 607…TFT
608…TFT 609…TFT
610…TFT 611…TFT
612…TFT 613…TFT
621…TFT 622…TFT
623…TFT 624…TFT
625…TFT 626…TFT
627…TFT 628…TFT
629…TFT 630…TFT
631…TFT 632…TFT
633…TFT 634…TFT
635…TFT 701…보호 회로부
702…수지 703…구동회로
704…배선 기판 705…외부회로
706…히트파이프 707…방열판
708…스페이서 710…수지 필름
801…스위치용 TFT 802…용량소자
803…구동용 TFT 804…전류 제어용 TFT
805…발광소자 806…TFT
810…신호선 811…전원선
812…전원선 813…전원선
814…주사선 815…주사선
841…스위칭용 TFT 843…구동용 TFT
842…용량소자 844…발광소자
845…TFT 850…신호선
851…전원선 852…전원선
853…주사선 854…주사선
901…EL 표시 패널 902…신호선 구동회로
903:주사선 구동회로 904…튜너
905…영상신호 증폭회로 906…영상신호 처리회로
907…콘트롤회로 908…신호 분할회로
909…음성신호 증폭회로 910…음성신호 처리회로
911…제어회로 912…입력부
913…스피커 920…케이스
921…표시화면 922…스피커
924…조작 스위치 1001…기판
1002…화소부 1003…구동회로
1004…구동회로 1005…기판
1006…테이프 1007…드라이버 IC
1008…기판 1009…테이프
1400…기판 1403…액적 토출부
1404…촬영부 1405…헤드
1407…제어부 1408…기억매체
1409…화상처리부 1410…컴퓨터
1411…마커 10000…TFT
20000…TFT

Claims (24)

  1. 제 1 박막 트랜지스터 및 제 2 박막 트랜지스터를 구비하고, 상기 제 1 박막 트랜지스터와 상기 제 2 박막 트랜지스터 각각은,
    도전성 재료를 포함하는 게이트 전극과,
    상기 게이트 전극 위에 설치된 게이트 절연층과,
    상기 게이트 절연층 위에 설치된 반도체층과,
    상기 반도체층 위에 설치된 소스 배선 및 드레인 배선을 포함하고,
    상기 제 1 박막 트랜지스터의 소스 배선 및 드레인 배선의 한개는 상기 제 2 박막 트랜지스터의 게이트 전극에 접속되고,
    상기 반도체층이 상기 게이트 절연층의 단부를 넘지 않는 것을 특징으로 하는 발광 장치.
  2. 제 1 박막 트랜지스터 및 제 2 박막 트랜지스터를 구비하고, 상기 제 1 박막 트랜지스터와 상기 제 2 박막 트랜지스터 각각은,
    도전성 재료를 포함하는 게이트 전극과,
    상기 게이트 전극 위에 설치된 게이트 절연층과,
    상기 게이트 절연층 위에 설치된 반도체층과,
    상기 반도체층 위에 설치된 소스 배선 및 드레인 배선을 포함하고,
    상기 제 1 박막 트랜지스터의 소스 배선 및 드레인 배선의 한개는 상기 제 2 박막 트랜지스터의 게이트 전극에 접속되고,
    상기 반도체층의 단부가 상기 게이트 절연층의 단부와 정렬된 것을 특징으로 하는 발광 장치.
  3. 스위칭용 박막 트랜지스터와 구동용 박막 트랜지스터를 구비하고, 상기 스위칭용 박막 트랜지스터는,
    도전성 재료를 포함하는 제 1 게이트 전극과,
    상기 제 1 게이트 전극과 접하는 섬 형상의 제 1 게이트 절연층과,
    섬 형상의 상기 제 1 게이트 절연층과 접하며, 상기 섬 형상의 제 1 게이트 절연층의 단부를 넘지 않는 섬 형상의 제 1 반도체층과,
    섬 형상의 상기 제 1 반도체층과 접하는 일 도전형의 불순물을 함유하는 적어도 2개의 제 2 반도체층과,
    상기 제 2 반도체층과 접하는 소스 배선 및 드레인 배선을 포함하고,
    상기 구동용 박막 트랜지스터는,
    도전성 재료를 포함하는 제 2 게이트 전극과,
    상기 제 2 게이트 전극과 접하는 섬 형상의 제 2 게이트 절연층과,
    섬 형상의 상기 제 2 게이트 절연층과 접하며 상기 섬 형상의 제 2 게이트 절연층의 단부를 넘지 않는 섬 형상의 제 3 반도체층을 포함하고,
    상기 제 2 게이트 전극의 일부는 노출되어 있고,
    상기 스위칭용 박막 트랜지스터의 소스 배선 및 드레인 배선 중 한개가 구동용 박막 트랜지스터의 게이트 전극에 접속된 것을 특징으로 하는 발광장치.
  4. 스위칭용 박막 트랜지스터와 구동용 박막 트랜지스터를 구비하고, 상기 스위칭용 박막 트랜지스터는,
    도전성 재료를 포함하는 제 1 게이트 전극과,
    상기 제 1 게이트 전극과 접하는 섬 형상의 제 1 게이트 절연층과,
    섬 형상의 상기 제 1 게이트 절연층과 접하며, 단부가 상기 섬 형상의 제 1 게이트 절연층의 단부와 정렬되는 섬 형상의 제 1 반도체층과,
    섬 형상의 상기 제 1 반도체층과 접하는 일 도전형의 불순물을 함유하는 적어도 2개의 제 2 반도체층과,
    상기 제 2 반도체층과 접하는 소스 배선 및 드레인 배선을 포함하고,
    상기 구동용 박막 트랜지스터는,
    도전성 재료를 포함하는 제 2 게이트 전극과,
    상기 제 2 게이트 전극과 접하는 섬 형상의 제 2 게이트 절연층과,
    섬 형상의 상기 제 2 게이트 절연층과 접하며 단부가 상기 섬 형상의 제 2 게이트 절연층의 단부와 정렬되는 섬 형상의 제 3 반도체층을 포함하고,
    상기 제 2 게이트 전극의 일부는 노출되어 있고,
    상기 스위칭용 박막 트랜지스터의 소스 배선 및 드레인 배선 중 한개가 구동용 박막 트랜지스터의 게이트 전극에 접속된 것을 특징으로 하는 발광장치.
  5. 제 1 박막 트랜지스터와 제 2 박막 트랜지스터를 구비하고, 상기 제 1 박막 트랜지스터와 상기 제 2 박막 트랜지스터 각각은,
    하지층과,
    상기 하지층과 접하는 도전성 재료를 포함하는 게이트 전극과,
    상기 게이트 전극 위에 형성된 게이트 절연층과,
    상기 게이트 절연층 위에 설치된 반도체층과,
    상기 반도체층 위에 설치된 소스 배선 및 드레인 배선을 포함하고,
    상기 반도체층이 상기 게이트 절연층의 단부를 넘지 않으며,
    상기 제 1 박막 트랜지스터의 소스 배선 및 드레인 배선 중 한개는 상기 제 2 박막 트랜지스터의 게이트 전극에 접속된 것을 특징으로 하는 발광장치.
  6. 제 1 박막 트랜지스터와 제 2 박막 트랜지스터를 구비하고, 상기 제 1 박막 트랜지스터와 상기 제 2 박막 트랜지스터 각각은,
    하지층과,
    상기 하지층과 접하는 도전성 재료를 포함하는 게이트 전극과,
    상기 게이트 전극 위에 형성된 게이트 절연층과,
    상기 게이트 절연층 위에 설치된 반도체층과,
    상기 반도체층 위에 설치된 소스 배선 및 드레인 배선을 포함하고,
    상기 반도체층의 단부가 상기 게이트 절연층의 단부와 정렬되며,
    상기 제 1 박막 트랜지스터의 소스 배선 및 드레인 배선 중 한개는 상기 제 2 박막 트랜지스터의 게이트 전극에 접속된 것을 특징으로 하는 발광장치.
  7. 스위칭용 박막 트랜지스터와 구동용 박막 트랜지스터를 구비하고, 상기 스위칭용 박막 트랜지스터는,
    하지층과,
    상기 하지층과 접하는 도전성 재료를 포함하는 제 1 게이트 전극과,
    상기 제 1 게이트 전극과 접하는 섬 형상의 제 1 게이트 절연층과,
    섬 형상의 상기 제 1 게이트 절연층과 접하며, 상기 섬 형상의 제 1 게이트 절연층의 단부를 넘지 않는 섬 형상의 제 1 반도체층과,
    섬 형상의 상기 제 1 반도체층과 접하는 일 도전형의 불순물을 함유하는 제 2 반도체층과,
    상기 제 2 반도체층과 접하는 소스 배선 및 드레인 배선을 포함하고,
    상기 구동용 박막 트랜지스터는,
    하지층과,
    상기 하지층과 접하는 도전성 재료를 포함하는 제 2 게이트 전극과,
    상기 제 2 게이트 전극과 접하는 섬 형상의 제 2 게이트 절연층과,
    섬 형상의 상기 제 2 게이트 절연층과 접하며, 섬 형상의 상기 제 2 게이트 절연층의 단부를 넘지 않는 섬 형상의 제 3 반도체층을 포함하고,
    상기 제 2 게이트 전극의 일부는 노출되어 있고,
    스위칭용 박막 트랜지스터의 소스 배선 및 드레인 배선 중 한개가 구동용 박막 트랜지스터의 게이트 전극에 접속된 것을 특징으로 하는 발광장치.
  8. 스위칭용 박막 트랜지스터와 구동용 박막 트랜지스터를 구비하고, 상기 스위칭용 박막 트랜지스터는,
    하지층과,
    상기 하지층과 접하는 도전성 재료를 포함하는 제 1 게이트 전극과,
    상기 제 1 게이트 전극과 접하는 섬 형상의 제 1 게이트 절연층과,
    섬 형상의 상기 제 1 게이트 절연층과 접하며, 단부가 상기 섬 형상의 제 1 게이트 절연층의 단부와 정렬된 섬 형상의 제 1 반도체층과,
    섬 형상의 상기 제 1 반도체층과 접하는 일 도전형의 불순물을 함유하는 적어도 2개의 제 2 반도체층과,
    상기 제 2 반도체층과 접하는 소스 배선 및 드레인 배선을 포함하고,
    상기 구동용 박막 트랜지스터는,
    하지층과,
    상기 하지층과 접하는 도전성 재료를 포함하는 제 2 게이트 전극과,
    상기 제 2 게이트 전극과 접하는 섬 형상의 제 2 게이트 절연층과,
    섬 형상의 상기 제 2 게이트 절연층과 접하며, 단부가 섬 형상의 상기 제 2 게이트 절연층의 단부와 정렬된 섬 형상의 제 3 반도체층을 포함하고,
    상기 제 2 게이트 전극의 일부는 노출되어 있고,
    스위칭용 박막 트랜지스터의 소스 배선 및 드레인 배선 중 한개가 구동용 박막 트랜지스터의 게이트 전극에 접속된 것을 특징으로 하는 발광장치.
  9. 제 1항, 제 2항, 제 5항 또는 제 6항 중 어느 한 항에 있어서,
    상기 반도체층 위에 보호층이 형성된 것을 특징으로 하는 발광장치.
  10. 제 3항, 제 4항, 제 7항 또는 제 8항 중 어느 한 항에 있어서,
    상기 섬 형상의 제 1 반도체층과 상기 섬 형상의 제 3 반도체층 중 적어도 한 개의 위에 보호층이 형성된 것을 특징으로 하는 발광장치.
  11. 제 1항 내지 제 8항 중 어느 한 항에 있어서,
    상기 도전성 재료는 주성분으로 Ag, Au, Cu, W 또는 Al을 함유하는 것을 특징으로 하는 발광장치.
  12. 제 1항, 제 2항, 제 5항 또는 제 6항 중 어느 한 항에 있어서,
    상기 반도체층은 수소와 할로겐 원소와, 결정구조를 갖는 반도체와, 1∼15cm2/V·sec의 전계 효과 이동도에서 동작가능한 TFT를 구비한 것을 특징으로 하는 발광장치.
  13. 제 3항, 제 4항, 제 7항 또는 제 8항 중 어느 한 항에 있어서,
    상기 섬 형상의 제 1 반도체층과 상기 섬 형상의 제 3 반도체층 중에서 적어도 한 개는 수소와 할로겐 원소와, 결정구조를 갖는 반도체와, 1∼15cm2/V·sec의 전계 효과 이동도에서 동작가능한 TFT를 구비한 것을 특징으로 하는 발광장치.
  14. 제 1항 내지 제 8항 중 어느 한 항에 따른 발광장치를 갖는 전자기기.
  15. 제 14항에 있어서,
    상기 전자기기는 텔레비전 수상기, 퍼스널 컴퓨터, 휴대폰, 정보표시판 및 광고 표시판으로 구성된 그룹에서 선택된 것을 특징으로 하는 전자기기.
  16. 기판 위에 액적 토출법으로 게이트 전극을 형성하는 단계와,
    상기 게이트 전극 위에 게이트 절연층과 제 1 반도체층을 형성하는 단계와,
    상기 제 1 반도체층 위에 액적 토출법으로 제 1 마스크를 형성하는 단계와,
    상기 제 1 마스크에 의해, 상기 반도체층과 게이트 절연층을 연속적으로 에칭하여 패터닝된 게이트 절연층과 패터닝된 제 1 반도체층을 형성하는 단계와,
    상기 제 1 마스크를 제거하는 단계와,
    상기 제 1 마스크를 제거한 후 상기 패터닝된 제 1 반도체층 위에 보호층을 형성하는 단계와,
    일 도전형의 불순물을 함유하는 제 2 반도체층을 상기 패터닝된 제 1 반도체층과 상기 보호층 위에 형성하는 단계와,
    액적 토출법으로 상기 제 2 반도체층 위에 소스 배선 및 드레인 배선을 형성하는 단계와,
    상기 소스 배선 및 드레인 배선을 제 2 마스크로 하여 상기 보호층 상의 상기 제 2 반도체층을 에칭하는 단계를 포함하는 것을 특징으로 하는 발광장치의 제조방법.
  17. 기판 위에 액적 토출법으로 스위칭용 박막 트랜지스터의 게이트 전극과 구동용 박막 트랜지스터의 게이트 전극을 형성하는 단계와,
    상기 스위칭용 박막 트랜지스터의 게이트 전극 위와, 상기 구동용 박막 트랜지스터의 게이트 전극 위에, 게이트 절연층과 제 1 반도체층을 형성하는 단계와,
    상기 제 1 반도체층 위에 액적 토출법으로 제 1 마스크를 형성하는 단계와,
    상기 제 1 마스크에 의해 상기 제 1 반도체층 및 게이트 절연층을 연속적으로 에칭하여, 패터닝된 게이트 절연층과 패터닝된 제 1 반도체층을 형성하고 상기 구동용 박막 트랜지스터의 게이트 전극의 일부를 노출시키는 단계와,
    상기 제 1 마스크를 제거하는 단계와,
    상기 제 1 마스크의 제거후에, 상기 패터닝된 제 1 반도체층 위에 보호층을 형성하는 단계와,
    일 도전형의 불순물을 함유하는 제 2 반도체층을 형성하는 단계와,
    액적 토출법으로 소스 배선 및 드레인 배선을 형성하는 동시에, 소스 배선 및 드레인 배선 중 적어도 한쪽의 배선을 상기 구동용 박막 트랜지스터의 게이트 전극과 접속하는 단계와,
    상기 소스 배선 및 드레인 배선을 제 2 마스크로 하여, 상기 보호층 상의 상기 제 2 반도체층을 에칭하는 단계를 포함하는 것을 특징으로 하는 발광장치의 제조방법.
  18. 제 16항 또는 제 17항에 있어서,
    상기 게이트 전극 위에 게이트 절연층과 제 1 반도체층을 형성하는 단계는 대기에 노출시키지 않고 연속적으로 형성하는 것을 특징으로 하는 발광장치의 제조방법.
  19. 절연 표면을 가지는 기판 혹은 전처리에 노출된 하지 표면을 가지는 기판 위에, 액적 토출법으로 게이트 전극을 형성하는 단계와,
    상기 게이트 전극 위에 전처리로서 하지층을 형성하는 단계와,
    상기 하지층 위에, 게이트 절연층 및 제 1 반도체층을 형성하는 단계와,
    상기 제 1 반도체층 위에 액적 토출법으로 제 1 마스크를 형성하는 단계와,
    상기 제 1 마스크에 의해, 상기 제 1 반도체층과 게이트 절연층을 연속적으로 에칭하여 패터닝된 게이트 절연층과 패터닝된 제 1 반도체층을 형성하는 단계와,
    상기 제 1 마스크를 제거하는 단계와,
    상기 제 1 마스크의 제거후 상기 패터닝된 제 1 반도체층 위에 보호층을 형성하는 단계와,
    일 도전형의 불순물을 함유하는 제 2 반도체층을 형성하는 단계와,
    액적 토출법으로 소스 배선 및 드레인 배선을 형성하는 단계와,
    상기 소스 배선 및 드레인 배선을 제 2 마스크로 하여, 상기 보호층 위의 상기 제 2 반도체층을 에칭하는 단계를 포함하는 것을 특징으로 하는 발광장치의 제조방법.
  20. 기판 위에 액적 토출법으로 스위칭용 박막 트랜지스터의 게이트 전극과 구동용 박막 트랜지스터의 게이트 전극을 형성하는 단계와,
    상기 스위칭용 박막 트랜지스터의 게이트 전극 위와, 상기 구동용 박막 트랜지스터의 게이트 전극 위에, 전처리로서 하지층을 형성하는 단계와,
    상기 하지층 위에 게이트 절연층과 제 1 반도체층을 형성하는 단계와,
    상기 제 1 반도체층 위에 액적 토출법으로 제 1 마스크를 형성하는 단계와,
    상기 제 1 마스크에 의해, 상기 제 1 반도체층과 게이트 절연층을 연속적으로 에칭하여, 패터닝된 게이트 절연층과 패터닝된 제 1 반도체층을 형성하고 상기 구동용 박막 트랜지스터의 게이트 전극의 일부를 노출시키는 단계와,
    상기 제 1 마스크를 제거하는 단계와,
    상기 제 1 마스크의 게거후 상기 패터닝된 제 반도체층 위에 보호층을 형성하는 단계와,
    일 도전형의 불순물을 함유하는 제 2 반도체층을 형성하는 단계와,
    액적 토출법으로 소스 배선 및 드레인 배선을 형성하는 동시에, 소스 배선 및 드레인 배선 중에서 한쪽의 배선을 상기 구동용 박막 트랜지스터의 게이트 전극과 접속하는 단계와,
    상기 소스 배선 및 드레인 배선을 제 2 마스크로 하여, 상기 보호층 상의 상기 제 2 반도체층을 에칭하는 단계를 포함하는 것을 특징으로 하는 발광장치의 제조방법.
  21. 제 19항 또는 제 20항에 있어서,
    상기 하지층 위에 게이트 절연층과 제 1 반도체층을 형성하는 상기 단계는 대기에 노출시키지 않고 연속적으로 행해지는 것을 특징으로 하는 발광장치의 제조방법.
  22. 제 16항, 제 17항, 제 19항 또는 제 20항 중 어느 한 항에 있어서,
    상기 게이트 절연층은, 제 1 질화규소막, 산화 규소막 및 제 2 질화규소막을 순차 적층해서 형성된 것을 특징으로 하는 발광장치의 제조방법.
  23. 제 16항, 제 17항, 제 19항 또는 제 20항 중 어느 한 항에 있어서,
    상기 기판은 절연 표면을 갖는 것을 특징으로 하는 발광장치의 제조방법.
  24. 제 16항, 제 17항, 제 19항 또는 제 20항 중 어느 한 항에 있어서,
    상기 기판은 전처리된 하지 표면을 갖는 것을 특징으로 하는 발광장치의 제조방법.
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