KR20060133845A - 박막 트랜지스터 기판의 제조방법 및 이를 이용한 박막트랜지스터 기판 - Google Patents

박막 트랜지스터 기판의 제조방법 및 이를 이용한 박막트랜지스터 기판 Download PDF

Info

Publication number
KR20060133845A
KR20060133845A KR1020050053714A KR20050053714A KR20060133845A KR 20060133845 A KR20060133845 A KR 20060133845A KR 1020050053714 A KR1020050053714 A KR 1020050053714A KR 20050053714 A KR20050053714 A KR 20050053714A KR 20060133845 A KR20060133845 A KR 20060133845A
Authority
KR
South Korea
Prior art keywords
active layer
gate insulating
thin film
film transistor
substrate
Prior art date
Application number
KR1020050053714A
Other languages
English (en)
Other versions
KR101137865B1 (ko
Inventor
박미경
채기성
Original Assignee
엘지.필립스 엘시디 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지.필립스 엘시디 주식회사 filed Critical 엘지.필립스 엘시디 주식회사
Priority to KR1020050053714A priority Critical patent/KR101137865B1/ko
Priority to US11/312,605 priority patent/US7465612B2/en
Priority to CNB2005101350018A priority patent/CN100466206C/zh
Priority to JP2005379395A priority patent/JP4718999B2/ja
Publication of KR20060133845A publication Critical patent/KR20060133845A/ko
Application granted granted Critical
Publication of KR101137865B1 publication Critical patent/KR101137865B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1292—Multistep manufacturing methods using liquid deposition, e.g. printing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00—Nanotechnology
    • Y10S977/902—Specified use of nanostructure
    • Y10S977/932—Specified use of nanostructure for electronic or optoelectronic application
    • Y10S977/936—Specified use of nanostructure for electronic or optoelectronic application in a transistor or 3-terminal device
    • Y10S977/938—Field effect transistors, FETS, with nanowire- or nanotube-channel region

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nonlinear Science (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Optics & Photonics (AREA)
  • Mathematical Physics (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Liquid Deposition Of Substances Of Which Semiconductor Devices Are Composed (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

본 발명은 나노 와이어를 이용한 박막 트랜지스터 기판의 수율을 향상시킬 수 있는 박막 트랜지스터 기판의 제조방법 및 이를 이용한 박막 트랜지스터 기판에 관한 것이다.
본 발명의 박막 트랜지스터 기판의 제조방법은 기판 위에 게이트라인 및 상기 게이트라인과 접속되는 게이트전극을 형성하는 단계와; 상기 게이트라인 및 상기 게이트전극이 형성된 상기 기판 위에 게이트 절연물질을 전면 도포하는 단계와; 전면 도포된 상기 게이트 절연물질을 패터닝하여 상기 기판 위에 박막 트랜지스터의 활성층이 형성될 영역과 대응되는 영역에 홈을 가지는 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막의 홈에 나노 와이어를 이용하여 상기 박막 트랜지스터의 활성층을 형성하는 단계와; 상기 박막 트랜지스터의 활성층의 일측끝단에 접속되며 상기 게이트라인과 교차되는 데이터라인에 접속되는 소스전극 및 상기 박막 트랜지스터의 활성층의 타측끝단에 접속되어 상기 소스전극과 함께 상기 박막 트랜지스터의 채널부를 형성하며 상기 게이트라인과 상기 데이터라인의 교차구조로 마련되는 화소영역에 형성될 화소전극에 접속되는 드레인전극을 형성하는 단계와; 상기 드레인전극 위에 컨택홀을 가지는 보호막을 형성하는 단계와; 상기 컨택홀을 통하여 상기 드레인전극에 접속되는 상기 화소전극을 형성하는 단계를 포함한다.

Description

박막 트랜지스터 기판의 제조방법 및 이를 이용한 박막 트랜지스터 기판{FABRICATING METHOD FOR THIN FLIM TRANSISTER SUBSTRATE AND THIN FLIM TRANSISTER SUBSTRATE USING THE SAME}
도 1은 종래 액정표시패널을 나타내는 사시도.
도 2는 종래 액정표시패널을 나타내는 단면도.
도 3은 종래의 다른 박막 트랜지스터 기판을 나타내는 단면도.
도 4는 도 3에 도시된 활성층을 형성하는 나노 와이어를 나타내는 사시도.
도 5a는 종래 나노 와이어를 이용한 박막 트랜지스터 기판의 활성층의 형성을 설명하기 위한 평면도 및 도 5b는 도 5a에 도시된 Ⅰ-Ⅰ’선을 따라 절취한 단면도.
도 6은 본 발명의 실시 예에 따른 박막 트랜지스터 기판을 나타내는 단면도.
도 7a 내지 도 7e는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제조방법을 단계적으로 나타내는 단면도.
도 8a 내지 도 8d는 본 발명의 실시 예에 따른 나노 와이어를 이용한 박막 트랜지스터의 활성층의 형성을 단계적으로 나타내는 단면도.
도 9는 본 발명의 다른 실시 예에 따른 박막 트랜지스터 기판을 나타내는 단 면도.
< 도면의 주요 부분에 대한 부호의 간단한 설명 >
1, 101 : 하부기판 2 : 게이트라인
4 : 데이터라인 6, 106 : 게이트 절연막
11 : 상부기판 12 : 칼라필터
14 : 공통전극 16 : 액정
18 : 블랙 매트릭스 22, 122 : 화소전극
30, 130 : 박막 트랜지스터 32, 132 : 게이트전극
34, 134 : 소스전극 36, 136 : 드레인전극
38, 138 : 활성층 39, 139 : 나노 와이어
40 : 오믹 접촉층 48, 148 : 컨택홀
70 : 칼라필터 기판 80 : 박막 트랜지스터 기판
107 : 홈 110 : 고분자 절연막
137 : 용매 170 : 소프트몰드
본 발명은 박막 트랜지스터 기판 및 그 제조방법에 관한 것으로 특히, 나노 와이어를 이용한 박막 트랜지스터 기판의 수율을 향상시킬 수 있는 박막 트랜지스터 기판의 제조방법 및 이를 이용한 박막 트랜지스터 기판에 관한 것이다.
통상적으로, 액정표시장치(Liquid Crystal Display : LCD)는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다.
도 1 및 도 2는 종래 액정표시패널을 나타내는 사시도 및 단면도이다.
도 1 및 도 2를 참조하면, 액정표시패널은 액정(16)을 사이에 두고 서로 대향하는 박막 트랜지스터(Thin Flim Transister : 이하 “TFT”라 함) 기판(70) 및 칼라필터 기판(80)을 구비한다.
칼라필터 기판(80)은 상부기판(11) 위에 게이트라인(2) 또는 데이터라인(4)과 대응되는 위치에 형성되어 셀 영역을 구획하는 블랙 매트릭스(18)와, 블랙 매트릭스(18)에 의해 구획된 셀 영역에 칼라 구현을 위한 칼라필터(12) 및 화소전극(22)과 수직전계를 이루는 공통전극(14)을 구비한다.
또한, 액정표시패널의 TFT 기판(70)은 하부기판(1) 위에 게이트 절연막(6)을 사이에 두고 교차하게 형성된 게이트라인(2) 및 데이터라인(4)과, 그들(2, 4)의 교차부마다 형성되는 TFT(30)와, 게이트라인(2) 및 데이터라인(4)의 교차구조로 마련된 셀 영역에 형성된 화소전극(22)을 구비한다.
TFT(30)은 게이트라인(2)의 게이트신호에 응답하여 데이터라인(4)의 화소신호를 화소전극(22)에 공급한다. 이를 위하여, TFT(30)는 게이트라인(2)에 접속된 게이트전극(32)과, 데이터라인(4)에 접속된 소스전극(34)과, 화소전극(22)에 접속된 드레인전극(36)과, 게이트전극(32)과 중첩되고 소스전극(34)과 드레인전극(36) 사이에 채널을 형성하는 활성층(38)을 구비한다. 이러한 활성층(38) 위에는 소스전극(34) 및 드레인전극(36)과 오믹 접촉을 위한 오믹 접촉층(40)이 더 형성된다.
이러한 액정표시패널의 TFT 기판(80)의 TFT(30)를 포함하는 다수의 박막들은 주로 마스크를 이용하는 포토리쏘그래피 공정을 통하여 형성되어 왔다.
그러나, 최근 들어 TFT(30)의 활성층(38)을 나노 와이어를 이용하여 형성하고자 하는 연구가 활발히 전계되고 있다.
도 3은 종래의 다른 TFT 기판을 나타내는 단면도이다.
도 3을 참조하면, 종래의 다른 TFT 기판은 나노 와이어(39)를 이용하여 형성한 TFT의 활성층(38)을 구비한다.
종래의 다른 TFT 기판은 전술한 TFT 기판(80)과 비교하여 TFT의 활성층(38)을 나노 와이어(39)를 이용하여 형성한 것을 제외하고는 전술한 TFT 기판(80)과 동일하므로 나노 와이어(39)를 이용하여 형성한 TFT의 활성층(38)을 제외한 다른 구성요소에 대한 설명은 생략하기로 한다.
TFT의 활성층(38)을 형성하는 나노 와이어(39)는 예를 들어, Si, ZnO, CNT(탄소 나노 튜브)등의 반도체물질(39a)을 무기 및 유기절연체(39b)가 감싸고 있는 도 4와 같은 구조로 형성된다.
이러한 나노 와이어(39)를 이용한 TFT의 활성층(38)의 형성은 도 6a 및 도 6b와 같이, 게이트전극(32) 및 게이트 절연막(6)이 형성된 하부기판(1) 위에 나노 와이어(39)를 랜덤(Random)하게 산포한 후, 게이트 절연막(6)이 도포된 게이트전극(32) 위 특히, TFT의 활성층(38)이 형성될 위치에 산포된 나노 와이어(39)를 이용 하여 TFT의 활성층(38)을 형성하게 된다.
그러나, 나노 와이어(39)를 이용한 TFT의 활성층(38)의 형성은 도 6a 및 도 6b와 같이 TFT의 활성층(38)을 형성하기 위하여 나노 와이어(39)를 하부기판(1) 위에 램덤하게 산포함에 따라 활성층(38)이 형성되어야 하는 정위치에 나노 와이어(39)가 정확하게 안착되지 않는 등 TFT 기판의 수율을 떨어뜨리는 단점이 있으며, 경우에 따라서는 TFT의 활성층(38)이 형성될 위치가 아닌 임의의 위치(A)에 나노 와이어(39)가 산포되어 나노 와이어(39)가 낭비되는 문제와 TFT의 활성층(38)이 형성될 위치가 아닌 영역에 산포된 나노 와이어(39)에 의해 하부기판(1)을 사용할 수 없게 되는 등의 문제가 발생된다.
이러한 문제를 해결하기 위하여, 잉크젯(Inkjet) 등을 이용하여 나노 와이어(39)를 하부기판(1) 위에 TFT의 활성층(38)이 형성될 영역만에 도포하는 방법이 제안된 바 있다.
잉크젯을 이용한 나노 와이어(39)의 도포는 나노 와이어(39)를 에탄올 및 메탄올 등의 알코올계 용매에 용해시킨 후 하부기판(1) 위에 TFT의 활성층(38)이 형성될 영역에 잉크젯을 이용하여 도포한다.
그러나, 이 경우 나노 와이어(39)가 용해된 알코올계 용매는 그 특성에 의하여 잉크젯에 의하여 도포된 영역 외의 영역 즉, TFT의 활성층(38)이 형성될 영역 외의 영역까지 퍼지는 등의 문제가 있으며, 이로 인하여 TFT의 활성층(38)의 패터닝 불량으로 TFT 기판의 수율이 떨어지는 문제점가 있다.
따라서, 본 발명의 목적은 나노 와이어를 이용한 박막 트랜지스터 기판의 수율을 향상시킬 수 있는 박막 트랜지스터 기판의 제조방법 및 이를 이용한 박막 트랜지스터 기판을 제공함에 있다.
상기의 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제조방법은 기판 위에 게이트라인 및 상기 게이트라인과 접속되는 게이트전극을 형성하는 단계와; 상기 게이트라인 및 상기 게이트전극이 형성된 상기 기판 위에 게이트 절연물질을 전면 도포하는 단계와; 전면 도포된 상기 게이트 절연물질을 패터닝하여 상기 기판 위에 박막 트랜지스터의 활성층이 형성될 영역과 대응되는 영역에 홈을 가지는 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막의 홈에 나노 와이어를 이용하여 상기 박막 트랜지스터의 활성층을 형성하는 단계와; 상기 박막 트랜지스터의 활성층의 일측끝단에 접속되며 상기 게이트라인과 교차되는 데이터라인에 접속되는 소스전극 및 상기 박막 트랜지스터의 활성층의 타측끝단에 접속되어 상기 소스전극과 함께 상기 박막 트랜지스터의 채널부를 형성하며 상기 게이트라인과 상기 데이터라인의 교차구조로 마련되는 화소영역에 형성될 화소전극에 접속되는 드레인전극을 형성하는 단계와; 상기 드레인전극 위에 컨택홀을 가지는 보호막을 형성하는 단계와; 상기 컨택홀을 통하여 상기 드레인전극에 접속되는 상기 화소전극을 형성하는 단계를 포함한다.
상기 홈을 가지는 게이트 절연막을 형성하는 단계는; 상기 게이트 절연물질이 전면 도포된 상기 기판 상에 상기 박막 트랜지스터의 활성층이 형성될 영역과 대응되는 영역에 돌출부를 가지는 소프트몰드 또는 하드몰드를 정렬시키는 단계와; 상기 소프트몰드 또는 하드몰드를 상기 게이트 절연물질에 접촉시키는 단계와; 상기 소프트몰드 또는 하드몰드를 가압하여 상기 게이트 절연물질에 홈을 형성하는 단계를 더 포함한다.
상기 게이트 절연물질은 무기 또는 유기 하이브리드 절연물질이다.
상기 박막 트랜지스터의 활성층을 형성하는 단계는, 잉크젯을 이용하여 상기 게이트 절연막의 홈에 상기 나노 와이어를 도포하는 단계를 더 포함한다.
상기 나노 와이어는 에탄올 및 메탄올 등의 알코올계 용매에 용해되어 상기 잉크젯을 통하여 도포된다.
상기 박막 트랜지스터의 활성층을 형성하는 단계는, 상기 상기 박막 트랜지스터의 활성층이 산화되는 것을 방지하기 위하여 상기 소스전극 및 드레인전극과 접속되는 상기 나노 와이어의 양끝단을 열처리하는 단계를 더 포함한다.
상기 박막 트랜지스터 기판의 제조방법은 상기 나노 와이어의 위치를 상기 게이트 절연막의 홈에 고정하는 고분자 절연막을 상기 박막 트랜지스터의 활성층 위에 형성하는 단계를 더 포함한다.
본 발명의 실시 예에 따른 박막 트랜지스터 기판은 기판과; 상기 기판 위에 게이트라인 및 상기 게이트라인과 접속되는 게이트전극과; 상기 기판 위에 박막 트랜지스터의 활성층이 형성될 영역과 대응되는 영역에 홈을 가지는 게이트 절연막 과; 상기 게이트 절연막의 홈에 나노 와이어를 이용하여 형성되는 상기 박막 트랜지스터의 활성층과; 상기 박막 트랜지스터의 활성층의 일측끝단에 접속되며 상기 게이트라인과 교차되는 데이터라인에 접속되는 소스전극 및 상기 박막 트랜지스터의 활성층의 타측끝단에 접속되어 상기 소스전극과 함께 상기 박막 트랜지스터의 채널부를 형성하며 상기 게이트라인과 상기 데이터라인의 교차구조로 마련되는 화소영역에 형성될 화소전극에 접속되는 드레인전극과; 상기 드레인전극 위에 컨택홀을 가지는 보호막과; 상기 컨택홀을 통하여 상기 드레인전극에 접속되는 상기 화소전극을 구비한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 6 내지 도 9를 참조하여 본 발명의 바람직한 실시 예에 대하여 설명하기로 한다.
도 6은 본 발명의 실시 예에 따른 TFT 기판을 나타내는 단면도이다.
도 6을 참조하면, 본 발명의 실시 예에 따른 TFT 기판은 하부기판(101) 위에 게이트 절연막(106)을 사이에 두고 교차하게 형성된 게이트라인(미도시) 및 데이터라인(미도시)과, 그들의 교차부마다 형성되는 TFT(130)와, 게이트라인 및 데이터라인의 교차구조로 마련된 셀 영역에 형성된 화소전극(122)을 구비한다.
TFT(130)는 게이트라인의 게이트신호에 응답하여 데이터라인의 화소신호를 화소전극(122)에 공급한다. 이를 위하여, TFT(130)는 게이트라인에 접속된 게이트전극(132)과, 데이터라인에 접속된 소스전극(134)과, 화소전극(122)에 접속된 드레 인전극(136)과, 게이트전극(132)과 중첩되고 소스전극(134)과 드레인전극(136) 사이에 채널을 형성하는 활성층(138)을 구비한다.
본 발명의 실시 예에 따른 TFT(130)의 활성층(138)은 나노 와이어(139)를 이용하여 형성되며 또한, 게이트 절연막(106)에는 나노 와이어(139)가 수용되어 TFT(130)의 활성층(138)을 형성되는 홈(107)이 TFT(130)의 활성층(138)이 형성될 영역마다 형성된다.
이와 같은 본 발명의 실시 예에 따른 TFT 기판의 제조방법을 도 7a 내지 도 7e를 참조하여 설명하면 다음과 같다.
도 7a를 참조하면, 제1 마스크 공정을 이용하여 하부기판(101) 위에 게이트라인(미도시) 및 게이트전극(132)이 형성된다.
이를 상세히 설명하면, 하부기판(101) 위에 스퍼터링 방법 등의 증착방법을 통해 게이트금속층이 형성된다. 이어서, 제1 마스크를 이용한 포코리쏘그래피 공정과 식각공정으로 게이트금속층이 패터닝됨으로써 게이트라인 및 게이트전극(132)이 형성된다. 여기서, 게이트금속층의 재료로는 알루미늄(Al), 알루미늄/네오듐(Al/Nd)을 포함하는 알루미늄계 금속 등이 이용된다.
도 7b를 참조하면, 게이트라인 및 게이트전극(132)이 형성된 하부기판(101) 위에 소프트몰드 또는 하드몰드를 이용한 패터닝공정 및 잉크젯을 이용한 도포공정으로 TFT의 활성층(138)이 형성될 영역에 홈(107)이 형성된 게이트 절연막(106) 및 TFT의 활성층(138)이 형성된다.
이를 상세히 설명하면, 게이트라인 및 게이트전극(132)이 형성된 하부기판 (101) 위에 무기 또는 유기 하이브리드 절연물질이 전면 도포된 후 하부기판(101) 위에 TFT의 활성층(138)이 형성될 영역에 돌출부 및 그 외 영역에 홈을 가지는 소프트몰드 또는 하드몰드를 정렬시키고 소프트몰드 또는 하드몰드를 무기 또는 유기 하이브리드 절연물질에 접촉시켜 TFT의 활성층(138)이 형성될 영역에 홈(107)을 가지는 게이트 절연막(106)을 형성한다. 이어서, 게이트 절연막(106)의 홈(107)에 잉크젯을 이용하여 나노 와이어(139)를 도포함으로써 TFT의 활성층(138)을 형성한다. 여기서, 나노 와이어(139)는 잉크젯을 이용하여 도포되기 위하여 에탄올 및 메탄올 등의 알코올계 용매에 용해된 상태로 잉크젯 등을 이용하여 게이트 절연막(106)의 홈(107)에 도포된다.
그런 다음, TFT의 활성층(138)이 형성된 하부기판(101) 위에 제2 마스크를 이용하여 도 7c와 같이 소스전극(134) 및 드레인전극(136)이 형성된다.
이를 상세히 하면, TFT의 활성층(138)이 형성된 하부기판(101) 위에 PECVD, 스퍼터링 등의 증착방법을 통해 소스/드레인금속층이 형성된다. 그 다음, 소스/드레인 금속층 위에 포토레지스트막을 형성하고 제2 마스크를 이용하여 하부기판(101) 위에 포토레지스트패턴을 형성한다.
이러한 포토레지스트패턴을 마스크로 이용한 식각공정으로 소스/드레인금속층이 패터닝됨으로써 데이터라인, 데이터라인과 접속된 소스전극(134) 및 드레인전극(136)이 형성되며, TFT의 채널부의 소스전극(134) 및 드레인전극(136)이 식각공정으로 제거됨으로써 TFT의 활성층(138)이 노출된 TFT의 채널이 형성된다. 여기서, 소스/드레인금속층의 재료로는 몰리브덴(Mo), 구리(Cu) 등과 같은 금속이 이용 된다.
이어서, 소스전극(134) 및 드레인전극(136)이 형성된 하부기판(101) 위에 도 7d에 도시된 바와 같이 제3 마스크 공정을 이용하여 보호막(150)이 형성된다.
이를 상세히 설명하면, 하부기판(101) 위에 무기 또는 유기 절연물질 및 포토레지스트막이 전면 도포되고 제3 마스크 이용한 포토레지스트패턴을 형성한다.
이러한 포토레지스트패턴을 마스크로 이용한 식각공정으로 무기 또는 유기 절연물질이 패터닝됨으로써 드레인전극(136)을 노출시키는 컨택홀(148)이 형성된다.
이후, 보호막(150)이 형성된 하부기판(101) 위에는 도 7e에 도시된 바와 같이 제4 마스크를 이용한 화소전극(122)이 형성된다. 화소전극(122)은 컨택홀(148)을 통하여 노출된 드레인전극(136)과 접촉된다. 여기서, 화소전극(122)의 재료로는 인듐 틴 옥사이드(Induim Tin Oxide : ITO), 틴 옥사이드(Tin Oxide : TO), 인듐 틴 징크 옥사이드 (Induim Tin Zinc Oxide : ITZO) 및 인듐 징크 옥사이드(Induim Zinc Oxide : IZO) 중 어느 하나가 이용된다.
이와 같이, 본 발명의 실시 예에 따른 TFT 기판은 나노 와이어(139)를 이용한 TFT의 활성층(138) 형성시 TFT의 활성층(138)이 형성될 영역에 홈(107)이 형성된 게이트 절연막(106) 위에 잉크젯을 이용하여 게이트 절연막(106)의 홈(107)에 나노 와이어(138)를 도포함에 따라 종래 나노 와이어(138)을 이용하여 TFT의 활성층(138)을 형성하는 경우에 발생하던 패터닝 불량을 줄일 수 있어 액정표시패널의 수율을 향상시킬 수 있다.
뿐만 아니라, 본 발명의 실시 예에 따른 TFT 기판은 종래 활성층을 포함하는 반도체층을 포토리쏘그래피 공정이 아닌 나노 와이어를 이용하여 형성함으로써 액정표시패널의 제조비용을 절감할 수 있다.
이하, 도 8a 내지 도 8d를 이용하여 본 발명의 실시 예에 따른 나노 와이어를 이용한 TFT의 활성층(138)의 형성을 단계적 설명하면 다음과 같다.
도 8a를 참조하면, 게이트라인(미도시) 및 게이트전극(132)이 형성된 하부기판(101) 위에 무기 또는 유기 하이브리드 절연물질(106a)이 전면 도포된다.
이어서, 도 8b에 도시된 바와 같이 무기 또는 유기 하이브리드 절연물질(106a)이 전면 도포된 하부기판(101) 위에 TFT의 활성층(138)이 형성될 영역과 대응되는 영역에 돌출부(170b) 및 그 외 영역에 홈(170a)을 가지는 소프트몰드(170)를 정렬시키고 소프트몰드(170)를 하부기판(101) 위에 도포된 무기 또는 유기 하이브리드 절연물질(106a)에 접촉시켜 TFT의 활성층(138)이 형성될 영역에 홈(107)을 가지는 게이트 절연막(106)을 형성한다.
여기서, 소프트몰드(170)는 본 발명의 출원인에 의해 선출원된 2003-0098122호에서 제안된 소프트몰드이다. 소프트몰드(170)는 탄성이 큰 고무재료 예컨대, 폴리디메틸실록세인(Polydimethylsiloxane, PDMS), 폴리우레탄(Polyurethane), 크로스 링크드 노볼락 수지(Cross-linked Novolac resin) 등으로 제작된다.
소프트몰드(170)는 자신의 자중 정도의 무게로 소프트몰드(170)의 돌출부(170b) 표면을 무기 또는 유기 하이브리드 절연물질(106a)에 접촉시켜 TFT의 활성층(138)이 형성될 게이트 절연막(106)의 홈(107)이 형성되도록 소정시간동안 예를 들어, 약 30초 ~ 10분 동안 가압한다. 또한, 이와 동시에 하부기판(101)은 자외선(UV) 등에 의해 게이트 절연막(106)이 소프트 경화되도록 약 130℃ 이하의 온도로 베이킹된다. 그러면, 소프트몰드(170)와 하부기판(101) 사이의 압력으로 발생하는 모세관 힘(Capillary force)과 소프트몰드(170)와 무기 또는 유기 하이브리드 절연물질(106a) 사이에 반발력에 의해 무기 또는 유기 하이브리드 절연물질(106a)이 소프트몰드(170)의 홈(170a) 내로 이동한다. 이에 따라, 도 8b와 같이 소프트몰드(170)의 홈(170a)과 대응되는 영역에 홈(107)이 형성된 게이트 절연막(106)이 형성된다.
이 후, 게이트 절연막(106)의 홈(107)에는 도 8c에 도시된 바와 같이 잉크젯을 이용하여 에탄올 및 메탄올 등의 알코올계 용매(137)에 용해된 나노 와이어(139)가 도포되며 이 후, 에탄올 및 메탄올 등의 알코올계 용매(137)을 기화시킴으로써 도 8d에 도시된 바와 같은 나노 와이어(139)를 이용한 TFT의 활성층(138)이 게이트 절연막(106)의 홈(107)에 형성된다. 이 때, 형성된 TFT의 활성층(138)의 양끝단 즉, 나노 와이어(139)와 소스전극(134) 및 드레인전극(136)이 접촉되는 영역은 열처리되어지며 이를 통하여 TFT의 활성층(138)의 산화를 방지한다.
이와 같이, 본 발명의 실시 예에 따른 TFT 기판은 나노 와이어(139)를 이용한 TFT의 활성층(138)의 형성시 TFT의 활성층(138)이 형성될 게이트 절연막(106)에 홈(107)을 형성하고 형성된 게이트 절연막(106)의 홈(107)에 잉크젯을 이용하여 나노 와이어(139)를 도포함으로써 종래 랜덤하게 나노 와이어(139)를 산포함에 따라 유발되던 TFT 활성층(138)의 패터닝 불량을 방지할 수 있다.
뿐만 아니라, 잉크젯을 이용한 나노 와이어(139)의 도포시 나노 와이어(139)가 에탄올 및 메탄올 등의 알코올계 용매에 용해됨에 따라 발생하던 용매 특성에 따른 나노 와이어(139)의 퍼짐을 게이트 절연막(106)의 홈(107)의 형성을 통하여 방지함에 따라 TFT 기판의 수율을 향상시킬 수 있다.
도 9는 본 발명의 다른 실시 예에 따른 TFT 기판을 나타내는 단면도이다.
본 발명의 다른 실시 예에 따른 TFT 기판은 전술한 본 발명의 실시 예와 비교하여 나노 와이어(139)를 게이트 절연막(106)의 홈(107)에 고정시키기 위한 고분자 절연막(110)을 더 포함하는 것을 제외하고는 전술한 본 발명의 실시 예와 동일하므로 다른 구성요소에 대한 설명은 생략하기로 한다.
도 9를 참조하면, 고분자 절연막(110)은 나노 나이어(139)가 게이트 절연막(106)의 홈(107)에서 이탈되지 않도록 나노 와이어(139)의 위치를 고정하도록 나노 와이어(139) 위에 형성된다. 이 결과, 나노 와이어(139)가 공정 상의 오차 등으로 게이트 절연막(106) 위에서 이탈되는 문제를 방지할 수 있으며 이에 따라, TFT 기판의 수율은 더욱 향상된다. 또한, 고분자 절연막(110)은 TFT의 채널 형성을 위하여 소스전극(134) 및 드레인전극(136)이 나노 와이어(139)와 접촉되는 영역에는 형성되지 않는다.
여기서, 게이트 절연막의 홈의 형성과 관련된 설명에서 소프트몰드를 사용한 경우만을 설명하였으나, 게이트 절연막의 홈은 하드몰드를 사용하여 형성할 수도 있다.
하드몰드는 예컨대, 실리콘 또는 석영 등으로 제작되며 소프트몰드와는 달리 패터닝을 위하여 기판 위에 도포되는 무기 또는 유기 하이브리드 절연물질의 솔벤트(Solvent) 성분을 휘발시킨 상태 즉, 무기 또는 유기 하이브리드 절연물질을 인프린트(Inprint)시킨 상태에서 게이트 절연막의 홈을 패터닝한다.
그리고, 소프트몰드가 자신의 자중 정도의 무게로 소프트몰드의 돌출부 표면을 무기 또는 유기 하이브리드 절연물질에 접촉시켜 게이트 절연막의 홈이 형성되도록 가압하여 게이트 절연막의 홈을 패터닝하는 것과는 달리 하드몰드는 외부로부터 가해지는 압력과 고온의 열에 의해 무기 또는 유기 하이브리드 절연물질을 패터닝한다.
상술한 바와 같이, 본 발명의 실시 예에 따른 TFT 기판의 제조방법 및 이를 이용한 TFT 기판은 나노 와이어를 이용한 TFT의 활성층의 형성시 TFT의 활성층이 형성될 게이트 절연막에 홈을 형성하고 형성된 게이트 절연막의 홈에 잉크젯을 이용하여 나노 와이어를 도포함으로써 종래 랜덤하게 나노 와이어를 산포함에 따라 유발되던 TFT 활성층의 패터닝 불량을 방지할 수 있다.
뿐만 아니라, 잉크젯을 이용한 나노 와이어의 도포시 나노 와이어가 에탄올 및 메탄올 등의 알코올계 용매에 용해됨에 따라 발생하던 용매 특성에 따른 나노 와이어의 퍼짐을 게이트 절연막의 홈의 형성을 통하여 방지함에 따라 TFT 기판의 수율을 향상시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하 는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.

Claims (11)

  1. 기판 위에 게이트라인 및 상기 게이트라인과 접속되는 게이트전극을 형성하는 단계와;
    상기 게이트라인 및 상기 게이트전극이 형성된 상기 기판 위에 게이트 절연물질을 전면 도포하는 단계와;
    전면 도포된 상기 게이트 절연물질을 패터닝하여 상기 기판 위에 박막 트랜지스터의 활성층이 형성될 영역과 대응되는 영역에 홈을 가지는 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막의 홈에 나노 와이어를 이용하여 상기 박막 트랜지스터의 활성층을 형성하는 단계와;
    상기 박막 트랜지스터의 활성층의 일측끝단에 접속되며 상기 게이트라인과 교차되는 데이터라인에 접속되는 소스전극 및 상기 박막 트랜지스터의 활성층의 타측끝단에 접속되어 상기 소스전극과 함께 상기 박막 트랜지스터의 채널부를 형성하며 상기 게이트라인과 상기 데이터라인의 교차구조로 마련되는 화소영역에 형성될 화소전극에 접속되는 드레인전극을 형성하는 단계와;
    상기 드레인전극 위에 컨택홀을 가지는 보호막을 형성하는 단계와;
    상기 컨택홀을 통하여 상기 드레인전극에 접속되는 상기 화소전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  2. 제 1 항에 있어서,
    상기 홈을 가지는 게이트 절연막을 형성하는 단계는;
    상기 게이트 절연물질이 전면 도포된 상기 기판 상에 상기 박막 트랜지스터의 활성층이 형성될 영역과 대응되는 영역에 돌출부를 가지는 소프트몰드 또는 하드몰드를 정렬시키는 단계와;
    상기 소프트몰드 또는 하드몰드를 상기 게이트 절연물질에 접촉시키는 단계와;
    상기 소프트몰드 또는 하드몰드를 가압하여 상기 게이트 절연물질에 홈을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  3. 제 2 항에 있어서,
    상기 게이트 절연물질은 무기 또는 유기 하이브리드 절연물질인 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  4. 제 1 항에 있어서,
    상기 박막 트랜지스터의 활성층을 형성하는 단계는,
    잉크젯을 이용하여 상기 게이트 절연막의 홈에 상기 나노 와이어를 도포하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  5. 제 4 항에 있어서,
    상기 나노 와이어는 에탄올 및 메탄올 등의 알코올계 용매에 용해되어 상기 잉크젯을 통하여 도포되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  6. 제 1 항에 있어서,
    상기 박막 트랜지스터의 활성층을 형성하는 단계는,
    상기 상기 박막 트랜지스터의 활성층이 산화되는 것을 방지하기 위하여 상기 소스전극 및 드레인전극과 접속되는 상기 나노 와이어의 양끝단을 열처리하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  7. 제 1 항에 있어서,
    상기 나노 와이어의 위치를 상기 게이트 절연막의 홈에 고정하는 고분자 절연막을 상기 박막 트랜지스터의 활성층 위에 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  8. 기판과;
    상기 기판 위에 게이트라인 및 상기 게이트라인과 접속되는 게이트전극과;
    상기 기판 위에 박막 트랜지스터의 활성층이 형성될 영역과 대응되는 영역에 홈을 가지는 게이트 절연막과;
    상기 게이트 절연막의 홈에 나노 와이어를 이용하여 형성되는 상기 박막 트랜지스터의 활성층과;
    상기 박막 트랜지스터의 활성층의 일측끝단에 접속되며 상기 게이트라인과 교차되는 데이터라인에 접속되는 소스전극 및 상기 박막 트랜지스터의 활성층의 타측끝단에 접속되어 상기 소스전극과 함께 상기 박막 트랜지스터의 채널부를 형성하며 상기 게이트라인과 상기 데이터라인의 교차구조로 마련되는 화소영역에 형성될 화소전극에 접속되는 드레인전극과;
    상기 드레인전극 위에 컨택홀을 가지는 보호막과;
    상기 컨택홀을 통하여 상기 드레인전극에 접속되는 상기 화소전극을 구비하는 것을 특징으로 하는 박막 트랜지스터 기판.
  9. 제 8 항에 있어서,
    상기 게이트 절연막은 무기 또는 유기 하이브리드 절연막인 것을 특징으로 하는 박막 트랜지스터 기판.
  10. 제 8 항에 있어서,
    상기 나노 와이어는 에탄올 및 메탄올 등의 알코올계 용매에 용해되어 잉크젯을 통하여 상기 게이트 절연막의 홈에 도포되는 것을 특징으로 하는 박막 트랜지스터 기판.
  11. 제 8 항에 있어서,
    상기 박막 트랜지스터의 활성층 위에 상기 나노 와이어의 위치를 상기 게이 트 절연막의 홈에 고정시키는 고분자 절연막을 더 구비하는 것을 특징으로 하는 박막 트랜지스터 기판.
KR1020050053714A 2005-06-21 2005-06-21 박막 트랜지스터 기판의 제조방법 및 이를 이용한 박막트랜지스터 기판 KR101137865B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020050053714A KR101137865B1 (ko) 2005-06-21 2005-06-21 박막 트랜지스터 기판의 제조방법 및 이를 이용한 박막트랜지스터 기판
US11/312,605 US7465612B2 (en) 2005-06-21 2005-12-21 Fabricating method for thin film transistor substrate and thin film transistor substrate using the same
CNB2005101350018A CN100466206C (zh) 2005-06-21 2005-12-23 薄膜晶体管基板及其制造方法
JP2005379395A JP4718999B2 (ja) 2005-06-21 2005-12-28 薄膜トランジスタ基板の製造方法、および、液晶表示装置の薄膜トランジスタ製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050053714A KR101137865B1 (ko) 2005-06-21 2005-06-21 박막 트랜지스터 기판의 제조방법 및 이를 이용한 박막트랜지스터 기판

Publications (2)

Publication Number Publication Date
KR20060133845A true KR20060133845A (ko) 2006-12-27
KR101137865B1 KR101137865B1 (ko) 2012-04-20

Family

ID=37572528

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050053714A KR101137865B1 (ko) 2005-06-21 2005-06-21 박막 트랜지스터 기판의 제조방법 및 이를 이용한 박막트랜지스터 기판

Country Status (4)

Country Link
US (1) US7465612B2 (ko)
JP (1) JP4718999B2 (ko)
KR (1) KR101137865B1 (ko)
CN (1) CN100466206C (ko)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100852628B1 (ko) * 2007-02-05 2008-08-18 연세대학교 산학협력단 1ｄ 나노와이어 채널을 이용한 박막트랜지스터의 제조방법
KR101309263B1 (ko) * 2010-02-19 2013-09-17 한국전자통신연구원 유기 박막 트랜지스터 및 그 형성방법
KR101362138B1 (ko) * 2007-03-07 2014-02-13 엘지디스플레이 주식회사 평판표시패널 및 그 제조방법
KR101366983B1 (ko) * 2006-12-27 2014-02-25 엘지디스플레이 주식회사 액정표시장치 제조방법
KR101407288B1 (ko) * 2007-04-27 2014-06-16 엘지디스플레이 주식회사 박막 트랜지스터 및 그의 제조 방법
KR101532058B1 (ko) * 2008-09-26 2015-06-29 삼성디스플레이 주식회사 박막 트랜지스터 제조용 절연막 패턴, 이의 제조 방법 및 이를 이용한 박막 트랜지스터 기판 제조 방법

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101157983B1 (ko) * 2005-12-26 2012-06-25 엘지디스플레이 주식회사 박막 패턴의 제조방법 및 이를 이용한 평판표시소자의제조방법
JP4970997B2 (ja) 2006-03-30 2012-07-11 パナソニック株式会社 ナノワイヤトランジスタの製造方法
US7838865B2 (en) * 2006-12-22 2010-11-23 Palo Alto Research Center Incorporated Method for aligning elongated nanostructures
US8193526B2 (en) * 2007-08-07 2012-06-05 Panasonic Corporation Transistor having an organic semiconductor with a hollow space
KR20110074724A (ko) * 2007-12-14 2011-07-01 나노시스, 인크. 기판 요소들의 형성 방법
US8018675B2 (en) * 2008-03-06 2011-09-13 Tdk Corporation Thin film magnetic head
JP4913190B2 (ja) * 2009-09-24 2012-04-11 株式会社東芝 不揮発性記憶装置
JP5275524B2 (ja) * 2010-11-17 2013-08-28 シャープ株式会社 薄膜トランジスタ基板及びそれを備えた表示装置並びに薄膜トランジスタ基板の製造方法
JP5700291B2 (ja) * 2011-03-24 2015-04-15 凸版印刷株式会社 薄膜トランジスタとその製造方法、および当該薄膜トランジスタを用いた画像表示装置
JP5853390B2 (ja) * 2011-03-28 2016-02-09 凸版印刷株式会社 薄膜トランジスタ及びその製造方法並びに画像表示装置
CN103107065B (zh) * 2011-11-15 2017-04-05 黄辉 一种基于纳米线有序排列的纳米线器件的制备方法
CN102403231B (zh) * 2011-11-22 2014-09-03 复旦大学 使用纳米压印和接触式光刻制备硅纳米线晶体管的方法
TWI467307B (zh) * 2012-02-10 2015-01-01 E Ink Holdings Inc 電泳顯示面板及其製作方法與電泳顯示裝置
CN103972296B (zh) * 2013-01-31 2017-10-24 清华大学 薄膜晶体管
CN103165471A (zh) * 2013-02-19 2013-06-19 京东方科技集团股份有限公司 薄膜晶体管及其制作方法和显示装置
CN103236442B (zh) 2013-04-23 2016-12-28 京东方科技集团股份有限公司 薄膜晶体管及其制造方法、阵列基板、电子装置
TWI508305B (zh) 2013-05-06 2015-11-11 E Ink Holdings Inc 主動元件
KR20150110961A (ko) 2014-03-21 2015-10-05 삼성디스플레이 주식회사 액정 표시 장치
CN104183648B (zh) * 2014-07-25 2017-06-27 京东方科技集团股份有限公司 一种薄膜晶体管及其制作方法、阵列基板和显示装置
CN108091700A (zh) * 2017-12-28 2018-05-29 深圳市华星光电半导体显示技术有限公司 薄膜晶体管及其制造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02224275A (ja) * 1989-02-27 1990-09-06 Hitachi Ltd 薄膜トランジスタ
JP2726786B2 (ja) * 1992-09-28 1998-03-11 株式会社フロンテック 薄膜トランジスタと液晶表示装置および薄膜トランジスタの製造方法
KR100660813B1 (ko) * 1999-12-31 2006-12-26 엘지.필립스 엘시디 주식회사 엑스레이 디텍터용 어레이기판 제조방법
KR100803177B1 (ko) * 2001-05-14 2008-02-14 삼성전자주식회사 액정표시장치용 박막 트랜지스터 및 그 제조방법
KR100443835B1 (ko) * 2002-04-17 2004-08-11 엘지.필립스 엘시디 주식회사 정전기 방지를 위한 박막트랜지스터 어레이 기판 및 그 제조방법
US7569153B2 (en) * 2002-05-23 2009-08-04 Lg Display Co., Ltd. Fabrication method of liquid crystal display device
KR100869740B1 (ko) * 2002-08-17 2008-11-21 엘지디스플레이 주식회사 액정표시소자 및 그 제조방법
EP1629525B1 (en) * 2003-05-20 2007-05-02 Koninklijke Philips Electronics N.V. A structure for a semiconductor arrangement and a method of manufacturing a semiconductor arrangement
JP2005045188A (ja) * 2003-07-25 2005-02-17 Fuji Xerox Co Ltd 電子素子、集積回路およびその製造方法
US7365395B2 (en) * 2004-09-16 2008-04-29 Nanosys, Inc. Artificial dielectrics using nanostructures
US7405129B2 (en) * 2004-11-18 2008-07-29 International Business Machines Corporation Device comprising doped nano-component and method of forming the device
KR101109623B1 (ko) * 2005-04-07 2012-01-31 엘지디스플레이 주식회사 박막트랜지스터와 그 제조방법.

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101366983B1 (ko) * 2006-12-27 2014-02-25 엘지디스플레이 주식회사 액정표시장치 제조방법
KR100852628B1 (ko) * 2007-02-05 2008-08-18 연세대학교 산학협력단 1ｄ 나노와이어 채널을 이용한 박막트랜지스터의 제조방법
KR101362138B1 (ko) * 2007-03-07 2014-02-13 엘지디스플레이 주식회사 평판표시패널 및 그 제조방법
KR101407288B1 (ko) * 2007-04-27 2014-06-16 엘지디스플레이 주식회사 박막 트랜지스터 및 그의 제조 방법
KR101532058B1 (ko) * 2008-09-26 2015-06-29 삼성디스플레이 주식회사 박막 트랜지스터 제조용 절연막 패턴, 이의 제조 방법 및 이를 이용한 박막 트랜지스터 기판 제조 방법
KR101309263B1 (ko) * 2010-02-19 2013-09-17 한국전자통신연구원 유기 박막 트랜지스터 및 그 형성방법

Also Published As

Publication number Publication date
JP4718999B2 (ja) 2011-07-06
JP2007005757A (ja) 2007-01-11
US7465612B2 (en) 2008-12-16
KR101137865B1 (ko) 2012-04-20
CN1885509A (zh) 2006-12-27
CN100466206C (zh) 2009-03-04
US20060284181A1 (en) 2006-12-21

Similar Documents

Publication Publication Date Title
KR101137865B1 (ko) 박막 트랜지스터 기판의 제조방법 및 이를 이용한 박막트랜지스터 기판
US10303021B2 (en) BOA liquid crystal display panel and manufacturing method thereof
JP4741870B2 (ja) 液晶表示装置及びその製造方法
US7923287B2 (en) Thin film transistor substrate having transparent conductive metal and method of manufacturing the same
KR101050292B1 (ko) 박막트랜지스터 어레이 기판의 제조방법
US7209200B2 (en) Reflective and transflective liquid crystal display devices and a fabricating method thereof
US8043550B2 (en) Manufacturing method of display device and mold therefor
US20070152210A1 (en) Organic thin film transistor and method for manufacturing the same
KR20080091638A (ko) 액정표시장치 및 그의 제조방법
US20080035917A1 (en) Array substrate for liquid crystal display device and method of fabricating the same
US7295256B2 (en) Method for forming pattern of liquid crystal display device and method for fabricating thin film transistor array substrate of liquid crystal display device using the same
WO2018032670A1 (zh) Tft基板的制作方法
US10580801B2 (en) Display device and manufacturing method thereof
US20100020258A1 (en) Thin film transistor substrate, method of manufacturing thereof and liquid crystal display device
US7179697B2 (en) Method of fabricating an electronic device
US8420302B2 (en) Method of fine patterning a thin film and method of manufacturing a display substrate using the method
US6440783B2 (en) Method for fabricating a thin film transistor display
KR101366983B1 (ko) 액정표시장치 제조방법
KR101087242B1 (ko) 액정 표시 장치용 박막 트랜지스터 소자 및 그의 제조 방법
KR20070054505A (ko) 액정 표시장치 및 그의 제조방법
KR20090059511A (ko) 유기박막트랜지스터 제조방법
US6842201B2 (en) Active matrix substrate for a liquid crystal display and method of forming the same
KR100459211B1 (ko) 폴리실리콘 박막트랜지스터 및 그 제조방법 그리고, 이를적용한 액정표시소자의 제조방법
KR20080042288A (ko) 패턴 형성 방법 및 이에 의해 제조된 액정 표시 장치
KR20050065819A (ko) 박막트랜지스터 어레이 기판의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160329

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170320

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20190318

Year of fee payment: 8