KR101309263B1 - 유기 박막 트랜지스터 및 그 형성방법 - Google Patents
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Abstract
유기 박막 트랜지스터 및 그 형성방법이 제공된다. 유기 박막 트랜지스터의 형성방법은 기판 상에 게이트 전극을 형성하는 것, 기판 상에 게이트 전극을 덮으며 그 상부에 리세스 영역를 가지는 게이트 절연막을 형성하는 것, 리세스 영역 내에 소오스 전극 및 드레인 전극을 형성하는 것, 그리고 소오스 전극 및 드레인 전극 사이의 리세스 영역 내에 유기 반도체층을 형성하는 것을 포함하고, 상기 소오스 전극, 상기 드레인 전극, 상기 유기 반도체층 및 상기 게이트 전극을 형성하는 것은 상기 소오스 전극이 상기 유기 반도체층과 접하는 일 측면은 상기 게이트 전극의 일 측면과 정렬되고, 상기 드레인 전극이 상기 유기 반도체층과 접하는 일 측면은 상기 게이트 전극의 타 측면에 정렬되는 것을 포함한다.
Description
본 발명은 트랜지스터 및 그 형성방법에 관한 것으로, 더욱 상세하게는 유기 박막 트랜지스터 및 그 형성방법에 관한 것이다.
일반적으로 유기 박막 트랜지스터는 기판 상에 형성된 게이트 전극, 게이트 절연막에 의해 상기 게이트 전극과 전기적으로 절연된 소오스 및 드레인 전극, 상기 소오스 및 드레인 전극 사이의 게이트 절연막 상에 형성된 유기물 반도체층으로 이루어진다.
상기 유기물 반도체층은 합성방법이 다양하고 유연하며 상대적으로 비용이 저렴하다. 또한, 상기 유기물 반도체층은 프린팅 공정으로 쉽게 형성할 수 있으므로 대면적의 소자에 응용할 수 있다. 이러한 이점 때문에, 플렉시블 디스플레이(flexible display)나 전자태그(RFID; radio frequency identification) 등의 전자제품에 적용하기 위한 시도들이 계속되고 있다.
그러나, 플렉시블 디스플레이, 전자태그 등의 핵심소자로 상용하기 위해서는 저전력 소모가 필수적이다. 통상적인 유기 박막 트랜지스터는 큰 동작 전압, 예를 들면 20V 이상에 의하여 동작할 수 있다. 이는 게이트 절연막의 두께에 기인하는 것으로, 통상적으로 게이트 절연막은 100nm 이상의 큰 두께를 가질 수 있다.
이러한 문제들을 해결하기 위하여 본 발명이 속하는 기술 분야에서는 다양한 연구들이 지속적으로 이루어지고 있다. 예를 들어, 어떤 연구에서는 스퍼터링 방법을 이용하여 탄탈룸 산화물, 바나듐 산화물, 티타늄 산화물 등을 게이트 절연막으로 형성하는 기술이 소개되어 있다. 그러나 이러한 기술들은 진공공정으로 형성하여 가격이 비싸다.
본 발명의 목적은 동작 특성이 향상된 유기 박막 트랜지스터 및 그 형성방법을 제공하는 것이다.
본 발명의 실시예에 따른 유기 박막 트랜지스터의 형성방법은 기판 상에 게이트 전극을 형성하는 것, 상기 기판 상에, 상기 게이트 전극을 덮으며 그 상부(upper portion)에 리세스 영역를 가지는 게이트 절연막을 형성하는 것, 상기 리세스 영역 내에 소오스 전극 및 드레인 전극을 형성하는 것, 그리고 상기 소오스 전극 및 상기 드레인 전극 사이의 상기 리세스 영역 내에 유기 반도체층을 형성하는 것을 포함하고, 상기 소오스 전극, 상기 드레인 전극, 상기 유기 반도체층 및 상기 게이트 전극을 형성하는 것은 상기 소오스 전극이 상기 유기 반도체층과 접하는 일 측면은 상기 게이트 전극의 일 측면과 정렬되고, 상기 드레인 전극이 상기 유기 반도체층과 접하는 일 측면은 상기 게이트 전극의 타 측면에 정렬되는 것을 포함한다.
본 발명의 실시예에 따라 상기 게이트 절연막을 형성하는 것은 상기 기판 상에 예비 게이트 절연막을 형성하는 것, 그리고 볼록부를 가지는 몰드로 임프린팅 공정을 진행하여, 상기 예비 게이트 절연막의 상부(upper portion)에 상기 리세스 영역를 형성하는 것을 포함할 수 있다.
본 발명의 실시예에 따라 상기 게이트 절연막을 형성하는 것은 상기 리세스 영역를 형성한 후, 상기 예비 게이트 절연막을 경화시키는 것을 더 포함할 수 있다.
본 발명의 실시예에 따라 상기 게이트 절연막을 형성하는 것은 상기 게이트 전극과 상기 리세스 영역 사이에 제 1 게이트 절연막을 형성하는 것, 그리고 상기 기판과 상기 리세스 영역 사이에 제 2 게이트 절연막을 형성하는 것을 포함하되, 상기 제 1 게이트 절연막의 두께는 상기 제 2 게이트 절연막의 두께보다 얇고, 상기 예비 게이트 절연막의 두께는 상기 제 2 게이트 절연막의 두께보다 두꺼울 수 있다.
본 발명의 실시예에 따른 상기 예비 게이트 절연막은 유기 절연체를 포함할 수 있다.
본 발명의 실시예에 따른 상기 소오스 전극 및 상기 드레인 전극을 형성하는 것은 상기 리세스 영역 내에 도전막을 형성하는 것, 그리고 상기 게이트 전극의 양측에 형성된 도전막을 경화하는 것을 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 도전막을 경화하는 것은 상기 게이트 전극을 마스크로 이용하여, 상기 도전막에 노광 공정을 진행하는 것을 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 게이트 절연막은 자외선 투과가 가능한 절연성 물질로 형성될 수 있다.
본 발명의 실시예에 따르면, 상기 소오스 전극 및 상기 드레인 전극은 상기 게이트 전극에 대하여 자기 정렬(self-align)되어 형성될 수 있다.
본 발명의 실시예에 따르면, 상기 도전막은 전도성 잉크(ink)로 형성될 수 있다.
본 발명의 실시예에 따르면, 상기 도전막은 잉크젯 프린팅(inkjet printing) 방법으로 형성될 수 있다.
본 발명의 실시예에 따른 유기 박막 트랜지스터의 형성방법은 상기 도전막을 경화한 후, 상기 소오스 전극과 상기 드레인 전극 사이의 상기 도전막을 제거하는 것을 더 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 유기 반도체층은 상기 소오스 전극 및 상기 드레인 전극에 자기 정렬(self-align)되어 형성될 수 있다.
본 발명의 실시예에 따르면, 상기 유기 반도체층은 잉크젯 프린팅 방법으로 형성될 수 있다.
본 발명의 실시예에 따른 유기 박막 트랜지스터는 기판 상의 게이트 전극, 상기 기판 상의 상기 게이트 전극을 덮으며 그 상부(upper portion)에 리세스 영역을 가지는 게이트 절연막, 상기 리세스 영역 내에 배치되는 소오스 전극 및 드레인 전극, 및 상기 소오스 전극 및 상기 드레인 전극 사이의 상기 리세스 영역 내에 배치되는 유기 반도체층을 포함하고, 상기 소오스 전극, 상기 드레인 전극, 상기 유기 반도체층 및 상기 게이트 전극은 상기 소오스 전극이 상기 유기 반도체층과 접하는 일 측면은 상기 게이트 전극의 일 측면과 정렬되고, 상기 드레인 전극이 상기 유기 반도체층과 접하는 일 측면은 상기 게이트 전극의 타 측면에 정렬된다.
본 발명의 실시예에 따르면, 상기 소오스 전극, 상기 드레인 전극 및 상기 유기 반도체층의 하부면들은 상기 기판의 상부면과 평행할 수 있다.
본 발명의 실시예에 따르면, 상기 게이트 절연막은 상기 게이트 전극과 상기 유기 반도체층 사이에 배치되는 제 1 게이트 절연막, 상기 소오스 전극과 상기 기판 사이 및 상기 드레인 전극과 상기 기판 사이에 배치되는 제 2 게이트 절연막, 및 상기 소오스 전극 및 상기 드레인 전극의 상부면과 동일한 높이의 상부면을 가지는 상기 기판 상의 제 3 게이트 절연막을 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 제 3 게이트 절연막의 두께는 상기 소오스 전극 또는 상기 드레인 전극의 두께, 상기 제 1 게이트 절연막의 두께 및 상기 게이트 전극의 두께의 합과 동일할 수 있다.
본 발명의 실시예에 따르면, 상기 소오스 전극 및 상기 드레인 전극은 상기 게이트 전극에 대하여 자기 정렬(self-align)되어 배치될 수 있다.
본 발명의 실시예에 따르면, 상기 유기 반도체층은 상기 소오스 전극 및 상기 드레인 전극에 대하여 자기 정렬(self-align)되어 배치될 수 있다.
본 발명의 실시예에 따르면, 유기 박막 트랜지스터의 게이트 절연막(특히 게이트 전극과 유기 반도체층 사이의 게이트 절연막)이 얇게 형성되어 동작 전압을 감소시킬 수 있다. 또한, 소오스 전극과 드레인 전극 그리고 유기 반도체층이 자기 정렬 방식으로 형성되므로, 형성 공정이 단순화되며 전기적 특성을 향상될 수 있다. 소오스 전극과 드레인 전극 및 유기 반도체층이 리세스 영역 내에 형성되므로, 유기 박막 트랜지스터의 전체 두께를 감소시킬 수 있으며, 소자의 스케일링 다운(scaling down)이 가능할 수 있다. 한편, 상기 게이트 절연막이 간단한 임프린팅 공정으로 얇게 형성될 수 있다.
도 1a 내지 1e는 본 발명의 실시예에 따른 유기 박막 트랜지스터의 형성방법을 설명하기 위한 도면들이다.
도 2는 본 발명의 실시예에 따른 롤-투-롤 공정을 이용한 유기 박막 트랜지스터의 형성방법을 설명하기 위한 도면이다.
도 3은 본 발명의 실시예에 따른 유기 박막 트랜지스터를 설명하기 위한 도면이다.
도 2는 본 발명의 실시예에 따른 롤-투-롤 공정을 이용한 유기 박막 트랜지스터의 형성방법을 설명하기 위한 도면이다.
도 3은 본 발명의 실시예에 따른 유기 박막 트랜지스터를 설명하기 위한 도면이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 형성 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 형성 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
도 1a 내지 1e는 본 발명의 실시예에 따른 유기 박막 트랜지스터의 형성방법을 설명하기 위한 도면들이다.
도 1a를 참조하면, 기판(100) 상에 게이트 전극(110)이 형성된다. 상기 기판(100)은 유리 기판 또는 플라스틱 기판으로 형성될 수 있다. 상기 플라스틱 기판은 폴리이미드(polyimide), 폴리에틸렌 나프탈레이트(polyethylenenaphthalate; PEN), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate; PET) 등의 고분자 화합물로 형성될 수 있다.
상기 게이트 전극(110)은 상기 기판(100) 상에 도전막(미도시)을 형성하고, 패터닝하여 형성하거나, 패터닝된 마스크로 상기 기판(100)을 덮고 도전막을 형성하는 방법으로 형성될 수 있다. 상기 게이트 전극(110)은 열 증착(thermal evaporation), 전자빔 증착(E-beam evaporation), 스퍼터링(sputtering), 마이크로 컨택 프린팅(micro contact printing) 또는 나노 임프린팅(nano imprinting) 공정 중 어느 하나의 방법으로 형성될 수 있다. 상기 게이트 전극(110)은 알루미늄, 크롬, 몰리브덴, 구리, 티타늄, 탄탈륨 등의 금속 물질로 형성되거나, 도전성이 있는 비금속 물질로 형성될 수 있다.
상기 기판(100) 상에, 상기 게이트 전극(110)을 덮는 예비 게이트 절연막(112)이 형성된다. 상기 예비 게이트 절연막(112)은 디스펜서(dispenser)를 이용하여 분사(dispensing) 방식으로 형성될 수 있다. 상기 분사 방식은 상기 유기 박막 트랜지스터가 롤-투-롤(roll-to-roll) 방법으로 형성되는 경우 유용할 수 있다. 또는, 상기 예비 게이트 절연막(112)은 스핀 코팅(spin coating) 방법으로 형성될 수 있다.
상기 예비 게이트 절연막(112)은 실질적으로 평탄한 상부면을 가질 수 있다. 상기 예비 게이트 절연막(112)은 자외선 투과가 가능한 절연성 물질로 형성될 수 있다. 예를 들면, 상기 예비 게이트 절연막(112)은 폴리-4-비닐페놀(poly-4-vinylphenol; PVP), 폴리이미드(polyimide), 폴리비닐알콜(polyvinylalcohol; PVA), 폴리스티렌(polystyrene; PS)과 같은 물질로 형성될 수 있다. 또는, 상기 예비 게이트 절연막(112)은 산화알루미늄/폴리스티렌(Al2O3/PS)과 같은 무기물/유기물의 혼성 절연성 물질로 형성될 수 있다.
도 1b를 참조하면, 볼록부(122)를 가지는 몰드(mold, 125)를 이용하여 상기 예비 게이트 절연막(112)의 상부(upper portion)에 리세스 영역(105)을 형성할 수 있다. 이러한 리세스 영역(105)를 형성하는 공정은 이른바, 임프린팅(imprinting) 공정으로 불릴 수 있다. 상기 예비 게이트 절연막(112)은 리세스 영역(105)이 형성될 수 있도록 유동성을 가질 수 있다. 즉, 상기 몰드(125)에 의하여 형상이 변화하도록 상기 예비 게이트 절연막(112)이 유도성을 가진 상태에서, 상기 몰드(125)의 볼록부(122) 형상이 상기 예비 게이트 절연막(112)에 각인될 수 있다.
상기 리세스 영역(105)을 형성한 후, 상기 예비 게이트 절연막(112)을 경화(curing)하여 게이트 절연막(120)이 형성된다. 상기 게이트 절연막(120)은 열 경화 방법으로 형성될 수 있다. 상기 열 경화는 200℃ 미만의 온도에서 수행될 수 있다. 상기 열 경화 공정이 상대적으로 저온에서 진행됨으로써, 상기 기판(100)의 손상이 최소화될 수 있다. 또는 상기 게이트 절연막(120)은 자외선을 이용하여 경화될 수 있다.
상기 게이트 절연막(120)을 형성하는 것은 상기 게이트 전극(110)과 상기 리세스 영역(105) 사이에 제 1 게이트 절연막(120a)을 형성하는 것, 그리고 상기 기판(100)과 상기 리세스 영역(105) 사이에 제 2 게이트 절연막(120b)을 형성하는 것을 포함할 수 있다. 상기 제 1 게이트 절연막(120a)의 두께(t1)는 상기 제 2 게이트 절연막(120b)의 두께(t2)보다 얇고, 상기 예비 게이트 절연막(112)의 두께(t3)는 상기 제 2 게이트 절연막(120b)의 두께(t2)보다 두껍다. 상기 게이트 절연막(120)은 함몰되지 않는 제 3 게이트 절연막(120c)을 포함할 수 있으며, 상기 제 3 게이트 절연막(120c)의 두께는 예비 게이트 절연막(112)의 두께(t3)와 실질적으로 동일할 수 있다. 상기 리세스 영역(105)의 깊이(D1)는 상기 제 1 게이트 절연막(120a)의 두께를 조절하여 한정할 수 있다.
상기 제 1 게이트 절연막(120a)이 상기 유기 박막 트랜지스터의 동작 전압을 결정하는 부분이다. 상기 제 1 게이트 절연막(120a)이 상대적으로 얇은 두께를 가지도록 형성되므로, 상기 유기 박막 트랜지스터의 동작 전압이 감소할 수 있다. 즉, 상기 예비 게이트 절연막(112)이 함몰됨으로써, 얇은 두께를 가지는 제 1 게이트 절연막(120a)이 형성될 수 있다.
도 1c를 참조하면, 상기 몰드(125)를 제거한 후, 상기 리세스 영역(105) 내에 도전막(132)이 형성된다. 상기 도전막(132)은 자외선 경화가 가능한(UV-curable) 도전성 물질로 형성될 수 있다. 구체적으로, 상기 도전막(132)은 은(Ag), 금(Au), 아연(Zn), 구리(Cu), 카본나노튜브(carbon nano tube), 폴리머 등의 도전성 분말이 자외선 경화 수지에 분산되어 있는 페이스트(paste) 또는 잉크(ink)로 형성될 수 있다. 자외선 경화 수지는 자외선 에너지에 반응하는 광개시제(photoinitiator)를 함유할 수 있다. 상기 도전막(132)은 전도성 잉크로 형성되는 경우, 잉크젯 프린팅 방법으로 형성될 수 있다.
도 1d를 참조하면, 상기 게이트 전극(110)을 마스크로 노광(exposure) 공정을 진행하여, 상기 게이트 전극(110) 양측에 형성된 도전막(132)을 경화시킨다. 상기 도전막(132)이 경화되어, 소오스 전극(130S) 및 드레인 전극(130D)이 형성된다. 상기 노광 공정은 상기 기판(100)의 후면으로부터 자외선이 노광되도록 진행할 수 있다. 따라서, 상기 기판(100) 및 상기 게이트 절연막(120)은 자외선이 투과 가능한 물질으로 형성하는 것이 바람직하다.
상기 게이트 전극(110)을 마스크로 노광 공정이 진행되므로, 상기 소오스 전극(130S) 및 드레인 전극(130D)은 상기 게이트 전극(110)에 자기 정렬(self-align)되어 형성될 수 있다. 구체적으로, 상기 노광 공정에서 자외선의 조사강도는 7mW/㎠이고, 조사시간은 60분일 수 있다. 상기 도전막(132) 중에서 게이트 전극(110)에 의해 가려진 부분은 물성이 그대로 유지되지만, 게이트 전극(110)에 의해 가려지지 않은 부분은 자외선에 의해 경화되면서 물성이 변하게 된다.
도 1e를 참조하면, 상기 경화되지 않은 도전막(132)이 제거된다. 상기 도전막(132)은 예를 들면, 현상 공정에서 현상액에 의해 제거될 수 있다. 상기 리세스 영역(105) 내의, 상기 소오스 전극(130S) 및 드레인 전극(130D) 사이에 유기 반도체층(140)이 형성된다. 상기 유기 반도체층(140)은 Tips-Pentacene[6,13-bis(triisopropylsilylethynyl)pentacene], P3HT[poly(3-hexylthiophene)], F8T2[poly(9,9-dioctylfluoreneco-bithiophene)], PQT-12[poly(3,3-didodecylquarter-thiophene) 또는 PBTTT[poly (2,5-bis(3-tetradecylthiophen-2-yl)thieno[3,2-b]thiophene] 중 어느 하나로 형성될 수 있다. 상기 유기 반도체층(140)은 잉크젯 프린팅 방법으로 형성될 수 있다. 상기 유기 반도체층(140)은 미리 형성된 상기 소오스 전극(130S) 및 드레인 전극(130D)에 대하여 자기 정렬되어 형성될 수 있다.
본 발명의 실시예에 따르면, 유기 박막 트랜지스터의 게이트 절연막(120, 특히 제 1 게이트 절연막(120a))이 얇게 형성되어 동작 전압을 감소시킬 수 있다. 또한, 상기 소오스 전극(130S)과 드레인 전극(130D) 그리고 유기 반도체층(140)이 자기 정렬 방식으로 형성되므로, 형성 공정이 단순화되며 전기적 특성을 향상될 수 있다. 상기 소오스 전극(130S)과 드레인 전극(130D) 및 유기 반도체층(140)이 리세스 영역(105) 내에 형성되므로, 유기 박막 트랜지스터의 전체 두께를 감소시킬 수 있으며, 소자의 스케일링 다운(scaling down)이 가능할 수 있다. 한편, 상기 게이트 절연막(120)이 간단한 임프린팅 공정으로 얇게 형성될 수 있다.
도 2는 본 발명의 실시예에 따른 롤-투-롤 공정을 이용한 유기 박막 트랜지스터의 형성방법을 설명하기 위한 도면이다. 롤-투-롤(roll-to-roll) 공정에 의하여 유기 박막 트랜지스터를 형성하는 방법에서의 차이를 제외하면 이 실시예는 앞선 실시예의 그것과 유사하다. 따라서, 설명의 간략함을 위해, 중복되는 기술적 특징들에 대한 설명은 아래에서 생략된다. 도 2에서, S1, S2, S3, S4, S5은 각각 도 1a, 1b, 1c, 1d, 1e에서 설명한 공정을 나타낸다. 도 2에 도시된 도면 중 참조번호는 생략하며, 도 1a 내지 1e에 표시한 참조번호를 참고하여 설명한다.
도 1a 내지 1e 및 2를 함께 참조하면, 유기 박막 트랜지스터가 롤-투-롤(roll-to-roll) 공정에 의하여 형성된다. 유기 박막 트랜지스터의 형성방법은 모든 공정은 기판(100)이 연속적으로 이송되는 상태에서 진행될 수 있다. 상기 기판(100)이 이송 롤러(52) 및 이송판(54)을 포함하는 롤러 장치(50) 상에 준비된다. 상기 기판(100) 상에 게이트 전극(110)이 먼저 형성되고, 이어서 롤러 장치(50)에 의하여 기판(100)이 이송되어 게이트 절연막(120)이 형성된다. 위에서 설명한 바와 같이, 상기 게이트 절연막(120)은 분사 방식에 의하여 형성될 수 있다. 상기 게이트 절연막(120)은 몰드(125, 도 1b 참조)를 이용하여 리세스 영역(105)을 형성하고 경화되어 형성될 수 있다.
롤러 장치(50)에 의하여 기판(100)이 이송되고, 상기 게이트 절연막(120)의 리세스 영역(105) 내에 도전막(132)이 형성된다. 상기 도전막(132)은 잉크젯 프린팅 방법으로 형성될 수 있다. 상기 도전막(132)은 연속적으로 자외선에 노출되고 경화(curing)되어 소오스 전극(130S) 및 드레인 전극(130D)이 상기 게이트 전극(110)에 자기 정렬될 수 있다. 상기 소오스 전극(130S) 및 드레인 전극(130D) 사이의 상기 리세스 영역(105) 내에 유기 반도체층(140)이 형성될 수 있다.
본 발명의 실시예에 따르면, 유기 박막 트랜지스터는 롤-투-롤 방식으로 용이하게 형성될 수 있으며, 비용을 감소시킬 수 있다.
도 3은 본 발명의 실시예에 따른 유기 박막 트랜지스터를 설명하기 위한 도면이다.
도 3을 참조하면, 기판(100) 상에 게이트 전극(110)이 배치된다. 상기 기판(100)은 유리 기판 또는 플라스틱 기판일 수 있다. 상기 플라스틱 기판은 폴리이미드(polyimide), 폴리에틸렌 나프탈레이트(polyethylenenaphthalate; PEN), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate; PET) 등의 고분자 화합물일 수 있다. 상기 게이트 전극(110)은 알루미늄, 크롬, 몰리브덴, 구리, 티타늄, 탄탈륨 등의 금속 물질이거나, 도전성이 있는 비금속 물질일 수 있다.
상기 기판(100) 상에 상기 게이트 전극(110)을 덮으며, 그 상부(upper portion)에 리세스 영역(105)을 가지는 게이트 절연막(120)이 배치된다. 상기 게이트 절연막(120)은 자외선 투과가 가능한 절연성 물질일 수 있다. 예를 들면, 상기 게이트 절연막(120)은 폴리-4-비닐페놀(poly-4-vinylphenol; PVP), 폴리이미드(polyimide), 폴리비닐알콜(polyvinylalcohol; PVA), 폴리스티렌(polystyrene; PS)과 같은 물질일 수 있다. 또는, 상기 게이트 절연막(120)은 산화알루미늄/폴리스티렌(Al2O3/PS)과 같은 무기물/유기물의 혼성 절연성 물질일 수 있다.
상기 게이트 절연막(120)의 리세스 영역(105) 내에 상기 소오스 전극(130S) 및 드레인 전극(130D)이 배치된다. 구체적으로, 상기 소오스 전극(130S) 및 드레인 전극(130D)은 은(Ag), 금(Au), 아연(Zn), 구리(Cu), 카본나노튜브(carbon nano tube), 폴리머 등의 도전성 물질과, 페이스트(paste) 또는 잉크(ink)를 포함할 수 있다.
상기 소오스 전극(130S)과 상기 드레인 전극(130D) 사이의 상기 리세스 영역(105) 내에 유기 반도체층(140)이 배치된다. 상기 유기 반도체층(140)은 Tips-Pentacene[6,13-bis(triisopropylsilylethynyl)pentacene], P3HT[poly(3-hexylthiophene)], F8T2[poly(9,9-dioctylfluoreneco-bithiophene)], PQT-12[poly(3,3-didodecylquarter-thiophene) 또는 PBTTT[poly (2,5-bis(3-tetradecylthiophen-2-yl)thieno[3,2-b]thiophene] 중 어느 하나일 수 있다.
상기 소오스 전극(130S), 상기 드레인 전극(130D), 및 상기 유기 반도체층(140)의 하부면들은 동일한 평면상에 배치될 수 있다. 또는, 상기 소오스 전극(130S), 상기 드레인 전극(130D), 및 상기 유기 반도체층(140)의 하부면들은 상기 기판(100)의 상부면과 평행할 수 있다.
상기 게이트 절연막(120)은 상기 게이트 전극(110)과 상기 유기 반도체층(140) 사이의 제 1 게이트 절연막(120a), 상기 기판(100)과 상기 소오스 전극(130S) 사이 및 상기 기판(100)과 상기 드레인 전극(130D) 사이의 제 2 게이트 절연막(120b), 및 상기 소오스 전극(130S) 및 상기 드레인 전극(130D)의 상부면과 동일한 높이의 상부면을 가지는 상기 기판(100) 상의 제 3 게이트 절연막(120c)을 포함할 수 있다. 상기 제 1 게이트 절연막(120a)의 두께(t1)는 상기 제 2 게이트 절연막(120b)의 두께(t2)보다 얇을 수 있다.
또한, 상기 제 3 게이트 절연막(120c)의 두께(t3)는 상기 소오스 전극(130S) 또는 상기 드레인 전극(130D)의 두께와 상기 제 1 게이트 절연막(102a)의 두께(t1) 그리고 상기 게이트 전극(110)의 두께의 합과 실질적으로 동일할 수 있다. 또한, 상기 소오스 전극(130S) 및 상기 드레인 전극(130D) 각각의 두께는 상기 리세스 영역(105)의 깊이(D1)와 실질적으로 동일할 수 있다.
상기 제 1 게이트 절연막(120a)이 상기 유기 박막 트랜지스터의 동작 전압을 결정하는 부분이다. 상기 제 1 게이트 절연막(120a)이 상대적으로 얇은 두께를 가지므로, 상기 유기 박막 트랜지스터의 동작 전압이 감소할 수 있다. 즉, 상기 게이트 절연막(120)이 함몰됨으로써, 얇은 두께를 가지는 제 1 게이트 절연막(120a)이 배치될 수 있다.
상기 소오스 전극(130S) 및 상기 드레인 전극(130D)은 상기 게이트 전극(110)에 대하여 자기 정렬(self-align)되어 배치될 수 있다. 상기 유기 반도체층(140)은 상기 소오스 전극(130S) 및 드레인 전극(130D)에 대하여 자기 정렬되어 배치될 수 있다. 즉, 상기 소오스 전극(130S)과 상기 유기 반도체층(140)이 마주 닿는(접촉하는) 측면 및 상기 드레인 전극(130D)과 상기 유기 반도체층(140)이 마주 닿는(접촉하는) 측면 각각이 상기 게이트 전극(110)의 양측면 각각과 실질적으로 가상의 동일한 평면에 배치될 수 있다.
본 발명의 실시예에 따르면, 유기 박막 트랜지스터의 게이트 절연막(120, 특히 제 1 게이트 절연막(120a))이 얇은 두께를 가지므로 동작 전압을 감소시킬 수 있다. 또한, 상기 소오스 전극(130S)과 드레인 전극(130D) 그리고 유기 반도체층(140)이 자기 정렬 방식으로 배치되므로 전기적 특성을 향상될 수 있다. 상기 소오스 전극(130S)과 드레인 전극(130D) 및 유기 반도체층(140)이 리세스 영역(105) 내에 배치되므로, 유기 박막 트랜지스터의 두께를 감소시킬 수 있으며, 소자의 스케일링 다운(scaling down)이 가능할 수 있다.
100: 기판 110: 게이트 전극
120: 게이트 절연막 130S: 소오스 전극
130D: 드레인 전극 140: 유기 반도체층
120: 게이트 절연막 130S: 소오스 전극
130D: 드레인 전극 140: 유기 반도체층
Claims (20)
- 기판 상에 게이트 전극을 형성하는 것;
상기 기판 상에, 상기 게이트 전극을 덮으며, 그 상부(upper portion)에 리세스 영역를 가지는 게이트 절연막을 형성하는 것;
상기 리세스 영역 내에 소오스 전극 및 드레인 전극을 형성하는 것; 그리고
상기 소오스 전극 및 상기 드레인 전극 사이의 상기 리세스 영역 내에 유기 반도체층을 형성하는 것을 포함하고,
상기 소오스 전극, 상기 드레인 전극, 상기 유기 반도체층 및 상기 게이트 전극을 형성하는 것은,
상기 소오스 전극이 상기 유기 반도체층과 접하는 일 측면은 상기 게이트 전극의 일 측면과 정렬되고, 상기 드레인 전극이 상기 유기 반도체층과 접하는 일 측면은 상기 게이트 전극의 타 측면에 정렬되는 것을 포함하는 유기 박막 트랜지스터의 형성방법. - 청구항 1에 있어서,
상기 게이트 절연막을 형성하는 것은:
상기 기판 상에 예비 게이트 절연막을 형성하는 것; 그리고
볼록부를 가지는 몰드로 임프린팅 공정을 진행하여, 상기 예비 게이트 절연막의 상부(upper portion)에 상기 리세스 영역를 형성하는 것을 포함하는 유기 박막 트랜지스터의 형성방법. - 청구항 2에 있어서,
상기 게이트 절연막을 형성하는 것은,
상기 리세스 영역를 형성한 후, 상기 예비 게이트 절연막을 경화시키는 것을 더 포함하는 유기 박막 트랜지스터의 형성방법. - 청구항 2에 있어서,
상기 게이트 절연막을 형성하는 것은:
상기 게이트 전극과 상기 리세스 영역 사이에 제 1 게이트 절연막을 형성하는 것; 그리고
상기 기판과 상기 리세스 영역 사이에 제 2 게이트 절연막을 형성하는 것을 포함하되,
상기 제 1 게이트 절연막의 두께는 상기 제 2 게이트 절연막의 두께보다 얇고, 상기 예비 게이트 절연막의 두께는 상기 제 2 게이트 절연막의 두께보다 두꺼운 유기 박막 트랜지스터의 형성방법. - 청구항 2에 있어서,
상기 예비 게이트 절연막은 유기 절연체로 형성되는 유기 박막 트랜지스터의 형성방법. - 청구항 1에 있어서,
상기 소오스 전극 및 상기 드레인 전극을 형성하는 것은:
상기 리세스 영역 내에 도전막을 형성하는 것; 그리고
상기 게이트 전극의 양측에 형성된 도전막을 경화하는 것을 포함하는 유기 박막 트랜지스터의 형성방법. - 청구항 6에 있어서,
상기 도전막을 경화하는 것은,
상기 게이트 전극을 마스크로 이용하여, 상기 도전막에 노광 공정을 진행하는 것을 포함하는 유기 박막 트랜지스터의 형성방법. - 청구항 7에 있어서,
상기 게이트 절연막은 자외선 투과가 가능한 절연성 물질로 형성되는 유기 박막 트랜지스터의 형성방법. - 청구항 6에 있어서,
상기 소오스 전극 및 상기 드레인 전극은 상기 게이트 전극에 대하여 자기 정렬(self-align)되어 형성되는 유기 박막 트랜지스터의 형성방법. - 청구항 6에 있어서,
상기 도전막은 전도성 잉크(ink)로 형성되는 유기 박막 트랜지스터의 형성방법. - 청구항 6에 있어서,
상기 도전막은 잉크젯 프린팅(inkjet printing) 방법으로 형성되는 유기 박막 트랜지스터의 형성방법. - 청구항 6에 있어서,
상기 소오스 전극 및 상기 드레인 전극을 형성하는 것은,
상기 도전막을 경화한 후, 상기 소오스 전극과 상기 드레인 전극 사이의 상기 도전막을 제거하는 것을 더 포함하는 유기 박막 트랜지스터의 형성방법. - 청구항 1에 있어서,
상기 유기 반도체층은 상기 소오스 전극 및 상기 드레인 전극에 자기 정렬(self-align)되어 형성되는 유기 박막 트랜지스터의 형성방법. - 청구항 1에 있어서,
상기 유기 반도체층은 잉크젯 프린팅 방법으로 형성되는 유기 박막 트랜지스터의 형성방법. - 기판 상의 게이트 전극;
상기 기판 상의, 상기 게이트 전극을 덮으며, 그 상부(upper portion)에 리세스 영역을 가지는 게이트 절연막;
상기 리세스 영역 내에 배치되는 소오스 전극 및 드레인 전극; 및
상기 소오스 전극 및 상기 드레인 전극 사이의 상기 리세스 영역 내에 배치되는 유기 반도체층을 포함하고,
상기 소오스 전극, 상기 드레인 전극, 상기 유기 반도체층 및 상기 게이트 전극은 상기 소오스 전극이 상기 유기 반도체층과 접하는 일 측면은 상기 게이트 전극의 일 측면과 정렬되고, 상기 드레인 전극이 상기 유기 반도체층과 접하는 일 측면은 상기 게이트 전극의 타 측면에 정렬된 유기 박막 트랜지스터. - 청구항 15에 있어서,
상기 소오스 전극, 상기 드레인 전극 및 상기 유기 반도체층의 하부면들은 상기 기판의 상부면과 평행한 유기 박막 트랜지스터. - 청구항 15에 있어서,
상기 게이트 절연막은:
상기 게이트 전극과 상기 유기 반도체층 사이에 배치되는 제 1 게이트 절연막;
상기 소오스 전극과 상기 기판 사이 및 상기 드레인 전극과 상기 기판 사이에 배치되는 제 2 게이트 절연막; 및
상기 소오스 전극 및 상기 드레인 전극의 상부면과 동일한 높이의 상부면을 가지는 상기 기판 상의 제 3 게이트 절연막을 포함하는 유기 박막 트랜지스터. - 청구항 17에 있어서,
상기 제 3 게이트 절연막의 두께는 상기 소오스 전극 또는 상기 드레인 전극의 두께, 상기 제 1 게이트 절연막의 두께 및 상기 게이트 전극의 두께의 합과 동일한 유기 박막 트랜지스터. - 청구항 15에 있어서,
상기 소오스 전극 및 상기 드레인 전극은 상기 게이트 전극에 대하여 자기 정렬(self-align)되어 배치되는 유기 박막 트랜지스터. - 청구항 15에 있어서,
상기 유기 반도체층은 상기 소오스 전극 및 상기 드레인 전극에 대하여 자기 정렬(self-align)되어 배치되는 유기 박막 트랜지스터.
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