KR20130057072A - 유기 박막층, 유기 박막층의 형성 방법 및 유기 박막 트랜지스터 - Google Patents

유기 박막층, 유기 박막층의 형성 방법 및 유기 박막 트랜지스터 Download PDF

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Abstract

유기 박막층의 형성 방법이 제공된다. 본 발명에 따른 유기 박막층의 형성 방법은 기판상에 제1 유기물을 포함하는 제1 막을 형성하는 것, 제1 막에 패턴 몰드를 이용하여 제1 임프린트 공정을 수행하는 것, 상기 제1 임프린트 공정이 수행된 제1 막상에 제2 유기물을 포함하는 제2 막을 형성하는 것 및 상기 제2 막에 블랭크 몰드를 이용하여 제2 임프린트 공정을 수행하는 것을 포함할 수 있다.

Description

유기 박막층, 유기 박막층의 형성 방법 및 유기 박막 트랜지스터{ORGANIC THIN FILM LAYERS, METHODS FOR FORMING ORGANIC THIN FILM LAYERS AND ORGANIC THIN FILM TRANSISTORS}
본 발명은 유기 박막층, 유기 박막층의 형성 방법 및 유기 박막 트랜지스터 에 관한 것으로, 더욱 상세하게는 임프린트 공정을 이용하여 형성되는 유기 박막층, 유기 박막층의 형성 방법 및 유기 박막 트랜지스터에 관한 것이다.
소자 구현을 위한 박막의 재료는 유기 또는 무기물일 수 있다. 유기 재료는 무기 재료에 비하여 용액 코팅 등의 방법으로 손쉽게 박막을 형성할 수 있다. 즉, 유기 재료를 이용하여 박막을 형성하는 경우, 기존의 무기 재료로 박막을 형성할 때 필요한 고가의 장비(예를 들어, 진공 장비)를 사용하지 않고 박막을 형성할 수 있으므로 공정 비용을 줄일 수 있다. 또한, 유기 소재는 박막의 평탄화 정도 및 박막의 특성의 제어가 용이하기 때문에 무기 소재를 대체할 수 있는 신규 소재로서 많은 연구개발이 이루어 지고 있다.
이러한 유기 박막은 유기 용액을 이용하는 스핀 코팅, 롤코팅, 디핑, 스크린 프린팅, 옵셋 리소그래피 프린팅, 잉크젯 프린팅, 플렉소 리소그래피 및 그 외의 프린팅 기술에 의해 형성될 수 있다. 최근 유기 박막이 유기 박막 트랜지스터의 유기 유전층, 유기 전극층 및 유기 활성층에 사용되면서, 얇고 균일한 두께를 갖는 유기 박막을 형성하기 위한 공정 기술에 대한 다양한 연구가 이루어지고 있다.
본 발명이 해결하고자 하는 일 기술적 과제는 균일한 두께를 갖는 유기 박막층 및 유기 박막층의 형성 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는 신뢰성이 개선된 유기 박막 트랜지스터를 제공하는데 있다.
상술된 기술적 과제들을 해결하기 위한 유기 박막층의 형성 방법이 제공된다. 본 발명의 일 실시 예에 따른 유기 박막층의 형성 방법은 기판상에 제1 유기물을 포함하는 제1 막을 형성하는 것, 상기 제1 막에 패턴 몰드를 이용하여 제1 임프린트 공정을 수행하는 것, 상기 제1 임프린트 공정이 수행된 제1 막상에 제2 유기물을 포함하는 제2 막을 형성하는 것 및 상기 제2 막에 블랭크 몰드를 이용하여 제2 임프린트 공정을 수행하는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 임프린트 공정을 수행하는 것은, 상기 패턴 몰드로 상기 제1막을 가압하여 상기 제1 막내에 리세스 영역들을 형성하는 것 및 상기 리세스 영역이 형성된 상기 제1 막을 경화시키는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제2 막은 상기 리세스 영역들을 채우도록 형성될 수 있다.
일 실시 예에 따르면, 상기 패턴 몰드는 상기 패턴 몰드의 일면으로부터 돌출된 복수의 패턴부들을 포함하고, 상기 패턴부들의 각각의 높이는 상기 리세스 영역들의 각각의 높이와 동일할 수 있다.
일 실시 예에 따르면, 상기 제1 막을 경화시키는 것은 상기 제1 막에 자외선을 조사하는 것 또는 상기 제1막을 열처리하는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 유기물 및 상기 제2 유기물은 동일할 수 있다.
일 실시 예에 따르면, 상기 제2 임프린트 공정을 수행하는 것은, 상기 블랭크 몰드로 상기 제2막을 가압하여 상기 제2막의 표면을 평탄화시키는 것 및 상기 평탄화된 제2막을 경화시키는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제2 막을 경화시키는 것은, 상기 제2 막에 자외선을 조사하는 것 또는 상기 제2막을 열처리하는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제1막 및 상기 제2막은 경화 개시제를 더 포함할 수 있다.
상술된 기술적 과제들을 해결하기 위한 유기 박막층이 제공된다. 본 발명의 일 실시 예에 따른 유기 박막층은 서로 이격된 복수의 리세스 영역들을 포함하는 제1막 및 상기 제1막 상에 상기 리세스 영역들을 각각 채우는 복수의 돌출부들을 포함하는 제2막 포함할 수 있다. 상기 제1막의 상기 각 리세스 영역의 높이는 상기 제2막의 상기 각 돌출부의 높이와 동일하고, 상기 제1 막 및 상기 제2막은 동일한 유기물을 할 수 있다.
일 실시 예에 따르면, 상기 제2막은 상기 돌출부들이 배열된 제1면 및 상기 제1면에 대향되는 제2면을 갖고, 상기 제2막의 상기 제2면은 평편한 면일 수 있다.
일 실시 예에 따르면, 상기 제2막의 상기 돌출부들의 표면들은 상기 제1막의 상기 리세스 영역들의 내면들과 접촉할 수 있다.
상술된 기술적 과제들을 해결하기 위한 유기 박막 트랜지스터가 제공된다. 본 발명의 일 실시 예에 따른 유기 박막 트랜지스터는 기판상에 배치되는 게이트 전극, 상기 기판상에 게이트 전극을 덮는 유기 절연층, 상기 유기 절연층상에 배치되는 유기 활성층 및 상기 유기 활성층 상에 배치되고 서로 이격된 제1 전극 및 제2 전극을 포함할 수 있다. 상기 유기 절연층은 서로 이격된 복수의 리세스 영역들을 포함하는 제1 절연층 및 상기 제1 절연층상에 상기 리세스 영역들을 각각 채우는 복수의 돌출부들을 포함하는 제2 절연층을 포함하고, 상기 제1 절연층의 상기 각 리세스 영역의 높이는 상기 제2 절연층의 상기 각 돌출부의 높이와 동일하고, 상기 제1 절연층 및 상기 제2 절연층은 동일한 유기 절연물을 포함할 수 있다.
일 실시 예에 따르면, 상기 유기 활성층과 접촉되는 상기 제2 절연층의 일면은 평편한 면일 수 있다.
일 실시 예에 따르면, 상기 유기 활성층은, 서로 이격된 복수의 리세스 영역들을 포함하는 제1 반도체층 및 상기 제1 반도체층상에 상기 리세스 영역들을 각각 채우는 복수의 돌출부들을 포함하는 제2 반도체층을 포함하고, 상기 제1 반도체층의 상기 각 리세스 영역의 높이는 상기 제2 반도체층의 상기 각 돌출부의 높이와 동일하고, 상기 제1 반도체층 및 상기 제2 반도체층은 동일한 유기 반도체 물질을 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 전극 및 상기 제2 전극과 접촉되는 상기 유기 활성층의 일면은 평편한 면일 수 있다.
본 발명의 실시 예들에 따르면, 제1 임프린트 공정에 의해서 리세스 영역들을 포함하는 제1막을 형성하는 것 및 제2 임프린트 공정에 의해서 상기 리세스 영역들을 채우는 돌출부들을 갖는 제2막을 형성하는 것에 의해서 균일한 두께를 갖는 유기 박막층을 형성할 수 있다. 또한, 유기 박막층을 형성하기 위해서 제1막 및 제2막을 형성하므로, 유기 박막층의 두께를 조절하는 것이 용이할 수 있다. 따라서, 본 발명에 실시 예들에 따라 형성된 유기 박막층이 포함되는 전자 소자의 특성을 개선할 수 있다.
또한, 본 발명에 실시 예들에 따르면, 유기 박막층의 표면에 추가적으로 열처리 공정 및 표면 평탄화 공정을 수행하는 것을 생략하고, 제2 임프란트 공정에 의해서 유기 박막층의 표면 평탄화 및 표면 처리를 할 수 있다. 따라서, 유기 박막층의 제조 공정을 단순화시킬 수 있고, 제조 비용을 줄일 수 있다.
도1은 본 발명의 일 실시 예에 따른 유기 박막층의 형성 방법을 설명하기 위한 순서도이다.
도2a 내지 도2e는 본 발명의 일 실시 예에 따른 유기 박막층의 형성 방법을 설명하기 위한 단면도들이다.
도3은 본 발명의 일 실시 예에 따른 유기 박막층을 설명하기 위한 단면도이다
도4는 본 발명의 일 실시 예에 따른 유기 박막층을 포함하는 유기 박막 트랜지스터를 설명하기 위한 단면도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 본 명세서에서 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다.
본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
본 명세서의 다양한 실시 예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제1막질로 언급된 막질이 다른 실시 예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
<유기 박막층의 형성 방법>
이하, 도면을 참조하여 본 발명의 일 실시 예에 따른 유기 박막층의 형성 방법을 설명한다. 도1는 본 발명의 일 실시 예에 따른 유기 박막층의 형성 방법을 설명하기 위한 순서도이고, 도2a 내지 도2e는 본 발명의 일 실시 예에 따른 유기 박막층의 형성 방법을 설명하기 위한 단면도들이다.
도1 및 도2a를 참조하면, 기판(100)상에 제1막(110)을 형성한다(S11). 상기 기판(100)은 유리 기판, 실리콘 기판, 세라믹 기판) 또는 연성 기판일 수 있다. 일 실시 예에 따르면, 상기 기판(100)은 도핑된 실리콘 기판 또는 도핑되지 않은 실리콘 기판일 수 있다. 다른 실시 예에 따르면, 상기 기판(100)은 폴리에틸렌 테리프탈레이트(PET, polyethylene terephthalate), 폴리에틸렌 나프탈레이트(PEN, polyethelenenaphthalate), 폴리에테르 술폰(PES, polyether sulfone), 폴리에테르 이미드(polyether imide), 폴리페닐렌설파이드(PPS, polyphenylene sulfide), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide) 및 폴리아크릴레이트(polyacrylate) 중에서 적어도 하나를 포함하는 연성 기판(flexible substrate)일 수 있다.
상기 제1막(110)은 제1 유기 레진을 상기 기판(100)상에 도포하는 것에 의해서 형성될 수 있다. 일 실시 예에 따르면, 상기 제1 유기 레진은 임프린트 공정이 가능한 유기 유전 물질을 포함할 수 있다. 예를 들어, 상기 제1 유기 레진은 폴리비닐피롤리돈(PVP), 폴리스티렌, 폴리비닐페놀, 폴리페놀, 폴리아크릴레이트, 폴리메틸메타크릴레이트(PMMA), 폴리아크릴아미드, 폴리이미드, 폴리아세탈, 폴리비닐아세테이트(PVA) 및 폴리비닐리덴 중에서 적어도 하나를 포함할 수 있다. 하지만, 본 발명은 이에 한정되지 않는다. 상기 제1 유기 레진은 상술된 것과 달리, 유기 반도체 물질을 포함할 수도 있다. 예를 들어, 상기 제1 유기 레진은 펜타센, 금속 프탈로시아닌, 폴리티오펜, 페닐렌비닐렌, 페닐렌테트라카르복실산2무수물(phenylenetetracarboxylic dianydride), 나프탈렌 테트라 카르복실산 2 무수물(naphthalenetetracarboxylic dianydride), 플루오르화 프탈로시아닌 (fluorophthalocyanine) 및 이들의 유도체로부터 선택된 적어도 하나를 포함할 수도 있다.
일 실시 예에 따르면, 상기 제1 유기 레진은 경화 개시제를 더 포함할 수 있다. 상기 경화 개시제는 광경화 개시제 또는 열경화 개시제일 수 있다. 예를 들어, 상기 광경화 개시제는 암모늄 디클로메이트일 수 있고, 상기 열경과 개시제는 멜라민 수지일 수 있다.
도1, 도2b 및 도2c를 참조하면, 패턴 몰드(210)를 이용하여 제1막(110)내에 복수의 리세스 영역들(115)을 형성할 수 있다(S13). 상기 패턴 몰드(210)는 복수의 패턴부들(215)을 포함할 수 있다. 상기 패턴부들(215)은 돌출된 형태일 수 있다. 상기 패턴부들(215)이 상기 기판(100)상에 형성된 상기 제1막(110)을 향하도록 상기 패턴 몰드(210)를 정렬시키고, 상기 패턴 몰드(210)를 가압하여 상기 제1막(110)내에 상기 리세스 영역들(115)을 형성할 수 있다.
상기 리세스 영역(115)이 형성된 제1막(110)을 경화시킬 수 있다(S15). 상기 제1막(110)을 경화시키는 것은 상기 제1막(110)에 자외선을 조사하는 것 또는 상기 제1막(110)에 열을 가하는 것을 포함할 수 있다. 상기 제1 유기 레진이 광경화 개시제를 포함하는 경우, 상기 제1막(110)에 자외선을 조사하는 것에 의해서 상기 제1막(110)이 경화될 수 있다. 이와 달리, 상기 제1 유기 레진이 열경화 개시제를 포함하는 경우, 상기 제1막(110)에 열을 가하는 것에 의해서 상기 제1막(110)이 경화될 수 있다.
상기 경화된 제1막(110a)으로부터 상기 패턴 몰드(210)를 제거할 수 있다(S17). 상기 경화된 제1막(110a)내에 형성된 상기 리세스 영역들(115)은 상기 경화된 제1막(110a)내에 상기 패턴 몰드(210)의 패턴부들(215)이 전사된 것일 수 있다. 즉, 상기 리세스 영역들(115)의 깊이는 상기 패턴 몰드(210)의 패턴부(215)의 높이와 실질적으로 동일할 수 있다. 일 실시 예에 따르면, 상기 리세스 영역들(115)의 바닥면은 상기 경화된 제1막(110a)의 일부분으로 정의될 수 있다. 즉, 상기 리세스 영역들(115)의 깊이는 상기 경화된 제1막(110a)의 최대 두께보다 작을 수 있다.
상기 제1막(110)을 형성하는 것(S11), 패턴 몰드(210)를 이용하여 상기 제1막(110)내에 리세스 영역(115)을 형성하는 것(S13), 상기 제1막(110a)을 경화시키는 것(S15) 및 상기 패턴 몰드(210)를 제거하는 것(S17)은 제1 임프린트 공정(S10)을 구성할 수 있다. 상기 제1 임프린트 공정(S10)에 의해서, 기판(100)상에 복수의 리세스 영역들(115)을 갖는 상기 경화된 제1막(110a)을 형성할 수 있다.
도1 및 도2d를 참조하면, 기판(100)상에 제2막(120)을 형성한다(S21). 상기 제2막(120)은 제2 유기 레진을 상기 기판(100)상에 도포하는 것에 의해서 형성될 수 있다. 상기 제2막(120)은 상기 경화된 제1막(110)의 리세스 영역들(115)을 채우도록 형성될 수 있다. 즉, 상기 제2막(120)은 상기 리세스 영역들(115)의 내부를 채우는 돌출부들(125)를 포함할 수 있다. 일 실시 예에 따르면, 상기 경화된 제1막(110a)은 제1 두께(H1)를 가질 수 있고, 상기 제2막(120)은 제2 두께(H2)를 가질 수 있다. 상기 제1 두께(H1)는 서로 인접한 상기 리세스 영역들(115) 사이의 상기 경화된 제1막(110a)의 두께이고, 상기 제2 두께(H2)는 서로 인접한 상기 제2막(120)의 돌출부들(125) 사이에서의 상기 제2막(120)의 두께이다.
일 실시 예에 따르면, 상기 제2 유기 레진은 임프린트 공정이 가능한 유기 유전 물질을 포함할 수 있다. 예를 들어, 상기 제2 유기 레진은 폴리비닐피롤리돈(PVP), 폴리스티렌, 폴리비닐페놀, 폴리페놀, 폴리아크릴레이트, 폴리메틸메타크릴레이트(PMMA), 폴리아크릴아미드, 폴리이미드, 폴리아세탈, 폴리비닐아세테이트(PVA) 및 폴리비닐리덴 중에서 적어도 하나를 포함할 수 있다. 하지만, 본 발명은 이에 한정되지 않는다. 상기 제2 유기 레진은 상술된 것과 달리, 유기 반도체 물질을 포함할 수도 있다. 예를 들어, 상기 제2 유기 레진은 펜타센, 금속 프탈로시아닌, 폴리티오펜, 페닐렌비닐렌, 페닐렌테트라카르복실산2무수물(phenylenetetracarboxylic dianydride), 나프탈렌 테트라 카르복실산 2 무수물(naphthalenetetracarboxylic dianydride), 플루오르화 프탈로시아닌 (fluorophthalocyanine) 및 이들의 유도체로부터 선택된 적어도 하나를 포함할 수도 있다.
일 실시 예에 따르면, 상기 제1 유기 레진과 상기 제2 유기 레진은 동일한 유기 물질을 포함할 수 있다.
일 실시 예에 따르면, 상기 제2 유기 레진은 경화 개시제를 더 포함할 수 있다. 상기 경화 개시제는 광경화 개시제 또는 열경화 개시제일 수 있다. 예를 들어, 상기 광경화 개시제는 암모늄 디클로메이트일 수 있고, 상기 열경과 개시제는 멜라민 수지일 수 있다.
도1 및 도2e를 참조하면, 블랭크 몰드(220)를 이용하여 상기 제2막(120)을 평탄화할 수 있다(S23). 상기 블랭크 몰드(220)는 평편한 면을 가질 수 있다. 즉, 상기 블랭크 몰드(220)의 평편한 면이 상기 제2막(120)을 향하도록 상기 블랭크 몰드(220)를 정렬시키고, 상기 블랭크 몰드(220)를 가압하여 상기 제2막(120)을 평탄화시킬 수 있다.
상기 제2막(120)을 경화시킬 수 있다(S25). 상기 제2막(120)을 경화시키는 것은 상기 제2막(120)에 자외선을 조사하는 것 또는 상기 제1막(110)에 열을 가하는 것을 포함할 수 있다. 상기 제2 유기 레진이 광경화 개시제를 포함하는 경우, 상기 제2막(120)에 자외선을 조사하는 것에 의해서 상기 제1막(110)이 경화될 수 있다. 이와 달리, 상기 제2 유기 레진이 열경화 개시제를 포함하는 경우, 상기 제2막(120)에 열을 가하는 것에 의해서 상기 제2막(120)이 경화될 수 있다.
상기 가압 공정에 의해서, 상기 평탄화된 제2막(120a)은 두께는 상기 평탄화 공정을 수행하기 전의 제2막(120)의 두께보다 얇아질 수 있다. 즉, 상기 평탄화된 제2막(120a)의 돌출부들(125) 사이에서의 상기 평탄화된 제2막(120a)은 제3 두께(H3)를 가질 수 있다. 일 실시 예에 따르면, 상기 제3 두께(H3)는 상기 제2 두께(H2)보다 얇을 수 있다.
상기 제2막(120)을 형성하는 것(S21), 블랭크 몰드(220)를 이용하여 상기 제2막(120)을 평탄화하는 것(S23), 상기 제2막(120)을 경화시키는 것(S25) 및 상기 블랭크 몰드(220)를 제거하는 것(S27)은 제2 임프린트 공정(S20)을 구성할 수 있다. 상기 제1 임프린트 공정(S10) 및 상기 제2 임프린트 공정(S20)에 의해서, 도3에 도시된 것처럼 기판(100)상에 상기 경화된 제1막(110a) 및 상기 평탄화된 제2막(120a)을 포함하는 유기 박막층(150)이 형성될 수 있다.
본 발명에 실시 예들에 따르면, 상기 기판(100)상에 제1 임프린트 공정(S10) 및 제2 임프린트 공정(S20)을 수행하여 유기 박막층(150)을 형성할 수 있다. 상기 제1 임프린트 공정(S10)에 의해서 상기 기판(100)상에 리세스 영역들(115)을 포함하는 제1막(110)을 형성할 수 있고, 상기 제2 임프린트 공정에 의해서 상기 기판(100)상에 상기 리세스 영역들(115)을 채우고 평탄화된 상부면을 갖는 제2막(120)을 형성할 수 있다. 이에 의해서 균일한 두께를 갖는 유기 박막층(150)을 형성할 수 있다. 만약 스핀 코팅이나 분사 공정에 의해서만 유기 박막층을 형성한다면, 유기 박막층의 두께 균일도가 열화될 수 있고 유기 박막층의 두께를 조절하는 것이 어려울 수 있다. 하지만, 본 발명에 따르면, 유기 박막층을 형성하기 위해서 제1 임프린트 공정(S10) 및 제2 임프린트 공정(S20)을 수행하므로, 유기 박막층의 두께의 균일도가 개선될 수 있고 원하는 두께를 유기 박막층을 용이하게 형성할 수 있다. 따라서, 본 발명에 실시 예들에 따라 형성된 유기 박막층(150)이 포함되는 전자 소자의 특성을 개선할 수 있다.
또한, 본 발명에 실시 예들에 따르면, 제2 임프린트 공정(S20)에 의해서 유기 박막층(150)의 표면을 평탄화시킬 수 있다. 만약, 제2 임프린트 공정(S20)에 의한 평탄화 단계가 수행되지 않는다면, 유기 박막층을 형성한 후에 유기 박막층의 표면 처리를 위해서 열처리 공정 및 표면 평탄화 공정이 추가적으로 수행되어야 한다. 하지만, 본 발명에 따르면, 제2 임프린트 공정(S20)에 의해서 유기 박막층(150)의 표면이 평탄화되므로, 추가적인 열처리 공정 및 표면 평탄화 공정을 생략할 수 있다. 따라서, 유기 박막층(150)의 제조 공정을 단순화시킬 수 있고, 제조 비용을 줄일 수 있다.
<유기 박막층 >
도3은 본 발명의 일 실시 예에 따른 유기 박막층(150)을 설명하기 위한 단면도이다.
도3을 참조하면, 기판(100)상에 유기 박막층(150)이 배치될 수 있다. 상기 기판(100)은 유리 기판, 실리콘 기판, 세라믹 기판 또는 연성 기판일 수 있다. 예를 들어, 상기 기판(100)은 도핑된 실리콘 기판 또는 도핑되지 않은 실리콘 기판일 수 있다. 다른 예예 따르면, 상기 기판(100)은 폴리에틸렌 테리프탈레이트(PET, polyethylene terephthalate), 폴리에틸렌 나프탈레이트(PEN, polyethelenenaphthalate), 폴리에테르 술폰(PES, polyether sulfone), 폴리에테르 이미드(polyether imide), 폴리페닐렌설파이드(PPS, polyphenylene sulfide), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide) 및 폴리아크릴레이트(polyacrylate) 중에서 적어도 하나를 포함하는 연성 기판(flexible substrate)일 수 있다.
상기 유기 박막층(150)은 제1막(110a) 및 제2막(120a)을 포함할 수 있다. 상기 제1막(110a) 및 제2막(120a)은 유기 유전 물질을 포함할 수 있다. 예를 들어, 상기 제1막(110a) 및 제2막(120a)은 폴리비닐피롤리돈(PVP), 폴리스티렌, 폴리비닐페놀, 폴리페놀, 폴리아크릴레이트, 폴리메틸메타크릴레이트(PMMA), 폴리아크릴아미드, 폴리이미드, 폴리아세탈, 폴리비닐아세테이트(PVA) 및 폴리비닐리덴 중에서 적어도 하나를 포함할 수 있다. 하지만, 본 발명은 이에 한정되지 않는다. 상기 제1막(110a) 및 제2막(120a)은 상술된 것과 달리, 유기 반도체 물질을 포함할 수도 있다. 예를 들어, 상기 제1막(110a) 및 제2막(120a)은 펜타센, 금속 프탈로시아닌, 폴리티오펜, 페닐렌비닐렌, 페닐렌테트라카르복실산2무수물(phenylenetetracarboxylic dianydride), 나프탈렌 테트라 카르복실산 2 무수물(naphthalenetetracarboxylic dianydride), 플루오르화 프탈로시아닌 (fluorophthalocyanine) 및 이들의 유도체로부터 선택된 적어도 하나를 포함할 수도 있다.
일 실시 예에 따르면, 상기 제1막(110a) 및 상기 제2막(120a)은 동일한 유기 물질을 포함할 수 있다.
상기 제1막(110a)은 서로 이격된 복수의 리세스 영역들(115)을 포함할 수 있다. 상기 리세스 영역들(115)은 상기 기판(100)을 노출시키지 않을 수 있다. 즉, 상기 리세스 영역들(115)의 바닥면들은 상기 제1막(110a)의 일부분으로 정의될 수 있다. 일 실시 예에 따르면, 상기 제1막(110a)의 서로 인접한 리세스 영역들(115) 사이의 부분은 제1 두께(H1)를 가질 수 있다.
상기 제2막(120a)은 서로 이격된 복수의 돌출부들(125)을 가질 수 있다. 상기 제2막(120a)의 상기 돌출부들(125)의 각각은 상기 제1막(110)의 상기 리세스 영역들(115)의 각각 내에 배치될 수 있다. 즉, 상기 제2막(120a)의 상기 돌출부들(125)의 각각은 상기 제1막(110)의 상기 리세스 영역들(115)의 각각의 내부 공간을 완전히 채우는 형태일 수 있다. 상기 제2막(120a)은 평편한 일면을 가질 수 있다. 상기 제2막(120a)의 상기 평편한 일면은 상기 돌출부들(125)이 배열된 면과 대향될 수 있다.
상기 제2막(120a)의 서로 인접한 돌출부들(125) 사이에서의 부분은 제3두께(H3)를 가질 수 있다. 상기 유기 박막층(150)의 두께는 상기 제1 두께(H1)와 상기 제3 두께(H3)의 합일 수 있다.
<유기 박막 트랜지스터>
이하, 도면을 참조하여 본 발명의 일 실시 예에 따른 유기 박막층을 포함하는 유기 박막 트랜지스터를 설명한다. 도4는 본 발명의 일 실시 예에 따른 유기 박막층을 포함하는 유기 박막 트랜지스터를 설명하기 위한 단면도이다.
도4를 참조하면, 기판(300)상에 게이트 전극(310)이 배치될 수 있다. 상기 기판(300)은 유리 기판, 실리콘 기판, 세라믹 기판 또는 연성 기판일 수 있다.
일 실시 예에 따르면, 상기 게이트 전극(310)은 도핑된 폴리 실리콘, 금속(예를 들어, 알루미늄, 금, 크롬, 인듐 주석 산화물 등) 또는 전도성 고분자(예를 들어, 도핑된 폴리아닐린, 폴리스티렌 설포네이트, 도핑된 폴리 (3,4-에틸렌디옥시티오펜)(PSS-PEDOT) 또는 카본 블랙/흑연으로 구성된 전도성 잉크/페이스트 등)를 포함할 수 있다.
상기 기판(300)상에 유기 절연층(320)이 배치될 수 있다. 상기 유기 절연층(320)은 도1 및 도2a 내지 도2e를 참조하여 상술된 방법에 의해 형성될 수 있다. 상기 유기 절연층(320)은 제1 절연층(320a) 및 제2 절연층(320b)을 포함할 수 있다. 상기 제1 절연층(320a)은 서로 이격된 복수의 리세스 영역들(325a)을 포함할 수 있다. 상기 리세스 영역들(325a)은 상기 기판(300)을 노출시키지 않을 수 있다. 즉, 상기 리세스 영역들(325a)의 바닥면들은 상기 제1 절연층(320a)의 일부분으로 정의될 수 있다.
상기 제2 절연층(320b)은 서로 이격된 복수의 돌출부들(325b)을 가질 수 있다. 상기 제2 절연층(320b)의 상기 돌출부들(325b)의 각각은 상기 제1 절연층(320a)의 상기 리세스 영역들(325a)의 각각 내에 배치될 수 있다. 즉, 상기 제2 절연층(320b)의 상기 돌출부들(325b)의 각각은 상기 제1 절연층(320a)의 상기 리세스 영역들(325a)의 각각의 내부 공간을 완전히 채우는 형태일 수 있다. 상기 제2 절연층(320b)은 평편한 일면을 가질 수 있다. 상기 제2 절연층(320b)의 평편한 일면은 상기 제2 절연층(320b)의 돌출부들(325b)이 배치된 면과 대향되는 면일 수 있다.
일 실시 예에 따르면, 상기 돌출부들(325b)의 표면들은 상기 리세스 영역들(325a)의 내면들과 각각 직접 접촉될 수 있다.
상기 제1 절연층(320a) 및 제2 절연층(320b)은 유기 절연 물질을 포함할 수 있다. 예를 들어, 상기 제1막 및 제2막은 폴리비닐피롤리돈(PVP), 폴리스티렌, 폴리비닐페놀, 폴리페놀, 폴리아크릴레이트, 폴리메틸메타크릴레이트(PMMA), 폴리아크릴아미드, 폴리이미드, 폴리아세탈, 폴리비닐아세테이트(PVA) 및 폴리비닐리덴 중에서 적어도 하나를 포함할 수 있다. 일 실시 예에 따르면, 상기 제1 절연층(320a) 및 상기 제2 절연층(320b)은 동일한 유기 물질을 포함할 수 있다.
상기 유기 절연층(320)상에 유기 활성층(330)이 배치될 수 있다. 일 실시 예에 따르면, 상기 유기 활성층(330)도 도1 및 도2a 내지 도2e를 참조하여 상술된 방법에 의해 형성될 수 있다. 상기 유기 활성층(330)은 제1 반도체층(330a) 및 제2 반도체층(330b)을 포함할 수 있다. 상기 제1 반도체층(330a)은 서로 이격된 복수의 리세스 영역들(335a)을 포함할 수 있다. 상기 리세스 영역들(335a)은 상기 유기 절연층(320)을 노출시키지 않을 수 있다. 즉, 상기 리세스 영역들(335a)의 바닥면들은 상기 제1 반도체층(330a)의 일부분으로 정의될 수 있다.
상기 제2 반도체층(330b)은 서로 이격된 복수의 돌출부들(335b)을 가질 수 있다. 상기 제2 반도체층(330b)의 상기 돌출부들(335b)의 각각은 상기 제1 반도체층(330a)의 상기 상기 리세스 영역들(335a)의 각각 내에 배치될 수 있다. 즉, 상기 제2 반도체층(330b)의 상기 돌출부들(335b)의 각각은 상기 제1 반도체층(330a)의 상기 상기 리세스 영역들(335a)의 각각의 내부 공간을 완전히 채우는 형태일 수 있다. 상기 제2 반도체층(330b)은 평편한 일면을 가질 수 있다. 상기 제2 반도체층(330b)의 평편한 일면은 상기 제2 반도체층(330b)의 돌출부들(335b)이 배열된 면과 대향되는 면일 수 있다.
일 실시 예에 따르면, 상기 돌출부들(335b)의 표면들은 상기 리세스 영역들(335a)의 내면들과 각각 직접 접촉될 수 있다.
상기 제1 반도체층(330a) 및 상기 제2 반도체층(330b)은 유기 유전 물질을 포함할 수 있다. 상기 제1 반도체층(330a) 및 상기 제2 반도체층(330b)은 유기 반도체 물질을 포함할 수도 있다. 예를 들어, 상기 제1 반도체층(330a) 및 상기 제2 반도체층(330b)은 펜타센, 금속 프탈로시아닌, 폴리티오펜, 페닐렌비닐렌, 페닐렌테트라카르복실산2무수물(phenylenetetracarboxylic dianydride), 나프탈렌 테트라 카르복실산 2 무수물(naphthalenetetracarboxylic dianydride), 플루오르화 프탈로시아닌 (fluorophthalocyanine) 및 이들의 유도체로부터 선택된 적어도 하나를 포함할 수도 있다.
상기 유기 활성층(330)상에 제1 전극(340a) 및 제2 전극(340b)이 배치될 수 있다. 상기 제1 전극(340a) 및 상기 제2 전극(340b) 중에서 하나는 소스 전극일 수 있고, 다른 하나는 드레인 전극일 수 있다. 상기 제1 전극(340a) 및 제2 전극(340b)은 도핑된 폴리 실리콘, 금속(예를 들어, 알루미늄, 금, 크롬, 인듐 주석 산화물 등) 또는 전도성 고분자(예를 들어, 도핑된 폴리아닐린, 폴리스티렌 설포네이트, 도핑된 폴리 (3,4-에틸렌디옥시티오펜)(PSS-PEDOT) 또는 카본 블랙/흑연으로 구성된 전도성 잉크/페이스트 등)를 포함할 수 있다.
본 발명에 실시 예들에 따르면, 유기 박막 트랜지스터를 구성하는 유기 절연층(320) 및 유기 활성층(330)이 도1 및 도2a 내지 도2e를 참조하여 상술한 유기 박막층의 형성 방법에 의해서 형성된다. 즉, 상기 유기 절연층(320) 및 상기 유기 활성층(330)은 도1의 제1 임프린트 공정(S10) 및 제2 임프린트 공정(S20)에 의해서 형성될 수 있다. 이에 따라 상기 유기 절연층(320) 및 유기 활성층(330)의 두께는 균일하게 형성될 수 있다. 만약 스핀 코팅이나 분사 공정에 의해서만 상기 유기 절연층 및 유기 활성층을 형성한다면, 상기 유기 절연층 및 유기 활성층의 두께 균일도가 열화될 수 있고 상기 유기 절연층 및 유기 활성층의 두께를 조절하는 것이 어려울 수 있다. 하지만, 본 발명에 따르면, 상기 유기 절연층(320) 및 상기 유기 활성층(330)을 형성하기 위해서 제1 임프린트 공정(S10) 및 제2 임프린트 공정(S20)을 수행하므로, 상기 유기 절연층(320) 및 상기 유기 활성층(330)의 두께의 균일도가 개선될 수 있고 원하는 두께를 상기 유기 절연층(320) 및 상기유기 활성층(330)을 용이하게 형성할 수 있다. 따라서, 상기 유기 절연층(320) 및 유기 활성층(330)을 포함하는 유기 박막 트랜지스터의 전기적 특성을 개선할 수 있다.
또한, 본 발명에 실시 예들에 따르면, 유기 절연층(320) 및 유기 활성층(330)의 표면을 제2 임프린트 공정(S20)에 의해서 평탄화시킬 수 있다. 이에 따라서, 유기 절연층(320) 및 유기 활성층(330)에 추가적으로 열처리 공정 및 표면 평탄화 공정을 수행하는 것을 생략할 수 있다. 따라서, 유기 박막 트랜지스터의 제조 공정을 단순화시킬 수 있고, 제조 비용을 줄일 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
110: 제1막
115: 리세스 영역
120: 제2막
125: 돌출부
210: 패턴 몰드
215: 패턴부
220: 블랭크 몰드

Claims (16)

  1. 기판상에 제1 유기물을 포함하는 제1 막을 형성하는 것;
    상기 제1 막에 패턴 몰드를 이용하여 제1 임프린트 공정을 수행하는 것;
    상기 제1 임프린트 공정이 수행된 제1 막상에 제2 유기물을 포함하는 제2 막을 형성하는 것; 및
    상기 제2 막에 블랭크 몰드를 이용하여 제2 임프린트 공정을 수행하는 것을 포함하는 유기 박막층의 형성 방법.
  2. 제1항에 있어서,
    상기 제1 임프린트 공정을 수행하는 것은,
    상기 패턴 몰드로 상기 제1막을 가압하여 상기 제1 막내에 리세스 영역들을 형성하는 것; 및
    상기 리세스 영역이 형성된 상기 제1 막을 경화시키는 것을 포함하는 유기 박막층의 형성 방법.
  3. 제2항에 있어서,
    상기 제2 막은 상기 리세스 영역들을 채우도록 형성되는 유기 박막층의 형성 방법.
  4. 제2항에 있어서,
    상기 패턴 몰드는 상기 패턴 몰드의 일면으로부터 돌출된 복수의 패턴부들을 포함하고,
    상기 패턴부들의 각각의 높이는 상기 리세스 영역들의 각각의 높이와 동일한 유기 박막층의 형성 방법.
  5. 제2항에 있어서,
    상기 제1 막을 경화시키는 것은,
    상기 제1 막에 자외선을 조사하는 것 또는 상기 제1막을 열처리하는 것을 포함하는 유기 박막층의 형성 방법.
  6. 제1항에 있어서,
    상기 제1 유기물 및 상기 제2 유기물은 동일한 유기 박막층의 형성 방법.
  7. 제1항에 있어서,
    상기 제2 임프린트 공정을 수행하는 것은,
    상기 블랭크 몰드로 상기 제2막을 가압하여 상기 제2막의 표면을 평탄화시키는 것; 및
    상기 평탄화된 제2막을 경화시키는 것을 포함하는 유기 박막층의 형성 방법.
  8. 제7항에 있어서,
    상기 제2 막을 경화시키는 것은,
    상기 제2 막에 자외선을 조사하는 것 또는 상기 제2막을 열처리하는 것을 포함하는 유기 박막층의 형성 방법.
  9. 제1항에 있어서,
    상기 제1막 및 상기 제2막은 경화 개시제를 더 포함하는 유기 박막층의 형성 방법.
  10. 서로 이격된 복수의 리세스 영역들을 포함하는 제1막; 및
    상기 제1막 상에 상기 리세스 영역들을 각각 채우는 복수의 돌출부들을 포함하는 제2막 포함하되,
    상기 제1막의 상기 각 리세스 영역의 높이는 상기 제2막의 상기 각 돌출부의 높이와 동일하고,
    상기 제1 막 및 상기 제2막은 동일한 유기물을 포함하는 유기 박막층.
  11. 제10항에 있어서,
    상기 제2막은 상기 돌출부들이 배열된 제1면 및 상기 제1면에 대향되는 제2면을 갖고,
    상기 제2막의 상기 제2면은 평편한 면인 유기 박막층.
  12. 제10항에 있어서,
    상기 제2막의 상기 돌출부들의 표면들은 상기 제1막의 상기 리세스 영역들의 내면들과 접촉하는 유기 박막층.
  13. 기판상에 배치되는 게이트 전극;
    상기 기판상에 게이트 전극을 덮는 유기 절연층;
    상기 유기 절연층상에 배치되는 유기 활성층; 및
    상기 유기 활성층 상에 배치되고 서로 이격된 제1 전극 및 제2 전극을 포함하되,
    상기 유기 절연층은 서로 이격된 복수의 리세스 영역들을 포함하는 제1 절연층 및 상기 제1 절연층상에 상기 리세스 영역들을 각각 채우는 복수의 돌출부들을 포함하는 제2 절연층을 포함하고,
    상기 제1 절연층의 상기 각 리세스 영역의 높이는 상기 제2 절연층의 상기 각 돌출부의 높이와 동일하고,
    상기 제1 절연층 및 상기 제2 절연층은 동일한 유기 절연물을 포함하는 유기 박막 트랜지스터.
  14. 제13항에 있어서,
    상기 유기 활성층과 접촉되는 상기 제2 절연층의 일면은 평편한 면인 유기 박막 트랜지스터.
  15. 제13항에 있어서,
    상기 유기 활성층은 서로 이격된 복수의 리세스 영역들을 포함하는 제1 반도체층 및 상기 제1 반도체층상에 상기 리세스 영역들을 각각 채우는 복수의 돌출부들을 포함하는 제2 반도체층을 포함하고,
    상기 제1 반도체층의 상기 각 리세스 영역의 높이는 상기 제2 반도체층의 상기 각 돌출부의 높이와 동일하고,
    상기 제1 반도체층 및 상기 제2 반도체층은 동일한 유기 반도체 물질을 포함하는 유기 박막 트랜지스터.
  16. 제15항에 있어서,
    상기 제1 전극 및 상기 제2 전극과 접촉되는 상기 유기 활성층의 일면은 평편한 면인 유기 박막 트랜지스터.
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