JP5232772B2 - 自己整合型高性能有機ｆｅｔの構造及び製造 - Google Patents

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関連出願

本願は、２００６年４月２７日に出願した米国特許出願番号第１１／３８０，５１７号の優先権を主張する。この出願は、その全体を本願に参照として組み込むものとする。

本発明は、有機トランジスタに係り、より具体的には、効率のよい大量生産に適した自己整合パターニング技術を用いて高性能有機ＦＥＴを製造し、それにより、短チャネル長を有する有機ＦＥＴデバイスが得られる構造及び方法に係る。

有機電界効果トランジスタ（ＦＥＴ）は、ディスプレイ、電子バーコード、及びセンサを含む多数の用途に向けて提案されてきている。プロセスの費用が低いこと、大面積の回路であること、及び有機材料の化学的な活性性質が、様々な用途において有機ＦＥＴが重要となる主な理由である。これらの課題の多くは、フレキソ印刷、グラビア印刷、シルクスクリーン印刷、及びインクジェット印刷といった印刷技術を用いた製造法に依存する。

有機ＭＯＳトランジスタは、動作において、シリコン金属酸化膜半導体トランジスタと同様である。構造における主な相違点は、有機ＭＯＳトランジスタは、より一般的な無機シリコンＭＯＳデバイスに用いられるシリコン層ではなく、デバイスの半導体として薄層の半導体有機ポリマーフィルムを用いることである。

図１を参照するに、トップゲートボトムコンタクト型の有機ＭＯＳトランジスタ１００の断面図を示す。２つの導体領域１０１及び１０２が基板１１２上に堆積されてパターニングされる。導電性領域１０１と１０２との間のギャップは、「チャネル」と知られ、図１にでは１０３と示す。半導体層１０４が、導電性領域１０１及び１０２上に堆積される。誘電体材料からなる薄膜１０６が、半導体層１０４の表面に堆積される。導電性膜１０８が有機半導体１０６の表面に堆積されてパターニングされてゲートが形成される。このゲートは、チャネル領域１０３を完全に覆う。

電界効果によって、ゲート導体１０８とソース１０１との間に印加される電圧は、半導体領域１０４と誘電体１０６との間の界面付近におけるチャネル領域１０３における有機半導体の抵抗を変更する。別の電圧が、ソース１０１とドレイン１０２との間に印加されると、ドレインとソースとの間に、ゲート−ソース電圧とドレイン−ソース電圧の両方に依存する電流が流れる。

有機半導体材料は、しばしば、ポリマー材料、低分子量材料、又はハイブリッド材料として分類される。ペンタセン、ヘキシチフェン（hexithiphene）、ＴＰＤ、及びＰＢＤは低分子材料の例である。ポリチオフェン、パラテニレン・ビニレン（parathenylene vinylene）、及びポリフェニレン・エチレンは、ポリマー半導体の例である。ポリビニル・カルバゾールは、ハイブリッド材料の例である。これらの材料は、絶縁体又は導体としては分類されない。有機半導体は、無機半導体におけるバンド理論と同様に挙動しうる。しかし、有機半導体において電荷キャリアを生じさせる実際のメカニクスは、無機半導体とは実質的に異なる。シリコンといった無機半導体では、キャリアは、異なる原子価を有する原子を、ホスト結晶格子に導入することにより発生され、その量は、伝導帯内に注入されたキャリア数として表され、その動きは、波動ベクトルｋにより表すことができる。有機半導体では、キャリアは、炭素分子の混成により特定の材料において発生される。炭素分子の混成では、π電子と呼ぶ弱結合電子は、非局在化され、電子の発生源である原子から比較的長い距離を移動する。この効果は、共役分子又はベンゼン環構造を含む材料において特に示される。非局在化によって、これらのπ電子は、伝導帯内にあるとして大まかに表現することができる。このメカニズムでは、電荷移動度（電荷移動度は、キャリアが半導体内を移動する速度を表す尺度）は低く、それにより、有機半導体は、無機半導体と比較して電流特性が大幅に低くなる。

低移動度に加えて、キャリア発生の物理的過程も、有機ＭＯＳトランジスタと無機半導体との動作における別の重要な相違点である。一般的な無機半導体の動作では、チャネル領域の抵抗は、半導体内で少数キャリアとして存在するようなタイプの電荷で形成される電荷キャリアから構成される「反転層」により変更される。シリコンバルクは、伝導に用いられるキャリアとは反対のタイプのキャリアがドープされる。例えば、ｐ型無機半導体は、ｎ型半導体で形成されるが、ｐ型キャリア（ホールとも呼ぶ）を用いて、ソースとドレインの間に電流を流す。しかし、一般的な有機半導体の動作では、チャネル領域の抵抗は、半導体内で多数キャリアとして存在するようなタイプの電荷で形成される電荷キャリアから構成される「蓄積層」により変更される。例えば、ＰＭＯＳ有機トランジスタは、Ｐ型半導体及びｐ型キャリア（即ち、ホール）を用い、一般的な動作における電流を生成する。

有機トランジスタは、無機トランジスタより大幅に低い性能を有するが、有機トランジスタの製造に用いる材料及び処理技術は、無機トランジスタの製造に用いる材料及び処理技術よりかかる費用は大幅に少ない。したがって、有機トランジスタ技術は、低価格が望まれ低性能であることが許容可能である用途に適用される。有機及び無機のトランジスタの性能は、ソースとドレインとの間の空間として画成されるチャネル長に部分的に依存する。最大動作周波数は、このチャネル長の二乗に反比例する。したがって、この空間を可能な限り減少することが望ましい。低価格の印刷技術は、一般に、２５μの最小範囲に限定される。これよりも細かい分解能での印刷はほとんどの場合不可能である。

従来技術では、ソースとドレインが互いに垂直であるトランジスタ構造が提案されている。このタイプの構造は、高分解能で印刷する必要なくソースとドレインとの間に小さいギャップを実現するという利点を有する。図２にその基本構造を示す。第１の導体金属ソース２０４及び第２の導体金属ドレイン２０６は、第１の誘電体層２０８のどちらかの側面に堆積される。トランジスタのチャネルは、第１の金属導体と第２の金属導体との間の面２０９により画成され、チャネル長は、第１の誘電体の厚さによって決められる。第２の誘電体２０７及び第３の導体２１４が、その面上に堆積されてトランジスタが完成する。これにより、ソースとドレインとの間に短いギャップを印刷する必要なく高性能の短チャネル長トランジスタが製造される。

この構造を有効に実現するためには、金属ドレイン２０６と、第１の誘電体２０８の傾斜部の始点２１１との位置合わせが重要である。

図３は、金属ドレイン３０６と、下にある第１の誘電体層３０８との位置合わせがよくない場合の結果を示す。複数の層が位置合わせされる場合、１つの層がその下にあるもう１つの層に対して形成されることが可能である精度を示す位置合わせ許容誤差が必ずある。導体が傾斜部に印刷される場合、インクは、金属ソース３０４の近くに流れ、それにより、トランジスタは機能不可となる。したがって、インクが誘電体３０８の傾斜部３０９上に印刷されないことを保証するように傾斜部のエッジからの許容誤差があることが必要である。その結果、最悪の位置合わせの場合でも、誘電体３０８の面上のギャップが、金属ドレイン層３０６は誘電体傾斜部３０９のエッジにおける点３１１上となることを保証するように金属ドレイン層３０６は製造されなければならない。しかし、公称デバイスのチャネル長は、ここでは、金属ドレイン３０６と金属ソース３０４との間の総距離により決定され、この総距離は、ここでは、傾斜部３０９に誘電体３０８の表面上のギャップ３１３を足したものである。位置合わせ許容誤差は、誘電体３０８の厚さに比べて厚い可能性が高いので、追加のギャップ３１３は、比較するとかなり大きい可能性が高い。そうすると、垂直トランジスタにより得うるこの短チャネル長の利点は、損なわれてしまう。この理由から、有効な垂直トランジスタを得るためには、この位置合わせ許容誤差を考慮する必要がないプロセスが必要である。

従来技術における、位置合わせ許容誤差を考慮する必要をなくす１つの方法は、Natalie Stutzmann、Richard Friend、及びHenning Sirringhauseによって２００４年３月２１日発行の「Science」において「Self-Aligned, Vertical-Channel Polymer Field-Effect Transistors」なる名称の記事に記載されている。図４はこの方法を説明する。図４を参照するに、Ｖ字型のインプレッションダイ（impression die）４１０が、第１の金属ソース４０４、第１の誘電体４０６、及び第２の金属４０８からなる、前に堆積された層に入るように押される。インプレッションダイ４１０が持ち上げられると、層に切り込みができ、傾斜部を有する誘電体４０６が形成され、その誘電体の傾斜部の上部において第２の金属４０８が切り取られる。しかし、この製造法には幾つかの問題があり実用的ではない。この方法の深刻な問題は、インプレッションダイを層に入るように押し付ける際に金属層４０８に亀裂が入り、第２の導体４０８及び第１の導体４０４を短絡させてしまうことである。この方法の別の問題は、ダイのインプレッションは、デバイスの底部において先端部を形成してしまい、この領域では堆積される層の厚さを制御することが非常に困難となることである。この方法の更なる問題は、圧力によって、インプレッションダイの侵入深度が制御されることである。インプレッションダイの圧力が軽すぎる場合、インプレッションは、第１の金属層４０４まで侵入しない。インプレッションダイの圧力が重すぎる場合、インプレッションダイは、基板４０２を貫通し、トランジスタの性能に悪影響を及ぼしてしまう。したがって、圧力の範囲は、第１の導体４０４の厚さにより決定されるので、この圧力変動は、大量且つ低価格で製造するには狭すぎる。

したがって、低価格の印刷技術を用いてチャネル長が短い有機ＦＥＴの実用的な構造が望まれる。

発明の概要

本発明では、大量且つ低価格で低チャネル長デバイスを生成可能な構造及びその製造方法を開示する。かかる構造は、ソース端子として機能する第１の導体層、第１の誘電体層、ドレイン端子として機能する第２の導体層、半導体層、第２の誘電体層、及び、ゲート端子として機能する第３の導体層である、連続堆積されたパターニングされた層を含む。この構造では、トランジスタは、第１の導体層と第２の導体層との間で第１の誘電体のエッジ上に形成される。

第２の導体層は、誘電体により形成される隆起面上に堆積され、このとき、導電性インクは誘電体の隆起面間の溝の中に流れ込まないようにされる。本発明の一実施形態では、このことは、平らな又は回転式印刷プレートを導電性インクで被覆し、適切な圧力を加えてインクを誘電体の隆起面だけに堆積することで達成される。このようにすると、第２の金属は、その下にある層と自動的に位置合わせされる。この自己整合性と、誘電体材料の厚さにより形成される短いチャネルにより、高分解能リソグラフィ機器を必要とすることなく高性能ＦＥＴを生成できる。

本発明を、添付図面において限定的ではなく例示的に説明する。図中、同様の参照番号は、同様の要素を示すものとする。

従来技術による、絶縁基板、有機ポリマーフィルム、誘電体層、及び導電ゲートを含む有機ＦＥＴトランジスタを示す断面図である。

従来技術による、絶縁基板、有機ポリマーフィルム、誘電体層、及び導電ゲートを含む垂直ＦＥＴトランジスタを示す断面図である。

金属層と誘電体層との位置合わせがうまくいかない場合の従来技術による垂直ＦＥＴトランジスタを示す断面図である。

従来技術による、金属と誘電体との間の自己整合を実現する「Ｖ字型溝」方法を説明する断面図である。

本発明の一実施形態による垂直有機ＦＥＴトランジスタを生成する構造を示す図である。

本発明の別の実施形態による、別個のゲート端子、ソース端子、及びドレイン端子を有する垂直有機ＦＥＴトランジスタを生成する構造を示す図である。

本発明の一実施形態による構造を生成する様々なプロセスステップを説明する図である。

金属層を相互接続するためのコンタクトホールを本発明の別の実施形態によるプロセスに組み込む方法を説明する図である。

図５を参照するに、本発明の一実施形態を示す。この構造は、導体金属ソース５０２、第１の絶縁誘電体５０４、導体金属ドレイン５０６、半導体５０８、第２の絶縁誘電体５１０、導体金属ドレイン５１２、及び導体金属ゲート５１４のパターニングされた層を、基板５５０上に連続的に堆積することにより形成される。

図５を参照するに、領域５２０は、この構造により形成されるトランジスタを表す。このデバイスのソースは、金属ソース５０２により形成され、ドレインは、金属ドレイン５０６により形成される。金属ドレイン５０６と金属ソース５０２との間の垂直空間は、領域５２０におけるデバイスのチャネル領域５３０を形成する。チャネル領域５３０には、半導体５０８、第２の誘電体５１０、及び金属ゲート５１４の連続層が重ねられる。領域５２０におけるトランジスタのゲート端子は、金属ゲート５１４である。

図５を参照するに、領域５２２は、同じ構造により形成される第２のトランジスタを表す。ギャップ５４０は、トランジスタのチャネルである。この実施形態では、トランジスタ５２０及び５２２は、ゲート端子に対し同じ電気接続を共有する。ドレイン端子とソース端子は、電気的に独立した端子である。

図６は、領域６２０と領域６２２との間で金属ゲート層及び金属ソース層が連続的でない本発明の別の実施形態を示す。したがって、この構造は、電気的に独立したソース端子、ドレイン端子、及びゲート端子を有する。

図７は、上述の構造を形成するプロセスの開始を示す。導体金属ソース７０２が基板７５０上に堆積される。図示する具体的な実施形態では、連続層を示すが、この層は、一般にはパターニングされて、各トランジスタに対し独立したソース端子が形成される。好適なパターニング法は、グラビア印刷、フレキソ印刷、インクジェットペイント、又はオフセットリソグラフィといった相加法により実現される。金属ソースに好適な材料は、任意の溶液ベースの導体であってよく、例えば、フレーク銀インク、フレーク金インク、ナノ粒子銀インク、ナノ粒子金インク、ＰＥＤＯＴ、ポリチオフェン、及びポリアナレン（polyanalene）がある。或いは、このパターニングは、基板が最初にドクターブレード法といった方法により被覆され、次に、エッチング、リフトオフ、レーザアブレーション、又は不所望の材料の除去を介したパターニングステップが行われる減法によっても実現されてもよい。減法は、蒸発、スパッタリング、及び昇華といった非印刷可能堆積技術を用いて導体金属にも用いることができる。

図７を更に参照するに、パターニングされた誘電体層７０４が堆積される。好適なパターニング法は、グラビア印刷、フレキソ印刷、インクジェットペイント、又はオフセットリソグラフィといった相加法を用いる溶液ベースの誘電体を堆積することにより実現される。或いは、このパターニングは、基板が最初に蒸発、スパッタリング、昇華、又はドクターブレード法といった方法によって被覆され、次に、エッチング、リフトオフ、レーザアブレーション、又は不所望の材料の除去を介するパターニングステップが行われる減法により実現されてもよい。

第１の誘電体層７５４のエッジ７０５の傾斜部は、後続の層がこの面上にアクティブなトランジスタを形成するので、この構造の形成において重要な検討事項である。相加的な堆積法を用いる場合、この傾斜部は、誘電体溶液の表面張力と、下にある堆積面の表面エネルギーを適切に調整することにより制御することができる。インクの表面張力は、界面活性剤を添加するといった方法や、溶液の重量対固体比を調整することにより変更できる。堆積面の表面エネルギーは、コロナ処理、酸素プラズマ、紫外線暴露、及びオゾン処理といった方法により変更できる。

図８は、図７と同じ層を有する。同様の層には同様の参照番号を付している。具体的には、金属ソース層８０２及び誘電体層８０４が基板８５０上に堆積される。後続の層は、平らな印刷プレート又は回転式印刷ロールの表面を導電性インクで被覆することにより堆積される。導電性インクは、溶液ベースのフレーク導体インク、溶液ベースのナノ粒子金属インク、ＰＥＤＯＴ、ポリアナレン（polyanalyene）、ポリチオフェン、又は、他の溶液ベースの導電性流体でありうる。印刷プレートの印刷圧と、印刷プレートを形成する材料は適切に調整されて、インクが、第１の誘電体８０４により形成された隆起面には移るが、誘電体パターンによって形成された隆起面間の溝には移らないようにされる。このメカニズムによって、第１の誘電体上に自己整合型の金属コーティングが得られ、これにより、光学的な位置合わせといった他の手段によって２つの層を位置合わせする必要がなくなる。

図９は、転写装置９４９に被覆された金属インクの意図した挙動を説明する。誘電体９０４により形成された隆起面に接触するインクは、かかる誘電体の表面に付着する。隆起した誘電体表面の間に形成された溝は、溝内にインクが侵入しないよう十分に深い。転写装置９４９が持ち上げられると、溝の領域に対応する導電性インク９０５は転写装置に残り、回路の表面には移らない。

図１０は、自己整合型の金属堆積が完了した後に得られる構造を示す。金属ソース１００２、第１の誘電体層１００４、及び金属ドレイン１００６は基板１０５０上に堆積される。金属ドレイン１００６は、誘電体１００４のエッジに自己整合される。

図１１は、本プロセスにおける次のプロセスステップである半導体層１１０８の堆積を示す。半導体層は、図１１においては連続的に示すが、パターニングされてもよい。機能的な要件としては、半導体が、金属ドレイン１１０６と金属ソース１１０２との間で第１の誘電体１１０４の垂直面１１３０及び１１４０上に堆積されることである。この領域は、トランジスタのチャネル領域となる。半導体材料には、ペンタセン、ヘキシチフェン（hexithiphene）、ＴＰＤ、及びＰＢＤといった低分子材料と、ポリチオフェン、パラテニレン・ビニレン（parathenylene vinylene）、及びポリフェニレン・エチレンといったポリマー材料が含まれる。ポリビニル・カルバゾールといったハイブリッド材料も、半導体材料として良好な候補である。堆積方法には、フレキソ印刷、グラビア印刷、シルクスクリーニング、又はオフセットリソグラフィといった相加法が含まれる。堆積方法には、コーティング法、蒸発、スパッタリング、及び昇華といった減法も含まれる。

図１２は、第２の誘電体１２１０の堆積を示す。この層は、半導体パターン１２４０を包まなければならない。誘電体材料は、印刷可能な材料であることが好適であり、このような材料は、スピン・オン・ガラスといった無機前駆体、又は、架橋ポリビニルフェノール（ＰＶＰ）、ポリプロピレン、ＣＹＴＯＰ、ポリビニルアルコール、ポリイソブチレン、ＰＭＭＡ、ポリエチレン・テレフタレート（ＰＥＴ）、ポリ−ｐ−キシレン、及びＣＹＭＭといったポリマーベースの誘電体を含む。或いは、誘電体は、蒸発され、スパッタリングされ、又は、熱及び化学反応によって成長させられ、その後に、エッチング又はレーザアブレーションによりパターニングされる材料であってよい。堆積方法には、フレキソ印刷、グラビア印刷、シルクスクリーニング、インクジェット印刷、又はオフセットリソグラフィといった相加法が含まれる。堆積方法には、コーティング法、蒸発、スパッタリング、及び昇華といった減法も含まれる。

図１３は、金属ゲート１３１４の堆積を示す。この層は、第２の誘電体１３１０の表面上あるようパターニングされる必要がある。電気的に機能するためには、この金属層は、図１３におけるエッジ１３３０及び１３４０により画定されるトランジスタのチャネルに沿って第２の誘電体層１３１０を覆わなければならない。この層は、トランジスタのゲート端子として機能し、ソースからドレインへとトランジスタ内を流れる電荷キャリアの数を制御する。

上記説明は、トランジスタの形成を説明したものである。完了した回路設計では、これらのトランジスタは、図１４に示すように、適切な金属ゲート領域、金属ドレイン領域、及び金属ソース領域を、第１の誘電体及び第２の誘電体における開口を介して接続することにより相互接続される。第２の誘電体１４１０及び半導体層１４０４における開口１４１１は、トランジスタの金属ゲート１４１４と金属ソース１４０２との間に接続を形成する。トランジスタのチャネルは、１４４０により画成される。これらのホールは、誘電体及び半導体が印刷されたときにホールを残すことにより形成されるか、又は、レーザアブレーション、エッチング、又はリフトオフを含む減法により生成される。これらのホールが適切なサイズであり、導電性インクの粘度が十分に低い場合、誘電体インクはこれらのホール内に流れ込む。なお、この技術を用いてコンタクトホールを介してコンタクトを形成する場合、金属ドレイン層１４０６から金属ソース層１４０２へのコンタクトホールは許可されない。金属ドレイン層１４０６は、隆起面に対して自己整合するように形成されるので、その層に形成されたコンタクトホールの中に流れ込まない。回路設計の観点から、このことは制限とはならない。これは、金属ドレイン１４０６と金属ソース１４０２との間の電気的なコンタクトは、その接続を形成するために２つのコンタクトを形成することにより依然として形成することができることによる。図１４に示すように、開口１４１２は、金属ゲート１４１４と金属ドレイン１４０６との間に接続を形成し、開口１４１１は、同じノード金属ゲート１４１４と金属ソース１４０２との間に接続を形成し、それにより、金属ソース１４０２と金属ドレイン１４０６との間に電気的コンタクトを形成する。

或いは、これらのコンタクトホールは、インクジェット印刷といった方法によってホール内に導電性溶液を注入することにより埋められてもよい。低粘度の導電性インクを用いたベクトルベース（vector-based）のインクジェット印刷は、コンタクトホール周りの壁が導電性流体を含むので特に効果的である。埋め込みは、厚い金属が望まれない領域は誘電体材料により覆われるので電気めっきでも実現され、それにより、電気めっき剤からこれらの領域が保護される。無電解めっき法も導電性材料でコンタクトホールを埋める方法として用いてよい。コンタクトホールに導体が埋め込まれると、金属ドレイン１５１１及び金属ソース１５０２からのコンタクトホールは、図１５に示すように許可される。

第１の誘電体層１５０４の厚さによって、トランジスタのチャネル長が決定される。トランジスタの短チャネル長効果が適切に管理され且つ耐性がある限り、最小で５０ｎｍ又はそれよりも薄い層が可能である。なお、このような薄い堆積には、上述した金属ドレイン１５１１の堆積手段が十分に巧みに設計されて誘電体により形成される溝内に不注意に金属を堆積しないようにされることが必要である。このような薄い第１の誘電体層では溝は、溝は非常に浅くなる。その一方で、第１の誘電体１５３０の厚さは、数十ミクロンのオーダにもなりうる。このようにして生成されたトランジスタデバイスは、チャネル長が増加することにより低いオン電流をもたらすが、堆積方法は、溝が深い場合は、巧みに設計される必要はない。一般的な第１の誘電体の厚さは、１乃至３μｍである。第２の誘電体の厚さもデバイス性能に重要であり、１００ｎｍ乃至５００ｎｍであるが、トランジスタの性能ターゲットに依存してより厚くても、又は、層がピンホールなしで再現可能に堆積される限りより薄くてもよい。他の層の厚さは、トランジスタの挙動には二次的な影響しかないので、他の層の厚さは非常に大きい範囲を有する。半導体１５０８、金属ドレイン１５１１、金属ゲート１５１４の厚さは、一般的に、５０ｎｍ乃至１μｍであるが、堆積手段の精度及びトランジスタ性能ターゲットに依存してより厚くても又は薄くてもよい。

本発明を、上述した説明及び例示的な実施形態において詳細に説明したが、当業者であれば多くの変更を本発明の精神及び範囲から逸脱することなく行いうることは理解されよう。したがって、例えば、上述した構造は、自己集合された単分子層（ＳＡＭ）、コロナ処理、又は、他の表面処理を含み、最適な印刷特性のための所望の表面エネルギー及びコンタクト角度が得られることは理解されよう。導体層は、付着を高める、又は、印刷面のウェッティングを増加する又は減少する目的で、第１の導体、第２の導体、又は第３の導体層下で別の導電層を含んでよい。金属層は、金浸漬又はチオール処理により処理されて酸化を減少し、金属の有効仕事関数を増加し、半導体ポリマーと結晶構造の所望の位置合わせを促進しうる。誘電体層は、付着を促進する、誘電体を介する漏れを少なくする、誘電体層のキャパシタンスを変更する、誘電体のエッジの傾斜部を制御する能力を高める目的で２以上の層から構成されてもよい。各堆積ステップの後、又は、処理全体の終わりにおいて行われる様々な硬化ステップも含まれうる。

Claims (13)

1. 有機電界効果トランジスタの製造方法であって、
   基板層を形成する段階と、
   前記基板層上に導電性ソース層を形成する段階と、
   前記導電性ソース層上に、前記トランジスタのチャネル長を形成する傾斜部を有する第１の誘電体層を形成する段階と、
   前記第１の誘電体層上に、前記形成された傾斜部のエッジに自己整合される自己整合型導電性ドレイン層を形成する段階と、
   前記傾斜部上に有機半導体材料の半導体層を形成する段階と、
   前記傾斜部上に形成された前記半導体層上に、第２の誘電体層を形成する段階と、
   前記第２の誘電体層上に導電性ゲート層を形成する段階と、
   を含む方法。
2. 前記半導体層と前記第２の誘電体層に開口を形成して、前記導電性ソース層へのコンタクトを可能にする段階を更に含む、請求項１に記載の方法。
3. 前記半導体層と前記第２の誘電体層に開口を形成して、前記導電性ドレイン層へのコンタクトを可能にする段階を更に含む、請求項１または請求項２に記載の方法。
4. 前記第１の誘電体層を形成する段階は、前記導電性ソース層上に溶液ベースの誘電体を堆積することにより、少なくとも２つの隆起面と、該少なくとも２つの隆起面の間の溝とを形成する段階を含み、
   前記自己整合型導電性ドレイン層を形成する段階は、
   溶液ベースの導体を含むインクを印刷プレートの表面に被覆する段階と、
   前記印刷プレートを用いて、前記インクを前記第１の誘電体層の前記少なくとも２つの隆起面には転写するが、前記第１の誘電体層における前記溝には転写しない段階と、
   を更に含む、請求項１から請求項３の何れかに記載の方法。
5. 前記印刷プレートの圧力を調整して、前記第１の誘電体層の前記少なくとも２つの隆起面だけにインクが転写され、前記第１の誘電体における前記溝にはインクが実質的に転写されないようにインク転写を最適化する、請求項４に記載の方法。
6. 前記傾斜部は、前記第１の誘電体層の形成に用いる前記溶液ベースの誘電体の表面張力と、前記導電性ソース層の表面エネルギーとを調整して制御される、請求項４または請求項５に記載の方法。
7. 前記第１の誘電体層の形成に用いる前記インクの前記表面張力は、界面活性剤の添加、又は、前記インクの溶液の重量対固体比の調整により変更される、請求項６に記載の方法。
8. 前記導電性ソース層の前記表面エネルギーは、コロナ処理、酸素プラズマ処理、紫外線暴露、オゾン処理、又は前記表面エネルギーの変更に設計された材料の塗布により調整される、請求項６または請求項７に記載の方法。
9. 第１及び第２の有機電界効果トランジスタを形成する段階を含み、
   前記導電性ソース層を形成する段階は、前記第１及び第２の有機電界効果トランジスタのための一対の導電性ソース層を形成する段階を含み、
   前記第１の誘電体層を形成する段階は、前記第１及び第２の有機電界効果トランジスタのための一対の第１の誘電体層を形成する段階を含み、
   前記自己整合型導電性ドレイン層を形成する段階は、前記第１及び第２の有機電界効果トランジスタのための一対の自己整合型導電性ドレイン層を形成する段階を含み、
   前記半導体層を形成する段階は、前記第１及び第２の有機電界効果トランジスタのための一対の半導体層を形成する段階を含み、
   前記導電性ゲート層を形成する段階は、前記第１及び第２の有機電界効果トランジスタのための一対の導電性ゲート層を形成する段階を含む、請求項１から請求項８の何れかに記載の方法。
10. 前記導電性ソース層は、フレーク銀インク、フレーク金インク、ナノ粒子銀インク、ナノ粒子金インク、ＰＥＤＯＴ、ポリチオフェン、及びポリアナレンを含む溶液ベースの導体を用いて形成される、請求項１から請求項９の何れかに記載の方法。
11. 前記印刷プレートは、溶液ベースのフレーク導体インク、溶液ベースのナノ粒子金属インク、ＰＥＤＯＴ、ポリアナレン、ポリチオフェン、又は他の溶液ベースの導電流体を含む導電性インクで被覆される、請求項４に記載の方法。
12. 前記半導体層は、
    ペンタセン、ヘキシチフェン、ＴＰＤ、及びＰＢＤを含む低分子材料と、ポリチオフェン、パラテニレン・ビニレン、及びポリフェニレン・エチレンを含むポリマー材料と、ポリビニル・カルバゾールを含むハイブリッド材料のうち１以上を用いて形成される、請求項１から請求項１１の何れかに記載の方法。
13. 前記第２の誘電体層は、スピン・オン・ガラス、架橋ポリビニルフェノール（ＰＶＰ）、ポリプロピレン、ＣＹＴＯＰ（登録商標）、ポリビニルアルコール、ポリイソブチレン、ＰＭＭＡ、ポリエチレン・テレフタレート（ＰＥＴ）、ポリ−ｐ−キシレン、及びＣＹＭＭからなる群から選択された印刷可能材料を用いて形成される、請求項１から請求項３の何れかに記載の方法。

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