KR20100047851A

KR20100047851A - 반도체 장치와 그 제조 방법 및 화상 표시 장치

Info

Publication number: KR20100047851A
Application number: KR1020107001901A
Authority: KR
Inventors: 세이이치 나카타니; 요시히사 야마시타; 다카시 기타에; 스스무 사와다
Original assignee: 파나소닉 주식회사
Priority date: 2007-08-07
Filing date: 2008-08-06
Publication date: 2010-05-10
Also published as: CN101772842B; CN101772842A; US8193526B2; TW200913336A; US20110204367A1; EP2178126A4; WO2009019864A1; JP4733767B2; EP2178126A1; JPWO2009019864A1

Abstract

더욱 고밀도로 반도체 소자를 형성할 수 있는 반도체 장치 및 그 제조 방법을 제공한다. 아울러 이 반도체 장치를 이용한 화상 표시 장치의 제공도 한다. 한쪽 면으로부터 다른 쪽 면에 관통하는 스루홀을 갖는 수지 필름과, 상기 스루홀의 내벽을 따라 설치된 소스 전극과, 상기 스루홀의 내벽을 따라 설치된 드레인 전극과, 상기 스루홀에 대향해서 상기 수지 필름의 다른 쪽 면에 설치된 게이트 전극과, 상기 게이트 전극 상에 설치되어, 상기 스루홀 내의 저부(底部)에 위치하는 절연층과, 상기 소스 전극과 상기 드레인 전극에 접촉하도록 상기 스루홀의 내부에 배치된 유기 반도체를 구비하고, 상기 유기 반도체는, 상기 스루홀 내의 저부에 있어서 상기 절연층의 적어도 일부와 접촉하고, 그 접촉한 절연층 근방의 유기 반도체에 채널이 형성되는 것을 특징으로 하는 반도체 장치이다.

Description

반도체 장치와 그 제조 방법 및 화상 표시 장치{SEMICONDUCTOR DEVICE, METHOD FOR MANUFACTURING THE SAME AND IMAGE DISPLAY}

본 발명은, 유기 반도체를 갖는 반도체 장치와 그 제조 방법 및 그것을 구비한 화상 표시 장치, 특히 수지 필름 상에 형성된, 유기 반도체를 갖는 반도체 장치와 그 제조 방법 및 그것을 구비한 화상 표시 장치에 관한 것이다.

정보 단말의 보급에 따라, 컴퓨터용의 디스플레이(display)로서, 더욱 경량의 평판 디스플레이에 대한 요구가 높아지고 있다. 또한 정보화의 진전에 따라, 종래, 종이 매체로 제공되고 있었던 정보가 전자화되는 기회가 증가하여, 얇고 가벼우며, 손쉽게 운반 가능한 모바일용 표시 매체로서, 전자 페이퍼 혹은 디지털 페이퍼에의 요구도 높아지고 있다(특허 문헌 1 등).

일반적으로 평판형(플랫 파넬(flat panel)) 디스플레이 장치에 있어서는, 액정, 유기 EL(유기 일렉트로루미네슨스(electroluminescence)), 전기 영동(泳動) 등을 이용한 소자를 이용해서 표시 매체를 형성하고 있다. 이것들의 표시 매체에서는 화면 휘도의 균일성이나 화면 재기록 속도 등을 확보하기 위해서, 화상 구동 소자로서 액티브(active) 구동 소자(TFT 소자)가 주로 이용되고 있다. 예를 들면, 보통의 컴퓨터 디스플레이에서는 유리 기판 상에 이것들 TFT 소자를 형성하여, 액정, 유기 EL 소자 등이 밀봉되어 있다.

TFT 소자에는 종래, 주로 a-Si(어모퍼스 실리콘(amorphous silicon)), P-Si(폴리실리콘(poly-silicon)) 등의 Si 반도체가 이용되고 있다. 이것들 Si 반도체(필요에 따라서 금속막)를 다층화하고, 소스, 드레인, 게이트 전극을 기판 상에 순차적으로 형성해 감으로써 TFT 소자가 제조된다.

Si 반도체를 이용한 TFT 소자의 제조에는 이하에 나타내는 2개의 문제가 있다.

하나는, 스퍼터링(sputtering) 등, 진공 챔버(vacuum chamber)를 필요로 하는 진공계 내에서의 제조 프로세스를 몇 번이나 되풀이해서 각각의 층을 형성할 필요가 있어, 장치 비용, 운전 비용이 대단히 방대한 것으로 되고 있었다. 예를 들면, 각각의 층의 형성을 위해서 진공 증착, 도프(dope), 포토리소그래피, 현상 등의 공정을 몇 번이나 되풀이할 필요가 있어, 몇십 건의 공정을 경유해서 소자를 기판 상에 형성하고 있다. 스위칭(switching) 동작이 필요하게 되는 반도체 부분에 관해서도, p형, n형 등, 복수 종류의 반도체층을 적층하고 있다. 이러한 종래의 Si 반도체에 의한 제조 방법에서는, 진공 챔버 등의 제조 장치의 대폭적인 설계 변경이 필요로 되는 등의 이유로 디스플레이 화면의 대형화의 요구에 대응한 설비의 변경도 용이하지 않다.

2번째의 문제는, 사용하는 기재(基材)가 내열성을 갖는 재료로 한정되어, 수지 필름 등의 경량이고 가요성(可撓性)을 갖는 기재를 사용할 수 없다고 하는 문제이다.

Si 재료를 이용한 TFT 소자의 형성에는, 예를 들면 500∼1000℃로 높은 온도에서 가열하는 공정이 포함되기 때문에, 기판 재료는 이 높은 공정 온도에서도 사용할 수 있는 재료로 제한되어, 실제적으로는 유리를 이용하지 않을 수 없다. 이것 때문에 먼저 말한 전자 페이퍼 혹은 디지털 페이퍼라고 하는 박형(薄型) 디스플레이를, Si 반도체를 이용한 TFT 소자를 이용해서 구성하였을 경우, 유리 기판 때문에 그 디스플레이는 무겁고, 유연성에서 결여되어, 낙하 등의 충격으로 비교적 용이하게 깨어지는 등의 파손이 생긴다. 즉, 유리 기판 상에 TFT 소자를 형성해서 얻은 디스플레이 장치에서는, 휴대용 박형 디스플레이에의 요구를 충족시키는 것이 곤란하다.

이 문제를 해결할 수 있는 반도체 재료로서, 최근 정력적으로 연구가 진척되고 있는 것이 유기 반도체 재료이다. 유기 반도체는, 높은 전하(電荷) 수송성을 갖는 유기 화합물이며, 유기 EL 소자용의 전하 수송성 재료의 이외에, 유기 레이저 발진 소자나, 유기 박막 트랜지스터 소자(유기 TFT 소자)에의 응용이 가능하다.

유기 반도체를 이용한 반도체 장치(유기 반도체 디바이스)는, 비교적 낮은 온도로 형성할 수 있고, 따라서 기재(기판)에 관한 내열성의 제한이 완화되어, 투명 수지 기판 등의 플렉시블(flexible) 기재 상에서도, 예를 들면 TFT 소자를 형성하는 것이 가능하게 된다. 또한, 그 분자 구조를 적절하게 개량함으로써, 용액화한 유기 반도체를 얻을 수 있고, 이 유기 반도체 용액을 잉크(ink)화하여, 잉크 제트 방식을 포함하는 인쇄법을 이용함으로써, 불활성 분위기 중 등의 진공을 필요로 하지 않는 조건에서의 제조도 가능하게 된다.

인쇄 방식을 이용한 인쇄 일렉트로닉스 기술은, 저온 프로세스의 실시(탈(脫) 고온), 진공 프로세스의 완화(탈 진공 등의 이점에 추가해), 포토리소그래피 공정을 실시하지 않는 프로세스(탈 포토리소)를 실행할 수 있다.

도 15는, 인쇄 방식을 이용해서 제조하는, 유기 반도체(130)를 포함하는 반도체 디바이스(플렉시블 반도체 디바이스)(1000)의 구성을 모식적으로 나타내는 단면도이다. 반도체 디바이스(반도체 장치)(1000)는, 수지 기재(예를 들면, PET, PI)(110) 위에, 인쇄에 의해 각각의 층(120, 130, 140, 150)이 적층된 구조를 갖고 있다. 도시한 구성에서는, 수지 기판(110) 위에, 순차적으로, 배선층(120), 유기 반도체층(130), 절연막(140), 배선층(150)이 형성되어 있다. 구체적인 구성은, 적당히 개변(改變)되지만, 유기 반도체층(130)의 주변에는, 소스 전극(120s), 드레인 전극(120d), 게이트 전극(150g)이 배치되어, 유기 TFT가 구축된다.

이와 같이 투명 수지 기판 상에 TFT 소자를 형성하고, 그 TFT 소자에 의해 표시 재료를 구동시킴으로써, 디스플레이를 종래의 것보다도 가볍고, 유연성이 풍부하며, 떨어뜨려도 깨지지 않는(혹은 대단히 깨지기 어려운) 디스플레이로 만들 수 있다.

JP2007-67263 A

전자 페이퍼 혹은 디지털 페이퍼라고 하는 박형 디스플레이에서는, 더한층 소형 경량화에의 요구가 높고, 이것을 실현하기 위해서는, 반도체 장치(1000)의 반도체 소자를 더욱 고밀도로 형성할 필요가 있다.

마찬가지로, 거치형(据置型)의 액정이나 유기 EL 등의 화상 표시 장치에 있어서도, 대형화를 실행하면서 경량화, 박형화를 실행하여 가는 것에의 강한 요구, 혹은 종래와 같은 스페이스(space)에서 화소(畵素) 수(數)를 증가시키는 고품위화(고해상도화)에의 강한 요구가 있어, 이것들에 대응해 가기 위해서도 반도체 장치(1000)의 반도체 소자를 더욱 고밀도로 형성할 필요가 있다.

그러나, 반도체 장치(1000)는, 수지(110) 위에 평면적인 각각의 층(120, 130, 140, 150)을 순차적으로 적층해 나가는 구조이기 때문에, 형성되는 반도체 소자의 집적 밀도의 향상에 한계가 있다.

그래서, 본 발명은 수지 필름 기재의 내부에 반도체 소자를 형성함으로써, 더욱 고밀도로 반도체 소자를 형성할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다. 또한, 이 수지 필름 기재 내부에 반도체 소자를 형성한 반도체 장치를 이용한 화상 형성 장치를 제공하는 것도 목적으로 한다.

본 발명의 제1특징은, 한쪽 면으로부터 다른 쪽 면에 관통하는 스루홀(through-hole)을 갖는 수지 필름과, 상기 스루홀의 내벽을 따라 설치된 소스 전극과, 상기 스루홀의 내벽을 따라 설치된 드레인 전극과, 상기 스루홀에 대향해서 상기 수지 필름의 다른 쪽 면에 설치된 게이트 전극과, 상기 게이트 전극 상에 설치되어, 상기 스루홀 내의 저부(底部)에 위치하는 절연층과, 상기 소스 전극과 상기 드레인 전극에 접촉하도록 상기 스루홀의 내부에 배치된 유기 반도체를 구비하고, 상기 유기 반도체는, 상기 스루홀 내의 저부에 있어서 상기 절연층의 적어도 일부와 접촉하고, 그 접촉한 절연층 근방의 유기 반도체에 채널(channel)이 형성되는 것을 특징으로 하는 반도체 장치이다.

본 발명의 제2특징은, 상기 수지 필름의 다른 쪽 면에 접합된 제2수지 필름을 더 갖는 제1특징에 기재한 반도체 장치이다.

본 발명의 제3특징은, 상기 제2수지 필름이 제2스루홀과 상기 제2스루홀에 형성된 상기 도전성 조성물로 이루어지는 비어(via)를 갖는 것을 특징으로 하는 제2특징에 기재한 반도체 장치이다.

본 발명의 제4특징은, 상기 소스 전극이 상기 절연층의 위에 연장하는 소스 전극 연재부(延在部)를 갖고, 상기 드레인 전극이 상기 절연층의 위에 연장하는 드레인 전극 연재부를 갖고, 상기 소스 전극 연재부와 상기 드레인 전극 연재부의 사이에서 상기 유기 반도체가 상기 절연체와 접촉하고 있는 것을 특징으로 하는 제1특징∼제3특징 중의 어느 것에 기재한 반도체 장치이다.

본 발명의 제5특징은, 상기 소스 전극 연재부와 상기 드레인 전극 연재부는 빗형 형상을 갖고, 서로 맞물리도록 대향 이간(離間)해서 배치되어 있는 것을 특징으로 하는 제4특징에 기재한 반도체 장치이다.

본 발명의 제6특징은, 상기 절연층이, 상기 스루홀의 저부로부터 연장해서 상기 스루홀의 내벽을 덮도록 형성되고, 상기 소스 전극 및 상기 드레인 전극은, 상기 절연층을 사이에 두고 상기 스루홀의 내벽을 따라 형성되어 있는 것을 특징으로 하는 제1특징∼제5특징의 어느 것에 기재한 반도체 장치이다.

본 발명의 제7특징은, 상기 유기물 반도체가 중공부(中空部)를 갖는 것을 특징으로 하는 제1특징∼제6특징의 어느 것에 기재한 반도체 장치이다.

본 발명의 제8특징은, 상기 유기 반도체의 상기 중공부에 절연 재료가 충전(充塡)되어 있는 것을 특징으로 하는 제7특징에 기재한 반도체 장치이다.

본 발명의 제9특징은, 상기 유기 반도체가 고분자 유기 반도체로서 이루어지는 것을 특징으로 하는 제1특징∼제8특징의 어느 것에 기재한 반도체 장치이다.

본 발명의 제10특징은, 상기 유기 반도체가 저분자 유기 반도체로서 이루어지는 것을 특징으로 하는 제1특징∼제8특징의 어느 것에 기재한 반도체 장치이다.

본 발명의 제11특징은, 상기 수지 필름이, 폴리이미드 수지, 폴리아미드 수지, 폴리에틸렌나프탈레이트 수지 및 아라미드 수지로서 이루어지는 군(群)으로부터 선택되는 어느 하나인 것을 특징으로 하는 제1특징∼제10특징의 어느 것에 기재한 반도체 장치이다.

본 발명의 제12특징은, 상기 소스 전극 및 상기 드레인 전극이, 귀금속인 것을 특징으로 하는 제1특징∼제11특징의 어느 것에 기재한 반도체 장치이다.

본 발명의 제13특징은, 발광 소자를 배열한 표시부와, 상기 표시부에 이용되는 상기 발광 소자를 구동하는 구동 회로층을 구비하고, 상기 구동 회로층은, 제1특징∼제12특징의 어느 것에 기재한 반도체 장치를 포함하는 것을 특징으로 하는 화상 표시 장치이다.

본 발명의 제14특징은, 제1특징∼제12특징의 어느 것에 기재한 반도체 장치의 반도체 소자를, 온/오프(ON/OFF)하는 스위칭 트랜지스터로서 이용한 것을 특징으로 하는 제13특징에 기재한 화상 표시 장치이다.

본 발명의 제15특징은, 제1특징∼제12특징의 어느 것에 기재한 반도체 장치의 반도체 소자를 상기 발광 소자의 발광을 구동하는 드라이버 트랜지스터로서 이용한 것을 특징으로 하는 제13특징 또는 제14특징에 기재한 화상 표시 장치이다.

본 발명의 제16특징은, 상기 발광 소자가, 유기 일렉트로루미네슨스 발광 소자인 것을 특징으로 하는 제13특징∼제15특징의 어느 것에 기재한 화상 표시 장치이다.

본 발명의 제17특징은, (1) 수지 필름의 한쪽 면에 절연층과 상기 절연층 위에 배치되는 게이트 전극을 형성하고, 상기 수지 필름의 다른 쪽 면으로부터 상기 절연층에 이르는 스루홀을 형성하는 공정과, (2) 상기 스루홀의 내벽에 소스 전극과 드레인 전극을 형성하는 공정과, (3) 상기 게이트 전극과 상기 드레인 전극과 상기 절연층에 접촉하도록 스루홀 내부에 유기 반도체를 배치하는 공정을 포함하고, 상기 유기 반도체가 상기 절연층과의 접촉부 근방에 채널을 형성하도록 상기 소스 전극과 상기 드레인 전극을 배치하는 것을 특징으로 하는 반도체 장치의 제조 방법이다.

본 발명의 제18특징은, 상기 공정 (1)이, 표면에 배치된 게이트 전극과 상기 게이트 전극 위에 배치된 절연층을 갖는 제2수지 필름의 위에 상기 수지 필름의 한쪽 면을 배치하는 공정을 포함하는 것을 특징으로 하는 제17특징에 기재한 반도체 장치의 제조 방법이다.

본 발명의 제19특징은, 상기 공정 (1)의 스루홀을, 미리 스루홀을 설치한 수지 필름을 상기 제2수지 필름의 절연층 위에 배치해서 형성하는 것을 특징으로 하는 제18특징에 기재한 반도체 장치의 제조 방법이다.

본 발명의 제20특징은, 상기 공정 (2)에 있어서, 상기 소스 전극에 상기 절연층 상을 연장하는 소스 전극 연재부를 설치하고, 상기 드레인 전극에 상기 절연층 상을 연장하는 드레인 전극 연재부를 설치하고, 상기 소스 전극 연재부와 상기 드레인 전극 연재부와의 사이에서 상기 유기 반도체와 상기 절연층과를 접촉시키는 것을 특징으로 하는 제17특징∼제19특징의 어느 것에 기재한 반도체 장치의 제조 방법이다.

본 발명의 제21특징은, (1) 수지 필름의 한쪽 면에 게이트 전극을 형성하고, 상기 수지 필름의 다른 쪽 면으로부터 상기 게이트 전극에 이르는 스루홀을 형성하는 공정과, (2) 상기 스루홀의 내벽 및 상기 스루홀로부터 노출하는 상기 게이트 전극을 절연층으로 덮는 공정과, (3) 상기 스루홀의 내벽을 따라 상기 절연층의 위에 소스 전극과 드레인 전극을 형성하는 공정과, (4) 상기 게이트 전극과, 상기 드레인 전극과, 상기 게이트 전극을 덮는 상기 절연층에 접촉하도록 스루홀 내부에 유기 반도체를 배치하는 공정을 포함하고, 상기 유기 반도체가 상기 게이트 전극을 덮는 상기 절연층과의 접촉부 근방에 채널을 형성하도록 상기 소스 전극과 상기 드레인 전극을 배치하는 것을 특징으로 하는 반도체 장치의 제조 방법이다.

본 발명의 제22특징은, 상기 공정 (1)이, 표면에 배치된 게이트 전극을 갖는 제2수지 필름의 위에 상기 수지 필름의 한쪽 면을 배치하는 공정을 포함하는 것을 특징으로 하는 제21특징에 기재한 반도체 장치의 제조 방법이다.

본 발명의 제23특징은, 상기 공정 (1)의 스루홀을, 미리 스루홀을 설치한 수지 필름을 상기 제2수지 필름의 게이트 전극 상에 배치해서 형성하는 것을 특징으로 하는 제22특징에 기재한 반도체 장치의 제조 방법이다.

본 발명의 제24특징은, 상기 공정 (3)에 있어서, 상기 소스 전극에 상기 게이트 전극을 덮는 상기 절연층 상을 연장하는 소스 전극 연재부를 설치하고, 상기 드레인 전극에 상기 게이트 전극을 덮는 상기 절연층 상을 연장하는 드레인 전극 연재부를 설치하고, 상기 소스 전극 연재부와 상기 드레인 전극 연재부의 사이에서 상기 유기 반도체와 상기 게이트 전극을 덮는 상기 절연층과를 접촉시키는 것을 특징으로 하는 제21특징∼제23특징의 어느 것에 기재한 반도체 장치의 제조 방법이다.

수지 필름에 설치한 스루홀의 내부에 소스 전극, 드레인 전극 및 유기 반도체를 포함하는 반도체 소자를 배치한 반도체 장치를 이용함으로써 집적 밀도가 높은 반도체 장치 및 그 제조 방법의 제공이 가능하게 된다.

또한, 수지 필름이 가요성을 갖고, 그 내부에 반도체 소자를 형성하는 것이기 때문에 가요성을 갖는 반도체 장치(플렉시블 반도체 장치)를 얻을 수 있다.

이 반도체 장치를 이용함으로써, 박형화 등의 소형화, 경량화를 실현하고, 또한 가요성을 갖는 화상 표시 장치의 제공도 가능하게 된다.

도 1은 본 발명의 제1실시형태에 관련하는 반도체 장치(200)의 구성을 모식적으로 나타내는 단면도.
도 2는 본 발명의 제1실시형태에 관련하는 반도체 장치(100)의 구성을 모식적으로 나타내는 단면도.
도 3은 본 발명의 제1실시형태에 관련하는 반도체 장치(101)의 구성을 모식적으로 나타내는 단면도.
도 4는 본 발명의 제1실시형태에 관련하는 반도체 장치(100)의 제조 방법을 나타내는 단면도.
도 5는 본 발명의 제1실시형태에 관련하는 반도체 장치(100)의 제조 방법을 나타내는 단면도.
도 6은 본 발명의 제1실시형태에 관련하는 반도체 장치(100)의 제조 방법을 나타내는 단면도.
도 7은 본 발명의 제1실시형태에 반도체 장치(100)의 스루홀 및 그 주변부의 구성을 모식적으로 나타내는 상면도(上面圖).
도 8은 본 발명의 제2실시형태에 관련하는 반도체 장치(102)의 구성을 모식적으로 나타내는 단면도.
도 9의 (a)는 본 발명의 제2실시형태에 관련하는 반도체 장치(103)의 소스 전극(20Ms)과 드레인 전극(20Md)의 평면 구조를 모식적으로 나타내는 상면도이고, (b)는 본 발명의 제2실시형태에 관련하는 반도체 장치(103)의 구성을 모식적으로 나타내는 단면도이며, 도 9의 B-B' 단면에 대응하는 도면.
도 10은 본 발명의 제2실시형태에 관련하는 반도체 장치(102)의 제조 방법을 나타내는 단면도.
도 11은 발명의 제2실시형태에 관련하는 반도체 장치(102)의 제조 방법을 나타내는 단면도.
도 12는 본 발명의 제3실시형태에 관련하는 화상 표시 장치(500)를 모식적으로 나타내는 사시도.
도 13은 본 발명의 제3실시형태에 관련하는 반도체 장치(300)의 구성을 모식적으로 나타내는 단면도.
도 14는 반도체 장치(300)의 등가 회로를 나타내는 도면.
도 15는 종래의 반도체 장치(1000)의 구성을 모식적으로 나타내는 단면도.

이하에, 도면에 근거해서 본 발명의 실시형태를 상세하게 설명한다. 또한, 이하의 설명에서는, 필요에 따라서 특정 방향이나 위치를 나타내는 용어(예를 들면, 「상」, 「하」, 「우」, 「좌」 및 그것들의 용어를 포함하는 다른 용어)를 이용하지만, 그것들의 용어의 사용은 도면을 참조한 발명의 이해를 쉽게 하기 위해서이며, 그것들의 용어의 의미에 의해 본 발명의 기술적 범위가 한정되는 것은 아니다. 또한, 복수의 도면에 나타나는 동일 부호의 부분은 동일한 부분 또는 부재를 나타낸다.

(제1실시형태)

도 1은 본 발명의 제1실시형태에 관련하는 반도체 장치(200)의 단면 구성을 모식적으로 나타내는 부분 단면도이다. 반도체 장치(200)에서는, 스루홀(17) 내에 유기 반도체부(30)를 설치하고 있다. 즉, 반도체 장치(200)는, 스루홀(17)이 형성되어 있는 수지 필름(플렉시블 기재)(12)을 갖고, 스루홀(17)의 내부에는, 그 벽면(내벽)(17a)에 형성된 소스 전극(20) 및 드레인 전극(20d)과, 유기 반도체부(30)를 구비하고 있다. 수지 필름(12)은, 한쪽 상면에 소스 전극(20s) 또는 드레인 전극(20d)과 전기적으로 접속되어 있는 도전층(10)을 구비하고 있다. 또한, 반도체 장치(200)는, 다른 쪽 면에 스루홀(17)을 막도록 설치된 절연층(22)을 갖추고, 그 절연층(22)은 게이트 절연막으로서 기능을 한다. 본 명세서에 있어서, 스루홀(17)에 면하는 절연층(22)의 상면을, 스루홀(17)의 저면(17b)이라고 한다. 또한, 절연층(22)의 위에는 게이트 전극(20g) 및 게이트 전극(20g)과 전기적으로 접속되어 있는 상기 도전층(10)이 배치되어 있다. 그리고, 유기 반도체부(30)는, 소스 전극(20s) 및 드레인 전극(20d)에 접촉하고, 또한 소스 전극(20s)과 드레인 전극(20d)이 분리된 부분에서 절연층(22)과 접촉하고 있다.

이것에 의해, 반도체 장치(200)에, 유기 반도체부(30)와, 소스 전극(20s)과, 드레인 전극(20d)과, 절연층(게이트 절연막)(22)과, 게이트 전극(20g)으로 이루어지는 반도체 소자(FET)가 형성되어 있다.

도 1에 나타내는 실시형태에 있어서, 상세를 후술하는 바와 같이 소스 전극(20s)은, 스루홀(17)의 저면(17b) 상에, 절연층(22)에 접하는 연재부(24s)를 갖고, 마찬가지로 드레인 전극(20d)은 저면(17b) 상에, 절연층(22)에 접하는 연재부(24d)를 갖고 있다.

유기 반도체부(30)가 게이트 절연막(22)과의 접촉부 근방에 채널(p채널, n채널의 어느 것도 가능)을 형성하도록, 소스 전극(20s)과 드레인 전극(20d)은 분리되어 있다. 채널이라는 것은, 전계(電界) 효과 트랜지스터에 있어서 전류(혹은 캐리어(carrier))가 흐르는 유로(流路)를 말한다.

예를 들면, 도 1에 나타내는 실시형태에서는, 소스 전극(20s)과 드레인 전극(20d)과의 사이는 소정의 간격을 가지면서, 스루홀(17)의 내벽(17a)의 대체로 반원주(도 1에서는 좌측 반원주)와 저면(17b)의 대체로 반분(半分)(도 1에서는 좌측 반분)에 소스 전극(20s)을 형성하고, 내벽(17a)의 반대측 반원주(도 1에서는 우측 반분)와 저면의 반대측 반분(도 1에서는 좌측 반분)에 소스 전극(20d)을 형성하고 있다.

또한, 연재부(24s, 24d)를 설치하지 않을 경우이어도, 예를 들면, 소스 전극(20s)과 드레인 전극(20d)과의 사이에서 게이트 절연막(22)에 접하는 유기 반도체의 부분에 채널이 형성된다. 이 경우에 있어서도, 예를 들면, 스루홀(17)의 내벽(17a)의 대체로 반원주(도 1에서는 좌측 반원주)에 소스 전극(20s)을 형성하고, 내벽(17a)의 반대측 반원주(도 1에서는 우측 반분)에 소스 전극(20d)을 형성하면 좋다.

이와 같이, 본 실시형태에서는, 종래에, 반도체 소자(유기 반도체 소자)가 형성되는 일이 없었던 기재(수지 필름)(12)의 스루홀(17) 내에 유기 반도체부(30), 소스 전극(20s), 게이트 전극(20d)을 배치하여, TFT 등의 반도체 소자를 형성하고 있다. 따라서, 반도체 장치(200)는 입체적으로 스페이스(space)를 유효하게 활용할 수 있기 때문에, 높은 밀도로 반도체 소자를 형성하는 것이 가능하게 된다.

도 2는, 본 실시형태에 포함되는 다른 반도체 장치(100)를 모식적으로 나타내는 단면도이다. 반도체 장치(100)는, 반도체 장치(200)와 동일하게 수지 필름(12)(12b)이 스루홀(17)을 갖고 있으며, 유기 반도체부(30)와, 소스 전극(20s)과, 드레인 전극(20d)과, 절연층(게이트 절연막)(22)과, 게이트 전극(20g)으로 이루어지는 반도체 소자(FET)가 형성되어 있다. 또한, 수지 필름(12b)의 양면에는, 소스 전극(20s), 드레인 전극(20d) 또는 게이트 전극(20g)과 전기적으로 접속되는 도전층(10)이 형성되어 있다.

반도체 장치(100)는, 반도체 장치(200)에는 없는, 제2의 수지 필름(12a)(12)을 더 갖고 있다. 수지 필름(12a)은, 수지 필름(12)(12b)의 절연층(22)이 설치되어 있는 쪽의 면 위에 배치되어, 절연층(22)과 게이트 전극(20g)과 게이트 전극(20g)에 접속된 상기 도전층(10)이, 수지 필름(12a)과 수지 필름(12b)에 의해 끼워져 있다.

수지 필름(12a)은, 그 내부에 층간(層間) 접속 부재(비어)(14)를 구비한 스루홀(비어홀)(13)을 갖고 있다. 수지 필름(12a)은 추가로, 다른 쪽 면(게이트 전극(20g)과 접하지 않고 있는 쪽의 면)에 도전층(10)을 갖고 있으며, 이 도전층(10)은, 비어(13)와, 수지 필름(12a)과 수지 필름(12b)과의 사이에 위치하는 도전층(10)을 사이에 두고 게이트 전극(20g)과 도통하고 있다.

이와 같이, 반도체 장치(100)는, 수지 필름(12b)의 한쪽 면의 도전층(10), 수지 필름(12a)과 수지 필름(12b)과의 사이에 위치하는 상기 도전층(10) 및 수지 필름(12a)의 다른 쪽 면의 상기 도전층(10)의 3개의 도전층(10)과, 수지 필름(12a) 및 수지 필름(12b)의 2개의 수지 필름으로 이루어지는 다층 기판(15)을 갖는다.

이상과 같이 구성된 반도체 장치(100)는, 입체적으로 스페이스를 유효하게 활용하여, 높은 밀도로 반도체 소자를 형성할 수 있는 것에 더해서, 다층 기판(15)에 의해 배선도 입체적으로 실행할 수 있기 때문에 더욱 복잡한 배선을 보다 적은 스페이스에서 실행하는 것이 가능하게 된다.

이어서 반도체 장치(100 및 200)의 작동 원리를 나타낸다.

반도체 장치(100, 200)에 있어서, 게이트 전극(20g)에 전압을 가하면, 게이트 전극 근방의 유기 반도체부(30) 내에서 가해진 전압의 극성에 반발하는 전하의 캐리어가 쫓아 내지고(공핍층(空乏層)이 발생), 또한, 어떤 일정 이상의 전압을 가하면, 절연층(게이트 절연막)(22)과 유기 반도체부(30)의 계면에 게이트 전극(20g)에 인가한 전압의 극성에 서로 끌어당기는 전하의 캐리어가 유기되어 축적된다. 이러한 상태에서 소스 전극(20s)과 드레인 전극(20d)의 사이에 전압을 가하면, 상기 계면에 축적된 캐리어는 소스 전극-드레인 전극 간의 전계에 의해 이동해서 드레인에 흡수되어, 소스 전극-드레인 전극 간을 전류가 흐르게 된다.

게이트 전극(20)에 인가되는 전압을 제어해서 상기 계면에 축적된 캐리어량을 변조함으로써, 드레인 전극(20d)과 소스 전극(20s)의 사이를 흐르는 전류량을 변화시켜서, 예를 들면 스위칭 동작을 실행할 수 있다.

이하에, 반도체 장치(100 및 200)의 각각의 요소의 상세를 설명한다.

수지 필름(12)(12a, 12b)은, 예를 들면, 폴리이미드 수지(PI), 폴리아미드 수지(PA), 폴리에틸렌나프탈레이트 수지(PEN), 또는 아라미드 수지로 구성되어 있으며, 이것들의 수지 재료는, 내열성, 치수 안정성, 가스 배리어(gas barrier)성의 성질에서 우수하여, 반도체 장치(100, 200)에 있어서의 플렉시블 기재(수지 필름)(12)의 재료로서 바람직하다. 수지 필름(12)의 두께는, 예를 들면, 1∼38㎛이다.

수지 필름(12)에 형성된 스루홀(17)은, 예를 들면, 레이저에 의해 형성된 원추 사다리꼴 형상(수지 필름(12)의 상면에 평행한 단면 형상이 원이며, 수지 필름(12)의 상면에 수직인 단면 형상이 사다리꼴)의 관통 구멍이다. 도 1 및 도 2에 나타내는 실시형태에서는, 스루홀(17)은 수지 필름(12)(12b)의 상면 측(절연막(22)이 없는 쪽)의 단면적(斷面積)의 쪽이, 수지 필름(12)(12b)의 하면 측(절연막(22)이 있는 쪽)의 단면적보다 넓고, 위로 넓혀진 형상이 되어 있다. 이것은, 후술하는 바와 같이 스루홀(17)의 내벽에 도금 등으로 금속층을 형성한 후, 레이저 광선으로 절단해 소스 전극(20s)과 드레인 전극(20d)으로 분리할 때의 작업성에서 우수하기 때문이다.

스루홀(17)의 직경은, 단면적이 더욱 넓은 수지 필름(12)(12b)의 상면 측(상면에 있어서의 개구 직경)에서 예를 들면 1∼300㎛이다. 소스 전극(20s)과 드레인 전극(20d)이 각각의 연재부(24s, 24d)를 갖지 않을 경우, 스루홀(17)의 직경, 특히 스루홀(17)의 저면(12b)의 직경을 변경하는 것은, 소스 전극(20s)과 드레인 전극(20d)과의 사이의 채널 길이, 및 채널 폭(대체로 내벽(17b)의 내벽이 대체로 소스 전극(20s)과 드레인 전극(20d)으로 덮어져 있을 경우)을 변화시키는 것을 의미한다. 따라서, 소스 전극(20s)과 드레인 전극(20d)이 각각의 연재부(24s, 24d)를 갖지 않을 경우, 원하는 전류 용량이 되도록 스루홀(17)의 직경, 특히 저면(17b)의 직경을 적의(適宜) 설정해도 좋다.

또한, 1개의 반도체 장치가 복수의 반도체 소자를 포함할 경우, 각각의 반도체 소자의 스루홀(17)의 단면적을 동일하게 할 필요는 없고, 상이한 면적이어도 좋다. 예를 들면 반도체 장치(100)가 2개의 반도체 소자 스위칭 트랜지스터와 드라이버 트랜지스터를 포함할 경우, 각각의 반도체 소자를 상이한 단면적(개구 면적)의 스루홀(17)을 이용해서 구성함으로써, 특성이 상이한 트랜지스터를 용이하게 구성할 수 있다.

스루홀(17)의 형상은 상기의 원추 사다리꼴로 한정되는 것은 아니고, 원주(圓柱) 등을 포함하는 각종의 형상을 선택하는 것이 가능하다.

또한, 반도체 장치(100)의 스루홀(비어홀)(13)은, 도 2에 나타내는 실시형태에서는 원주 형상을 갖고 있지만, 이 형상에 한정되는 것은 아니다. 원추 사다리꼴을 포함하는 각종의 형상을 갖는 것이 가능하다. 또한, 스루홀(13) 내에 충전되는 층간 접속 부재(14)는, 예를 들면, 상기 도전성 수지 페이스트(paste) 등의 도전성 재료로서 이루어진다.

스루홀(17)의 내벽(17a)에는, 금속층으로 이루어지는 소스 전극(20s) 및 드레인 전극(20d)이 형성되어 있다. 이 금속층은, 예를 들면 구리 도금으로서 이루어지고, 예를 들면, 두께는 0.1∼18㎛이다. 또한, 소스 전극(20s) 및 드레인 전극(20d)은, 귀금속(예를 들면, Au)으로서 구성하는 것도 가능하며, 그 두께는, 예를 들면, 0.02∼3㎛이다. 또한, 예를 들면 구리 등의 귀금속 이외의 금속으로서 이루어지는 소스 전극(20s) 및 드레인 전극(20d)의 유기 반도체부(30)에 접하는 면에 귀금속(예를 들면, Au)의 도금을 실행할 수도 있다.

또한, 이것 이외에도 소스 전극(20s), 드레인 전극(20d)에 이용할 수 있는 재료로서, 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 몰리브덴(Mo), 텅스텐(W), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 은(Ag), 주석(Sn), 도전성 폴리아닐린, 도전성 폴리피롤, 도전성 폴리티아질, 및, 상기 도전성 폴리머와 이것들을 조합시켜서 이루어지는 군(群)으로부터 선택된 재료가 예시된다. 또한, 소스 전극(20s), 드레인 전극(20d)은, Au층과 Cr층으로 이루어지는 2층 전극, 또는, Au층과 Pt층으로 이루어지는 2층 전극으로 구성해도 좋다.

도 1 및 도 2에 나타내는 실시형태에서는, 소스 전극(20s)은, 절연층(22) 상에 연장하는 연재부(24s)를 갖고, 마찬가지로 드레인 전극(20d)은 절연층(22) 상에 연장하는 연재부(24d)를 갖고 있다. 연재부(24s) 및 연재부(24d)의 양쪽 또는 어느 쪽인가 한쪽이 없어도 소스 전극(20s) 및 드레인 전극(2Od)은 기능을 한다.

예를 들면, 연재부(24s) 및 연재부(24d)의 양쪽이 없는 구조에서는, 스루홀의 저부(17b) 전체의 바로 위에 위치하는 유기 반도체부(30)의 부분에 채널이 형성된다.

그러나, 연재부(24s, 24d)를 설치함으로써, 채널 길이(소스 드레인 간의 거리)를 짧게 하는 것이 가능하게 되고, 그 소스 드레인 간의 유기 반도체부(30)에 채널이 구성된다. 즉, 채널 길이가 짧은 FET를 형성할 수 있는 점에서, 소스 전극(20s) 및 드레인 전극(20d)은, 각각의 연재부(24s) 및 연재부(24d)를 갖는 것이 바람직하다.

본 실시형태의 게이트 전극(20g) 및 상기 도전층(10)은, 예를 들면, 크롬(Cr), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 텅스텐(W), 니켈(Ni), 금(Au), 팔라듐(Pd), 백금(Pt), 은(Ag), 주석(Sn), 폴리아닐린, 도전성 폴리피롤, 도전성 폴리티아질, 및, 도전성 폴리머와 이것들의 조합으로 이루어지는 군으로부터 선택된 재료로서 구성할 수 있다.

절연층(게이트 절연막)(22)은, 예를 들면, PVA(Poly Vinyl alcohol), PVP(Poly 4-Vinyl Phenol), BCB(Benzocyclobutene) 및 폴리실라잔(Polysilazane)의 도포에 의해 형성되는 Si0₂ 등으로 이루어진다. 절연층(게이트 절연막)(22)은, 또한 에폭시 수지에 의해 형성해도 좋다. 절연층(게이트 절연막)(22)의 두께는, 예를 들면, 50∼300nm이다.

유기 반도체부(30)는, 스루홀(17)의 내부에 충전되어, 소스 전극(20s) 및 드레인 전극(20d)과 오믹(Ohmic) 접촉하여, 게이트 절연막(22)과 접촉하고 있다. 본 실시형태와 같이 소스 전극(20s)과 드레인 전극(20d)이 각각의 연재부(24s와 24d)를 갖는 경우에는, 연재부(24s)와 연재부(25d)의 대향하는 면 각각이 유기 반도체부(30)와 오믹 접촉하고 있다.

유기 반도체부(30)를 구성하는 유기 반도체는 여러 가지의 것을 사용하는 것이 가능하다. 이용하는 유기 반도체로서는, 이동도(移動度)가 높은 재료가 바람직하며, 예를 들면, 펜타센(Pentacene)을 들 수 있다. 유기 반도체는 대별하면, 고분자 재료(예를 들면, 폴리티오펜(thiophene) 또는 그 유도체), 저분자 재료(예를 들면, 펜타센, 가용화 펜타센), 그 외, 나노 카본(nano carbon) 재료(예를 들면, 카본 나노 튜브, SiGe 나노 와이어(nano wire), 풀러렌, 수식 풀러렌), 무기 유기 혼합 재료(예를 들면, (C₆H₅C₂H₄NH₃)와 SnI₄와의 복합계)가 있으며, 모두 유기 반도체부(30)에 이용될 수 있다. 또한, 유기 반도체의 다른 예를 추가로 후술한다.

상술한 바와 같이 반도체 장치(100 및 200)에 있어서는, 게이트 전극(20g), 소스 전극(20s) 및 드레인 전극(20d)을 모두 도금 등의 금속 박(箔)에 의해 형성할 수 있다.

이것은, 종래의 반도체 장치(1000)에 있어서 게이트 전극, 소스 전극, 드레인 전극을 포함하는 배선층(120, 150)을 잉크 제트 방식 등의 인쇄 방식을 이용하여 형성함으로써 발생하고 있었던 이하의 문제를 해소할 수 있는 것을 의미한다.

즉, 종래의 반도체 장치(1000)에서는, 통상적인 금속 입자를 이용해서 배선층을 형성하면, 600∼1000℃로 높은 소결 온도가 필요하게 되어 수지 필름 기재를 사용할 수 없다고 하는 문제 및 잉크 제트 노즐을 막히게 한다고 하는 문제가 있으며, 잉크 용액과 나노 오더(nano order)로 미세화한 금속 입자(나노 페이스트 재료)와의 혼합물을 배선 재료로서 이용하고 있다.

그러나, 나노 페이스트 재료는 지극히 고가인 것, 더욱이 나노 페이스트 재료로 형성되는 배선은, 나노 오더의 금속 입자를 소결해 형성하기 때문에, 금속 입자 상면의 산화 막 등 때문에 전기 저항이 크다고 하는 문제가 생기고 있었다.

본 실시형태에 관련되는 반도체 장치(100 및 200)에서는, 나노 페이스트 재료를 이용할 필요가 없기 때문에, 종래의 반도체 장치(1000)와 비교해서 게이트 전극, 소스 전극, 드레인 전극을 포함하는 배선을 염가로 구성할 수 있고, 또한 전기 저항을 크게 감소시키는 것이 가능하게 된다.

이어서 반도체 장치(100)의 변형 예를 나타낸다.

도 3은 반도체 장치(100)의 변형 예인 반도체 장치(101)를 나타내는 단면도이다. 반도체 장치(101)의 유기 반도체부(30M)는, 내벽(17a) 및 저면(17b)을 따라 설치되어, 유기 반도체부(30M)에 둘러싸인 중공부가 형성되어 있다. 이러한 중공 구조는, 예를 들면, 유기 반도체 재료를 용매로 분산시켜서 스루홀(17) 내에 도포한 후, 해당 용매를 소실(消失)(기화(氣化))시켜서, 유기 반도체 재료를 스루홀(17)의 내벽(17a), 저면(17b)(절연층(22) 위), 소스 전극(20s) 및 드레인 전극(20d)에 남김으로써 형성할 수 있다. 또한, 유기 반도체 재료를 스루홀(17)의 내벽(17a), 저면(17b)(절연층(22) 위), 소스 전극(20s) 및 드레인 전극(20d)에 증착시킴으로써도 형성할 수 있다.

이와 같이 유기 반도체부(30M)가 중공부를 갖는 반도체 장치(101)는, 이용하는 유기 반도체의 양을 저감할 수 있는 등의 효과 및 필요에 따라 이 중공부에 다른 재료를 충전 가능하다고 하는 효과를 갖는다.

예를 들면 절연 재료를 유기 반도체부(30M)의 내부에 충전하였을 경우, 소스 전극(20s)과 드레인 전극(20d) 사이의 누설 전류의 방지 효과를 높인다고 하는 각별한 효과를 갖는다.

또한, 유기 반도체부(30M)의 중공부에 절연재를 충전함으로써, 유기 반도체부(30M)와 외기(外氣)와의 접촉이 제한되기 때문에, 산소에 의한 유기 반도체부(30M)의 열화(劣化)를 억제할 수 있어, 더욱 신뢰성이 높은 반도체 장치의 제공이 가능하게 된다.

즉, 유기 반도체는, 무기 반도체 재료(예를 들면, 폴리실리콘 등)와 비교하면, 낮은 이동도인 것에 추가해서, 공기 또는 산소 분위기 하에서는 그 이동도가 더욱 저하할 경우가 있다.

반도체 장치(101)에서는, 유기 반도체부(30M)의 중공부에 절연물을 충전함으로써, 이 절연물과 스루홀(17)의 내벽(17a)과 소스 전극(20s)과 드레인 전극(20d)과 게이트 절연막(22)에 의해, 유기 반도체부(30M)의 외주(外周)를 대체로 둘러쌀 수 있다. 이 결과, 유기 반도체부(30M)와 산소(또는 공기)와의 접촉을 억제할 수 있으며, 이것에 의해, 유기 반도체부(30)를 구성하는 유기 반도체의 경시 열화를 억제 또는 완화하는 것이 가능하게 된다.

이어서, 도 4(a)로부터 도 6을 참조하면서, 제1실시형태에 관련하는 반도체 장치(100)의 제조 방법에 대해서 설명한다.

공정 1:

도 4(a)에 나타내는 바와 같이, 양면에 도전층(10)이 형성된 수지 필름(12)(12a)을 준비한다. 예를 들면, 두께 4㎛의 아라미드 수지 필름을 이용할 수 있다. 또한, 다른 수지 필름(예를 들면, 폴리이미드 수지, 폴리아미드 수지, 폴리에틸렌나프탈레이트 수지, 폴리에틸렌나프탈레이트 수지)을 이용해도 좋다.

도전층(10)으로서, 동박(銅箔)(예를 들면 두께 5㎛)을 이용해도 좋다. 도전층(10)은, 패터닝되어 있어도 좋다. 또한, 수지 필름(12a)에는, 상면의 도전층(10)과 하면의 도전층(10)을 접속하는 층간 접속 부재(비어)(14)가 형성되어 있다. 층간 접속 부재(14)는, 예를 들면, 비어홀(스루홀)(13) 내에 충전된 도전성 페이스트로 이루어진다.

공정 2:

도 4(b)에 나타내는 바와 같이, 수지 필름(12a) 상면의 도전층(10) 중, 게이트 전극(20g)으로 되는 부위의 위에, 게이트 절연막(22)을 형성한다. 게이트 절연막(22)의 형성은, 예를 들면, 절연 재료를 도포함으로써 실행할 수 있다. 또한, 게이트 절연막(22)을 형성하는 방법은, 예를 들면, 전착(電着) 도포 막을 형성하는 전착 도장법, 스프레이 코터(spray coater)를 이용하는 스프레이법, 잉크 제트 방식을 이용할 수 있다.

공정 3:

도 4(c)에 나타내는 바와 같이, 상면에 도전층(금속층)(10)이 형성된 수지 필름(12b)의 하면과, 게이트 절연막(22)이 형성된 수지 필름(12a)의 상면을 대향해서 배치한다. 그리고, 수지 필름(12b)의 하면과, 게이트 절연막(22)을 덮도록 수지 필름(12a)의 상면을 접합(라미네이트(laminate))한다. 이렇게, 수지 필름(12a)과 수지 필름(12b)을 접착(적층)하여, 다층 수지 기판(15)을 형성한다.

공정 4:

도 5(a)에 나타내는 바와 같이, 게이트 절연막(22)이 노출하도록 수지 필름(12b)에, 스루홀(17)을 형성한다. 도 5(a)에 나타내는 실시형태에서는, 스루홀(17)의 형성은, 레이저를 조사(照射)함으로써 실행하고 있지만, 스루홀(17)의 형성은, 다른 방법(예를 들면, 에칭(etching) 등)을 이용해도 좋다. 또한, 도 5(a)에 나타내는 실시형태에서는, 수지 필름(12)의 위쪽에서 본 스루홀(17)의 형상은, 원형이지만, 다른 형상(타원형, 긴 원형, 구형(矩形) 등)으로 하는 것도 가능하다.

공정 5:

도 5(b)에 나타내는 바와 같이, 스루홀(17)의 내벽(17a) 및 게이트 절연막(22)(스루홀(17)의 저면(17b)의 부분)에 대하여 금속 도금을 실행해, 금속층(20)을 형성한다. 예를 들면, 구리 도금에 의해 금속층(20)을 형성한다. 금속층(20)은, 도전층(10)과 접속하도록 형성된다.

공정 6:

도 5(c)에 나타내는 바와 같이, 스루홀(17)의 저면(17b)에 위치하는 금속층(20)의 일부를 제거함으로써, 금속층(20)을 분할해서 소스 전극(20s)과 드레인 전극(20d)을 형성한다. 이 금속층(20)의 제거는, 예를 들면, 레이저 조사에 의해 실행할 수 있다.

도 7은, 위쪽(수지 필름(12)의 법선 방향)에서 본, 금속층(20)을 분할한 후의 스루홀(17)의 내부 및 스루홀(17)의 주변부를 나타낸다. 상술(上述)한 레이저 조사에 의해 금속층(20)이 제거되어서 생긴 간극(間隙)(금속층(20)이 없는 부분)(35)에 의해, 소스 전극(20s)(연재부(24s)도 포함한다)과, 드레인 전극(20d)(연재부(24d)도 포함한다)이 분리되어 있다.

도 7 및 도 5(c)에 있어서, 소스 전극(20s)은, 스루홀(17)의 내벽(17a)의 좌측 반원주의 대체로 전체 및 저면(17b)의 좌측 반분의 대체로 전체를 덮고, 또한 도전층(10)과 접속되어 있다. 마찬가지로, 드레인 전극은, 스루홀(17)의 내벽(17a)의 우측 반원주의 대체로 전체 및 저면(17b)의 우측 반분의 대체로 전체를 덮고, 또한 다른 도전층(10)과 접속되어 있다.

공정 7:

도 6에 나타내는 바와 같이, 스루홀(17) 내에 유기 반도체를 포함하는 재료를 충전하여, 스루홀(17) 내에 유기 반도체부(30)를 형성한다.

본 실시형태의 유기 반도체부(30)를 구성하는 유기 반도체 재료로서는, 상기 설명과 중복되는 내용도 있지만, 예를 들면, 다음과 같은 것을 들 수 있다. (1) 나프탈렌, 안트라센(anthracene), 테트라센(tetracen), 펜타센, 헥사센 및 그것들의 유도체로서 이루어지는 군(群)으로부터 선택되는 아센 분자 재료, (2) 프타로시아닌(Phthalocyanine)계 화합물, 아조(azo)계 화합물 및 페릴렌계 화합물로 이루어지는 군(群)으로부터 선택되는 안료 및 그 유도체, (3) 히드라존 화합물, 트리페닐메탄 화합물, 디페닐메탄 화합물, 스틸벤 화합물, 아릴 비닐 화합물, 파라조린 화합물, 트리페닐아민 화합물 및 트리아릴아민 화합물로 이루어지는 군(群)으로부터 선택되는 저분자 화합물 및 그 유도체, (4) 폴리―N-비닐카르바졸, 할로겐화 폴리―N-비닐카르바졸, 폴리비닐 피렌, 폴리비닐 안트라센, 피렌 호르므 알데히드 수지 및 에틸타르바졸 호르므 알데히드 수지로서 이루어지는 군으로부터 선택되는 고분자 화합물이다. 혹은, 유기 반도체 재료는, 플루오레논계, 디페노퀴논계, 벤조퀴논계, 인데논계, 포르피린(porphyrin)계, 폴리티오펜(polythiophene)계 및 폴리페니렌계 화합물이어도 좋다.

유기 반도체부(30)의 형성은, 예를 들면 인쇄에 의해 실행할 수 있다. 본 실시형태에서는, 유기 반도체를 포함하는 재료를 스루홀(17) 내에 충전함으로써, 유기 반도체부(30)를 형성할 수 있기 때문에, 스루홀(17)을 형성할 때의 스루홀(17)의 위치 결정에 의해 유기 반도체부(30)의 위치 결정도 실행할 수 있어, 기술적 의의(意義)가 크다. 즉, 잉크 제트 방식으로 종래의 유기 반도체부를 형성할 경우, 잉크 제트 분사 툴(tool)의 위치 맞춤 정밀도를 확보하고, 또한 유기 반도체를 포함하는 잉크를 정확한 위치에 유지하기 위한 뱅크(bank)의 형성 등이 필요하게 되지만, 본 실시형태의 수법에 의하면, 스루홀(17)의 위치 결정을 정확하게 실행하면, 그 위치에 대응해서, 유기 반도체부(30)를 형성할 수 있다.

유기 반도체가 고분자 유기 반도체(예를 들면, 폴리티오펜(polythiophene) 또는 그 유도체)인 경우, 인쇄 프로세스에 의해 유기 반도체부(30)를 형성하는 것이 바람직한 것이 많다.

또한, 유기 반도체가 저분자 유기 반도체(예를 들면, 펜타센)인 경우, 증착 프로세스에 의해 유기 반도체부(30)를 형성하는 것이 바람직한 것이 많다.

이상의 공정 1∼7에 의해 반도체 장치(100)를 얻을 수 있다.

또한, 반도체 장치(200)의 제조에 대해서도 유사한 방법에 의해 실시할 수 있다. 즉, 공정 1∼3에 대신하여, 한쪽 면에 도전층(10)이 형성되고, 다른 쪽 면에 도 1에 나타내는 절연층(22)과 도전층(10)이 형성된 수지 필름(12)을 준비한다. 그리고, 이 수지 필름(12)에 상기 공정 4에 나타내는 방법으로 스루홀(17)을 형성하고, 공정 5에 나타내는 금속층(20)을 형성하고, 공정 6에 나타내는 바와 같이 금속층(20)을 분할함으로써 소스 전극(20s)과 드레인 전극(20d)을 형성하고, 또한 공정 7에 나타내는 바와 같이 유기 반도체부(30)를 형성함으로써 반도체 장치(200)를 제조할 수 있다.

이하에 상기한 반도체 장치(100, 200)의 제조 방법의 이점을 나타낸다.

종래는 전체 인쇄 방식으로, 유기 반도체부와 함께 도전층(배선)도 형성하는 일이 있으며, 이 경우, 배선 선은 금속 나노 페이스트에 의해 형성하는 것이 많다. 그러나, 금속 나노 페이스트는 고가이고, 또한, 금속 나노 페이스트에 의해 제작된 배선은, 전형적인 구리 배선보다도 높은 저항인 것이 많다. 본 실시형태의 수법에 의하면, 고가인 금속 나노 페이스트를 이용하지 않아도, 전형적인 구리 배선 패턴을 간편하게 제작할 수 있으며, 그 때문에, 기술적 가치가 크다.

또한, 스루홀(17) 내에 소스 전극(20s), 드레인 전극(20d) 및 유기 반도체부(30)를 형성하기 때문에, 이것들의 요소(要素)를 용이하고 또한 고정밀도로 위치 결정할 수 있다.

이것에 의해 반도체 장치(100, 200)에서는, 잉크 제트 방식으로, 각각의 층을 형성하는 종래의 반도체 장치(1000)가 갖는 이하의 문제를 발생시키지 않는다.

즉, 잉크 제트 방식으로 각각의 층을 형성할 경우, 원하는 위치에 원하는 층이 형성되도록, 액상(液狀)의 재료를 뱅크(bank) 기타의 부재에 의해 소정의 위치에 정밀도 좋게 유지할 필요가 있으며, 뱅크 기타의 부재의 형성, 및, 위치 맞춤 정밀도의 문제가 발생한다. 추가해서, 잉크 제트에 의한 인쇄에 의해, 기재의 위에, 소스 전극층, 드레인 전극층, 유기 반도체층, 절연층, 게이트 전극층 등의 각각의 층을 몇 층도 적재해서 유기 반도체 디바이스를 형성하는 것에 기인하여, 유기 반도체 디바이스의 평탄성을 확보하기 위해서, 유기 디바이스의 두께가 증가한다고 하는 문제가 있다. 또한, 이렇게 인쇄로 몇 층을 적층하면, 예를 들면 위치 맞춤의 오차 등에 기인해서 제품 수율이 저하한다고 하는 문제가 생긴다. 제품 수율은, 반도체 장치(1000)가 대형으로 될수록 저하하는 경향이 강하게 된다.

특히, 반도체 장치(1000)를 유기 EL 디스플레이 등의 화상 표시 장치에 이용하였을 경우, 휴대전화 수준(level) 등에 이용하는 작은 화면 사이즈(size)라면, 인쇄 방식에 의한 상술한 문제도 감수할 수 있는 경우가 있지만, 화면 사이즈가, 대화면(예를 들면, 1m급의 초대화면)이 되면, 상술한 인쇄 방식의 문제는 현저한 것으로 되고 있었다.

그러나, 반도체 장치(100 및 200)에 있어서, 스루홀(17)을 원하는 위치에 형성하는 것은, 레이저 등을 이용하면 용이한 것으로부터, TFT 등의 반도체 소자를 용이하고 또한 정확하게 위치 결정할 수 있기 때문에, 이러한 문제가 생기지 않는다.

또한, 도체 장치(100)의 상기의 제조 방법의 변형 예로서는 다음과 같은 것을 들 수 있다.

공정 3의 적층 공정을 실행한 후, 공정 4, 5에 대신해서 수지 필름(12b)의 상면에 형성된 금속층(도전층)(10)을, 게이트 절연막(22)에 접촉하도록 압입(壓入)해 스루홀(17)을 형성한다. 스루홀의 형성 조건을 적의 선택함으로써, 스루홀(17)의 형성 과정에서 도전층(10)이 변형하여, 스루홀(17)의 내벽(17a) 및 저면(17b)(절연층의 상부)에 연장된다.

이어서, 게이트 절연막(22)을 노출하도록, 절연층(22) 상의 금속층(10)의 일부를 제거한다. 이 금속층(10)의 일부를 제거하는 공정은, 상술한 공정 6과 동일하게, 레이저를 이용해서 실행할 수 있다.

이 변형 예에서는, 공정 4, 5를 대폭 간략화한 상술한 다른 공정으로 치환(置換)할 수 있다.

또한, 반도체 장치(100)의 상기 제조 방법의 다른 변형 예로서, 공정 3에서 이용하는 수지 필름(12b)에 미리 스루홀(17)을 형성해 둠으로써, 공정 4의 레이저에 의한 스루홀(17)의 형성을 생략할 수 있다. 또한, 한쪽 면에 도전층(10)이 형성되고, 다른 쪽 면에 도 1에 나타내는 절연층(22)과 도전층(10)이 형성된 수지 필름(12)에 미리 스루홀(17)을 형성해 둠으로써, 본 변형 예는, 상술한 반도체(200)의 제조 방법에도 적용 가능하다.

(제2실시형태)

이어서, 도 8을 참조하면서, 본 발명의 제2실시형태에 관련하는 반도체 장치(102)에 대해서 설명한다.

도 8에 나타내는 반도체 장치(102)에서는, 절연층(22M)이 수지 필름(12b)의 상면으로부터, 스루홀(17)의 내벽(17a) 및 저부까지 연속해서 형성되고, 그 일부가 게이트 절연막으로서 기능을 하는 점이 반도체 장치(100)와 상이하다. 도 8에 나타내는 실시형태와 같이, 절연층(22M)은, 다층 배선 기판(15)의 수지 필름(12b)의 상면에 연장되어도 좋지만, 본 발명은 이것에 한정되는 것은 아니다.

수지 필름(12b)의 상면, 스루홀(17)의 내벽(17a) 및 게이트 전극(20g)에 걸쳐 연장하는 절연층(22M) 중, 게이트 전극(20g) 상의 부분이 게이트 절연막(22g)으로서 기능을 한다.

제2실시형태에서는, 소스 전극(20s) 및 드레인 전극(20d) 중, 스루홀(17)의 내벽 상에 위치하는 부분은, 절연층(22M)의 위에 형성되는 점이 제1실시형태의 반도체 장치(100)와 상이하다.

또한, 도 8에 나타내는 실시형태에서는, 소스 전극(20s) 및 드레인 전극(20d)은 각각 게이트 절연막 상에(수지 필름(12b)의 하면과 평행하게) 연재부를 갖고 있다.

반도체 장치(102)에서는, 상세를 후술하는 바와 같이 스루홀(17)을 형성한 후에, 게이트 절연층(22g)이 포함되는 절연층(22M)을 형성할 수 있다고 하는 이점이 있다.

또한, 반도체 장치(102)의 구성에 있어서, 반도체 장치(200)와 동일하게, 수지 필름(12)이 1층밖에 없으며, 따라서 비어홀(13)이 없는 반도체 장치도 본 발명의 범위 내에 있다.

또한, 반도체 장치(102)의 구성에 있어서, 반도체 장치(101)와 동일하게 유기 반도체부(30)에 둘러싸인 중공부가 형성되도록 구성해도 좋다.

이어서, 도 10(a)로부터 도 12(d)를 참조하면서, 본 실시형태에 관련되는 반도체 장치(102)의 제조 방법에 대해서 설명한다. 또한, 제1실시형태에서 나타낸 반도체 장치의 제조 방법과 동일한 점에 대해서는 설명을 생략한다.

공정 1:

도 10(a)에 나타내는 바와 같이, 도 4(a)와 같이, 양면에 도전층(10)이 형성된 수지 필름(12a)을 준비한다.

공정 2:

도 10(b)에 나타내는 바와 같이, 수지 필름(12a)의 상면의 도전층(10)의 게이트 전극이 되는 부위(20g)를 덮도록, 수지 필름(12a)의 위쪽에 수지 필름(12b)을 배치한다. 그 후, 수지 필름(12a)과 수지 필름(12b)을 접합하여, 다층 수지 기판(15)을 형성한다. 이 적층(라미네이트 공정)은, 예를 들면, 80℃에서 2분간, 0.5MPa의 압력으로 실행할 수 있다.

공정 3:

도 10(c)에 나타내는 바와 같이, 다층 수지 기판(15)의 수지 필름(12b)에, 게이트 전극(20g)이 노출하도록 스루홀(17)을 형성한다. 본 실시형태에서는, 예를 들면 C0₂ 레이저에 의해 직경 300㎛(수지 필름(12b) 상면에서의 직경)의 스루홀(17)을 형성한다.

공정 4:

도 11(a)에 나타내는 바와 같이, 스루홀(17)의 내벽(17a), 게이트 전극(20g)(스루홀(17)의 저면부)을 포함한 수지 필름(12b)의 상면에 절연층(22M)을 형성한다. 본 실시형태에서는, 수지 필름(12b)의 상면의 전체 면에, B 스테이지 수지(예를 들면, 에폭시 수지)를 스핀코팅을 하여, 80℃에서 건조하고, 그 후, 200℃에서 열처리를 해서 열 경화를 완료하여, 절연층(22M)을 형성한다.

공정 5:

도 11(b)에 나타내는 바와 같이, 절연층(22M)의 위에 도전층(10)을 형성한다. 여기서는, 수지 필름(12b)의 상면의 전체 면에 구리 도금을 실행하여, 절연층(22M)의 위에 도전층(10)을 형성한다.

공정 6:

도 11(c)에 나타내는 바와 같이, 스루홀(17) 내의 절연층(22) 상의 도전층(10)으로부터, 소스 전극(20s)과 드레인 전극(20d)을 형성한다. 본 실시형태에서는, 예를 들면, 스루홀부(17) 내에 위치하는 도전층(10)의 소정 부위를 레이저에 의해 제거함으로써 소스 전극(20s)과 드레인 전극(20d)을 분리한다. 수지 필름(12b)의 상면에 위치하는 도전층(10)을 에칭 처리함으로써 패터닝하여 소스 전극(20s) 및 드레인 전극(20d)과 전기적으로 접속된 배선층을 형성한다.

또한, 스루홀(17) 내에 위치하는 도전층(10)의 소정 부위 및 도전층(10)을 에칭 처리함으로써 소스 전극(20s)과 드레인 전극(20d)과의 분리와, 수지 필름(12b) 상면의 도전층(10)의 패터닝을 동시에 실시해도 좋다.

공정 7:

도 11(d)에 나타내는 바와 같이, 스루홀(17) 내에 유기 반도체를 도입함으로써, 스루홀(17) 내에 유기 반도체부(30)를 형성한다. 자일렌(xylene)으로 용해한 유기 반도체를 잉크 제트 방식에 의해 스루홀(17) 내에 도포하고, 이어서, 열처리(예를 들면, 200℃에서 30분)를 실행하여, 유기 반도체의 용제를 비산(飛散)시키고, 유기 반도체를 결정화해서 유기 반도체부(30)를 형성해도 좋다. 이렇게 하여, 도 8에 나타낸 반도체 장치(102)를 제작할 수 있다.

또한, 반도체 장치(102)의 상기 제조 방법의 다른 변형 예로서, 공정 2에서 이용하는 수지 필름(12b)에 미리 스루홀(17)을 형성해 둠으로써, 공정 3의 레이저에 의한 스루홀(17)의 형성을 생략할 수 있다.

도 9(a) 및 도 9(b)에 본 실시형태의 변형 예인 반도체 장치(103)(도 9(a)는 반도체 장치(103)의 일부만)를 나타낸다. 도 9(a)는, 스루홀(17) 내 및 근방에 있어서의 소스 전극(20s)과 드레인 전극(20d)의 평면 배치를 나타낸 상면도이다. 도 9(b)는 반도체 장치(103)의 단면을 모식적으로 나타내는 단면도이며, 도 9(a)에 있어서의 B-B' 단면에 대응한다. 이 반도체 장치(103)에서는, 도 9에 나타내는 바와 같이, 소스 전극(20Ms)(연재부(24Ms))과 드레인 전극(20Md)(연재부(24Md))이 빗형 형상을 갖고, 서로 빗형 형상 부분이 맞물리도록 대향해서 배치되어 있다.

즉, 본 변형 예에서는, 1개의 스루홀(17) 내에, 빗형 형상의 소스 전극(20Ms) 및 드레인 전극(20Md)이 형성되어 있는 점이 특징이다.

반도체 장치(103)에 있어서, 예를 들면 채널 길이(소스 전극(20Ms)과 드레인 전극(20Md) 사이의 거리)는 10㎛이며, 채널 폭(소스 전극(20Ms)과 드레인 전극(20Md)이 대향하고 있는 부분의 길이, 또는 빗형 전극 간 길이)은 1000㎛이다. 즉, 이 예에서는, 채널 폭은, 채널 길이의 100배의 길이로 되어 있다. 또한, 소스 전극(20Ms) 또는 드레인 전극(20Md)의 빗부의 폭은 25㎛이며, 그리고, 라인/스페이스(L/S)에서의 치수는 25㎛/10㎛이다.

이와 같이 소스 전극과 드레인 전극을 빗형 형상으로 함으로써, 채널 폭을 대폭 증가시킬 수 있으며, 따라서 소스 전극(20Ms)과 드레인 전극(20Md)과의 사이에, 예를 들면, 유기 EL 소자를 구동하기 위해서 충분한 전류(대전류)를 흐르게 하는 것이 가능하게 된다.

또한, 소스 전극(20Ms) 및 드레인 전극(20Md)은, 형상 이외의, 예를 들면 이용하는 재료 등의 구성은, 각각 소스 전극(20s) 및 드레인 전극(20d)과 마찬가지이다. 또한, 게이트 전극(20g)의 두께는, 예를 들면 0.3㎛이다.

또한, 빗형 형상을 갖는 소스 전극(20Ms)과 드레인 전극(20Md)은, 제1실시형태에 나타낸 어느 반도체 장치에도 적용할 수 있다.

(제3실시형태)

도 12는 본 발명에 관련하는 화상 표시 장치(유기 EL 디스플레이 장치)(500)를 나타내는 절취 사시도이다. 화상 표시 장치(500)는, 복수의 발광 소자(80)를 규칙적으로 배열한 발광층(600)과, 상기 발광 소자를 구동(온/오프 제어)하기 위한 반도체 장치(300)가 복수 배치되어 있는 구동 회로층(700)과, 구동 회로층(700)에 데이터 라인(92)과 스위칭 라인(94)을 사이에 두고 전류를 공급하는 드라이버부(800, 850)를 갖고 있다.

도 13은 반도체 장치(300)를 나타내는 단면도이다.

반도체 장치(300)는, 화상 장치(500)의 일부를 구성하는 반도체 장치이다. 화상 표시 장치(500)의 화소 1개에 대응하는 유기 EL 소자(발광 소자)(80)를 1개 갖고, 이 발광 소자(80)의 발광을 제어하는 발광 소자 제어 장치이며, 따라서 화상 장치(500)의 화소 수에 상당하는 수의 반도체 장치(300)가 화상 장치(500)에 포함되어 있다. 이하에 도 13을 참조하면서, 반도체 장치(300)에 대해서 설명한다.

반도체 장치(300)는, 제1실시형태의 반도체 장치(유기 반도체 장치)(100)에 포함되는 반도체 소자를 2개(반도체 소자 100A, 100B) 구비하고 있으며, 그 등가 회로는 도 14에 나타내는 대로이다.

2개의 반도체 소자(100A, 100B) 중, 하나는, 스위칭 트랜지스터(100A)이고, 또 하나는 드라이버 트랜지스터(100B)로 되어 있다. 또한, 반도체 소자(100A, 100B)는, 보강 필름(86)(예를 들면, PET, PEN 등의 수지 필름)의 위에 배치되어 있다.

본 실시형태의 반도체 소자(100A, 100B)는, 유기 EL 소자(80)의 아래에 형성되어 있고, 반도체 소자(100B)는, 유기 EL 소자(80)에 접속되어 있다. 또한, 유기 EL 소자(80)의 위에는, 유기 EL 소자(80)와 전기적으로 접속하는 투명 전극(82)이 형성되어 있다. 추가해서, 그 위에는, 보호 필름(예를 들면, PET, PEN 등의 수지 필름)(84)이 형성되어 있다.

도 14에 나타낸 배선(92)은, 데이터 라인(data line)이며, 도 13에는 나타나 있지 않지만, 도 13의 반도체 소자(100A)의 소스 전극(20s)에 접속되어 있는 도전층(10)과 전기적으로 연결되어 있다. 배선(94)은, 선택 라인(스위칭 라인)이며, 반도체 소자(100A)의 게이트 전극(20g)과 전기적으로 연결되어 있다.

데이터 라인(92)과 스위칭 라인(94)의 전류를 드라이버부(800, 850)에서 제어함으로써 반도체 소자(100A)에 의해 드라이버 트랜지스터(100B)로부터 유기 EL 소자(80) 및 투명 전극(82)에 흐르는 전류를 제어하여, 발광 소자(80)의 발광을 구동한다. 즉, 반도체 소자(100A)는, 유기 EL 소자(발광 소자)(80)의 온/오프를 제어하는 스위칭 트랜지스터로서 이용된다.

화상 표시 장치(500)의 구성에 따라서는, 트랜지스터 등의 반도체 소자는 각각의 화소에 2개(반도체 소자(100A)와 반도체 소자(100B)가 각각 1개)뿐만 아니라, 3개 이상 설치되는 것도 있으며, 3개째 혹은 그 이상의 트랜지스터로서 본 실시형태의 반도체 장치(100)의 반도체 소자를 구성하는 것도 가능하다.

또한, 반도체 장치(100)에 한정하지 않고, 본 명세서에 기재한 본원 발명에 관련하는 모든 반도체 장치(반도체 장치(100, 101, 102, 103, 200))의 어느 반도체 소자도 반도체 장치(300)의 반도체 소자(스위칭 트랜지스터(100A) 및 드라이버 트랜지스터(100B))로서 사용 가능하다.

또한, 본 발명의 모든 반도체 장치 및 그 반도체 소자는, 유기 EL 디스플레이에 한정하지 않고, 다른 화상 표시 장치(예를 들면, 액정 표시 장치)에 이용할 수도 있고, 또한, 전자 페이퍼에도 이용할 수 있다. 추가해서, 본 발명의 모든 반도체 장치 및 그 반도체 소자는, 현재, 인쇄 일렉트로닉스에서 적용이 검토되고 있는 각종 용도(예를 들면, RF-ID, 메모리, MPU, 태양 전지, 센서 등)에 적응할 수 있다.

또한, 화상 표시 장치(500)는, 상술한 유기 EL 소자의 대신으로 액정, 플라즈마 발광 소자 등의 다른 종류의 발광 소자를 이용함으로써 유기 EL 디스플레이 장치 이외의, 예를 들면 액정 디스플레이 장치, 플라즈마 디스플레이 장치 등의 다른 종류의 화상 표시 장치로서 이용하는 것이 가능하다.

이상, 본 발명을 매우 적합한 실시형태에 의해 설명해 왔지만, 이러한 기술은 한정 사항이 아니며, 물론, 여러 가지의 개변이 가능하다. 예를 들면, 상기 실시형태에서는, 반도체 장치(100)를 1 디바이스에 대응한 형태로 제작하는 것 같은 예를 나타냈지만, 그것에 한정하지 않고, 복수의 디바이스에 대응한 형태로 제작하는 수법을 실행해도 좋다. 그러한 제작 수법으로서, 롤·투·롤 제법을 이용할 수 있다. 또한, 본 실시형태의 구성에 의한 효과는, 장래 개발된다고 예상되는 고이동도의 유기 반도체 재료를 이용함으로써, 더욱 현저한 것으로서 이용할 수 있어, 더욱 큰 기술적 가치를 얻을 수 있다.

본 출원은, 일본국 특허출원, 특원2007-205202를 기초 출원으로 하는 우선권 주장을 수반한다. 특허출원 특원2007-205202는 참조함으로써 본 명세서에 받아들인다.

본 발명에 의하면, 층간 접속 구조를 이용한 간편한 구조로 집적 밀도에서 우수한 반도체 장치를 제공할 수 있다.

10: 도전층
12, 12a, 12b: 수지 필름
13: 비어홀(via hole)(스루홀)
14: 층간 접속 부재(비어)
15: 다층 수지 기판(다층 배선 기판)
17: 스루홀
20s, 20Ms: 소스 전극
20d, 20Md: 드레인 전극
20g: 게이트 전극
22: 절연층(게이트 절연막)
22g: 게이트 절연막
22M: 절연층
24s: 소스 전극의 연재부
24d: 드레인 전극의 연재부
30, 30M: 유기 반도체부
35: 간극(間隙)
50: 층간 접속 부재(비어)
80: 발광 소자 유기 EL 소자
82: 투명 전극
86: 보강 필름
92: 데이터 라인(data line)
94: 선택 라인
100, 101, 102, 103, 200, 300: 반도체 장치
100A: 스위칭 트랜지스터
100B: 드라이버 트랜지스터
110: 수지 기판
120: 배선층
120d: 드레인 전극
120s: 소스 전극
130: 유기 반도체층
140: 절연막
150: 배선층
150g: 게이트 전극
500: 화상 표시 장치
1000: 반도체 장치

Claims

한쪽 면으로부터 다른 쪽 면에 관통하는 스루홀을 갖는 수지 필름과,
상기 스루홀의 내벽을 따라 설치된 소스 전극과,
상기 스루홀의 내벽을 따라 설치된 드레인 전극과,
상기 스루홀에 대향해서 상기 수지 필름의 다른 쪽 면에 설치된 게이트 전극과,
상기 게이트 전극 상에 설치되어, 상기 스루홀 내의 저부(底部)에 위치하는 절연층과,
상기 소스 전극과 상기 드레인 전극에 접촉하도록 상기 스루홀의 내부에 배치된 유기 반도체를 구비하고,
상기 유기 반도체는, 상기 스루홀 내의 저부에 있어서 상기 절연층의 적어도 일부와 접촉하고, 그 접촉한 절연층 근방의 유기 반도체에 채널이 형성되는 것을 특징으로 하는 반도체 장치.
청구항 1에 있어서,
상기 수지 필름의 다른 쪽 면에 접합된 제2수지 필름을 더 갖는 반도체 장치.
청구항 2에 있어서,
상기 제2수지 필름이 제2스루홀과 상기 제2스루홀에 형성된 도전성 조성물로서 이루어지는 비어(via)를 갖는 것을 특징으로 하는 반도체 장치.
청구항 1 내지 청구항 3 중의 어느 한 항에 있어서,
상기 소스 전극이 상기 절연층 상에 연장하는 소스 전극 연재부(延在部)를 갖고, 상기 드레인 전극이 상기 절연층 상에 연장하는 드레인 전극 연재부를 갖고, 상기 소스 전극 연재부와 상기 드레인 전극 연재부의 사이에서 상기 유기 반도체가 상기 절연체와 접촉하고 있는 것을 특징으로 하는 반도체 장치.
청구항 4에 있어서,
상기 소스 전극 연재부와 상기 드레인 전극 연재부는 빗형 형상을 갖고, 서로 맞물리도록 대향 이간(離間)해서 배치되어 있는 것을 특징으로 하는 반도체 장치.
청구항 1 내지 청구항 5 중의 어느 한 항에 있어서,
상기 절연층이, 상기 스루홀의 저부로부터 연장해서 상기 스루홀의 내벽을 덮도록 형성되고, 상기 소스 전극 및 상기 드레인 전극은, 상기 절연층을 사이에 두고 상기 스루홀의 내벽을 따라 형성되어 있는 것을 특징으로 하는 반도체 장치.
청구항 1 내지 청구항 6 중의 어느 한 항에 있어서,
상기 유기물 반도체가 중공부(中空部)를 갖는 것을 특징으로 하는 반도체 장치.
청구항 7에 있어서,
상기 유기 반도체의 상기 중공부에 절연 재료가 충전(充塡)되어 있는 것을 특징으로 하는 반도체 장치.
청구항 1 내지 청구항 8 중의 어느 한 항에 있어서,
상기 유기 반도체가 고분자 유기 반도체로서 이루어지는 것을 특징으로 하는 반도체 장치.
청구항 1 내지 청구항 8 중의 어느 한 항에 있어서,
상기 유기 반도체가 저분자 유기 반도체로서 이루어지는 것을 특징으로 하는 반도체 장치.
청구항 1 내지 청구항 10 중의 어느 한 항에 있어서,
상기 수지 필름이, 폴리이미드 수지, 폴리아미드 수지, 폴리에틸렌나프탈레이트 수지 및 아라미드 수지로서 이루어지는 군(群)으로부터 선택되는 어느 하나인 것을 특징으로 하는 반도체 장치.
청구항 1 내지 청구항 11 중의 어느 한 항에 있어서,
상기 소스 전극 및 상기 드레인 전극이, 귀금속인 것을 특징으로 하는 반도체 장치.
발광 소자를 배열한 표시부와, 상기 표시부에 이용되는 상기 발광 소자를 구동하는 구동 회로층을 구비하고, 상기 구동 회로층은, 청구항 1 내지 청구항 12 중의 어느 하나에 기재한 반도체 장치를 포함하는 것을 특징으로 하는 화상 표시 장치.
청구항 13에 있어서,
청구항 1 내지 청구항 12 중의 어느 한 항에 기재한 반도체 장치의 반도체 소자를, 온/오프하는 스위칭 트랜지스터로서 이용한 것을 특징으로 하는 화상 표시 장치.
청구항 13 또는 청구항 14에 있어서,
청구항 1 내지 청구항 12 중의 어느 한 항에 기재한 반도체 장치의 반도체 소자를 상기 발광 소자의 발광을 구동하는 드라이버 트랜지스터로서 이용한 것을 특징으로 하는 화상 표시 장치.
청구항 13 내지 청구항 15 중의 어느 한 항에 있어서,
상기 발광 소자가, 유기 일렉트로루미네슨스(electroluminescence) 발광 소자인 것을 특징으로 하는 화상 표시 장치.
(1) 수지 필름의 한쪽 면에 절연층과 상기 절연층의 위에 배치되는 게이트 전극을 형성하고, 상기 수지 필름의 다른 쪽 면으로부터 상기 절연층에 이르는 스루홀을 형성하는 공정과,
(2) 상기 스루홀의 내벽에 소스 전극과 드레인 전극을 형성하는 공정과,
(3) 상기 게이트 전극과 상기 드레인 전극과 상기 절연층에 접촉하도록 스루홀 내부에 유기 반도체를 배치하는 공정을 포함하고, 상기 유기 반도체가 상기 절연층과의 접촉부 근방에 채널을 형성하도록 상기 소스 전극과 상기 드레인 전극을 배치하는 것을 특징으로 하는 반도체 장치의 제조 방법.
청구항 17에 있어서,
상기 공정 (1)이, 표면에 배치된 게이트 전극과 상기 게이트 전극의 위에 배치된 절연층을 갖는 제2수지 필름의 위에 상기 수지 필름의 한쪽 면을 배치하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
청구항 18에 있어서,
상기 공정 (1)의 스루홀을, 미리 스루홀을 설치한 수지 필름을 상기 제2수지 필름의 절연층 상에 배치해서 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
청구항 17 내지 청구항 19 중의 어느 한 항에 있어서,
상기 공정 (2)에 있어서, 상기 소스 전극에 상기 절연층 상을 연장하는 소스 전극 연재부를 설치하고, 상기 드레인 전극에 상기 절연층 상을 연장하는 드레인 전극 연재부를 설치하여, 상기 소스 전극 연재부와 상기 드레인 전극 연재부와의 사이에서 상기 유기 반도체와 상기 절연층을 접촉시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
(1) 수지 필름의 한쪽 면에 게이트 전극을 형성하고, 상기 수지 필름의 다른 쪽 면으로부터 상기 게이트 전극에 이르는 스루홀을 형성하는 공정과,
(2) 상기 스루홀의 내벽 및 상기 스루홀로부터 노출하는 상기 게이트 전극을 절연층으로 덮는 공정과,
(3) 상기 스루홀의 내벽을 따라 상기 절연층의 위에 소스 전극과 드레인 전극을 형성하는 공정과,
(4) 상기 게이트 전극과, 상기 드레인 전극과, 상기 게이트 전극을 덮는 상기 절연층에 접촉하도록 스루홀 내부에 유기 반도체를 배치하는 공정을 포함하고, 상기 유기 반도체가 상기 게이트 전극을 덮는 상기 절연층과의 접촉부 근방에 채널을 형성하도록 상기 소스 전극과 상기 드레인 전극을 배치하는 것을 특징으로 하는 반도체 장치의 제조 방법.
청구항 21에 있어서,
상기 공정 (1)이, 표면에 배치된 게이트 전극을 갖는 제2수지 필름의 위에 상기 수지 필름의 한쪽 면을 배치하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
청구항 22에 있어서,
상기 공정 (1)의 스루홀을, 미리 스루홀을 설치한 수지 필름을 상기 제2수지 필름의 게이트 전극 상에 배치해서 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
청구항 21 내지 청구항 23 중의 어느 한 항에 있어서,
상기 공정 (3)에 있어서, 상기 소스 전극에 상기 게이트 전극을 덮는 상기 절연층 상을 연장하는 소스 전극 연재부를 설치하고, 상기 드레인 전극에 상기 게이트 전극을 덮는 상기 절연층 상을 연장하는 드레인 전극 연재부를 설치하여, 상기 소스 전극 연재부와 상기 드레인 전극 연재부의 사이에서 상기 유기 반도체와 상기 게이트 전극을 덮는 상기 절연층과를 접촉시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
청구항 17 내지 청구항 24 중의 어느 한 항에 있어서,
상기 공정 (1)의 스루홀이 상기 수지 필름에의 레이저 조사(照射)에 의해 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.