KR101319944B1 - 유기 박막 트랜지스터 기판의 제조 방법 - Google Patents
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Abstract
본 발명은 유기 박막 트랜지스터 기판의 제조방법에 관한 것이다. 이 유기 박막 트랜지스터 기판의 제조방법은 기판상에 게이트 전극을 형성하는 단계와 게이트 전극 상에 게이트 절연막을 형성하는 단계와 게이트 절연막 상에 소스 전극 및 드레인 전극으로 채널 영역을 정의하는 단계와 채널 영역을 중화 처리하는 단계와 소스 전극 및 드레인 전극 상에 뱅크 절연막을 형성하는 단계와 뱅크 절연막에 의해 마련된 영역 내에 유기 반도체층을 형성하는 단계를 포함한다.
본 발명에 의하면 포토리소그래피 공정 및 식각 공정시 게이트 절연막의 화학적 손상을 최소화하여 유기 박막 트랜지스터의 특성저하를 방지할 수 있다.
Description
도 1은 본 발명의 실시 예에 따른 유기 박막 트랜지스터 기판을 도시한 평면도.
도 2는 도 1에 도시된 I-I'선을 따라 절단한 유기 박막 트랜지스터 기판의 단면을 도시한 단면도.
도 3a는 본 발명의 실시 예에 따른 유기 박막 트랜지스터 기판의 제조 방법 중 제 1 도전 패턴을 형성하는 단계를 도시한 단면도.
도 3b는 본 발명의 실시 예에 따른 유기 박막 트랜지스터 기판의 제조 방법 중 게이트 절연막을 형성하는 단계를 도시한 단면도.
도 3c 내지 도 3e는 본 발명의 실시 예에 따른 유기 박막 트랜지스터 기판의 제조 방법 중 제2 도전 패턴을 형성하는 단계를 도시한 단면도.
도 3f는 본 발명의 실시 예에 따른 유기 박막 트랜지스터 기판의 제조 방법 중 뱅크 절연막을 형성하는 단계를 도시한 단면도.
도 3g 내지 3h는 본 발명의 실시 예에 따른 유기 박막 트랜지스터 기판의 제조 방법 중 유기 반도체층을 형성하는 단계를 도시한 단면도.
도 4는 염기 처리 과정을 설명하기 위한 절차흐름도.
도 5는 유기 박막 트랜지스터의 게이트 전압 대 드레인 전류의 관계를 비교하기 위한 그래프.
<도면의 주요 부분에 대한 부호 설명>
10: 기판 20: 게이트 전극
30: 게이트 절연막 70: 뱅크 절연막
80: 보호막 90: 제 1홀
100: 유기 반도체층 110: 데이터 라인
120: 채널 영역 140: 화소 전극
150: 제1 마스크 160: 제 3 도전층
170: 제 4 도전층 180: 차단 영역
190: 투과 영역 200: 유기 박막 트랜지스터
210: 게이트 라인 260: 소스 전극
265: 드레인 전극
본 발명은 유기 박막 트랜지스터 기판의 제조 방법에 관한 것으로, 특히 바텀(Bottom) 게이트 타입의 유기 박막 트랜지스터 기판의 제조 방법에 관한 것이다.
통상, 액정 표시 장치(Liquid Crystal Display; LCD)는 액정 패널에 매트릭스 형태로 배열된 액정셀들 각각이 공통 전압의 차이에 의해 회전하여 백라이트유닛으로부터의 광의 투과율을 조절하게 함으로써 화상을 표시하게 된다.
액정셀들 각각에는 화소 신호를 독립적으로 공급하기 위한 스위치 소자로 박막 트랜지스터(Thin Film Transister; TFT)가 이용된다. 이러한 박막 트랜지스터는 각 픽셀의 동작을 제어하는 스위칭 소자 및 픽셀을 구동시키는 구동 소자로 사용된다.
따라서 박막 트랜지스터는 소스 영역 및 드레인 영역과 이들 사이에 형성된 채널 영역을 갖는 반도체층을 가지며, 반도체층과 대응되는 영역에 위치하는 게이트 전극과 반도체층과 게이트 전극을 절연하는 절연막과 소스 및 드레인 영역에 각각 접촉되는 소스 전극과 드레인 전극을 갖는다.
한편, 유기 박막 트랜지스터는 유기 반도체 물질로 이루어진 유기 반도체층을 구비하는데 이는 저온 공정으로 형성가능하여 플라스틱 기판의 사용이 가능하다는 장점 때문에 현재 활발한 연구가 진행 중이다.
유기 박막 트랜지스터는 박막 증착(코팅) 공정, 포토리소그래피 공정 및 식각 공정을 통해 패터닝 되어 형성된다.
이러한 포토리소그래피 공정 및 식각 공정시 스트리퍼(Stripper), 식각 용액(Etchant)등 게이트 전극을 절연하는 절연막 표면에 손상을 줄 수 있는 강한 산성의 화학물질에 쉽게 노출된다.
특히, 게이트 절연막 표면에 쉽게 닿게 되는 금속 식각 용액들의 경우 계면 에 흡습 되어 게이트 절연막의 산도를 증가시키며 유기 박막 트랜지스터의 전기적 특성저하를 일으키는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 유기 반도체층을 형성하기 전에 게이트 절연막 표면에 염기처리를 하여 화학적으로 손상된 게이트 절연막으로 인한 박막 트랜지스터의 특성저하를 방지하는 유기 박막 트랜지스터를 제공함에 목적이 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 실시 예에 따른 유기 박막 트랜지스터 기판의 제조 방법은 기판상에 게이트 전극을 형성하는 단계와 상기 게이트 전극 상에 게이트 절연막을 형성하는 단계와 상기 게이트 절연막 상에 소스 전극 및 드레인 전극으로 채널 영역을 정의하는 단계와 상기 채널 영역을 중화 처리하는 단계와 상기 소스 전극 및 드레인 전극 상에 뱅크 절연막을 형성하는 단계와 상기 뱅크 절연막에 의해 마련된 영역 내에 유기 반도체층을 형성하는 단계를 포함하는 것을 특징으로 한다.
이때 상기 채널 영역을 중화 처리하는 단계는 염기 처리하는 단계인 것이 바람직하다.
그리고 상기 채널 영역을 염기 처리하는 단계는 상기 소스 전극 및 드레인 전극이 형성된 기판에 염기액을 스프레잉(spraying) 하는 것이 바람직하다.
그리고 상기 채널 영역을 염기 처리하는 단계는 상기 소스 전극 및 드레인 전극이 형성된 기판을 염기액에 디핑(dipping)하는 것이 바람직하다.
또한, 상기 염기액은 테트라 메틸 암모늄 하이드록시드(Tetramethylammonium Hydroxide; TMAH)인 것이 바람직하다.
그리고 상기 테트라 메틸 암모늄 하이드록시드의 농도는 2~3%인 것이 바람직하다.
그리고 상기 염기 처리 단계는 상기 소스 전극 및 드레인 전극이 형성된 기판을 탈이온수(Deionized Water; DI)로 세정하는 단계를 더 포함하는 것이 바람직하다.
그리고 상기 염기 처리 단계는 세정 후 건조 단계를 더 포함하는 것이 바람직하다.
그리고 상기 기술적 과제를 달성하기 위하여, 본 발명의 실시 예에 따른 유기 박막 트랜지스터 기판의 제조 방법은 기판상에 게이트 전극을 형성하는 단계와 상기 게이트 전극 상에 절연막을 형성하는 단계와 상기 절연막 상에 소스 전극 및 드레인 전극으로 채널 영역을 정의하는 단계와 상기 채널 영역을 중화 처리하는 단계와 상기 채널 영역 상에 유기 반도체를 형성하는 단계를 포함하는 것을 특징으로 한다.
이때 상기 채널 영역을 중화 처리하는 단계는 염기 처리하는 단계인 것이 바람직하다.
그리고 상기 채널 영역을 염기 처리하는 단계는 상기 소스 전극 및 드레인 전극이 형성된 기판에 염기액을 스프레잉(spraying) 하는 것이 바람직하다.
그리고 상기 채널 영역을 염기 처리하는 단계는 상기 소스 전극 및 드레인 전극이 형성된 기판을 염기액에 디핑(dipping)하는 것이 바람직하다.
또한, 상기 염기액은 테트라 메틸 암모늄 하이드록시드(Tetramethylammonium Hydroxide; TMAH)인 것이 바람직하다.
그리고 상기 테트라 메틸 암모늄 하이드록시드의 농도는 2~3%인 것이 바람직하다.
그리고 상기 염기 처리 단계는 상기 소스 전극 및 드레인 전극이 형성된 기판을 탈이온수(Deionized Water; DI)로 세정하는 단계를 더 포함하는 것이 바람직하다.
그리고 상기 염기 처리 단계는 세정 후 건조 단계를 더 포함하는 것이 바람직하다.
이하, 본 발명의 바람직한 실시 예에 대하여 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 유기 박막 트랜지스터 기판을 도시한 평면도이고, 도 2는 도 1에 도시된 I-I'선을 따라 절단한 유기 박막 트랜지스터 기판의 단면을 도시한 단면도이다.
도 1 내지 도 2를 참조하면, 본 발명의 실시 예에 따른 유기 박막 트랜지스 터 기판은 기판(10) 위에 게이트 라인(210), 게이트 절연막(30), 데이터 라인(110)과 게이트 라인(210) 및 데이터 라인(110)과 접속된 유기 박막 트랜지스터(200)가 구비되며 뱅크 절연막(70), 보호막(80) 및 화소 전극(140)으로 구성된다.
상기 기판(10)은 유리, 플라스틱, 사파이어 또는 석영 기판일 수 있지만, 플라스틱 재질의 유연한 기판(Flexible Substrate)인 것이 바람직하다.
상기 게이트 라인(210)은 게이트 드라이버(도시하지 않음)로부터 공급된 게이트 온/오프 전압을 유기 박막 트랜지스터(200)의 게이트 전극(20)으로 공급한다. 이를 위해서 게이트 전극(20)은 게이트 라인(210)과 같은 도전성 물질로 형성된다.
이러한 게이트 라인(210)과 게이트 전극(20)은 기판(10) 위에 제1 도전층(20a, 140a)과 제2 도전층(20b, 140b)이 적층된 복층 구조를 갖는다.
제1 도전층(20a, 140a)으로는 인듐 주석 산화물(Indium Tin Oxide; ITO), 인듐 아연 산화물(Indium Zinc Oxide; IZO) 등의 투명한 금속층등을 사용한다.
제2 도전층(20b, 140b)으로는 탄탈륨(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 금(Au), 구리(Cu), 크롬(Cr), 이트륨(Y), 아연(Zn), 하프늄(Hf), 지르코늄(Zr) 또는 이들의 합금을 사용한다.
따라서 게이트 라인(210)과 게이트 전극(20)의 제1 도전층(20a, 140a)은 투명 도전층을 이용하고, 제2 도전층(20b, 140b)은 불투명 도전층을 이용한다.
상기 게이트 절연막(30)은 유기 박막 트랜지스터(200)의 온 전류(Ion) 및 오프 전류(Ioff)의 특성을 향상시킨다. 이를 위해 게이트 절연막(30)은 게이트 라인(210) 및 데이터 라인(110) 사이에 형성되어 이들을 절연시킨다. 또한, 유기 박 막 트랜지스터(200)의 게이트 전극(20)과 소스 전극(260) 및 드레인 전극(265) 사이에 형성되어 이들을 절연시킨다.
이를 위하여, 게이트 절연막(30)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx) 등의 무기 절연막 또는 유기 절연막을 사용하거나, 유기 절연막과 무기 절연막이 이중으로 형성된 2중 절연막을 형성할 수 있다.
상기 데이터 라인(110)은 데이터 드라이버(미도시)로부터의 화소 신호를 공급받는다. 그리고 게이트 절연막(30)을 사이에 두고 게이트 라인(210)과 교차하여 서브 화소 영역을 정의한다.
이를 위하여, 데이터 라인(110)은 게이트 절연막(30) 위에 제3 도전층(110a)과 제4 도전층(110b)이 적층된 복층 구조를 갖는다.
제3 도전층(110a)으로는 인듐 주석 산화물(Indium Tin Oxide; ITO), 인듐 아연 산화물(Indium Zinc Oxide; IZO) 등의 투명한 금속 물질 등을 사용한다.
제4 도전층(110b)으로는 탄탈륨(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 금(Au), 구리(Cu), 크롬(Cr), 이트륨(Y), 아연(Zn), 하프늄(Hf), 지르코늄(Zr) 또는 이들의 합금을 사용한다.
따라서 데이터 라인(110)의 제3 도전층(110a)은 투명 도전층을 이용하고, 제4 도전층(110b)은 불투명 도전층을 이용한다.
상기 유기 박막 트랜지스터(200)는 게이트 라인(210)에 공급되는 게이트 온/오프 전압에 응답하여 데이터 라인(110)에서 공급되는 화소 신호가 화소 전극(140)에 충전되도록 한다. 따라서 게이트 라인(210) 및 데이터 라인(110) 교차부에 형 성 된다.
이를 위하여, 유기 박막 트랜지스터(200)는 게이트 라인(210)에서 돌출되어 형성된 게이트 전극(20)과, 데이터 라인(110)에서 돌출된 소스 전극(260)과, 소스 전극(260)과 마주하며 화소 전극(140)과 접속된 드레인 전극(265)과, 게이트 절연막(30)을 사이에 두고 중첩된 소스 전극(260) 및 드레인 전극(265) 사이에 채널을 형성하는 유기 반도체층(100)을 구비한다.
상기 게이트 전극(20)은 게이트 라인(210)과 동일한 구조 및 재질로 이루어진다. 따라서, 투명 도전층으로 이루어진 제1 도전층(20a, 140a)과 불투명한 도전층으로 이루어진 제2 도전층(20b, 140b)으로 형성된다. 이러한 게이트 전극(20)은 유기 반도체층(100)과 게이트 절연막(30)을 사이에 두고 중첩된다.
상기 소스 전극(260) 및 드레인 전극(265)은 제3 및 제4 도전층(110a, 110b)에서 투명 도전층인 제 3 도전층(110a)만 남게 되어 형성된다.
상기 유기 반도체층(100)은 게이트 절연막(30)을 사이에 두고 게이트 전극(20)과 중첩되는 영역에서 소스 전극(260) 및 드레인 전극(265)사이에 채널을 형성한다.
구체적으로 유기 반도체층(100)은 제2 홀(130)을 따라 게이트 절연막(30) 상부에 소스 전극(260) 및 드레인 전극(265) 사이의 채널 영역(120)으로 인하여 형성된 제1 홀(90) 및 제2 홀(130) 내에 형성된다.
즉, 유기 반도체층(100)은 소스 전극(260) 및 드레인 전극(265)이 형성된 높이까지 내재 되어 형성된다. 이에 따라, 유기 반도체층(100)이 게이트 절연막(30) 의 계면에 형성되므로 균일하게 형성된다.
이러한 유기 반도체층(100)은 펜타센(Pentacene), 테트라센(Tetracene), 안트라센(Anthracene), 나프탈렌(Naphthalene), α-6T, α-4T, 페릴렌(Perylene) 및 그 유도체, 루브렌(Rubrene) 및 그 유도체, 코로넨(Coronene) 및 그 유도체, 페릴렌 테트라카르복실릭 디이미드(Perylene Tetracarboxylic diimide) 및 그 유도체, 페릴렌 테트라카르복실 디안하이드라이드(Perylenetetracarboxylic Dianhydride) 및 그 유도체, 프탈로시아닌(Phthalocyanine) 및 그 유도체, 나프탈렌 테트라카르복실릭 디이미드(Naphthalene Tetracarboxylic Diimide) 및 그 유도체, 나프탈렌 테트라카르복실릭 디안하이드라이드(Naphthalene Tetracarboxylic Dianhydride) 및 그 유도체, 치환된 또는 비치환된 티오펜(Thiophene)을 포함하는 공액계 고분자 유도체, 치환된 플루오렌(Fluorene)을 포함하는 공액계 고분자 유도체 등과 같은 유기 반도체 물질로 이루어진다.
상기 뱅크 절연막(70)은 제2 홀(130)을 마련하도록 형성된다. 이때, 뱅크 절연막(70)에 형성된 제2 홀(130)은 그 하부 면이 제1 홀(90)보다 크게 형성되거나 제1 홀(90)의 상주면과 동일한 면적으로 형성된다.
상기 보호막(80)은 유기 반도체층(100) 상부에 뱅크 절연막(70)의 제2 홀(130)로 인해 마련된 영역에 유기 반도체층(100)을 보호한다. 따라서 보호막(80)은 제2 홀(130) 내에 뱅크 절연막(70)이 형성된 높이까지 형성된다.
상기 화소 전극(140)은 유기 박막 트랜지스터 기판 및 컬러 필터 기판(미도시) 사이에 형성되는 액정 분자들에게 전압을 공급한다.
따라서 유기 박막 트랜지스터(200)와 접속되며 기판(10) 위에 게이트 전극(20) 및 게이트 라인(210)의 제1 도전층(140a, 140b)이 사용된다. 그리고 화소 전극(140)은 연장된 드레인 전극(265)과 접속된다.
이러한 화소 전극(140)은 투명한 금속 물질 예를 들면, 인듐 주석 산화물(Indium Tin Oxide; ITO), 인듐 아연 산화물(Indium Zinc Oxide; IZO), 인듐 틴 아연 산화물(Indium Tin Zinc Oxide; ITZO) 등이 사용된다.
도 3a 내지 도 3f를 참조하여 본 발명의 실시 예에 따른 유기 박막 트랜지스터 기판의 제조 방법에 대해 설명하기로 한다.
본 발명에 따른 유기 박막 트랜지스터 기판은 제1 마스크를 사용하여 기판(10)상에 게이트 전극(20)을 형성하는 단계와 제 2 마스크를 사용하여 상기 게이트 전극(20) 상에 게이트 절연막(30)을 형성하는 단계로 이루어진다.
그리고 제 3 마스크를 사용하여 상기 게이트 절연막(30) 상에 소스 전극(260) 및 드레인 전극(265)을 형성하는 단계와 제 4 마스크를 사용하여 뱅크 절연막(70)을 형성하는 단계 및 상기 뱅크 절연막(70)에 의해 마련된 영역 내에 유기 반도체층(100)을 형성하는 단계로 이루어진다.
도 3a는 본 발명의 실시 예에 따른 유기 박막 트랜지스터 기판의 제조 방법 중 제 1 도전 패턴을 형성하는 단계를 도시한 단면도이다.
도 3a를 참조하면, 제1 마스크(150)를 사용하여 기판(10)상에 게이트 라인(210), 게이트 전극(20) 및 화소 전극(140)을 포함하는 제1 도전패턴이 형성된 다.
구체적으로, 기판(10) 위에 스퍼터링 등의 증착 방법을 통해 제1 도전층(20a, 140a)과 제2 도전층(20b, 140b)이 차례로 적층 된다.
여기서 제1 도전층(20a, 140a)은 인듐 주석 산화물(Indium Tin Oxide; ITO), 인듐 아연 산화물(Indium Zinc Oxide; IZO) 등의 투명 도전층을 증착한다.
이러한 제1 도전층(20a, 140a)은 식각비에 따라 아몰퍼스 인듐 주석 산화물(ITO), 폴리 인듐 주석 산화물(ITO) 또는 폴리 에틸렌 디옥시티오펜(Poly Ethyldioxy Thiophen; PEDOT)과 같은 고분자 전도성 물질 중 어느 하나로 형성된다.
제2 도전층(20b, 140b)은 탄탈륨(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 금(Au), 구리(Cu), 크롬(Cr), 이트륨(Y), 아연(Zn), 하프늄(Hf), 지르코늄(Zr) 또는 이들의 합금을 사용하여 형성할 수 있다.
합금을 사용한 게이트 전극(20)은 구리합금, 알루미늄 합금, 몰리브덴 합금, 크롬 합금 등과 같이 금속 물질이 단일층으로 형성되거나 상기 금속 물질이 이중층 이상으로 적층된 구조로 형성된다.
이외에도 상기 게이트 전극(20)은 도핑된 실리콘막 또는 전도성 유기막을 사용하여 형성할 수도 있다.
이러한 게이트 금속층이 형성된 기판(10) 상에 스핀리스 또는 스핀 코팅 등의 코팅 방법을 통해 포지티브 성질을 가진 포토레지스트가 전면에 도포 된다. 이어서, 제1 마스크(150)가 기판(10) 상에 정렬된다.
제1 마스크(150)는 석영 기판상에 차단층이 형성된 차단 영역(180)과, 석영 기판상에 석영 기판만 존재하는 투과 영역(190)이 구비된다.
차단 영역(180)은 노광 공정시 자외선을 차단함으로써 포토리소그라피 공정 및 식각 공정을 통해 패터닝된다. 그리고 남아 있는 포토레지스트가 제거됨으로써 게이트 라인(210), 게이트 전극(20) 및 화소 전극(140)을 포함하는 제1 도전 패턴이 형성된다.
투과 영역(190)은 노광 공정시 자외선을 모두 투과시킴으로써 현상 공정 후 식각 공정을 통해 제 1 도전 패턴과 대응되는 영역이 형성된다.
상기 게이트 전극(20)을 형성하기 전에 상기 기판(10)상에 배리어층(미도시)을 형성할 수도 있다. 상기 배리어층은 외부 또는 기판으로부터 유입되는 수분 또는 유기 기체로부터 후속하는 공정에서 형성되는 유기 반도체층(100)을 보호하기 위한 층이다.
도 3b는 본 발명의 실시 예에 따른 유기 박막 트랜지스터 기판의 제조 방법 중 게이트 절연막을 형성하는 단계를 도시한 단면도이다.
도 3b를 참조하면, 제2 마스크 공정을 통해 상기 게이트 전극(20) 상에 게이트 절연막(30)이 형성된다. 이때, 게이트 절연막(30)은 무기 절연막, 또는 유기 절연막이 형성되거나, 무기 절연막과 유기 절연막이 적층된 2중 절연막의 형태로 형성될 수 있다.
무기 절연막을 이용해 절연막을 형성할 경우 실리콘 산화막, 실리콘 질화막 및 실리콘 산질화막으로 이루어진 실리콘 군에서 선택되는 적어도 하나의 막, 금속 산화막 또는 강유전성 절연막일 수 있다.
상기 금속 산화막은 알루미늄 산화막(Al203), 이트륨 산화막(Yttriym oxide; Y203), 아연 산화막(ZnO2), 지르코늄 산화막(ZrO2), 탄탈륨 산화막(Ta205) 및 티타늄 산화막(TiO2)으로 이루어진 군에서 선택되는 적어도 하나의 막일 수 있다. 상기 강유전성 절연막은 PbZxTi1-xO3(PZT)막, Bi4Ti3O12막, BaMgF4막 및 BaxSr1-xTiO3(BST)막으로 이루어진 군에서 선택된 적어도 하나의 막일 수 있다.
상기 무기 절연막은 물리기상 증착법(PVD), 화학기상 증착법(CVD), 레이저 어블레이션(Laser Ablation) 또는 졸겔 스핀 코팅(Sol Gel Spin Coating)법을 사용하여 형성할 수 있다.
자세하게는 증발법(Evaporation), 스퍼터링(Sputting), 저압화학기상 증착법(LPCVD) 또는 플라즈마 강화학기상 증착법(PECVD)을 사용하여 형성할 수 있다.
이와는 달리, 상기 무기 절연막은 상기 게이트 전극을 산화함으로써 형성하는 상기 게이트 도전막의 산화막일 수 있다.
자세하게는 상기 게이트 전극을 산화하는 것은 양극 산화법(Anodic Oxidation), 플라즈마 산화법(Plazma Oxidation) 또는 UV 오존 산화법(UV ozon oxidation)을 사용하여 수행할 수 있다.
이 경우 상기 게이트 전극은 알루미늄, 이트륨, 아연, 하프늄, 지르코늄, 탄탈륨, 티타늄 및 이들 각각의 합금으로 이루어진 물질에서 선택되는 적어도 하나의 물질막 일수 있다.
바람직하게는 상기 게이트 전극은 알루미늄-몰리브텐 합금막 또는 티타늄 막이다.
유기 게이트 절연막을 단독으로 사용하거나 상기 무기 게이트 절연막 상에 유기 게이트 절연막을 형성할 수도 있다. 이때 상기 유기 게이트 절연막은 비닐계 고분자, 스티렌계 고분자, 아크릴계 고분자, 에폭시계 고분자, 에스테르계 고분자, 페놀계 고분자, 이미드계 고분자 및 사이클로 알켄으로 이루어진 군에서 선택되는 적어도 하나의 물질막일 수 있다.
자세하게는 유기 게이트 절연막은 폴리에틸렌(PE), 폴리프로플렌(PP), 폴리테트라플루오로에틸렌(PTFE), 폴리비닐 클로라이드(PVC), 폴리비닐알콜(PVA), 폴리비닐피롤리돈(PVP), 폴리스티렌(PS), 폴리아크릴레이트(Polyacrylate), 폴리메틸메타크릴레이트(PMMA), 폴리아크릴로니트릴(PAN), 폴리카보네이트계(PC), 폴리에틸렌테레프탈레이트(PET), 파릴렌(Parylene), 폴리페닐렌설파이드(PPS), 폴리이미드(PI), 벤조사이클로부텐(BCB) 및 사이클로 펜텐(CyPe)으로 이루어진 물질 중에서 선택되는 적어도 하나의 물질막일 수 있다.
상기 유기 게이트 절연막은 증착법(Vapor Deposition), 승화법(Sublimation), 또는 용액법을 사용하여 형성할 수 있다.
또한, 열 증발법(Thermal Evaporation), 유기 분자선 증착법(Organic Molecular Beam Deposition; OMBD)법, 스핀 코팅(Spin-Coating)법 또는 딥 코팅(Dip-Coating)법을 사용하여 형성할 수 있다.
상기 유기 게이트 절연막과 상기 무기 게이트 절연막은 유기 박막 트랜지스 터(200)의 게이트 절연막(30)을 형성한다. 결과적으로 상기 게이트 절연막(30)은 무기 게이트 절연막과 상기 유기 게이트 절연막 어떤 것을 사용해도 무관하다.
이렇게 형성된 상기 게이트 절연층 상에 포토레지스트가 전면에 도포된 후 제2 마스크(151)가 기판(10)상에 정렬된다. 제2 마스크(151)는 제1 마스크(150)와 마찬가지로 석영 기판상에 차단층이 형성된 차단 영역(180)과, 석영 기판상에 석영 기판만 존재하는 투과 영역(190)을 구비한다.
차단 영역(180)은 노광 공정시 자외선을 차단함으로써 포토리소그라피 공정 및 식각 공정을 통해 게이트 절연막(30)이 남아 있게 된다. 그리고 포토레지스트가 스트립되어 게이트 절연막(30)이 패터닝 된다.
도 3c 내지 도 3e는 본 발명의 실시 예에 따른 유기 박막 트랜지스터 기판의 제조 방법 중 제2 도전패턴을 형성하는 단계를 도시한 단면도이다.
도 3c를 참조하면, 제3 마스크 공정을 통해 게이트 절연막(30)이 형성된 기판(10) 위에 소스 전극(260), 드레인 전극(265) 및 데이터 라인(110)을 포함하는 제2 도전패턴이 형성된다.
구체적으로, 게이트 절연막(30)과 화소 전극(140)의 상부에 스퍼터링 등의 증착 방법으로 제3 및 제4 도전층(110a, 110b)이 형성된다.
제3 도전층(110a, 40a)은 스퍼터링 등의 증착 방법으로 인듐 주석 산화물(Indium Tin Oxide; ITO), 인듐 아연 산화물(Indium Zinc Oxide; IZO), 인듐 틴 아연 산화물(Indium Tin Zinc Oxide; ITZO) 등의 투명 도전층이 증착된다.
다음으로, 제4 도전층(110b, 40b)은 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 구리 합금, 알루미늄 합금, 몰리브덴 합금, 크롬 합금을 포함하는 불투명 금속들 중 적어도 어느 하나로 증착된다.
그리고 제4 도전층(110b, 40b) 상부에 포토레지스트가 도포 된다.
이러한 제3 및 제4 도전층(110a, 110b)이 형성된 후, 제3 마스크(152)를 사용하여 포토리소그라피 공정 및 식각 공정을 통해 제2 도전패턴이 패터닝 됨으로써 소스 전극(260), 드레인 전극(265) 및 데이터 라인(110)이 형성된다.
구체적으로 제 4 도전층(40b, 110b) 위에 포토레지스트가 도포된 다음, 반투과 마스크 또는 슬릿 마스크를 이용하여 노광 및 현상 됨으로써 서로 다른 두께를 갖는 제1 포토레지스트 패턴(250)과 제2 포토레지스트 패턴(255)이 형성된다.
슬릿 마스크(152)는 석영 기판상에 차단 영역(180)과 다수개의 슬릿들이 형성된 슬릿 영역(220)과 석영 기판만 존재하는 투과 영역(190)이 구비된다.
차단 영역(180)은 데이터 라인(110)이 형성되어질 영역에 위치하여 노광 공정시 자외선을 차단함으로써 현상 공정 후에 제 1 포토레지스트 패턴(250)이 남게 된다.
슬릿 영역(220)은 소스 전극(260) 및 드레인 전극(265)이 형성될 영역에 위치하여 노광 공정시 자외선을 회절시킴으로써 현상 공정 후 제 1 포토레지스트 패턴(250) 보다 두께가 얇은 제 2 포토레지스트 패턴(255)이 남게 된다. 그리고 투과 영역(190)은 자외선을 모두 투과시킴으로써 현상 후 포토레지스트가 제거된다. 상기 포토레지스트 패턴을 마스크로 이용한 제 1 식각 공정으로 제 4 도전층(40b, 110b)이 패터닝됨으로써 제 3 도전층(40a, 110a)이 노출된다.
도 3d를 참조하면, 슬릿 마스크(152)을 이용하여 두께를 달리한 포토레지스트 패턴이 형성된 상기 기판에 산소(O2) 플라즈마를 이용한 애싱 공정을 수행하게 된다. 따라서, 제 1 포토레지스트 패턴(250)의 두께는 얇아지게 되고, 제 2 포토레지스트 패턴(255)은 제거된다.
도 3e를 참조하면, 애싱 공정 후에 남아 있는 제 1 포토레지스트 패턴(250)을 마스크로 이용하여 제 2 식각 공정을 수행하게 된다. 제 2 식각 공정을 통해 노출된 제 3 도전층(40a, 110a)이 제거된다. 따라서 제 3 및 제 4 도전층(110a, 110b)으로 이루어진 데이터 라인(110), 소스 전극(260) 및 드레인 전극(265)이 형성 된다.
그리고 제 1 포토레지스트 패턴(250)을 마스크로 이용한 제 3 식각 공정으로 노출된 제 4 도전층(110b)과 나중에 화소 전극(140)이 형성될 부분의 제 2 도전층(140b)이 제거된다. 그리고 남아 있는 제1 포토레지스트(250)가 스트립 된다.
그리고 상기 소스 전극(260) 및 드레인 전극(265)은 후속하는 유기 반도체층(100)의 이온화 에너지를 고려하여 적절한 일함수를 갖는 물질로 형성한다.
이렇게 형성된 제 2 도전패턴은 식각 공정 등을 통해 화학약품에 노출되게 된다. 특히 게이트 절연막(30) 표면에 직접 닿게 되는 금속 식각액(Etchant)의 경우 대부분이 산의 성질을 가지고 있으며 게이트 절연막(30) 계면에 흡습되어 산도를 증가시킨다.
따라서 게이트 절연막(30) 표면의 산도 증가를 막고 유기 박막 트랜지스 터(200)의 턴온 및 턴오프 동작시 온 전류 및 오프 전류의 특성을 향상시키기 위해 채널이 형성되는 게이트 절연막(30) 표면에 염기처리를 하게 된다.
이를 위해 염기액을 이용하여 채널 영역(120)의 게이트 절연막(30) 표면은 염기처리되며 염기처리 후에 게이트 절연막(30)은 화학적으로 중화된다.
도 3f는 본 발명의 실시 예에 따른 유기 박막 트랜지스터 기판의 제조 방법 중 뱅크 절연막을 형성하는 단계를 도시한 단면도이다.
도 3f를 참조하면, 제4 마스크 공정을 통해 뱅크 절연막(70)이 형성된다.
구체적으로, 소스 전극(260), 드레인 전극(265), 데이터 라인(110)이 형성된 기판(10) 위에 스핀리스 또는 스핀 코팅 등의 방법을 통해 감광성 유기 절연 물질이 전면에 도포 된다.
이어서, 마스크가 기판상에 정렬되어 제4 마스크(153)를 이용한 노광 및 현상을 통해 채널 부분에 제 2 홀(130)을 갖는 뱅크 절연막(70)이 형성된다.
제 4 마스크(153)의 차단 영역(180)은 노광 공정시 자외선을 차단함으로써 현상 공정 후 차단 영역(180)과 대응되는 영역에는 뱅크 절연막(70)이 형성된다. 투과 영역(190)은 노광 공정시 자외선을 모두 투과시킴으로써 현상 공정 후 제 2 홀(130)이 형성된다. 즉, 뱅크 절연막(70)은 감광성 유기 절연물질을 노광 및 현상 한 후 남겨져 형성된다.
제 2 홀(130)의 면적이 넓어짐에 따라 추후 형성될 유기 반도체층(100)의 주입 공정시 공정마진을 확보할 수 있다.
도 3g 내지 3h는 본 발명의 실시 예에 따른 유기 박막 트랜지스터 기판의 제 조 방법 중 유기 반도체층을 형성하는 단계를 도시한 단면도이다.
도 3g 내지 3h를 참조하면, 제 1 홀(90)과 뱅크 절연막(70)에 의해 마련된 제 2 홀(130) 내에 액체 상태의 유기 반도체층(100)이 형성된다.
상기 유기 반도체층(100)은 증착법(Vapor Deposition), 승화법(Sublimation), 또는 용액법을 사용하여 형성할 수 있다. 또한, 열 증발법(Thermal Evaporation), 유기 분자선 증착법(Organic Molecular Beam Deposition; OMBD)법, 스핀 코팅(Spin-Coating)법 또는 딥 코팅(Dip-Coating)법을 사용하여 형성할 수 있다.
바람직하게 잉크젯 분사 장치를 이용한 잉크젯 법을 사용하여 뱅크 절연막(70)에 의해 마련된 제 2 홀(130) 내에 액체 상태의 유기 반도체를 분사한다. 따라서 제 1홀(90)과 제 2홀(130) 내에 분사된 액체 상태의 유기 반도체가 경화됨으로써 유기 반도체는 고체 상태를 유지하게 된다.
이 유기 반도체층(100)은 자가 분자 조립체(Self Assembled Monolayer; SAM)처리 공정을 통해 소스 전극(260) 및 드레인 전극(265) 각각과 오믹 접촉된다.
구체적으로, 자가 분자 조립체(SAM)처리 공정은 기판(10)을 액체 용액 중에 반응이 일어나는 습식 방식이나 진공 증착으로 가능하며 이렇게 형성된 자가 분자 조립체(SAM)에 빛을 조사하여 중합체화하고 다시 여기에 열 또는 전자빔을 가하여 자가 분자 조립체(SAM)를 형성시킨다.
이렇게 자가 분자 조립체(SAM)처리 공정을 통해 소스 및 드레인 전극(110, 40) 각각과 유기 반도체층(100) 간의 일함수 차이가 줄어든다.
이에 따라, 소스 전극(260) 및 드레인 전극(265)에서 유기 반도체층(100)으로의 홀 주입이 용이 해짐과 아울러 소스 전극(260) 및 드레인 전극(265) 각각과 유기 반도체층(100) 간의 접촉 저항이 줄어들게 된다.
유기 반도체층(100)이 형성된 상부에 분사 장치를 이용해 유기 절연액을 분사한 후 경화시켜 보호막(80)을 형성한다. 이때, 유기 반도체를 분사하기 전에 뱅크 절연막(70)에 소수성 처리된다.
다시 말하면, 유기 반도체 및 보호막(80)은 친수성 물질이므로 뱅크 절연막(70)에 소수성 처리를 함으로써 유기 반도체층(100)이 오버 플로우(Overflow) 되지 않도록 한다.
그리고 상기 유기 반도체층(100)의 패터닝은 새도우 마스크(Shadow Mask)를 사용하거나, 리프트-오프(Lift-off)법을 사용하여 수행할 수도 있다.
유기 반도체층(100)은 폴리아세틸렌(Polyacetylene), 폴리시어펜(Polythiophene), P3HT(Poly(3-hexylthiophene-2.5-diyl)), F8T2(Poly9, (9-dioctylfluorene)), PTV(Poly Thienylene Vinylene), 펜타센(Pentacene), 테트라센(Tetracene), 루브렌(Rubrene) 및 a-6T(Alpha-hexthienylen)으로 이루어진 물질에서 선택되는 적어도 하나의 물질막일 수 있다.
선술된 도 4에 명시된 염기 처리 과정에 대해 보다 상세히 설명하기로 한다.
도 4는 염기 처리 과정을 설명하기 위한 흐름도이다.
도 4를 참조하면, 본 발명의 일 실시 예에 따른 게이트 절연막의 염기 처리 과정은 중화 공정(S10)-세정 공정(S20)-건조 공정(S30)의 과정을 수행하게 된다.
먼저, 중화 공정(S10)은 유기 반도체층(100)이 형성되기 전 소스 전극(260)과 드레인 전극(265) 사이에 노출된 게이트 절연막(30) 표면의 중화를 위해 염기액을 사용하여 염기 처리하는 단계이다.
바람직하게 2％ 내지 3%의 농도를 가지는 테트라 메틸 암모늄 하이드록시드(Tetramethylammonium Hydroxide; TMAH)의 염기액을 사용하게 된다. 그리고 염기 처리는 테트라 메틸 암모늄 하이드록시드(Tetramethylammonium Hydroxide; TMAH)가 담긴 배스에 기판(10) 전체를 담그는 디핑(Dipping)의 방법을 사용한다. 또는 기판(10) 전면에 테트라 메틸 암모늄 하이드록시드(Tetramethylammonium Hydroxide; TMAH)를 스프레이 하는 스프레잉(Spraying) 방법을 이용해도 된다.
여기서 염기액의 온도는 10℃ 내지 50℃에서 진행하는 것이 바람직하다.
또한, 중화처리 시간은 1초 내지 10분 동안 진행하는 것이 바람직하다.
세정 공정(S20)은 금속 식각액의 산과 염기의 중화 과정을 통해 형성될 수 있는 염(Salt) 제거를 위해 탈이온수(Deionized Water; DI)를 사용한다. 여기서 탈이온수는 저항이 18㏁ 이상 나오며 용해되어 있는 이온을 모두 제거한 물이다. 따라서 소정 온도로 가열된 탈이온수(Deionized Water; DI)에 완전히 담근 상태에서 기판(10)을 일정한 속도와 시간을 유지하면서 상기 탈이온수(DI)의 수면 밖으로 상기 기판(10)을 끌어올려 세정하게 된다.
마지막으로 세정한 기판(10)은 건조 공정(S30)을 거치게 된다.
상기 기판(10)의 건조는 이소프로필 알코올(Isopropanol Alcohol; IPA)용액 을 이용하거나 자연 건조 방법 또는 스핀과 같은 방법으로 건조하게 된다.
도 5는 유기 박막 트랜지스터의 게이트 전압 대 드레인 전류의 관계를 비교하기 위한 그래프이다.
X-축은 게이트 전압(Vg)을 나타내며, Y-축은 드레인 전류(Id)를 나타낸다.
도 5를 참조하면, 유기 반도체층(100) 형성 전에 2.38%의 농도를 가지는 테트라 메틸 암모늄 하이드록시드(Tetramethylammonium Hydroxide; TMAH)용액이 게이트 절연막(30)의 염기처리액으로 사용된다.
도면 번호 240은 채널 영역의 게이트 절연막(30)에 염기 처리된 유기 박막 트랜지스터(200)의 특성의 변화를 나타내는 곡선이다. 그리고 도면 번호 250은 염기 처리되지 않은 종래의 유기 박막 트랜지스터의 특성의 변화를 나타내는 곡선이다.
A구간은 게이트 전압이 -40 내지 0까지의 구간을 나타내며 전류가 흐르고 있는 온 전류(Ion) 영역을 나타낸다.
B구간은 게이트 전압이 20 내지 40까지에 위치한 구간을 나타내며 전류가 흐르지 않는 오프 전류(Ioff) 영역을 나타낸다.
C구간은 유기 박막 트랜지스터의 턴온 및 턴오프 동작시 온 전류 및 오프 전류의 특성을 나타내는 구간을 나타낸다. 따라서 C구간이 크게 나타날 수 록 유기 박막 트랜지스터의 특성이 좋아진다.
D구간은 본 발명의 일실시 예에 따른 염기 처리된 유기 박막 트랜지스터가 종래의 유기 박막 트랜지스터보다 0.5 오더(Order) 이상의 상승 효과를 나타내는 구간이다.
도 5에서, 250곡선 보다 240곡선이 A구간에서 드레인 전류의 값이 높게 나타난다. 따라서 Y-축의 드레인 전류(Id)는 오프 전류(Ioff) 영역을 나타내는 B구간에서는 동작의 특성의 차이를 보이지 않지만 온 전류(Ioff) 영역을 나타내는 A구간에서는 염기처리 유무에 따라 D구간 만큼의 특성 차이를 보이게 된다.
이것은 유기물의 화학적 손상을 원복 하는 중화 처리의 유무에 따라 유기 박막 트랜지스터(200)의 전하 이동도(Mobility)가 변화함을 나타낸다.
따라서, 본 발명의 일실시 예에 따른 유기 박막 트랜지스터(200)는 게이트 절연막(30)에 염기처리를 하면 염기처리를 하지 않았을 때보다 향상된 유기 박막 트랜지스터(200)의 특성을 보인다.
상기 유기 박막 트랜지스터 기판의 제조 방법은 액정 표시 패널 제조에 이용할 수 있을 뿐 아니라. 더 나아가 평판 패널 디스플레이를 제조함에도 이용될 수 있음은 자명하다.
상술한 바와 같이, 본 발명에 따른 유기 박막 트랜지스터는 유기 반도체층 형성 전에 게이트 절연막 표면에 염기 처리를 하여 산성 식각 용액에 노출되는 게이트 절연막 표면을 중성화시켜 보호하여 유기 박막 트랜지스터의 전기적 특성 향상이 가능하며 이로 인해 채널영역의 전하 이동도가 향상되는 효과가 있다.
이상에서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
Claims (16)
- 기판상에 게이트 전극을 형성하는 단계;상기 게이트 전극 상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 소스 전극 및 드레인 전극으로 채널 영역을 정의하는 단계;상기 채널 영역을 중화 처리하는 단계;상기 소스 전극 및 드레인 전극 상에 뱅크 절연막을 형성하는 단계;상기 뱅크 절연막에 의해 마련된 영역 내에 유기 반도체층을 형성하는 단계를 포함하는 것을 특징으로 하는 유기 박막 트랜지스터 기판의 제조 방법.
- 제 1 항에 있어서,상기 채널 영역을 중화 처리하는 단계는 염기 처리하는 단계인 것을 특징으로 하는 유기 박막 트랜지스터 기판의 제조방법.
- 제 2 항에 있어서,상기 채널 영역을 염기 처리하는 단계는 상기 소스 전극 및 드레인 전극이 형성된 기판에 염기액을 스프레잉(spraying) 하는 단계인 것을 특징으로 하는 유기 박막 트랜지스터 기판의 제조 방법.
- 제 2 항에 있어서,상기 채널 영역을 염기 처리하는 단계는 상기 소스 전극 및 드레인 전극이 형성된 기판을 염기액에 디핑(dipping)하는 단계인 것을 특징으로 하는 유기 박막 트랜지스터 기판의 제조 방법.
- 제 2 항 내지 제 4 항 중 어느 한 항에 있어서,상기 염기액은 테트라 메틸 암모늄 하이드록시드(Tetramethylammonium Hydroxide; TMAH)인 것을 특징으로 하는 유기 박막 트랜지스터 기판의 제조 방법.
- 제 5 항에 있어서,상기 테트라 메틸 암모늄 하이드록시드의 농도는 2~3%인 것을 특징으로 하는 유기 박막 트랜지스터 기판의 제조 방법.
- 제 2 항에 있어서,상기 염기 처리 단계는 상기 소스 전극 및 드레인 전극이 형성된 기판을 탈이온수(Deionized Water; DI)로 세정하는 단계를 더 포함하는 것을 특징으로 하는 유기 박막 트랜지스터 기판의 제조 방법.
- 제 2 항에 있어서,상기 염기 처리 단계는 세정 후 건조 단계를 더 포함하는 것을 특징으로 하는 유기 박막 트랜지스터 기판의 제조 방법.
- 기판상에 게이트 전극을 형성하는 단계;상기 게이트 전극 상에 절연막을 형성하는 단계;상기 절연막 상에 소스 전극 및 드레인 전극으로 채널 영역을 정의하는 단계;상기 채널 영역을 중화 처리하는 단계;상기 채널 영역 상에 유기 반도체를 형성하는 단계를 포함하는 것을 특징으로 하는 유기 박막 트랜지스터 기판 제조 방법.
- 제 9 항에 있어서,상기 채널 영역을 중화 처리하는 단계는 염기 처리하는 단계인 것을 특징으로 하는 유기 박막 트랜지스터 기판의 제조방법.
- 제 10 항에 있어서,상기 채널 영역을 염기 처리하는 단계는 상기 소스 전극 및 드레인 전극이 형성된 기판에 염기액을 스프레잉(spraying) 하는 단계인 것을 특징으로 하는 유기 박막 트랜지스터 기판의 제조 방법.
- 제 10 항에 있어서,상기 채널 영역을 염기 처리하는 단계는 상기 소스 전극 및 드레인 전극이 형성된 기판을 염기액에 디핑(dipping)하는 단계인 것을 특징으로 하는 유기 박막 트랜지스터 기판의 제조 방법.
- 제 10 항 내지 제 12 항 중 어느 한 항에 있어서,상기 염기액은 테트라 메틸 암모늄 하이드록시드(Tetramethylammonium Hydroxide; TMAH)인 것을 특징으로 하는 유기 박막 트랜지스터 기판의 제조 방법.
- 제 13 항에 있어서,상기 테트라 메틸 암모늄 하이드록시드의 농도는 2~3%인 것을 특징으로 하는 유기 박막 트랜지스터 기판의 제조 방법.
- 제 10 항에 있어서,상기 염기 처리 단계는 상기 소스 전극 및 드레인 전극이 형성된 기판을 탈이온수(Deionized Water; DI)로 세정하는 단계를 더 포함하는 것을 특징으로 하는 유기 박막 트랜지스터 기판의 제조 방법.
- 제 10 항에 있어서,상기 염기 처리 단계는 세정 후 건조 단계를 더 포함하는 것을 특징으로 하는 유기 박막 트랜지스터 기판의 제조 방법.
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| KR1020070030975A KR101319944B1 (ko) | 2007-03-29 | 2007-03-29 | 유기 박막 트랜지스터 기판의 제조 방법 |
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