KR20060104996A - 적층 세라믹 전자부품 및 그 제조방법 - Google Patents

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Abstract

세라믹 그린시트(2)는, 캐리어 필름에 의한 배접이 없는 상태에서, 각각 스크린 인쇄법에 의해 코일도체 패턴(3∼7) 및 인출전극(8, 9)이 형성됨과 동시에, 비어 홀용 구멍에 도전 페이스트가 충전되어, 비어 홀(15)이 형성된다. 코일도체 패턴(3∼7)은, 그 일단에 층간접속을 위한 비어 홀(15)을 덮도록 설치된 제1랜드(3a∼6a)와, 타단에 설치된 비어 홀(15)을 받는 제2랜드(4b∼7b)를 갖고 있다. 제2랜드(4b∼7b)의 지름은 제1랜드(3a∼6a)의 지름보다 크고, 제2랜드(4b∼7b)의 면적이 제1랜드(3a∼6a)의 면적에 대하여 1.10∼2.25배가 적절하다.

Description

적층 세라믹 전자부품 및 그 제조방법{LAMINATED CERAMIC ELECTRONIC PART AND MANUFACTURING METHOD THEREFOR}
본 발명은, 적층 세라믹 전자부품, 특히, 인덕터나 임피던스 소자 등의 적층 세라믹 전자부품 및 그 제조방법에 관한 것이다.
종래로부터, 이 종류의 적층 세라믹 전자부품으로서, 특허문헌1에 기재된 것이 알려져 있다. 이 전자부품은, 코일 형성용 도체를 설치한 세라믹 시트를 적층하고, 각 코일 형성용 도체의 끝부에 형성된 패드(랜드)를 비어 홀을 통해서 순차적으로 접속함으로써 나선모양의 코일을 형성하고 있다.
즉, 도 6에 나타내는 바와 같이, 비어 홀용 구멍을 형성한 세라믹 시트(50)의 표면에, 코일 형성용 도체(51)를 스크린 인쇄법으로 형성함과 동시에, 비어 홀용 구멍을 도전 페이스트로 충전해서 비어 홀(60)을 형성한다. 코일 형성용 도체(51)는, 층간 접속을 위한 비어 홀(60)을 형성한 제1랜드(51a)와 비어 홀(60)을 받는 제2랜드(51b)를 갖고 있다.
여기에서, 스크린 인쇄의 조건을, 비어 홀용 구멍이 형성된 위치에 형성되는 제1랜드(51a)에 맞출지, 또는, 비어 홀용 구멍이 없는 제2랜드(51b)에 맞출지에 따라, 다른쪽의 랜드에서는 인쇄 불량이나 충전 불량이 일어나기 쉽다고 하는 문제가 있었다.
예를 들면 도 7에 나타내는 바와 같이, 제2랜드(51b)가 긁히지 않도록 형성하기 위해서, 스크린 인쇄판(66)의 도전 페이스트(55)의 투과량을 크게 하면, 비어 홀용 구멍 내로의 도전 페이스트(55)의 충전이 지나치게 많아져서, 세라믹 시트(50)의 이면으로의 도전 페이스트(55)의 돌출을 초래한다. 반대로, 비어 홀용 구멍 내로의 도전 페이스트(55)의 충전량을 적정화하면, 비어 홀용 구멍이 없는 제2랜드(51b)에 긁힘이 발생하기 쉬워진다. 이것은, 스크린 인쇄의 특성상, 랜드 형상이 동일하여도, 비어 홀용 구멍의 유무에 따라 도전 페이스트(55)의 스크린 인쇄판(66)으로부터의 투과량이 다르기 때문이다.
이 과충전에 의한 세라믹 시트(50)의 이면에의 도전 페이스트(55)의 돌출을 방지하기 위해서, 도 8에 나타내는 바와 같이, 캐리어 필름(52)으로 배접한 세라믹 시트(50)를 사용하는 것이 고려된다. 그러나, 캐리어 필름(52)의 사용은 제조비용의 상승을 초래한다고 하는 새로운 문제가 생긴다.
특허문헌1 : 일본 특허공개 2004-87596호 공보
그래서, 본 발명의 목적은, 세라믹 시트를 캐리어 필름으로 배접하지 않고 비어 홀의 적정 충전과 랜드의 긁힘 방지를 양립할 수 있는 적층 세라믹 전자부품 및 그 제조방법을 제공하는 것에 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 적층 세라믹 전자부품은, 일단에 제1랜드, 타단에 제2랜드를 갖는 내부도체 패턴을 구비한 복수의 세라믹 시트를 적층해서 적층체를 구성함과 아울러, 상기 세라믹 시트에 형성한 비어 홀에 의해 다른 층에 배치된 내부도체 패턴끼리를 전기적으로 접속한 적층 세라믹 전자부품에 있어서, 비어 홀은 도전체로 충전되어 있고, 제1랜드는 비어 홀을 덮도록 설치되어 있고, 하나의 세라믹 시트에 설치된 제1랜드와 다른 세라믹 시트에 설치된 제2랜드가, 하나의 세라믹 시트에 형성된 비어 홀을 통해서 전기적으로 접속되고, 제2랜드가 제1랜드보다 큰 것을 특징으로 한다.
상기 제2랜드는, 상기 제1랜드의 투영 영역으로부터, 내부도체 패턴의 투영 영역으로 연장되어 있는 것이 바람직하다. 또한 제2랜드는 제1랜드에 대하여 그 면적이 1.10∼2.25배인 것이 바람직하다.
본 발명에 따른 적층 세라믹 전자부품의 제조방법은, 비어 홀용 구멍을 형성한 세라믹 시트의 표면에, 일단에 제1랜드, 타단에 제2랜드를 갖는 내부도체 패턴을 도전체로, 제1랜드가 비어 홀용 구멍을 덮도록 인쇄함과 아울러, 비어 홀용 구멍에 상기 도전체를 충전하는 공정과, 하나의 세라믹 시트에 설치된 제1랜드와 다른 세라믹 시트에 설치된 제2랜드가, 하나의 세라믹 시트에 형성된 비어 홀을 통해서 전기적으로 접속되도록, 복수의 세라믹 시트를 적층해서 적층체를 얻는 공정을 구비하고, 제2랜드가 제1랜드보다 큰 것을 특징으로 한다.
비어 홀용 구멍을 형성한 세라믹 시트는, 캐리어 필름에 의한 배접이 없는 상태에서, 내부도체 패턴을 인쇄함과 동시에, 비어 홀용 구멍을 도전체로 충전하는 것이 바람직하다.
발명의 효과
본 발명에 의하면, 스크린 인쇄의 때에 긁힘이 발생하기 쉬운 비어 홀을 받는 제2랜드의 형상을 크게 하고 있으므로, 제2랜드를 형성하기 위한 도전 페이스트의 토출량이 증가하여, 비어 홀의 적정 충전과 제2랜드의 긁힘 방지를 양립할 수 있다. 이 결과, 신뢰성 및 생산성이 우수한 적층 세라믹 전자부품이 얻어진다.
특히, 제2랜드의 면적을 제1랜드의 면적에 대하여 1.10배 이상으로 함으로써 제2랜드의 긁힘을 방지해서 정전방전의 불량을 확실하게 억제함과 아울러 적층 어긋남을 방지할 수 있다. 또한 2.25배 이하로 함으로써 인덕턴스값의 저하를 억제할 수 있다.
도 1은 본 발명에 따른 적층 세라믹 전자부품의 일실시예를 나타내는 분해 사시도.
도 2는 도 1에 나타낸 내부도체 패턴을 나타내는 평면도.
도 3은 도 1에 나타낸 적층 세라믹 전자부품의 적층상태의 주요부를 나타내는 단면도.
도 4는 도 1에 나타낸 적층 세라믹 전자부품의 외관사시도.
도 5는 도 1에 나타낸 내부도체 패턴의 변형예를 나타내는 평면도.
도 6은 종래의 적층 세라믹 전자부품의 내부도체 패턴을 나타내는 평면도.
도 7은 종래의 적층 세라믹 전자부품의 제조방법을 나타내는 설명도.
도 8은 종래의 적층 세라믹 전자부품의 다른 제조방법을 나타내는 설명도.
이하에, 본 발명에 따른 적층 세라믹 전자부품 및 그 제조방법의 실시예에 대해서 첨부된 도면을 참조해서 설명한다. 이하의 실시예에서는, 적층 인덕터를 예로 해서 설명하지만, 적층 임피던스 소자나 적층 LC 복합부품 등이어도 좋다.
도 1에 나타내는 바와 같이, 적층 인덕터(1)는 코일도체 패턴(3∼7)이나 인출전극(8, 9)이나 비어 홀(15)을 각각 형성한 세라믹 그린시트(2)와, 미리 도체 패턴을 형성하지 않은 외층용 세라믹 그린시트(2a) 등으로 구성되어 있다.
세라믹 그린시트(2, 2a)는, 이하의 방법으로 제작했다. 페라이트의 원료분말 NiO, CuO, ZnO, Fe2O3 등의 각종 원료분말을 볼밀 등에 의해 습식혼합하고, 스프레이 드라이어 등에 의해 건조한 후, 가소성하였다. 얻어진 페라이트 분말을, 용제에 분산시켜서 세라믹 슬러리를 조정하고, 이것을 닥터 브레이드법에 의해 성형하여 장척의 세라믹 그린시트를 얻었다. 이 장척의 세라믹 그린시트를 소정의 크기로 구멍을 뚫고, 필요에 따라서 비어 홀용 구멍을 형성해서 세라믹 그린시트(2)를 제작하였다.
다음에 세라믹 그린시트(2)의 각각 스크린 인쇄법에 의해, 코일도체 패턴(3∼7) 및 인출전극(8, 9)이 형성됨과 동시에, 비어 홀용 구멍에 도전 페이스트가 충전되어 비어 홀(15)이 형성된다. 스퀴지의 방향은, 예를 들면 코일도체 패턴에 대하여 도 2에 나타내는 방향으로 했다. 이 때, 비어 홀용 구멍을 형성한 세라믹 그린시트(2)는, 캐리어 필름에 의한 배접이 없는 상태에서, 코일도체 패턴(3∼7) 등이 인쇄됨과 동시에, 비어 홀(15)이 형성된다.
즉, 도 2에 나타낸 세라믹 그린시트(2)의 표면에는, 도전 페이스트로 제1랜드(4a)가 비어 홀용 구멍을 덮도록 인쇄됨과 아울러, 상기 비어 홀용 구멍에 도전 페이스트가 충전된다. 따라서, 코일도체 패턴(4)은, 층간접속을 위한 비어 홀(15)을 형성한 제1랜드(4a)와 비어 홀(15)을 받는 제2랜드(4b)의 2종류의 랜드를 양단에 갖고 있다. 그리고, 제2랜드(4b)의 지름이 제1랜드(4a)의 지름보다 크게 형성되어 있다.
즉, 코일도체 패턴(3∼7)은, 층간접속을 위한 비어 홀(15)을 형성한 제1랜드(3a∼6a)와, 비어 홀(15)을 받는 제2랜드(4b∼7b)의 2종류의 랜드를 갖고 있다. 그리고, 제2랜드(4b∼7b)의 지름이 제1랜드(3a∼6a)의 지름보다 크다.
또한 코일도체 패턴(3)의 인출부는 시트(2)의 좌변에 형성된 인출전극(8)에 접속되어 있다. 코일도체 패턴(7)의 인출부는 시트(2)의 우변에 형성된 인출전극(9)에 접속되어 있다.
각 세라믹 그린시트(2)는 적층되고, 또한, 상하에 외층용 세라믹 그린시트(2a)가 배치된 후, 1OOOkgf/㎠로 압착하여 적층체 블록으로 한다. 이것에 의해 각 코일용 도체 패턴(3∼7)이 비어 홀(15)에 의해 전기적으로 접속되어, 나선모양 코일이 형성된다. 도체 패턴의 접속상태는, 일례로서 도 3에 나타내는 바와 같이, 시트(2)(x)에 설치된 제1랜드(4a)와 하층의 시트(2)(y)에 설치된 제2랜드(5b)가, 시트(2)(x)에 형성된 비어 홀(15)을 통해서 전기적으로 접속된 상태에 있다.
상기 적층체 블록은 소정의 사이즈로 잘려진 후, 탈지처리가 실시되어, 870℃에서 일체적으로 소성된다. 이것에 의해 도 4에 나타내는 적층체(20)로 된다.
다음에 적층체(20)의 양단부에 도전 페이스트를 도포하고, 850℃에서 베이킹함으로써 외부전극(21, 22)을 형성한다. 외부전극(21)은 인출전극(8)에 전기적으로 접속되고, 외부전극(22)은 인출전극(9)에 전기적으로 접속되어 있다.
이상의 구성으로 이루어지는 적층 인덕터(1)는, 스크린 인쇄시에 긁힘이 발생하기 쉬운 비어 홀(15)을 받는 제2랜드(4b, 5b, 6b, 7b)의 형상을 크게 하고 있으므로, 제2랜드(4b∼7b)를 형성하기 위한 도전 페이스트의 토출량이 증가한다. 따라서, 스크린 인쇄의 조건을, 비어 홀용 구멍이 형성된 위치에 형성되는 제1랜드(3a∼6a)에 맞추고, 비어 홀용 구멍 내로의 도전 페이스트의 충전량을 적정화해도, 제2랜드(4b∼7b)에 긁힘이 발생하기 어려워진다. 즉, 비어 홀(15)의 적정 충전과 제2랜드(4b∼7b)의 긁힘의 방지를 양립할 수 있다. 이 결과, 신뢰성 및 생산성이 우수한 적층 인덕터(1)가 얻어진다.
표 1은, 얻어진 적층 인덕터(1)를 평가한 결과(실시예 1)를 나타내는 표이다. 비어 홀(15)의 지름은 160㎛, 제1랜드(3a, 4a, 5a, 6a)의 지름은 200㎛, 제2랜드(4b, 5b, 6b, 7b)는 240㎛로 했다. 비교를 위해, 표 1에는, 도 6에 나타낸 코일도체 패턴(51)을 갖는 종래의 적층 인덕터의 평가결과도 아울러 기재하고 있다. 종래의 적층 인덕터의 비어 홀(60)을 형성한 제1랜드(51a)와 비어 홀(60)을 받는 제2랜드(51b)는, 모두 200㎛의 경우(비교예 1), 및 모두 240㎛의 경우(비교예 2)로 했다. 인덕턴스값은 샘플수 30의 평균치이며, 정전방전시험은 샘플수 30에 ±30kV의 전압을 플러스/마이너스 10회씩, 0.1sec 간격으로 방전 건을 이용하여 접촉 방전을 행하였을 때의 불합격 수이다. 최대 적층 어긋남량은, 적층 인덕터의 수직단면을 현미경으로 확대하여 구조해석을 행함으로써 구했다.
Figure 112006030675887-PCT00001
비교예 1에 있어서 정전방전시험에서 불합격으로 된 원인을 조사한 결과, 제2랜드(51b)의 인쇄 결함(인쇄 긁힘)이 원인인 것을 알 수 있었다. 또한 비교예 2에 있어서 적층 어긋남이 커져 있는 원인을 조사한 결과, 인쇄시의 비어 홀용 구멍에의 도전 페이스트 충전량이 지나치게 많아서, 세라믹 그린시트의 이면에 도전 페이스트가 돌출하여, 적층 어긋남이 발생하고 있는 것을 알 수 있었다.
또한 도 5에 나타내는 바와 같이, 제2랜드(34b)의 지름을 제1랜드(34a)의 지름과 거의 동일하게 하여, 제2랜드(34b)를 제1랜드의 투영 영역으로부터, 코일도체 패턴의 투영 영역으로 연장시키고 있는 코일도체 패턴(34)을 사용해도 된다. 이것에 의해, 코일도체 패턴에 의해 형성되는 나선모양 코일의 평면에서 볼 때의 형상이, 종래의 적층 인덕터의 나선모양 코일과 동등하게 되어, 코일내 면적이 변화되지 않기 때문에 인덕턴스값이나 고주파 특성의 변화가 없어진다.
표 2는, 도5에 나타낸 코일도체 패턴(34)을 갖는 적층 인덕터를 평가한 결과(실시예 2)를 나타내는 표이다. 여기에서, 제2랜드(34b)의 지름을 제1랜드(34a)의 지름과 동일하게 하고, 제2랜드(34b)를 제1랜드의 투영 영역으로부터 코일도체 패턴의 투영 영역으로(바꿔 말하면, 적층방향 투영시에 숨겨지는 방향으로) L=100㎛ 연장시키고 있다. 이 평가실험에서는, 점도 100Pa·s의 도전 페이스트를 오프닝율 60%의 인쇄판을 이용하여 스크린 인쇄했다.
비교를 위해, 표 2에는, 도 2에 나타낸 코일도체 패턴(4)을 갖는 적층 인덕터(1)의 평가결과(상기 실시예 1), 및 도 6에 나타낸 코일도체 패턴(51)을 갖는 종래의 적층 인덕터의 평가결과(상기 비교예 1)도 아울러 기재하고 있다.
Figure 112006030675887-PCT00002
실시예 1의 적층 인덕터(1)의 경우에는, 제2랜드(4b∼7b)의 지름을 크게 하고 있기 때문에, 코일내 면적이 작아져, 종래보다 인덕턴스값이 약간 저하되어 있지만, 실시예 2의 적층 인덕터의 경우에는 인덕턴스값은 거의 변화가 없다.
다음에 표 3에는, 제1랜드와 제2랜드를 각각의 지름(면적)을 변화시킨 시료 1∼7의 평가결과를 나타낸다. 평가시험의 내용은 상기 표 1, 2에서의 시험과 같다. 시료 1∼5에서는, 제1랜드의 지름 200㎛에 대하여 제2랜드의 지름을 205, 210, 220, 300, 320㎛로 다르게 해서 시험제작했다. 시료 2∼4에서는, 정전시험에 합격하고, 인덕턴스값도 바람직하며, 적층 어긋남량도 작다. 한편, 시료 1(면적비 1.05)에서는, 인쇄 결함(인쇄 긁힘)이 생겨서 정전방전시험에서는 불합격으로 되는 것이 생겼다. 시료 5(면적비 2.56)에서는, 제2랜드가 커져서 인덕턴스값이 저하되어 있었다.
또, 시료 6, 7에서는, 제2랜드의 지름 220㎛에 대하여 제1랜드의 지름을 210, 215㎛로 다르게 해서 시험제작했다. 시료 6에서는 바람직한 평가가 얻어진 것에 대해서, 시료 7에서는 제1랜드에 형성된 비어 홀용 구멍으로의 도전 페이스트의 충전량이 많고, 적층 어긋남이 커졌다.
Figure 112006030675887-PCT00003
또, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지의 범위 내에서 여러 가지 변경할 수 있다.
이상과 같이, 본 발명은, 인덕터나 임피던스 소자 등의 적층 세라믹 전자부품 및 그 제조방법에 유용하며, 특히, 세라믹 시트를 캐리어 필름으로 배접하지 않고, 비어 홀의 적정 충전과 랜드의 긁힘 방지를 양립할 수 있는 점에서 뛰어나다.

Claims (7)

  1. 일단에 제1랜드, 타단에 제2랜드를 갖는 내부도체 패턴을 구비한 복수의 세라믹 시트를 적층해서 적층체를 구성함과 아울러, 상기 세라믹 시트에 형성된 비어 홀에 의해 다른 층에 배치된 내부도체 패턴끼리를 전기적으로 접속한 적층 세라믹 전자부품에 있어서,
    상기 비어 홀은 도전체로 충전되어 있고,
    상기 제1랜드는 비어 홀을 덮도록 설치되어 있고, 하나의 세라믹 시트에 설치된 상기 제1랜드와 다른 세라믹 시트에 설치된 상기 제2랜드가, 하나의 세라믹 시트에 형성된 상기 비어 홀을 통해서 전기적으로 접속되며,
    상기 제2랜드가 제1랜드보다 큰 것을 특징으로 하는 적층 세라믹 전자부품.
  2. 제1항에 있어서, 상기 제2랜드는 상기 제1랜드의 투영 영역으로부터 상기 내부도체 패턴의 투영 영역으로 연장되어 있는 것을 특징으로 하는 적층 세라믹 전자부품.
  3. 제1항 또는 제2항에 있어서, 상기 제2랜드의 면적이 상기 제1랜드의 면적에 대하여 1.10∼2.25배인 것을 특징으로 하는 적층 세라믹 전자부품.
  4. 비어 홀용 구멍을 형성한 세라믹 시트의 표면에, 일단에 제1랜드, 타단에 제 2랜드를 갖는 내부도체 패턴을 도전체로, 제1랜드가 비어 홀용 구멍을 덮도록 인쇄함과 아울러, 비어 홀용 구멍에 상기 도전체를 충전하는 공정; 및
    하나의 세라믹 시트에 설치된 상기 제1랜드와 다른 세라믹 시트에 설치된 상기 제2랜드가, 하나의 세라믹 시트에 형성된 상기 비어 홀을 통해서 전기적으로 접속되도록, 복수의 세라믹 시트를 적층해서 적층체를 얻는 공정을 구비하고:
    상기 제2랜드가 상기 제1랜드보다 큰 것을 특징으로 하는 적층 세라믹 전자부품의 제조방법.
  5. 제4항에 있어서, 상기 제2랜드는 상기 제1랜드의 투영 영역으로부터 상기 내부도체 패턴의 투영 영역으로 연장되어 있는 것을 특징으로 하는 적층 세라믹 전자부품의 제조방법.
  6. 제4항 또는 제5항에 있어서, 상기 제2랜드의 면적이 상기 제1랜드의 면적에 대하여 1.10∼2.25배인 것을 특징으로 하는 적층 세라믹 전자부품의 제조방법.
  7. 제4항 내지 제6항 중 어느 한 항에 있어서, 상기 비어 홀용 구멍을 형성한 세라믹 시트는, 캐리어 필름에 의한 배접이 없는 상태에서 상기 내부도체 패턴을 인쇄함과 동시에, 상기 비어 홀용 구멍을 도전체로 충전하는 것을 특징으로 하는 적층 세라믹 전자부품의 제조방법.
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