KR20060101390A - 레이저로 패터닝한 금속 게이트를 가지는 모스(ｍｏｓ)트랜지스터와 그 제조방법 - Google Patents

레이저로 패터닝한 금속 게이트를 가지는 모스(ｍｏｓ)트랜지스터와 그 제조방법 Download PDF

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Abstract

본 발명은 레이저로 패터닝된 금속 게이트를 가지는 전자장비(MOS와 같은 트랜지스터)와 그 제조방법을 제공하는 것으로서, 본 발명에 따른 제조방법은 (1)유전막 위의 금속 함유 물질의 층을 형성하는 단계로, 유전막은 무기 반도체를 포함하는 전기적으로 기능하는 기판위에 있는것; (2)금속 게이트를 금속 함유물질층으로부터 레이저로 패터닝 하는 단계; (3)실질적으로 금속 게이트와 인접한 위치에 있는 무기 반도체 내에 소스와 드레인 단자를 형성하는 단계를 포함하고,
본 발명에 따른 전자장비는, (a)반도체(예를 들면, 박막) 기판; (b)전기적으로 기능하는 기판 부위의 유전막; (c)유전막 위에 레이저로 패터닝된 게이트 금속층; 및 (d)전기적으로 기능하는 기판 내 또는 위에 도프된 층을 포함하고 실질적으로 금속 게이트에 가까이 위치한 소스와 드레인 단자 등을 포함하는 것을 특징으로 하여, 안정적이고, 상업적으로 타당한 전기적 특성(예를 들면, 온/오프 속도와 비율, 운반체의 이동성, Vt's 등)을 가지는 MOS TFT를 만드는 저렴한 방법을 유용하게 제시하는 것이다.
MOS, TFT, 트랜지스터, 유전막, 레이저 패터닝, 소스와 드레인 단자

Description

레이저로 패터닝한 금속 게이트를 가지는 모스(ＭＯＳ) 트랜지스터와 그 제조방법{MOS Transistor With Laser-Patterned Metal Gate, And Method For Making The Same}
도 1-5는 본 방법의 전형적인 실시예에 따른 여러 단계의 MOS의 단면도를 나타내며, 도 5는 실질적으로 모든 요소가 완비된 MOS TFT 장비의 단면도를 보여주고 있다.
도 6은 보호막이 제거된 상태에서, 도 5의 MOS TFT 장비(100)의 전기적으로 활성화된 요소의 상부 평면도를 나타낸다.
도 7은 도 5-6의 MOS TFT 장비를 게이트의 장축을 따라 절단한 단면도를 나타낸다.
도 8은 도 7의 MOS TFT 장비의 선택적인 실시를 게이트의 장축을 따라 절단한 단면도를 나타낸다.
본 출원은 2005. 03. 18 자로 출원된 미국 가출원 번호 60/663,296인 것에 의거, 우선권을 주장하고 있으며, 2005. 03. 18 자로 출원된 미국 출원번호 11/084,448인 것과도 관련이 있는, 제목 "레이저로 패터닝한 금속 게이트를 가지는 모스 트랜지스터와 그 제조방법 {MOS Transistor With Laser-Patterned Metal Gate, And Method For Making The Same}"의 발명으로서, 상기의 두 출원은 전체적으로 본 명세서에 참증으로 인용되어있다.
본 발명은 일반적으로 금속 산화물 반도체(MOS) 트랜지스터와 그 제조방법에 관한 것이다. 더 자세히는, 본 발명의 실시예들은 레이저로 패터닝한 금속 게이트를 가지는 MOS 박막 트랜지스터 구조물과 그들의 생산 및/또는 제조 방법에 해당된다.
폴리실리콘에 기초한 GHz급의 박막 트랜지스터(thin film transistor:TFT)의 제작 가능성뿐만 아니라 그러한 TFT의 특성을 측정하는 기술은 공지의 기술이다. 레이저 재결정법과 금속유도 측면결정화(metal induced lateral crystalization)를 포함하는 재결정 기술을 향상시키는 변동과 연관된 고해상의 평판인쇄기술은 p-채널과 c-채널 트랜지스터 모두를 2.4 GHz보다 큰 범위에서 조작할 수 있게 해준다.
전술한 TFT의 낮은가격 또는 가격효율성 있는 공정기술에 대한 요구는 여전히 존재하고 있다. 본 발명은 레이저로 패터닝한 금속 게이트 기법을 활용해서, 패터닝한 금속 구조물을 저가로 대량생산 가능하게 하면서, 상기의 GHz급 TFT 필요성을 충족시키도록 설계된 전자장비(특히는, MOS 트랜지스터 구조물)와 그것의 제조방법에 대한 것 이다.
본 발명의 실시예는 MOS 트랜지스터와 같은 레이저에 의해 패터닝한 금속 게이트를 가지는 전자장비 및 그것의 제조방법에 관한 것이다. 이 방법은 일반적으로 유전막 상에 금속 함유물질의 층을 성형하는 과정; 금속 함유물질의 층으로부터 레이저로 금속 게이트의 패터닝 과정; 실질적으로 금속 게이트의 인근위치에 있는 무기 반도체 내부에 소스(source)와 드레인(drain) 단자를 성형하는 과정을 포함하며, 상기의 유전체 막은 무기 반도체를 포함하며 전기적인 기능을 가지는 기판인 것으로 한다. MOS 트랜지스터는 일반적으로, a)게이트에 의해 제어되는 전도가 발생하는, 전기적인 기능을 가지는 기판(예를 들면, TFT에서 반도체 박막); b)전기적인 기능을 가지는 기판에 해당하는 유전막; c)유전막 상에 레이저로 패터닝한 금속 게이트; d)실질적으로 금속 게이트에 가깝게 위치한 금속기판의 상부 또는 내부에 (짙게)도프(dope)처리된 무기 반도체 층을 포함하는 소스와 드레인 단자를 포함한다.
본 발명은 신뢰성있고, 경제적으로 무난한 전기적 성질(예를 들면, 입력 커패시턴스(capacitance), 전환 속도, 온/오프 비(on/off ratio), 효과적인 운반체 이동성, 경계 전압(Vt's)등등)을 가지는 MOS 박막 트랜지스터(MOS TFTs)를 만드는 저렴한 방법을 유용하게 제공하고 있다. 레이저에 의해 정해지는(특히 레이저로 새겨진) 게이트 컨덕터 구조물을 가지는 트랜지스터는 (1)더 재래의 반도체 공정에 의해 생산되는 것과 유사하지만, 종래의 MOS 반도체 공정 기술보다 훨씬 더 저렴하면서 훨씬 더 많은 생산량을 제공하고, (2)종래의 그래픽 기술(예를 들면, 잉크제트 방식)에 비해 고분해능의 패터닝 능력과, 비슷하거나 더 많은 생산량을 제공한 다. 또한, 본 발명은 게이트 라인 폭이 10 마이크론 이하인 인쇄된 무기 전자 장비의 구성을 가능하게 해준다. 반면에, 종래의 그래픽 인쇄기술을 사용하는 인쇄된 장비들의 선 폭은 일반적으로 10 마이크론 이상이다. 본 발명은 디지털화 하여 실시될 수 있어서, 게이트 금속 패턴이 임의의 디지털 데이터 근원으로부터 계속적으로 생성될 수 있게 해준다. 그 결과, "마스킹 없이(maskless)", 쉬운 맞춤제작, 국부적인 정렬 등이 가능하며, 이는 유연한 기판 및/또는 실질적 변형을 겪은 기판(고분자 시트나 금속 호일과 같은)의 사용을 가능하게 해준다. 게다가, 본 발명은 비접촉성 인쇄기술을 사용하여 실시될 수 있고(이 경우 사진요판 인쇄술이나 오프셋 인쇄술과 같은 접촉성 인쇄방법의 사용으로 인한 결점을 감소 또는 제거시킬 수 있다), 초점심도를 최대 ~20 ㎛ 까지 가능하게 해 준다. 본 발명의 전술한 것들과 그 외의 장점들은 이하 실시예로부터 더욱 명백해질 것이다.
본 발명의 바람직한 실시예에 대한 자세한 참조가 만들어져, 그 예들이 아래의 도면에 도시되었다. 본 발명이 비록 바람직한 실시예들과 연관되어 설명되어지지만 그러한 실시예들이 본 발명을 제한하는것은 아니다. 반대로, 본 발명은 첨부된 청구항에 한정된 발명의 취지와 범위내에 포함되는 것으로서 선택적인것, 변형된 것, 균등한 것들을 모두 담당한다. 게다가, 본 발명의 이후의 상세한 설명에서 수많은 특징적인 세부사항들이 본 발명의 전체적인 이해를 돕기위해 설명되어질 것이다. 그러나 당해기술에 정통한 사람에게는 이러한 특징적인 세부설명 없이도 본 발명을 실시할 수 있음이 명백할 것이다. 그 외 경우에는, 공지의 방법, 과정, 구성요소 및 회로들이 본 발명의 양태를 불필요하게 흐리는 것을 피하기 위해 상세히 설명되지 않았다.
편의와 간편함을 위해 "짝지워진", "연결된", "교통된"(및 그외 다양한 표현)이라는 용어는, 문맥상 명백히 지시하지 않았으면 직접 혹은 간접의 짝지움, 연결, 교통을 가리킨다. 본 명세서에서 이러한 용어들은 문맥상 명백히 지시하지 않았으면 일반적으로 서로 맞바뀌어 사용될 수 있으며, 일단 한 용어가 사용되면 그 외 다른 용어들까지 아우르게 된다. 본 명세서에서, "증착하다"(및 문법적으로 다양한 형태)라는 용어는 비선택적 증착(blanket deposit), 코팅, 인쇄등을 포함하는 모든 형태의 증착을 에워싼다. 게다가, 특정 물질에 있어서, "본질적으로 구성된"이라는 용어는 도우펀트(dopant)가 첨가되어지는 물질(또는 그러한 물질로 구성된 구조나 구성요소)에 소정의 원하는 물리적 및/또는 전기적 특성을 주기 위해 의도적으로 첨가된 도우펀트를 제외하는 것은 아니다. "(고리형)실레인(silane)"이라는 용어는 본질적으로 (1)실리콘 및/또는 저머늄(germanium)과 (2)수소로 구성되고, 하나 혹은 그 이상의 고리를 가지는 화합물이나 화합물들의 혼합물을 가리킨다. "헤테로(고리형)실레인"이라는 용어는 본질적으로 (1)실리콘 및/또는 저머늄, (2)수소, 그리고 (3)종래의 탄화수소, 실레인 또는 밀접한 치환기로 치환될 수 있는 B, P, As,Sb등의 도우펀트(dopant)원자 등으로 구성되고, 하나 혹은 그 이상의 고리를 가지는 화합물이나 화합물들의 혼합물을 가리킨다. 또한, 구조물이나 형태의 "주표면"은 부분적으로라도 구조물이나 형태의 최장축(예를 들면, 만일 구조물이 원형이고 두께보다 반경이 크다면, 원형표면(들)이 구조물의 주표면이다; 하지만, 구조물이 정사각형, 직사각형, 타원형일 경우에는 주표면은 전형적으로 두개의 최장축[일 반적으로 길이와 폭]에 의해 정해지는 표면)에 의해 정해지는 표면이다.
본 발명은 MOS 트랜지스터를 제조하는 방법에 관한 것으로서, 일반적으로 다음의 단계들을 포함한다.
(1) 유전체 막 위에 금속함유물질의 층을 성형하는 단계로, 상기의 유전체는 무기 반도체를 포함하는 전기적 기능을 가지는 기판위에 있는것;
(2) 금속함유물질로부터 금속 게이트를 레이저로 패터닝 하는단계;
(3) 금속 게이트에 실질적으로 가까운 위치에 있는 무기 반도체 내에 소스와 드레인 단자를 성형하는 단계.
추가적인 양태로, 본 발명은 a)전기적으로 기능하는 기판, b)그 부분에 상응하는 유전체 막, c)유전체 막 위에 레이저로 패터닝한 금속 게이트, d)금속 게이트에 실질적으로 가깝고, 전기적으로 기능하는 기판의 위 또는 내부에 (짙게) 도프처리된 무기 반도체 층을 포함하는 소스와 드레인 단자를 포함하는 전자장비에 관한 것이다.
본 발명은 아래의 전형적인 실시예를 통해 다양한 양태로 더욱 자세하게 설명될 것이다.
MOS 트랜지스터를 제조하는 전형적인 방법
하나의 양태에서 본 발명은 MOS 트랜지스터(바람직하게는 MOS TFT)를 제조하는 방법에 관한 것으로서, 다음의 단계들을 포함한다.
(1) 유전체 막 위에 금속함유물질의 층을 성형하는 단계로, 상기의 유전체는 무기 반도체를 포함하는 전기적 기능을 가지는 기판위에 있는것;
(2) 금속함유물질로부터 금속 게이트를 레이저로 패터닝 하는단계;
(3) 금속 게이트에 실질적으로 가까운 위치에 있는 무기 반도체 내에 소스와 드레인 단자를 성형하는 단계.
바람직한 실시예에서 본 방법은 기판위에 액상의 반도체 선구물질(예를 들면 ⅣA족 원소)를 증착시키고, 그 다음에 무기 반도체 및/또는 소스와 드레인 단자를 성형하기 위해 액상의 반도체 선구물질을 경화시키고 (선택적으로) 담금질하는 과정을 더 포함한다. 한 실시예에서는 액상의 반도체 선구물질을 증착시키는 단계는 TFT에 적당한 기판위에 반도체 선구물질 잉크를 인쇄하는 단계를 포함한다. 액상의 잉크를 인쇄하는 것은 비선택성 증착, 사진 평판술, 에칭등에 비해 ⅰ)제작과정의 수, ⅱ)제작공정에 걸리는 시간, ⅲ)본 MOS를 가지는 회로, 칩, 디스플레이 구성요소, 감광성 구성요소 및 그외의 장비들을 제작하는 비용, ⅳ)실리콘층의 패턴을 변화하거나 변조하는데 전형적으로 걸리는 준비시간을 절약시켜주는데, 이는 종래에는 노동 집약적이고 상대적으로 비싼 마스크 교환(mask change)을 포함하였다. 그리하여, 본 방법은 신속하고 신뢰성 있는 MOS와 같은 전자장비를 종래의 MOS 반도체 공정기술보다 다량으로 제조하는데에 가격효율성이 있는 방법을 제공해준다.
GHz 단위의 주파수에서 조작될 수 있는 TFT는 (1)좁은 채널폭, (2)서로 적게 겹치면서 게이트에 대해 자기(self)정렬할 수 있는 소스와 드레인, (3)수용체의 높은 이동성을 요구한다. 레이저(예를 들면, 현대의 오프셋 인쇄술이나 사진요판 인쇄술에 사용된, 컴퓨터에서 직접 인쇄판을 만들어내는 인쇄(CTP; computer to plate)의 도구로, 이것은 평상형/판형 인쇄술[예를 들면, 자동초점과 다중층 정렬/ 인쇄 기능이 평상형/판형 인쇄술에 대해 최적화 될 수 있고, 따라서 오프셋 인쇄술이나 사진요판 인쇄술을 위해 그러한 최적화된 것들로부터 변형될 수 있는 평상형/판형 인쇄술]을 위해 변형 또는 최적화 될 수 있고, 또 이것은 잉크를 기판에 인쇄하기 위해, 이후에 종이나 기판에 찍혀질 잉크 웅덩이를 형성하기 위하여 금속막 위의 레지스트나 실린더에 패터닝 하는데 사용될 수 있다)는 레지스트 피막처리와 습식에칭법의 사용으로 얻어지는 2 마이크론 이하의 폭을 가지며 5 마이크론 너비만큼의 비교적 좁은 트랜지스터 게이트를 새기는데 사용될 수 있다.
본 발명의 추가적인 실시예에서, 자기정렬 가능한 소스와 드레인은 "액체 실리콘" 잉크 포뮬레이션(ink formulation)과 엑시머 레이저에 활성영역의 노출을 조합해서 사용함으로써 제작될 수 있다. 향상된 운송체 이동성(예를 들면, 반도체내의 도우펀트의 활성화에 의해 얻어지는)은 금속 유도성 또는 가열로 결정화 및/또는 엑시머 레이저의 에너지에 의해 얻어질 수 있다. 엑시머 레이저를 사용하는 장점중 하나는 매우 한정된 지역에 매우 높은 온도를 생성시킬 수 있는 것으로, 이는 패터닝 된 막 내부의 반도체 도우펀트를, 내부의 다른 회로나 칩, 구성요소, 장비 또는 아래쪽 막 및/또는 기판등에 심각한 열적 역효과를 일으키지않고 활성화 시키는데 매우 유용한 능력이다.
본 발명에 따른 박막 트랜지스터의 전형적인 공정흐름은 다음 단계들을 포함한다.
-비결정형의 Si 박막을 성형하기 위한 약간 도프처리된 실레인의 증착
-(선택적)씨앗층(seed layer)의 증착
-(선택적)비결정형의 Si의 탈수소화
-도프처리가 약간 되거나 처리되지 않은 비결정형의 Si의 결정화(예를들면 엑시머레이저 처리나 가열로 처리)
-게이트 산화층을 증착하여 쌓거나 그렇지않으면 성형
-게이트 금속을 새기거나 그렇지않으면 패터닝
-게이트를 피막으로 사용해서 게이트 산화층을 에칭
-짙게 도프처리된 실레인(또는 고체 도우펀트 소스나 도우펀트 이식조각(implant dopant))을 얇게 증착
-짙게 도프처리된 영역에서 도우펀트의 활성화 또는 확산(예를들면 엑시머 레이저 처리)
-(고리형) 실레인이 사용된 경우, 게이트 측벽의 빛이 조사되지않은(불충분하게 결정화, 활성화 되었거나 아니면 영향을 받은) 도프처리된 비결정형의 Si를 선택적으로 습식에칭(도 4)
-금속의 교차(예를 들면, 두벤째 금속층)가 필요한 경우, 유전체의 새김(선택적)
-소스와 드레인 접촉금속을 새김
-보호막의 증착(예를 들면, 산화물이나 질화물층)
-통상의 담금질
-수소화반응(선택적)
-시험(선택적)
본 방법은 p-채널과 n-채널의 트랜지스터 모두를 형성하는데 포괄적이다. 하나의 예에서, 종래의 이온 이식법(P와 B를 소스로 하여 각각 통상의 에칭과 피막 기술로)이 고성능의 p-채널과 n-채널의 트랜지스터를 형성하는데 사용되었다. 보다 바람직하게는, 이전의 증착단계에서, 하나 혹은 그 이상의 도프처리된 실레인에 서로다른 도우펀트 타입을 포함하는 실레인들을 조합한 것을 사용할 수도 있다. 예를 들어, 다른 타입과 농도의 도우펀트를 함유하는 서로다른 잉크들을 기판의 서로다른 영역에 인쇄할 수 있다. 본 MOS 트랜지스터의 제조를 위한 첫번째 전형적인 실시예가 도 1-5를 참조로 아래에 설명되어진다.
게이트 금속층의 성형
MOS TFT 장비의 선구체 형태의 단면을 나타낸 도 1에 따르면, 본 방법은 게이트 유전층(14)상에 게이트 금속층(20)을 레이저로 패터닝 하는 단계를 포함할 수 있다. 다음으로, 게이트 유전층(14)이 연하게 도프처리된(전기적으로 활성화된) 폴리실리콘층(12)위에 오는데, 이것은 기판(10)위에 코팅되거나 아니면 성형된 것으로, (전기적으로)비활성인 실리콘 함유 영역(18)에 의해 경계지워진다. 여러 실시예에 있어서, 게이트 금속층(20)은 유천층(14) 위에 금속 또는 금속 함유 물질을 비선택적 증착하거나 금속 선구 물질을 인쇄함으로써 형성될 수 있다. 상기에서 제시된 바와 같이, 레이저 패터닝은 (1)써말 레지스트(thermal resist)에 조사하는것(CTP/디지털 인쇄판 화학에 사용된 기술과 유사함), (2)UV, 가시광 또는 IR 염료를 더 함유하는 종래의 레지스트 소재에 조사하는것, (3)유전층(14) 위에 증착된 금속 선구체 잉크(즉 용액속에 금속선구체를 포함하는 조성물)에 직접조사 또는 "레이저 로 쓰기"하고, 그 다음에(선택적) 패터닝된 잉크층을 현상 및/또는 담금질하는것을 모두 아우른다.
한 실시예에서, 비선택적 증착은 공지기술에 알려진바와 같이, 예를 들면, 농축, 물리적 기상증착, 스퍼터링(sputtering), 화학적 기상증착등을 포함할 수 있다. 선택적으로, 비선택성 증착은 금속나노입자(보호막이 씌워질 수 있다)와 용매를 포함하는 나노입자 잉크를 스핀-코팅(spin-coating)하는 것과 나노입자 잉크를 경화하는 것을 포함할 수 있다(본 명세서에, 상응하는 부분이 참증으로 인용된 미국특허 6,878,184를 참조). 이러한 방법으로 증착될 수 있는 금속들은 알루미늄, 티타늄, 바나듐. 크로뮴, 몰리브덴, 텅스텐, 철, 니켈, 팔라듐, 플래티넘, 구리, 아연, 금, 은 등의 금속원소와; 그러한 원소들의 합금으로, 알루미늄-구리 합금, 알루미늄-실리콘 합금, 알루미늄-구리-실리콘 합금, 티타늄-텅스텐 합금, 알루미늄-티타늄 합금 등 및; 전기전도성을 가지는 금속 화합물의 질소화물과 규화물(예를 들면, 티타늄 나이트라이드, 티타늄 실리사이드, 탄탈룸 나이트라이드, 코발트 실리사이드, 몰리브데늄 실리사이드, 텅스텐 실리사이드, 플래티넘 실리사이드 등)등을 포함한다. 또 다른 실시예에 의하면, 비선택성 증착 단계는 금속 함유물질을 포함하는 잉크의 스핀코팅을 포함할 수 있는데, 금속 함유물질은 금속 나노입자 및/또는 전술된 금속중 하나 또는 그 이상의 금속의 무기금속 선구물질을 포함할 수 있다. 그리고/또는 본 제조방법은 추가적으로 금속과 무기금속 선구물질 및/또는 금속의 나노입자를 레이저 패터닝에 앞서 경화 또는 담금질하는 과정을 포함할 수 있다.
소정의 실시예에 의하면, 레이저 패터닝은 비선택성 증착된 금속함유층 위에 레지스트 물질의 부분을 레이저 빔으로 선택적으로 조사하여 증착하는 보조단계를 포함할 수 있으며, 레이저는 1) 소정의 폭과/또는 2)레지스트(혹은 레지스트 내에 흡수가능한 염료)에 의해 흡수되는 소정의 파장 또는 파장영역을 가지는 것이다. 그리고, 선택적으로 조사된 레지스트를, 형성된 구조에 따라 패턴이 남겨지도록 현상액으로 현상하는 보조단계와(이경우, 게이트 금속(20); 이 단계는 포지티브(positive)와 네거티브(negative) 레지스트 모두에 적용됨을 주시하라), 원하거나 예정된 패턴에 상응하지 않는 비선택적 증착된 물질을 제거하는 보조단계(전형적으로 건식 또는 습식에칭), 남겨진 레지스트 물질을 제거하는 보조단계를 포함할 수 있다. 바람직하게는, 레이저의 빛은 IR범위의 파장을 가지는 것으로(물론, 스펙트럼의 UV 및/또는 가시광 범위의 파장 또는 파장영역을 포함할 수 있다), 레지스트(또는 염료)가 해당 파장이나 영역에 대해 흡수 및/또는 민감하며, 빛을 레지스트의 원하거나 예정된 부위에 촛점을 맞추거나 직접 조사하는 것이다.
다른 선택적인 경우에 의하면, 써말 레지스트(thermal resist)는 게이트 금속을 마스킹 하는데 유리하다. 상대적으로 좁은 레이저빔(예를 들면, 2-5㎛너비, 또는 좀더 확산된 빛을, 그러한 폭의 구조물로 한정하려고 배치된 마스크를 통해 통과시킴으로써)으로 써말 레지스트를 조사하는 것은 레지스트를 가열하고 레지스트의 조사된(새겨진)부분 또는 조사되지 않은(새겨지 않은) 부분을 제거하기 위해 사용되는 통상의 현상액에 대한 용해도를 변화시킨다. 이는 레지스트가 각각 포지티브 또는 네거티브 작용을 하는가에 달려있다. 이러한 레지스트들은 일반적으로 Creo Inc., Burnaby, British Columbia, Canada 로부터 상업적으로 이용가능하다.선호되는 써말 레지스트는 Graviti Thermal Resist(Creo)와 American Dye Sources Thermolak 시리즈를 포함한다. 레지스트는 또한 IR 빛을 흡수하는 염료를 함유하는 종래의 (포토)레지스트물질을 포함할 수 있다. 선호되는 (포토)레지스트는 AZ1518 (AZ Electronic Materials)과 SPR220(Shipley)를 포함하고, 선호되는 IR 흡수 염료는 American Dye Sources 815EI, 830AT, 830WS 및 832WS, Avecia Projet 830NP와 830LDI, Epolin Epolight 4148,2184, 4121, 4113, 3063 및 4149, HW Sands SDA5303과 SDA4554를 포함한다. 현상후에, (예정된)게이트 패턴 바깥의 금속(또는 금속 선구물질)물질은 건식 또는 습식에칭에 의해 제거될 수 있다. 습식에칭은 건식에칭에 의해 가능한 폭보다 더 좁은 게이트 및/또는 트랜지스터 채널 폭을 제공하기 위해 레지스트의 아랫부분을 깎는데(undercut) 유리할 것이다.
추가적인 선택적 실시예에 의하면, 게이트 금속층은 "레이저로 새기기" 또는 "레이저로 직접 새기기" 방법에 의해 정해질 수 있다. 레이저로 새긴 게이트 금속의 경우에, 금속 나노입자 잉크와 같은 금속 선구체 잉크는 여기서 설명된대로 비선택적 증착되거나 인쇄되고(경화되지는 않음), 레이저로 조사될(새겨질) 수 있다(예를 들면, 약 2-10㎛ 폭의 빔을 발생시키거나, 그러한 폭의 구조로 정하기 위해 배치된 마스크를 통해 레이저를 통과시키는 방법으로, 빛은 금속 선구물질, 나노입자 또는 잉크내의 다른 물질에 의해 흡수될 수 있는 파장과 주파수대역폭을 가지는 IR, 가시광선, UV로 한다.). 빛은 금속 선구물질을 가열하며(그리고 이어서 경화, 교차결합, 용해시킨다) 증착된 잉크의 노출되지않은(새겨지지않은) 부위는 현상액( 때때로 선구물질 잉크에 사용되는 용매와 유사 또는 동일한 용매를 포함한다) 속에서 제거될 수 있다. 레이저로 직접 새긴 게이트 금속(예를 들면, 2003. 11. 24 자로 출원된 미국 특허 출원번호 10/722,255에 설명된 전도성 금속 와이어 또는 피막의 형성과정을 일반적으로 따르며, 그 상응하는 부분은 본 명세서에 참증으로 인용되었다)이 비용과 대량생산성을 고려하여 일반적으로 선호된다. 선택적으로, 금속 선구물질 잉크는 이미지 구현이 가능한(photodefinable) 금속 함유종들을 하나 또는 그이상 포함할 수 있으며, 그 내부에서의 UV, 가시광선, IR의 흡수는 직/간접적으로 변화(예를 들면, 금속 나노입자를 둘러싸고 있는 리간드 쉘(ligand shell)의 하나 또는 그 이상의 부분에 화학적인 반응)를 유발하며, 이는 곧이어 사용될 현상액에 대한 용해도를 변화시키기에 충분하다.
그리하여, "레이저로 (직접) 새긴" 경우, 노출이 금속 선구물질의 경화, 교차결합 및/또는 융합을 야기시킬때 금속 선구물질 잉크의 노출되지않은 부위는 노출된 부위에 영향을 주지않으면서 노출되지 않은 잉크를 선택적으로 제거 또는 용해시키는 용매 또는 용매 혼합물에 의해 현상될 수 있다. 선택적으로, 레지스트(광분해적 또는 열적으로 용해도의 변화가 유발된)가 사용된 때, 노출되지 않거나(negative) 또는 노출된(positive) 영역 모두 현상될 수 있다. 노출후에 실질적으로 다른 전기적성질과 용해도를 가지는 금속 선구물질을 함유하는 잉크(소위 "빛의 조사로써 패터닝이 가능한 기능적 물질")는 각각 2003. 11. 24 자와 2003. 12. 31 자로 출원된 동시 출원계류중인 미국 특허 출원번호 10/722,225와 10/749,876에 설명되어있고, 본 명세서에 참증으로 인용되어있다. 산화성, 환원성 또는 불활성 기 체에서 1 내지 60분의 시간동안, 100 내지 300℃의 온도에서 추가적인 담금질단계(현상 후에)는 금속의 내성, 윤곽, 및/또는 구조, 금속과 아래의 유전층과의 접착성을 향상시키는데 및/또는 패터닝된 금속 게이트의 불순물의 양을 줄이는데 유리할 수 있다. 적합한 불활성 기체는 하나 또는 그이상의 산소가 없는 불활성 기체를 포함할 수 있으며, 질소와 0족 기체가 있다(예를 들면, He, Ne, Ar, Kr, 및/또는 Xe). 적합한 환원성 기체는 포밍가스(forming gas), 암모니아, 메테인, 실레인, 인화수소, 수소, 보레인(borane) 등을 포함할 수 있으며, 선택적으로 하나 혹은 그이상의 산소가없는 상기의 불활성 기체와 함께 쓰일 수 있다.
그리하여, 본 제조방법의 다양한 실시예에 의하면, 금속 함유 물질은 금속 나노입자 및/또는 하나 또는 그이상의 유기금속 화합물을 포함할 수 있고, 이중 어느것도 노출에 민감하고, 용매(예를 들면, 잉크형성을 위한것)를 추가적으로 포함할 수 있다. 금속 함유 물질이 금속 나노입자를 포함하는 반면, 레이저로 새기는 단계는 나노입자가 서로 경화, 교차결합, 융합되기 충분하도록 금속 나노입자를 조사(照射)하는 과정을 포함할 수 있다. 금속 함유 물질이 이미징구현(photodefine) 가능한 금속 함유종(예를 들면, 이미징구현 가능한 금속 나노입자 또는 이미징구현 가능한 유기금속 화합물)을 포함하는 반면, 레이저로 새기는 단계는 이후단계에 사용되는 현상액에의 용해도를 변화시키는데 충분한 이미징구현 가능한 금속 함유종을 포함할 수 있다. 바람직한 실시예에서, 이미징구현 가능한 금속 함유종은 그것에 결합된 리간드를 가지는 금속 나노입자를 포함한다. 리간드는 감광성 그룹 또는 광화학적으로 생성되는 종과 반응하는 그룹과, 일차 광화학반응 또는 광화학적으로 생성된 종과의 반응 이후에 현상액에서의 용해도가 물질적으로 변하는 그룹을 함유한다. 이러한 실시예에서, 제조방법은 새겨지지않은 금속 함유 물질을 제거하는 단계(예를 들면, 현상액으로)를 추가적으로 포함할 수 있지만, 특정 경우에, 새겨지지 않은 물질(또는 선택적으로, 레지스트의 양화(positive)형식에서 노출되거나 새겨진 영역)은 전기적으로 부도체라 제거될 필요가 없다.
다양한 경우중 하나에서, 금속 함유 물질은 상기 설명된 대로 노출될 수 있으나, 그 용해도의 변화는 가열에 의해 개시 또는 야기될 수 있다. 이러한 실시예에서, 가열은 개시물질 또는 빛을 흡수하는 금속함유종에 붙은 리간드에 있는 "열적으로 반응하는 작용기" 또는 염료, 나노입자에 의해 초래될 수 있다. 다시말해, 이러한 실시예에서 레이저 패터닝은 금속 게이트 패턴을 정하기위해 도입된 물질(레지스트나 UV, 가시광선, 또는 IR 염료 및/또는 그외 열적으로 반응성있는 물질을 내부에 가지는 금속 함유 물질) 부위에 빛을 조사하는 것과, 그리하여 노출된 물질을 가열하고 그 용해도를 변화시키는 것, 그리고 (선택적으로) 노출된 물질을 현상 및/또는 담금질하는 것을 포함할 수 있다. 그리하여, 금속 함유 물질은 추가적으로 하나 또는 그이상의 빛과 열에 민감한 개시제(initiator)를 포함할 수 있다. 일 실시예에 의하면, 노출과 가열은 실질적으로 동시에 일어난다. 그러한 경우에, 염료는 노출단계동안 빛을 흡수하고, 흡수된 빛을 열에너지로 전환하는데, 이것은 열적으로 반응성있는 물질이 반응하게 하고, 금속을 한정하는 물질의 용해도를 변화시킨다. 선택적으로, 노출과 가열은 별도의 단계에서 행해질 수 있다. 예를 들면, 금속 함유 물질 내에 반응성이 강한 종에 레이저를 쬐는 것은 금속 함유물질에 패턴 을 생성시킬 수 있으며 물질의 용해도를 변화시키기 위해 잇따른 가열(예를 들면, 핫플레이트나 오븐, 또는 가열로)이 수행될 수 있다.
예를 들면, 비닐그룹을 가지는 리간드(말단에 존재; 소위 "ω-올레핀")가 있는 금속 나노입자는 잉크로 전환될 수 있고, 추가적으로 통상적인 라디칼 개시제(예를 들면, AIBN)와 계면활성제를 함유할 수 있다. 잉크는 증착되어 나노입자의 금속으로의 직접적인 전환에 필요한 것보다 극히 더 낮은 에너지의 레이저가 조사될 수 있고, 흡수된 열은 계면 활성제 내에 있는 비닐기들의 라디칼 중합을 개시할 수 있다. 이러한 비닐기함유 리간드, 라디칼 개시제 및 계면활성제를 가지는 적합한 나노입자뿐만 아니라, (1) 라디칼에 기초하고, 열적으로 교차결합 가능한 작용기를 가지는 다른 리간드 및/또는 (2) 이러한 나노 입자, 개시제 및 계면활성제를 이용하여 준비할 수 있는 잉크 포뮬레이션(ink fomulation)들은 2003. 12. 31 자로 출원되어 동시 출원 계류중인 미국출원번호 10/749,876의 상응하는 부분이 본 명세서에 참증으로 인용되었다.
선택적으로, 금속을 함유하는 잉크는 기본적으로 어떠한 통상의 인쇄기술로도 유전막(14)상에 인쇄될 수 있다. 예를 들어, 인쇄는 금속 함유 잉크를 유전층(14) 상에 소정의 패턴으로 잉크젯 프린팅, 스크린 프린팅, 사진요판인쇄, 오프셋 프린팅, 플랙소 인쇄(flexographic printing), 스프레이 코팅, 슬릿코팅, 압출코팅, 메니스커스(meniscus) 코팅, 마이크로스포팅(microspotting), 펜코팅, 스텐실, 각인(stamping), 시린지 분산(syringe dispensing) 및/또는 펌프분산하는 것을 포함할 수 있다. 잉크는 금속 선구물질과 용매를 포함하거나 또는 본질적으로 이들로 구성될 수 있다. 일반적으로 인쇄(또는 (선택적으로) 인쇄되거나 레이저로 새겨진 도체 혹은 반도체 선구물질위에 도금)와 잘 맞는 금속 선구체는 유기 금속 화합물이나, 티타늄, 구리, 은, 크롬, 몰리브데늄, 텅스텐, 코발트, 니켈, 금, 팔라듐, 플래티넘, 아연, 철 등과 같은 금속의 나노입자들(예를 들면, 나노결정들), 혹은 이들의 금속 합금을 포함할 수 있으며, 바람직하게는 금 또는 은(또는 이들의 금속합금)인것으로 한다. 이러한 나노 입자나 나노 결정은 통상적으로 보호막 처리되거나(예를 들면, 하나 혹은 그 이상의 계면활성제로) 되지않을 수 있다. 일 실시예에서, 도금은 금속의 씨앗층(예를 들면, Pd)을 나노 입자 혹은 나노 결정을 이용해 레이저로 새긴다음, 부피가 큰 도체(예를 들면, Co, Ni, Cu 등등) 혹은 반도체(예를 들면, Si 및/또는 Ge)를 레이저로 새겨진 금속층 상에 선택적으로 증착(예를 들면, 전기도금 또는 비전기도금에 의해)하는 것을 포함할 수 있다. 선택적으로, 잉크는 하나 또는 그이상의 이러한 금속 또는 이들의 합금의 분말을 고착제에 포함하는 통상적인 페이스트(paste)를 포함하거나 본질적으로 구성할 수 있다.
그리하여, 본 제조방법의 금속 함유 물질층의 성형단계는 유전막 상에 금속 함유잉크를 인쇄하는 것을 포함할 수 있다. 이러한 공정에서, 본 제조방법은 금속 함유 잉크의 레이저 패터닝, 경화 및/또는 담금질을 추가적으로 포함할 수 있다. 레이저에 노출되기전에 유전막 위에 금속 함유잉크가 인쇄되는 경우, 사용되거나 소비되는 금속 혹은 금속 선구물질의 양은 극히 감소하게 된다. 금속 함유 잉크가 먼저 인쇄되고 그다음에 레이저 패터닝 된 경우, 인쇄와 레이저 패터닝의 조합은 사용되거나 소비되는 금속 혹은 금속 선구물질의 양을 대단히 감소시킬 수 있다. 반면에 레이저 패터닝의 고해상도는 여전히 지원된다(그래픽 아트의 인쇄기술과 비교하여). 인쇄가 레이저로 새기기보다 나중에 되면(예를 들면, 잉크의 금속 또는 금속 선구물질에 직접 조사) 상기 설명된 장점 외에 추가적으로 레지스트의 증착과 제거단계를 피할 수 있게된다(레이저로 새긴 다음에 비선택적 증착을 하는 경우에 비해).
인쇄되든지 비선택적 증착되든지, 금속 함유 잉크는 종래의 또는 그외의 공정에 의해 건조될 수 있다. 예를 들면, 금속 선구체 잉크는 금속 선구체 잉크가 인쇄된 기판(10)을 용매 및/또는 고착제가 제거되기에 효과적인 길이의 시간과 온도로 가열함으로써 건조될 수 있다. 인쇄된 잉크로부터 용매를 건조시키기에 적합한 온도는 약 80℃부터 약 150℃ 범위이거나, 또는 그사이의 어떤 온도범위도 될 수 있다(예를 들면, 약 100℃부터 약 120℃). 이 온도에서 인쇄된 잉크로부터 용매를 제거하기에 적합한 시간의 길이는 약 10초부터 약 10분까지의 범위 또는 그사이의 어떤 범위의 시간도 될 수 있다(예를 들면, 약 30초부터 약 5분까지, 또는 약 1분 부터 약 3분까지 등등). 이러한 가열은 통상적인 핫플레이트나 가열로, 또는 오븐, 선택적으로 불활성 기체내에서 일어날 수 있다(상기 설명한 바와 같이).
또한, 인쇄되든지 비선택적 증착되든지, 잉크로부터 건조된 금속함유 물질은 전기적 및/또는 물리적 성질(예를 들면, 전도성, 형태, 전자의 흐름(electromigration), 저항, 스트레스 및/또는 표면 긴장) 및/또는 아래에 있는 산화 게이트와의 접착성등을 향상시키기에 충분한 시간과 온도에서 추가적으로 담금질될 수 있다. 금속 함유 잉크가 광범위하게 (비선택적) 증착 또는 인쇄된 경우, 담금질은 일반적으로 다음의 레이저 패터닝을 위해 레지스트가 증착된 금속 박막을 형성하기 위해 수행된다. 금속 선구물질 잉크를 레이저로 직접 새기는 것은 패터닝된 금속 및/또는 금속 선구물질을 야기시키는 반면, 담금질은 일반적으로 향상된 전도성, 접착성 등등을 지니는 금속층을 형성하기 위해 수행된다. 이러한 담금질은 이미 융합된 금속 나노입자의 담금질이든지, 패터닝된 금속 선구물질 층을 패터닝된 금속으로의 전환이든지 둘중 하나를 포함할 수 있다. 일반적으로 약 100℃에서 약 300℃의 온도 또는 이 범위내의 어떠한 온도범위도 적당하다(예를 들면, 약 150℃부터 약 250℃). 담금질을 위한 적당한 시간은 약 1분부터 약 2시간까지 이며, 바람직하게는 약 10분부터 약 1시간 또는 이 범위내의 어떠한 범위도 될 수 있다(예를 들면, 약 10분부터 약 30분까지). 담금질은 종래의 가열로 또는 오븐에서 수행될 수 있으며, 선택적으로 불활성 또는 환원성 기체내에서(상기 설명한 바와 같이) 수행될 수 있다. 그리하여, 본 제조방법은 금속게이트의 전기적, 물리적 및/또는 접착성을 향상시키기 충분하도록 레이저 패터닝된 금속 게이트를 담금질하는 단계를 추가적으로 포함할 수 있다.
본 제조방법은 유전층(14) 및/또는 트랜지스터 채널 (바람직하게는, 반도체) 층(12)을 형성하는 단계를 추가적으로 포함할 수 있다. 일 실시예에서, 반도체 층(12)은 게이트 금속(20)을 비선택적 증착에 사용되는 것과 유사한 기술에 의해 형성되지만, 비선택적 증착에서는 종래의 반도체(혹은 반도체 선구물질)가 사용된다. 공지의 기술과 같이, 통상적인 비선택적 증착은 화학적 기상증착(CVD), 저압 CVD, 스퍼터링 또는 다른 물리적 기상증착(PVD) 기술, 스핀 코팅, 스프레이 코팅 등을 포함할 수 있다. 바람직하게는, 이러한 비선택적 증착은 실레인(즉 SiH4) 및/또는 저메인(Germane; 즉, GeH4)의 CVD를 포함하는 것으로 한다. 비선택적 증착된 반도체 층(12)은 연하게 도프될 수 있으며, 예를 들면, 통상적인 이온 임플랜테이션(ion implantation) 또는 본 명세서에 언급된 다른 도핑기술에 의한다(그리고는 선택적으로 곧이은 담금질). 활성화된 트랜지스터 영역(예를 들면, 가로놓여진 소스(32), 드레인(34), 및 게이트의 최외각 경계선에 의해 실질적으로 정해지는 반도체 층(12)의 영역; 도 6을 보시오)은 이후에 통상적인 사진요판술과 에칭에 의해 정해질 수 있다. "ⅣA족 반도체"라는 용어는 주로 실리콘 및/또는 저머늄을 함유하는 반도체를 일컫는다.
선택적으로 반도체(트랜지스터 채널) 층(12)은 도프되거나 되지않은 반도체 잉크를 가지는 기판(10)의 인쇄 또는 코팅에 의해 형성될 수 있다. 그동안 잉크/기판에의 빛의 조사가 동시에 이루어진다. 일 실시예에서, 공정은 기판(10)위에 반도체 선구물질을 함유하는 잉크의 스핀코팅을 포함한다. 그동안 스핀코팅 단계의 실질적은 부분동안에 UV 빛을 잉크에 쬐어준다. 이 기술(후자의 실시에서, 이것은 종종 "UV 스핀코팅"으로 불린다)은 2004. 02. 27 자로 출원되어, 동시 출원 계류중인 미국특허 출원번호 10/789,274에 보다 자세히 설명되어 있고, 그에 상응하는 부분이 본 명세서에 참증으로 인용되었다. 또 다른 실시예에서, 인쇄(이것은 동시 또는 즉시의 연이은 UV 조사를 포함할 수 있다)는 도프되거나 되지않은 반도체 잉크를 활성 트랜지스터 영역에 상응하는 기판 위치에 잉크젯 또는 사진요판인쇄, 플랙소 그래픽, 스크린 또는 오프셋 프린팅하는 것(또는 기판(10)의 선택된 위치에 물질을 증착하는 이외의 증착기술)을 포함한다. 다른 경우에 있어서, 반도체층(12)은 실질적으로 동시에 빛이 조사되는 증착에 뒤이어 비정형의 형태를 일반적으로 가진다. 그리고, 후속 단계로의 진행전에, 일반적으로 결정화된다(예를 들면, 가열 또는 레이저 조사; 미국특허 출원번호 10/950,373과 10/949,013의 출원을 보라. 각각의 상응하는 부분은 본 명세서에 참증으로 인용되었다). 많은 경우에 있어서, 이러한 결정화는 도우펀트의 적어도 일부를 활성화시킨다.
그리하여, 어떤 경우에는, 인쇄된 영역(일반적으로 레이저가 조사된, 적어도 부분적으로는 복결정화된 영역(12)과, 현재 범위로는, 노출되지 않은 영역(18)을 포함한다)은 (부분적으로) 복결정화된 영역(12)과 반드시 동일연장체 (co-extensive) 일 필요는 없다. 일반적으로, 인쇄된 영역은 박막(12)의 복결정을 형성하는 노출부위(바람직하게는, 전기적으로 활성된) 보다 넓다. 따라서 어느정도의 부정형의(및/또는 전기적으로 비활성된) 박막영역(18)이 박막(12)에 실질적으로 가까운 곳에 존재할 수 있다. 그러나, 두경우(비선택적 증착 또는 반도체층(12)의 인쇄) 모두에 있어, 활성화된 반도체 영역("섬")을 정하기 위해 사진석판 마스킹/패터닝과 에칭을 사용할 수 있다. 이 실시에에서, 인쇄는 비교적 넓은 영역(예를 들면, 약 5㎟)에 실레인 잉크를 잉크젯으로 인쇄한 다음, 더 높은 분해능을 가지는 패터닝을 위한 종래의 사진석판술을 구성한다(예를 들면, 사진석판술로 패터닝된 영역은 대비되는 인쇄 영역에 비해 더 좁은 영역을 가진다).
선호되는 실시예에서, 반도체층(12)은 연하게 도프된 실리콘(예를 들면, 도 우펀트의 농도가 약 1016내지 약 5×1018 atoms/㎤인 실리콘)을 포함한다. "UV 스핀코팅" 또는 "UV 잉크젯" 방법을 사용하여 연하게 도프된 실리콘(12)을 제공하는 조성물(예를 들면, 잉크 포뮬레이션(ink formulation))은 각각 2004. 09. 24자로 출원되어 동시 출원 계류중인 미국특허 출원번호 10/950,373과 10/949,0113에 보다 자세히 설명되어 있으며, 상응하는 부분은 본 명세서에 참증으로 인용되었다. 선택적으로, 반도체층(12)(예를 들면, 실리콘)은 하나 혹은 그이상의 이온 임플랜테이션, 이온 샤워, 스핀-온-도우펀트 등과 같은 통상적인 기술로 연하게 도프될 수 있다.
유전층(14)은 통상적 혹은 높은 유전상수를 가지는 유전물질(예를 들면 실리콘 다이옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 붕규산 유리(borosilicate glass; BSG), 인규산 유리(phosphosilicate glass; PSG), BPSG (borophosphosilicate glass), FSG(fluorosilicate glass), 알루미늄 옥사이드, 티타늄 옥사이드, 탄탈룸 옥사이드 등등)의 통상적인 증착법(예를 들면, 상기의 비선택적 증착), 또는 반도체층(12/18)에 원소(들)의 산화물의 통상적인 열적 습식 또는 건식 증가(예를 들면, 열적(thermal) 실리콘 다이옥사이드)에 의해 형성될 수 있다. 선택적으로, 유전층(14)의 비선택적 증착이나 인쇄는, 화학적 유전물질 선구체 및/또는 유전물질의 입자를 포함하는 액상의 잉크 조성물로 반도체층(12/18)을 코팅하는 과정을 포함할 수 있다. 예를 들면, 유전물질 또는 유전체 선구물질을 함유하는 잉크("유전체 잉크")는 반도체층(12/18) 위에 스핀코팅, 잉크젯 프린팅, 사 진요판인쇄술, 오프셋 프린팅, 플렉소 프린팅, 딥(dip)코팅, 스프레이코팅, 슬릿(slit)코팅, 사출코팅 또는 메니스커스(meniscus)코팅될 수 있다. 선택적으로, 유전체 잉크는 반도체층(12) 위에 트랜지스터 활성영역에 상응하는 부분에 인쇄 혹은 레이저 패터닝 될 수 있다. 인쇄 가능하거나 또는 UV로 인쇄할 수 있는 유전체 잉크는 2003. 12. 31 자로 출원되어 동시 출원 계류중인 미국 출원번호 10/749,876에 자세히 설명되어져 있고, 상응하는 부분이 본 명세서에 참증으로 인용되었다.
게이트 유전층의 에칭
본 발명의 추가적인 양태에서, 본 제조방법은 게이트 유전층(14)의 노출된 부위(즉, 게이트 금속(20)에 덮이지 않은 부분)를 에칭하는 것을 포함할 수 있다..
이러한 에칭은 게이트 금속(20)과 반도체층(12)에 상응하는 게이트 유전층(14)을 선택적으로 에칭하는, 에칭액(etchant) 또는 에칭액의 혼합물을 사용하는 종래의 습/건식 에칭을 포함할 수 있다. 선택적으로 유전층을 에칭하는 습식 및 건식 에칭액과 에칭액 혼합물(및 습식 또는 건식이건 간에 이러한 선택적인 에칭을 위한 환경)로, 실리콘 다이옥사이드, PSG, BPSG 및 일반적으로 사용되는 금속(예를 들면, 알루미늄, 티타늄, 몰리브덴, 텅스텐, 은, 금, 플래티넘, 팔라듐, 니켈, 코발트 등등)과 연관된 알루미늄 옥사이드 및 알려진 반도체 물질(실리콘과 실리콘-저머늄)등이 잘 알려져 있거나 또는 평범한 실습을 이용하는 공지의 에칭액으로부터 정해질 수 있다.
게이트 유전층(14)의 노출부위와 게이트 금속(20) 주변 아래의 게이트 유전층 부위(소위 "언더컷(undercut)" 영역)는 도 2에 보인 바와 같이 게이트 유전체 (16)를 형성하기 위한 습식에칭에 의해 제거될 수 있다. 예를 들면, 공지된 바와 같이, 게이트 유전층(14)이 본질적으로 실리콘 다이옥사이드로 구성되는 반면, 반도체층(12)은 본질적으로 n-도프 실리콘(n-doped silicon)로 구성되고, 게이트 금속(20)은 본질적으로 금 또는 은으로 구성되며, 습식 에칭액은 통상적인 HF의 암모니아 완충 수용액(예를 들면, NH4F 수용액)으로 본질적으로 구성되거나 포함한다.
(진하게) 도프된 층의 형성
본 제조방법의 소스와 드레인 층(도 4의 구조물 32와 34를 보라)을 형성하는 단계들은 통상적으로 및/또는 2005. 03. 18 자로 출원되어 동시 출원 계류중인 미국 출원번호 11/084,448에 설명된 바와 같이 구성되며, 상응하는 부분은 본 명세서에 참증으로 인용되었다. 이제 도 3을 참조하면, 미국 출원번호 11/084,448에 설명된 바와 같이 반도체층(30)은 게이트 금속(20)과 반도체층(12)의 노출부위 위에 적어도 부분적으로 및/또는 실질적으로 동시에 (UV)조사함으로써, 바람직하게는 인쇄 또는 코팅의 방법으로 증착될 수 있고, 이는 2004. 02. 27자로 출원되어 동시 출원 계류중인 미국 출원번호 10/789,274에 설명된 바와 같으며, 상응하는 부분이 본 명세서에 참증으로 인용되었다.
반도체층(30)은 바람직하게는 각각 2004. 09. 24 자와 2004. 09. 24 자, 2004. 10. 01 자로 출원되어 동시 출원 계류중이고 각각의 제목이 "이형고리형 반도체 선구체 화합물 및 이를 포함하는 조성물과 이러한 화합물 및 조성물의 제조방법{Heterocyclic Semiconductor Precursor Compounds, Compositions Containing the Same, and Methods of Making Such Compounds and Compositions}", "도프된 반도체 박막, 도프된 반도체 박막 구조물, 도프된 실레인 조성물의 형성방법 및 이러한 조성물들을 만드는 방법{Methods of Forming a Doped Semiconductor Thin Film Structures, Doped Silane Compositions, and Methods of Making Such Compositions}", "도우펀트 그룹이 치환된 반도체 선구체 화합물 및 이를 포함하는 조성물 및 이러한 화합물과 조성물을 만드는 방법{Dopant Group-Substituted Semiconductor Ptrcursor Compounds, Compositions Containing the Same, and Methods of Making Such Compounds and Compositions}"인 미국 특허 출원번호 10/950,373 및 10/949,013, 10/956,714에 설명된 바와 같이 도프된 반도체 잉크 포뮬레이션(ink fomulation)을 포함하며, 상응하는 부분이 본 명세서에 참증으로 인용되었다. 이러한 구조물은 (1)Ⅳ A 족의 원자 소스, (2)도우펀트 소스 및 (선택적으로) Ⅳ A 족의 원자 소스와 도우펀트 소스가 용해될 수 있는 용매를 포함할 수 있다. Ⅳ A 족 원자 소스와 도우펀트 소스는 단일화학종(헤테로[고리형]실레인 처럼) 또는 복수의 화학종([고리형]실레인, 유기포스파인(organophosphine), 실릴포스파인(silylphosphine), 유기보레인(organoborane) 또는 실릴보레인(silylborane)과 같은)을 포함하거나 내포하거나 본질적으로 구성될 수 있다. 일 실시예에서, Ⅳ A 족 원자 소스와 도우펀트 소스는 실온(예를 들면, 약 15℃에서 약 30℃)에서 액체이다.
화학식 (AHz)k인 고리형 실레인 화합물과 전형적인 제조방법 각각이 2004. 02. 27 자로 출원되어 동시 출원 계류중인 출원번호 10/789,317의 출원에 보다 자세히 설명되어 있고, 상응하는 부분이 본 명세서에 참증으로 인용되었다. 헤테로(고리형)실레인 화합물, 이의 전형적인 제조방법 및 선구체 잉크와 활성 막에 있는 도우펀트의 급수를 정하고/또는 조절하는 기술들이 각각 2004. 09. 24 자와 2004. 09. 24 자, 2004. 10. 01 자로 출원되어 동시 출원 계류중이고 미국 특허 출원번호 10/950,373 및 10/949,013, 10/956,714에 더 자세히 설명되어 있고, 상응하는 부분이 본 명세서에 참증으로 인용되었다.
전형적으로, 항상 그렇진 않지만, 액상의 반도체 잉크는 용매, 바람직하게는 고리형 알케인(cycloalkane)을 추가적으로 포함한다. 그리하여, Ⅳ A 족 원자 소스(실레인을 기초로한 Si 선구물질 또는 도프된 Si)를 포함하거나 이것으로 본질적으로 구성된 잉크를 사용할때, 반도체층(30)을 형성하는 단계는 액상의 선구체 잉크를 증착 후 건조하는 과정을 추가적으로 포함할 수 있다. 2003. 07. 08 자와 2004. 02. 27 자, 2004. 02. 27 자로 출원되어 동시 출원 계류중이고 미국 특허 출원번호 10/616,147 및 10/789,317, 10/789,274인 출원을 참조하라. 상응하는 부분이 본 명세서에 참증으로 인용되었다.
증착(그리고 일반적으로 적어도 약간의 건조) 후에 반도체층(30)은 일반적으로 부정형의 수소화실리콘(a-Si:H)층을 형성하기 위해 가열에 의해 경화된다. 이는 상기의 동시출원 계류중인 미국특허 출원번호 10/789,274(2004. 02. 27 자로 출원, 상응하는 부분이 본 명세서에 참증으로 인용됨)에 설명 되었다. 반도체층(30)이 (고리형)실레인 및/또는 헤테로(고리형)실레인 으로부터 발생되거나 형성될 때, 경 화/가열 단계는 원하지 않았던 휘발성의 탄소 함유종과 같은 선구물질/잉크 요소(components) 또는 부산물을 제거하고, a-Si:H층의 수소를 줄여준다(이것은 레이저 결정화 과정이 반도체 막의 형성후에 사용될 경우 특히 유용하다). 반도체층(30)이 헤테로(고리형)실레인 으로부터 발생되거나 형성될 때, 경화/가열 단계는 헤테로(고리형)실레인 내부의 도우펀트 일부를 활성화 시키기도 한다.
또한, 반도체층(30)은 게이트 금속(20)과 반도체층(12) 위에 액상의 반도체 선구물질 잉크로 직접 지역적인 인쇄를 통해 증착될 수 있다(2004. 09. 24 자로 출원되어 동시출원 계류중인 미국 특허 출원번호 10/949,013를 참조하라. 상응하는 부분이 본 명세서에 참증으로 인용되었음). MOS TFT 구조물을 형성하는 후자의 접근방법은 (i)반도체 선구물질을 효과적으로 사용, (ⅱ)반도체 증착과 패터닝을 하나의 인쇄단계에 조합 한 것 때문에 비용면에서 효율적이다.
자기정렬하는 소스와 드레인 단자의 형성
도 4에 도시되고, 미국 출원번호 11/084,448인 출원에 설명된 바와 같이 a-Si:H층(30)은 UV 빛을 흡수하기 위해 정렬되고 배치된 a-Si:H층(30)의 적어도 32 및 34 부위의 형태를 변형(예를 들면, 결정화)시키기 위해 마스크(25)를 통해 빛에 노출될 수 있고, 바람직하게는 엑시머 레이저의 빛인 것으로 한다. 반도체층의 32 및 34 부위는 일반적으로 TFT의 소스와 드레인에 상응한다. 결과적으로 32 및 34 부위는 바람직하게는, 짙게 도프된 것으로 한다(예를 들면, 농도 약 1019부터 약 1021 atoms/㎤ 인 도우펀트를 함유). 짙게 도프된 물질을 제공하는 잉크 포뮬레이션 은 2004. 09. 24 자로 출원되어 동시 출원 계류중인 미국출원 번호 10/950,373인 것에 더 자세히 설명되어 있고, 상응하는 부분이 본 명세서에 참증으로 인용되어 있다. 상기의 도프된 잉크 포뮬레이션으로부터 형성된 박막을 경화 또는 빛을 조사함으로써 상기의 짙게 도프된 반도체층을 형성하는 방법들은 2004. 09. 24 자로 출원되어 동시 출원 계류중인 미국 특허 출원 번호 10/949,013인 것에 더 자세히 설명되어 있고, 상응하는 부분이 본 명세서에 참증으로 인용되어 있다.
도프된 층부위(36)는 게이트 금속층(20)위에 나타내지고, 일반적으로 도프된 층 부분 32 및 34과 같은 도프된 물질을 포함한다. 그러나, 게이트 금속의 두께때문에 도프된 층 부분 (36)은, 도프된 물질을 결정화하거나 또는 약간 혹은 소량의 도우펀트를 전기적으로 활성화시키기 위해 레이저로 충분히 가열될 수 없을 수 있다. 그 결과, 도프된 층부분 36은 이후에 a-Si:H층(30)의 노출되지않은(예를 들면, 부정형의) 부분을 선택적으로 및/또는 효과적으로 제거하는 어떤 단계에서 제거될 수 있다. 선택적으로 또는 추가적으로, 게이트 금속(20)과 레이저 결정화 환경에 어느정도 기초하여 도프된 층부분(36)에 있는 원자들이 금속 실리사이드를 형성하기 위해 게이트 금속(20)과 반응할 수 있다. 현재까지의 범위에서, 어떤 경우에는 도프된 층부분(36)이 일반적으로 전기적으로 기능한다고 믿어지지 않거나, 적어도 게이트 금속(20)의 전기적 성질을 변화 또는 영향주거나 혹은 층(20)을 게이트로 사용하려는 의도를 방해하기에 충분할 만큼 전기적으로 기능하지는 않는다.
a-Si:H층(30)의 노출되지 않은 부분(30a 및 30b)(예를 들면, 스페이서[spacer])은 선택적으로 제거될 수 있다(a-Si:H층(30)의 마스킹된 부분(30c 및 30d
)을 따라). 예를 들면, 레이저의 조사가 반도체층 부분 32 및 34를 결정화 할 때, a-Si:H층(30a 및 30b)의 노출되지 않은 부분은 게이트 금속(20), 게이트 산화물(16) 및 결정화된 반도체영역 32와 34에서 선택적으로 에칭된다. 부정형의 반도체 영역(18)의 노출부위를 따라서 마스킹된 부분(30c 및 30d)은 또한 상기와 같은 선택적인 에칭단계에서 제거될 수 있다. 공지된 바와 같이, 습식 에칭 데코레이션(decoration)은 통상적인 반도체 공정에서 상기의 결과(수소화된 부정형의 실리콘을 실리콘 복결정의 심각한 손상없이 선택적으로 제거하는 것)를 얻기 위해 다년간 사용되어왔다. 그러나, 제거되든 보유되든, a-Si:H층(30)의 노출되지 않은 부분(30a 및 30b)은 (게이트 반도체층(36)과 함께) 소스/드레인의 접촉층(32 및 34)을 게이트 금속(20)에 대해 자동으로 정렬시키는 유용한 기능을 작은 오차로 제공한다. 전형적으로, 이 오차는 a-Si:H층(30)의 두께와 대략 같다.
(도프된)a-Si:H는 약 50-200Å 두께(바람직하게는, 약 70-150Å의 두께, 예를 들면, 약 100Å의 두께)의 층을 만들기에 충분한 두께로 증착될 수 있다. 또한 복수의 층이, 하나 이상의 도프되거나 또는 도프되지 않은 a-Si:H층을 사용함으로써 특정의 두께 및/또는 막형태를 얻을 수 있거나 최적화할 수 있는 범위까지 증착될 수 있다. 증착된 층(30)의 두께와 게이트 금속층(20)을 위한 금속의 선택 사이의 균형이 고려되어야 한다. 예를 들면, 도프된 층(30)은 도우펀트의 활성화 동안 게이트 금속이 너무 가열되어 전기적 고장(failure)(예를 들면, 주변 구조물로부터의 화학종과 반응 또는 재결정화 하거나, 수염결정(whisker) 또는 작은언덕(hillock)을 형성하거나, 녹기 시작한다)을 유발하기에 충분한 빛을 흡수할 수 있 다. 이러한 현상은 (1)연이은 전기적 고장을 유발하지 않고도 실레인으로부터 열을 흡수할 수 있는 소재(그러한 소재로 알려진 금속은 텅스텐, 코발트 등이 포함됨)로 게이트를 만드는 방법 또는 (2)빛의 흡수로 인해 발생되는 열의 총량을 감소시키기에 충분할 만큼 층(30)을 얇게 만드는 방법 중 하나로 상쇄시킬 수 있다. 후자의 경우에 있어서, 소스/드레인 영역에 있는 도프된 실리콘 및/또는 저머늄은 여전히 내부에있는 도우펀트를 활성화 시키기에 충분한 복사량/에너지를 흡수하지만, 게이트는 반사성 금속(Al과 같은)으로 만들어서 심각한 열에너지의 흡수 없이 도프된 실레인/실리콘으로부터 열을 내보내게 되며, 따라서 열에 의한 기계적 또는 전기적 고장의 개연성을 감소시킬 수 있다.
선택적으로, 반도체층의 32 및 34 부분과 유사한 소스와 드레인 단자는 SixHy 및/또는 GexHy(x는 일반적으로 1부터 4까지의 정수[예를 들면, 1 또는 2]이고, y=2n+2)와 같은 실레인 반도체 선구물질의 통상적인 화학적 기상증착(CVD ; 예를 들면, 플라즈마로 강화된 CVD[plasma-enhanced CVD]) 의해 형성될 수 있다. 예를 들면, 도우펀트는 반도체층(12)에 통상적인 채널 영역 및/또는 소스/드레인 단자를 형성하기 위하여 종래의 이온 임플랜테이션, 이온 샤워 또는 통상의 스핀-온-도우펀트의 사용을 통해 통상적으로 더해질 수 있다. 예를 들면, 본원의 방법은 도프된 스핀 온 글래스(SOG)를 반도체층(12) 위에 증착하는 것, 또는 반도체층(12)으로 이온을 종래의 조각이식(implant)하거나 샤워(shower)한 후(예를 들면, POCl3 사용) 도우펀트 이온을 퍼뜨리거나 활성화 하기 위한 통상의 담금질 단계를 거치는 것을 추가적으로 포함할 수 있다. 반도체층의 32 및 34부분(소스와 드레인의 접촉부분)과 유사하게 도우펀트의 일부 또는 전부가 통상적인 경화 및/또는 담금질에 의해 활성화될 수 있다. 이것은 미국 특허 출원 번호 10/949,013에 설명되어 있다. 이러한 도핑은 아마도 이온을 게이트 금속(20)내부에 도입시킬 수 있겠지만, 이러한 게이트 도핑은 게이트의 전기적 성질에 어떤 지대한 영향도 끼칠것 같지는 않다.
트랜지스터 말단 컨덕터의 형성과 장비에 보호막 씌우기( passivating )
도 5에 보인 바와 같이, 본원의 방법은 빛에 노출되지않은 반도체 선구물질의 부분 30a, 30b, 30c 및 30d의 제거 후, (1)적어도 컨덕터(42 및 44)부터 적어도 TFT의 소스와드레인 단자까지의 형성 및/또는 (2)컨덕터(42 및 44)와 게이트(예를 들면, 게이트 금속층(20) 및/또는 게이트 반도체층(36))에 보호막 씌우기(예를 들면, 보호막층(50)의 형성) 단계를 추가적으로 포함할 수 있다. 그들이 노출된 범위까지 소스와드레인 단자(32 및 34), 반도체층(12), 기판(10)들 역시 보호막이 씌워질 수 있다. 컨덕터(42 및 44)(선택적으로, 게이트(20/36)과 접촉한 컨덕터(46);도 6-7을 참조)는 상기의 게이트금속(20)에서 묘사된 어떠한 방법에 의해서도 형성될 수 있다. 그러나, (도프된) 반도체(실리콘 등)와 특정의 금속(알루미늄, 티타늄, 몰리브덴, 텅스텐, 코발트, 플래티넘 등등)사이에 알려진 화학적 반응성 때문에, 컨덕터(예를 들면, 42, 44 및 46)와 도프된 반도체(예를 들면, 소스, 드레인 및 게이트층(32 ,34 및 36)) 사이에 알려진 방벽을 설치할 수 있다. 선택적으로, 컨덕터(42 및 44)(그리고 선택적으로 46)는 소스와 드레인 단자의 막(32 및 34)과는 잘 반응하지 않는 최하층에 금속(예를 들면, Au, Ag), 또는 금속-실리콘 화합물이나 합금(예를 들면, 플래티넘 실리사이드, 팔라듐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드, 텅스텐 실리사이드, 약 1%의 Si를 가지는 Al 등등)을 포함하거나 이들로써 본질적으로 구성된다.
도 7은 도 5의 전형적인 TFT를 단면에 직교하는 게이트(20)의 장축을 따른 절단면을 보여주고 있다. 도 7의 구조물은 기본적으로 도 5와 도 6의 것과 동일하지만, 전기적으로 활성화된 박막층(16)의 가까운곳에 있는 18a-b부분 또는 특정 영역이 존재하고, 게이트 반도체층(36)이 도시되어 있다(많은 실시예에서 나타나지 않았더라도). 도 7의 전형적인 TFT에 있어서, 비활성 영역(18b)은 활성영역(12)을 게이트 컨덕터(46)로부터 절연시킬뿐만 아니라, 게이트 금속(20)에 기계적인 지원도 제공한다(그렇지 않다면 내부에 단계를 지니고 있어서, 게이트 금속(20)의 상대적으로 얇고/또는 높은 스트레스를 받는 영역으로 이끌 수 있다). 비활성의 반도체 박막 영역(18a, 18b)은 게이트 금속층(20)으로 덮여있어서, 노출되지 않거나 상기의 선택적인 에칭단계에서 실질적으로 제거되지 않는다.
선택적으로, 그리고 도 8에서 더 자세히 도시된 것처럼, 게이트(36/20)와 전기적으로 교통하는 컨덕터는 매개체(62)와 연결금속(64)을 포함할 수 있다. 이러한 구조물(이러한 구조물에 적합한 물질 역시)을 제조하는 방법은 공지의 기술이다. 매개체(62)와 연결금속(64)은 단일의 구조물(즉 이들은 동일 공정단계의 결과로 형성됨)이거나, 또는 별개의 구조물(별도의, 그리고 일반적으로 잇따른 공정단계에서 형성됨)이 될 수 있다. 매개체(62)는 유전층(50)의 접촉구멍을 첫번째로 형성하는 과정(예를 들면, 레지스트 물질을 유전층(50)위에 증착 및 패터닝 한 다음 노출된 표면을 에칭하는 것으로써)과 금속 또는 컨덕터를 그 내부에 증착하는 과정, 및 금속이나 컨덕터를 접촉구멍 바깥영역으로부터 제거하는 과정에 의한 별개의 구조물로 형성될 수 있다. 매개체(62)와 연결금속(64)은, (ⅰ)금속 또는 컨덕터를 접촉구멍을 가지는 유전층(50)상에 통상의 비선택적 증착 후에 통상의 사진요판술과 에칭; (ⅱ)접촉구멍을 가지는 유전층(50)상에 금속 선구체 잉크를 인쇄; (ⅲ) "이중 다마스커스 세공(dual damascene)" 접근법(도 8에 도시되지 않음)(이것에서 홈은 유전층(50)(바람직하게는 내부에 이미 접촉구멍을 가지는것)을 통해 연결금속(64)에 상응하는 패턴으로 에칭된 길의 일부인 것); 에 의해 단일 구조물로 형성될 수 있고, 그다음에 금속 또는 컨덕터가 유전층(50)상에 비선택적 증착(또는 인쇄)되고, 홈과 접촉구멍 바깥영역의 금속 또는 컨덕터는 제거된다.
도 5로 돌아가서, 컨덕터(42 및 44)를 제작한 후에, 본 제조방법은 TFT를 함유하는 장비에 보호막을 씌우는 단계를 추가적으로 더 포함할 수 있다(예를 들면, 전도성 구조물(42 및 44), 게이트 금속/반도체 층(20/36), 그리고, 노출된 범위까지의 소스와 드레인 단자(32 및 34)영역, 반도체층(12)과 기판(10)상에 보호막 도는 유전층(50)을 성형한다). 보호층(50)은 일반적으로 물, 산소, 및/또는 장비의 고장이나 성능저하를 일으킬 수 있는 이외의 종을 억제하거나 막고, 특히 이후의 과정중에 장비에 어느정도의 기계적 지지를 추가적으로 제공할 수 있다. 보호층(50)은 장비의 상부표면을 통상적으로 하나 또는 그이상의 폴리실옥세인(polysiloxane); 나이트라이드, 옥사이드, 및/또는 실리콘 및/또는 알루미늄의 옥시나이트라이드; 등과 같은 무기질 방벽층 및/또는 파릴렌(parylene), 유기 중합체 의 불소화물과 같은 유기질 방벽층 또는 그외 다른 물질의 방벽등으로 코팅하는 것으로써 형성될 수 있다.
도 8에 도시된 바와 같이, 장비가 두개의 금속층을 함유하게 되면, 두번째의 유전체 또는 보호박 층(70)이 장비위에 형성된다. 이러한 경우에, 첫번째의 유전층(50)은 "내부 유전층"으로 불릴 수 있고, 두번째의 유전층(70)은 보호층이 될 수 있다. 이러한 실시예에서, 첫번째 유전층(50)은 보호층(70)보다 더 낮은 스트레스를 받는 물질을 포함할 수 있다. 예를 들면, 첫번째 유전층(50)은 SiO2(즉 CVD TEOS), USG, FSG, BPSG 등과 같은 산화물을 포함할 수 있으며, 보호층(70)은 실리콘 나이트라이드 또는 실리콘 옥시나이트라이드를 포함할 수 있다. 또한 보호층(70)은 첫번째 유전층(50)보다 약간 두꺼울 수 있다.
전형적인 MOS 트랜지스터
본발명의 전자장비와 관련된 일 양태는 (a)전기적으로 기능하는 기판(예를 들면, 무기 반도체를 함유하는); (b)전기적으로 기능하는 기판의 적어도 일부분 상에 유전막;(c)유전막 상에 레이저 패터닝된 금속 게이트; (d)게이트 근처의 기판상에 도프된 무기 반도체층을 포함하는 소스와 드레인 단자등을 포함한다. 일 실시예에서, 소스와 드레인 단자 각개는 금속 게이트의 경계와 실질적으로 정렬된, 금속 게이트에 최고로 가까운 경계를 가진다. 일반적으로, 전자장비는 (ⅰ)소스와 드레인 단자 각각에 전기적으로 연결된 하나 또는 이상의 첫번째 컨덕터, (ⅱ)게이트 금속층에 전기적으로 연결된 두번째 컨덕터를 추가적으로 포함할 수 있다.
어떤 실시예(예를 들면, MOS TFT와 같은 박막트랜지스터(TFT))에 따르면, 전기적으로 기능하는 기판은 전기적으로 불활성인 기판과 전기적으로 활성인 층(예를 들면, 연하게 도프된 반도체 또는 트랜지스터 채널층)을 포함한다. 이러한 실시예에서는, 도프된 반도체층은 일반적으로 트랜지스터 채널로 기능하는 전기적으로 활성이고 복결정인 반도체층을 포함한다. 전형적으로, 이 기술이 다른 수평면에 영역이나 단자를 가지거나 또는 다른 물질로부터 만들어지거나 레이저로 패터닝된 금속게이트로 이득을 보는 다른 기판위에 조립되는(예를 들면, 금속 호일 또는 시트위에 조립된 EAS 또는 RFID) 다른 타입의 트랜지스터에 적용될 수 있을지라도, 본 장비는 MOS TFT를 포함한다. 또한 아래에 설명된 바와 같이, 본 MOS TFT는 다른 종류의 전자장비를 형성하기 위해 배치될 수 있다.
일반적으로, 소스와 드레인 단자의 반도체물질은 (ⅰ)Ⅳ A족 원소, GaAs와 같은 Ⅲ-Ⅴ화합 반도체, 또는 ZnO나 ZnS와 같은 Ⅱ-Ⅵ(또는 칼코겐 화합물(chalcogenide compound)) 반도체, 및 (ⅱ)도우펀트 원소를 포함한다. 바람직하게는, 반도체는 Si 및/또는 Ge와; B,P,As, 및 Sb로 구성된 족에서 선택된 도우펀트를 포함한다. 소스와 드레인 단자가 도프된 실레인 잉크로부터 형성되는 반면, 도우펀트는 반도체층의 실질적으로 전체의 두께에 걸쳐 실질적으로 균일한 농도의 윤곽(예를 들면, 반도체층의 두께 기능을 하는 도우펀트의 농도)을 가진다. 이러한 반도체 박막 및 그 제조방법은 2004. 09. 24 자로 출원되어 동시 출원 계류중인 미국 특허 출원 번호 10/949,013인 것에 설명되어 있고, 상응하는 부분이 본 명세서에 참증으로 인용되었다. 여러 실시예에서, 소스와 드레인 단자는 본질적으로 짙게 도 프된 폴리실리콘으로 구성되있고, 또는 소스와 드레인 단자(32 및 34)를 구성하는 물질속의 도우펀트는 실질적으로 소스와 드레인 단자의 막 전체 두께에 걸쳐 실질적으로 균일하게 분산되어진다(도 4를 참조).
또 다른 실시예에서, 소스/드레인 단자(32 및 34)와, 연하게 도프된 반도체층(12)간의 인터페이스는 게이트 유전층(16)과 반도체층(12)간의 인터페이스와 실질적으로 동일평면상에 있다. 결과적으로, 본 MOS TFT는 돋아지거나 입식인 소스/드레인의 배치를 갖는다. 선택적으로, 소스/드레인 단자(32 및 34)상의 반도체층(12)의 상부는 쑥 들어간 소스/드레인 단자를 형성하기 위해 에칭되어 형성될 수 있다.
도 5는 본 발명에 따른 첫번째 전형적인 전자장비, 본 제조방법의 전형적인 실시예에 의해 제작된 TFT의 단면을 보여준다. 본 제조방법의 견지에서 상기 설명된 바와 같이, 도 5의 전형적인 전자장비는 전기적으로 비활성인 기판(10), 그 위의 (연하게 도프되고 부분적으로 TFT의 채널의 일부로 기능하는) 반도체층(12), 반도체층(12)위의 게이트 유전층(16), 게이트 유전층(16)위의 게이트 금속층(20)과 게이트 금속층(20)위의 게이트 반도체층(36)을 포함하는 게이트, 반도체층(12)위의 소스와 드레인 단자(32 및 34), 소스와 드레인 단자(32 및 34)위의 컨덕터(42 및 44), 전체 장비를 덮는 보호층(50)를 포함한다.
상기 설명된 바와 같이, 게이트에 가장 가까운 소스와 드레인 단자(32 및 34)의 경게는 게이트 반도체층(36)의 길이를 따라 게이트 반도체층(36)의 최외곽에 대해 자기정렬한다(즉, 도 5가 도시된 평면과 직각). 게이트 반도체층(36)이 제거 되거나 소멸된 경우에도, 게이트 금속층(20)에 연접한 소스와 드레인 단자(32 및 34)의 막의 경계는 여전히 게이트 금속층(20)의 경계에 연접하여 정렬되나 약간의 편차가 있다(본 명세서에 설명됨).
도 5의 실시예에서, 게이트 반도체층(36)은 게이트 금속층(20)의 폭보다 더 넓고(장비내에서 게이트 반도체층이 존재하는 범위내에서), 게이트 금속층(20)은 게이트 유전층(16)의 폭보다 더 넓다. 게이트 반도체층(36)(또는 이것에 상응하는 메탈 실리사이드)의 폭은 게이트 금속층(20)의 폭보다 게이트 반도체층(36)의 두께의 약 두배만큼 더 넓다. 여러 실시예에서 게이트 금속(20)은 적어도 0.1, 0.5, 1, 또는 2 마이크론의 폭을 가지며, 게이트의 최소폭은 대략 5 마이크론이다. 게이트 금속(20)은 약 1㎛에서 약 1000㎛, 또는 이 범위내의 어떤값(예를 들면, 약 2㎛에서 약 200㎛, 또는 약 5㎛에서 약 100㎛ 등등)의 길이를 가지며, 약 50㎚에서 약 10000㎚, 또는 이 범위내의 어떤 값의 두께(예를 들면, 약 100㎚에서 약 5000㎚, 또는 약 200㎚ 에서 약 2000㎚)를 가진다. 소스와 드레인 단자(32 및 34)(또는 이것이 존재하는 범위내에서 게이트 반도체층(36))는 10에서 1000㎚ 또는 이범위내의 어떤 값의 두께(예를 들면, 100, 200, 또는 250Å 에서 10000, 1000, 500Å)를 갖는다. 소스와 드레인 단자(32 및 34)는 하나 또는 이상의 짙게 도프된 상기 설명된 대로 형성된 반도체 물질 층을 포함할 수 있으며, 이 층은 같거나 다른 도우펀트 및 도핑 레벨을 가질 수가 있다.
본 발명의 전자장비는 추가적으로 (ⅰ)소스와 드레인 단자 각각에 전기적으로 연결된 하나 또는 이상의 첫번째 컨덕터(도 5의 42 및 44) 및/또는 (ⅱ)게이트 에 전기적으로 연결된 두번째 컨덕터(도 6-7의 46, 또는 도 8의 62를 통한/접한 64)를 포함할 수 있다. 통상의 일 실시예에 있어서, 소스와 드레인 단자(32 및 34)와 게이트는 전기적으로 접한 유일한 컨덕터를 가진다. 본 제조방법에 따르면, 컨덕터는 하나 또는 이상의 전도층 및/또는 상술된 방벽물질을 포함하거나 이로써 본질적으로 구성된다. 또한, 도 6과 8에 도시된 바와 같이, 게이트와 전기적으로 접합된 컨덕터(46)는 게이트의 "랜딩패드(landing pad)"영역(38)에 물리적으로 접할 수 있다. 랜딩패드(38)는 일반적으로 게이트 금속(20)보다 적어도 약 1.25, 1.33, 또는 1.5배의 폭을 가지며, 게이트 금속(20)보다 최고 약 2, 3, 또는 4배의 폭을 가진다. 랜딩패드(38)는 또한 소스와 드레인 단자(32 및 34)로부터 한정된 및/또는 특정된 거리만큼 떨어져 위치한다.
선택적으로, 하나 또는 이상의 컨덕터(42, 44, 또는 46)(또 일 실시예에서, 게이트와 전기적으로 연결된 컨덕터)는 전도성 접촉을 통해 트랜지스터 단자(예를 들면, 게이트 금속층(20) 및/또는 게이트 반도체층(36))와 전기적으로 연결될 수 있다. 도 8은 이 선택적인 구조물의 전형적인, 게이트의 길이를 따라 절단한 단면도를 보여준다. 매개체(62)는 게이트 랜딩패드 근처에 위치한 구멍을 처음 에칭하고 다음에 전도성 물질(본 명세서에서 설명된 것들 중에서 선택)을 구멍에 증착함으로써 유전층(50)으로부터 형성될 수 있다. 여분의 전도성 물질은 이후에 매개체(62)를 형성하기위한 통상적인 기술에 의해 구멍 바깥부분에서 제거될 수 있다. 이후에 컨덕터(64)는 본 명세서에 설명된 컨덕터를 형성하기 위한 어떤 기술로 매개체(62)와 전기적 접촉을 형성하게 되고, 그 위에 보호층이 성형된다.
소스/드레인 단자나 또는 게이트 터미널 중 하나와 연결된 컨덕터는 다른 컨덕터중 하나와 짝지어지거나 연속적으로 될 수 있다. 예를 들면, 다이오드가 장착된 트랜지스터에 있어서, 컨덕터는 하나의 소스/드레인 게이트와 게이트에 전기적으로 연결되어진다. 커패시터가 장착된 트랜지스터에 있어서, 컨덕터는 소스/드레인 단자 모두에 전기적으로 연결될 수 있다. 선택적으로, 얇은 유전층은 소스/드레인 단자위에 형성될 수 있고, 용량을 가지고 아래에 놓인 소스/드레인 단자와 짝지어진 컨덕터는 그 위에 형성될 것이다.
도 5, 7, 및 8에 도시된 바와 같이 본 발명에 따른 전자장비는 유전성 및/또는 보호성 층을 컨덕터와 게이트 위에 추가적으로 포함할 수 있다. 도 5 및 7은 트랜지스터 장비를 덮는 보호층(50)을 표현하고 있다. 도 8은 처음은 아래쪽에 놓인 유전층(50; "내부 유전층"), 두번째는 위에 덮인 유전성 보호층(70)을 보여주고 있다. 두개의 유전성 층은 한 기판 위에 있는 전자장비의 여러 단자를 다른것에 연결(직,간접적으로)시키기 위해 배치된 컨덕터의 패턴위에 각각 증착될 수 있다. 상기 설명된 바와 같이, 매개체(예를 들면, 도 8의 매개체(62))는 아래쪽의 금속층(예를 들면, 도 5에 도시된 대로 컨덕터(42 및 44)를 함유함)을 위쪽의 금속층(예를 들면, 도 8에 도시된 대로 컨덕터(46)를 함유함)에 전기적으로 짝지울 수 있다.
본원의 전자장비에 있는 게이트 유전막(16)에는 본원 제조방법에 따라 상술된 게이트 유전막(16)을 위한 어떠한 물질도 포함될 수 있다. 게이트 유전막(16)은 습식에칭 되었을때는 게이트 금속층(20)의 상응하는 규모보다 약간 작은 폭과 길이를 가지지만, 게이트 유전막(16)이 건식 에칭되면 두개의 층(16 및 20)은 동일한 폭과 길이를 가지게 된다. 게이트 유전막(16)은 20Å에서 400Å, 또는 이범위의 어떠한 수치(예를 들면, 30Å에서 300Å, 또는 50Å에서 200Å 등)의 두께를 가질 수 있다. 선택적으로, 실리콘 다이옥사이드나 알루미늄 옥사이드보다 더 높은 유전상수를 가지는 물질에 따라 더 두꺼운 게이트 유전층(500Å에서 2000Å의 범위, 일 실시예에서는 약 1500Å정도)이 쓰일 수 있다. 일 실시예에서, 게이트 유전막(16)은 소스와 드레인 단자(32 및 34)가 게이트 금속층(20)과 전기적 연결을 형성할 가능성을 대략 최소화하면, 짙게 도프된 소스와 드레인 단자(32 및 34)의 두께보다 두꺼울 수 있다. 그러나, 고속 트랜지스터에 있어서, 일반적으로 얇은 게이트 유전막(16)이 선호된다.
본 발명의 전자장비에서 전기적으로 기능하는 기판은, 단일결정 실리콘 웨이퍼(wafer) 또는 위에 절연층을 가지는 금속호일, 또는 플라스틱 시트나 유리판같은 전기적으로 불활성이거나 비활성인 기판이 그 위에 전기적으로 활성인 층을 가지는 것 등과 같은 기계적인 지지 구조물을 포함할 수 있다. 상기 설명된 바와 같이 일 실시예에서, 전기적으로 활성인 층은 반도체층(트랜지스터 채널)을 포함하는데, 이것은 연하게 도프된 (예를 들면, 도우펀트 농도가 약 1016부터 약 5×1018 atoms/㎤ 인 것)것으로 한다. 소스/드레인 단자(32 및 34)와 게이트 반도체층(36)의 진하게 도프된 반도체 경우와 유사하게, 연하게 도프된 반도체층(12)은 반도체층의 실질적으로 전체적인 두께에 걸쳐 실질적으로 균일한 농도 형태(반도체층의 두께로 기능하는 도우펀트 농도)를 가질 수 있다.
전형적인 반도체층(12)의 두께는 약 30, 75, 또는 100㎚에서 약 200, 500, 또는 1000㎚ 일 수 있다. 막의 두께는 트랜지스터의 전기적 특성을 최적화 하도록 선택될 수 있다. 선호되는 실시예에서, 반도체층(12)은 하나 또는 이상의 Ⅳ A족 원소(예를 들면, 실리콘 및/또는 저머늄), 소위 "Ⅲ-Ⅴ" 물질(예를 들면, GaAs), Ⅱ-Ⅵ (또는 캘코제나이드[chalcogenide]) 반도체 등과 같은 연하게 도프된 무기반도체 물질을 포함하거나 이들로 본질적으로 구성될 수 있으며, 추가적으로 ~1016부터 ~5×1018 atoms/㎤ 농도인 도우펀트(B, P, As, 또는 Sb와 같은)를 함유할 수 있다. 전형적인 연하게 도프된 반도체 막이 2004. 09. 24 자로 출원되어 동시 출원 계류중인 미국 출원 번호 10/949,013인 것에 설명되어 있고, 상응하는 부분이 본 명세서에 참증으로 인용되었다.
전기적으로 불활성 또는 비활성인 적합한 기판은 플레이트, 디스크 및/또는 유리, 세라믹, 유전체 시트, 및/또는 플라스틱을 포함할 수 있다. 선택적으로, 전기 전도성이 있는 적합한 기판은 웨이퍼, 디스크, 시트, 및/또는 반도체(예를 들면, 실리콘) 및/또는 금속의 호일을 포함할 수 있다. 기판이 금속 시트 및/또는 호일을 포함하는 경우에, 본장비는 추가적으로 인덕터 및/또는 커패시터를 포함할 수 있고, 본 제조방법은 추가적으로 인덕터 및/또는 커패시터를 금속 기판로부터 형성하는 것을 포함할 수 있다. 그러나, 어떠한 전기전도성인 기판도 모든 전기적으로 활성인 층 또는 구조물(예를 들면, 반도체층(12))과의 사이에 절연체를 가져야 한다. 단 절연체 위에 있는 장비로부터, 금속 기판내에 형성된 구조물로 전기적 접촉 이 만들어질 대는 제외된다(예를 들면, EAS 또는 RFID 꼬리표를 위한 하나 또는 이상의 매개체, 인덕터 및/또는 커패시터의 금속 패드; 각각 2004. 07. 06, 2004. 07. 31, 그리고 2004. 10. 08 자로 출원된 미국 출원 번호 10/885,283과 미국 가출원 번호 60/592,596과 60/617,617인 것을 참조하라. 상응하는 부분이 본 명세서에 참증으로 인용되었다).
바람직하게는, 기판은 실리콘 웨이퍼, 유리판, 세라믹판이나 디스크, 플라스틱 시트나 디스크, 금속 호일, 금속 시트나 디스크, 및 박판으로 만들거나 층지게 쌓은 이들의 조합(연하게 도프된 반도체층(12)를 그 위에 가지는 전기적으로 비활성인 기판(10)과 같은), 일반적으로 그 위에 절연층(예를 들면, 상응하는 옥사이드 층)을 가지는 전기전도성인 구성원 등으로 구성된 그룹에서 선택된 구성원을 포함한다.
본 발명은 레이저로 패터닝된 금속 게이트를 가지는 전자장비(MOS와 같은 트랜지스터)와 그 제조방법을 제공하는 것으로써, 본 발명에 따른 제조방법은 (1)유전막 위의 금속 함유 물질의 층을 형성하는 단계로, 유전막은 무기 반도체를 포함하는 전기적으로 기능하는 기판위에 있는것; (2)금속 게이트를 금속 함유물질층으로부터 레이저로 패터닝 하는 단계; (3)실질적으로 금속 게이트와 인접한 위치에 있는 무기 반도체 내에 소스와 드레인 단자를 형성하는 단계를 포함하고,
본 발명에 따른 전자장비는, (a)반도체(예를 들면, 박막) 기판; (b)전기적으로 기능하는 기판 부위의 유전막; (c)유전막 위에 레이저로 패터닝된 게이트 금속 층; 및 (d)전기적으로 기능하는 기판 내 또는 위에 도프된 층을 포함하고 실질적으로 금속 게이트에 가까이 위치한 소스와 드레인 단자 등을 포함하는 것을 특징으로 하며, 안정적이고, 상업적으로 타당한 전기적 특성(예를 들면, 온/오프 속도와 비율, 운반체의 이동성, Vt's 등)을 가지는 MOS TFT를 만드는 저렴한 방법을 유용하게 제시하는 것이다. 인쇄되거나 및/또는 빛의 복사로 정해지는 반도체 구조물들(그리고, 선택적으로, 인쇄되거나 및/또는 빛의 복사로 정해지는 컨덕터 구조물들)이 (1)더 통상적인 접근에 의해 형성되는 구조물과 유사하지만, 종래의 MOS 반도체 공정 기술보다 훨씬 더 저렴하고 훨씬 더 많은 양을 생산하는 결과와, (2)종래의 그래픽 아트 인쇄 기술(예를 들면, 잉크젯)과 비교해볼 때 더 높은 해상도를 가지는 패터닝 능력 및 비슷하거나 더 많은 생산량을 제공할 수 있다. 건식 에칭에 비해, 레이저로 패터닝된 금속 게이트층의 하나 또는 이상의 선택적인 습식 에칭은 더 좁은 게이트 및/또는 트랜지스터 채널 폭을 제공할 수 있고, 유전체 물질의 하나 또는 이상의 선택적인 습식 에칭은 더 증가된 생산량 및/또는 향상된 에칭 선택성을 제공할 수 있다.
본원 발명의 선행하는 특정 실시예에 대한 설명은 도시와 묘사의 목적으로 제시되었다. 이러한 것들은 완벽하다거나 설명된 특정 형태의 발명에 국한시킬 목적이 아니며, 명백히 많은 개조품과 다양한 형태가 상기 제공된 지식 아래 가능하다. 실시예들은 본 발명의 원리와 현실적인 적용을 최상으로 설명하기 위해,그리고 그로인해 당해 분야의 다른 기술자들이 본 발명과 심사숙고된 특정 용도에 걸맞는 다양한 개조형태를 포함한 다양한 실시예들을 최상으로 활용하도록 선택되고 설명된 것이다. 이것은 본 명세서에 첨부된 청구항들과 그에 균등한 것들에 의해 발명의 범위가 정해지도록 하기 위한 것이다.

Claims (13)

  1. a) 유전막 위에 금속 함유 물질의 층을 형성하는 단계로, 상기의 유전막은 무기 반도체를 포함하는 전기적으로 기능하는 기판 위에 있는것을 특징으로 하는 단계;
    b) 상기의 금속 함유 물질 층으로부터 금속 게이트를 레이저로 패터닝 하는 단계; 및
    c) 상기의 금속 게이트에 실질적으로 이웃한 상기의 무기 반도체 내에 소스와 드레인 단자를 형성하는 단계를 포함하는 MOS 트랜지스터의 제조방법.
  2. 제 1항에 있어서, 상기의 금속 함유층을 생성하는 상기의 단계는 상기의 금속 함유물질을 비선택성 증착(blanket depositing)하는 것을 포함하는 제조방법.
  3. 제 2항에 있어서, 상기의 비선택성 증착하는 단계는 상기의 금속 함유물질을 함유하는 잉크를 스핀코팅(spin-coating)하는 것을 포함하는 제조방법.
  4. 제 2항에 있어서, 상기의 금속 함유물질은 금속 나노입자를 포함하는 제조방법.
  5. 제 4항에 있어서, 상기의 금속 나노입자를 레이저 패터닝 단계 전에, 경화 및/또는 담금질하는 단계를 더 포함하는 제조방법.
  6. 제 1항에 있어서, 상기의 레이저 패터닝 단계 전에, 레지스트를 상기의 금속 함유층에 증착하는 과정을 더 포함하는 제조방법.
  7. 제 6항에 있어서, 상기의 레이저 패터닝 단계는 상기의 금속 게이트에 상응하는 위치의 레지스트에 빛을 조사하는 것을 포함하는 제조방법.
  8. 제 6항에 있어서, 상기의 레이저 패터닝 단계는 상기의 금속게이트에 상응하는 위치 이외의 장소에 있는 레지스트에 빛을 조사하는 것을 포함하는 제조방법.
  9. 제 1항에 있어서, 상기의 금속 함유물질은 금속 나노입자를 포함하고, 상기의 레이저 패터닝 단계는 상기의 금속 나노입자가 서로 연결되거나 융합되기에 충분하도록 상기의 금속 나노입자에 빛을 조사하는 것을 포함하는 제조방법.
  10. 제 9항에 있어서, 전기적, 물리적 및/또는 접착 성질을 향상시키기 위해, 레이저로 패터닝된 금속 게이트를 담금질하는 단계를 더 포함하는 제조방법.
  11. 제 1항에 있어서, 상기의 금속 함유물질은, 감광성(photosensitive) 또는 열에 민감한 개시제(initiator)를 하나 또는 그이상 포함하는 제조방법.
  12. 제 1항에 있어서, 상기의 금속 함유물질층을 형성하는 단계는 금속 함유 잉크를 상기의 유전막 상에 인쇄하는 과정을 포함하는 제조방법.
  13. a) 반도체 기판;
    b) 적어도 상기의 반도체 기판의 일부분 상의 유전막;
    c) 유전막 상의 레이저로 패터닝된 금속 게이트; 및
    d) 상기의 기판 내부 또는 위에 도프된 층을 포함하고, 상기의 금속 게이트에 실질적으로 이웃하는 소스와 드레인 단자를 포함하는 전자장비.
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