KR20100126323A - 실리콘 박막 트랜지스터, 시스템 및 그 제조 방법 - Google Patents

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KR20100126323A
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존 엠. 헤이트징거
존 스나이더
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솔리지, 인크.
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Abstract

플렉시블 기판 상에 실리콘계 박막 트랜지스터(TFT)들을 제조하기 위한 시스템들 및 방법들이 개시된다. 시스템들 및 방법들은 고성능의 트랜지스터를 생성하기 위해, 정밀도, 해상도 및 정렬이 달성되도록 CVD 및 PECVD, 인쇄, 코팅 및 기타 퇴적 공정들 같은 퇴적 공정들을 포함하고, 모두 저온에서 수행되는 레이저 어닐링, 에칭 기법들 및 레이저 도핑과 조합한다. 그러한 TFT들은 디스플레이, 패키징, 레이블링 등과 같은 응용들에서 사용될 수 있다.

Description

실리콘 박막 트랜지스터, 시스템 및 그 제조 방법{SILICON THIN FILM TRANSISTORS, SYSTEMS, AND METHODS OF MAKING SAME}
<관련 출원>
본 출원은 여기에 그 전체가 참조에 의해 포함되는 미국 특허 가출원 제61/023,418호(2008년 1월 24일 출원)의 우선권을 주장한다.
본 발명은 일반적으로 회로의 제조에 관한 것이다. 더 구체적으로, 본 발명은 실리콘계 박막 트랜지스터, 시스템, 및 플렉시블 기판 상에 그것을 형성하는 방법에 관한 것이다.
트랜지스터들은 증폭기 또는 전기적으로 제어되는 스위치로서 흔하게 사용되는 반도체 장치이다. 트랜지스터는 컴퓨터, 셀룰러 폰, 및 다른 모든 최신 전자 장치들 내의 회로의 기본 구성 블럭이다. 트랜지스터는 빠른 응답과 정확성으로 인해, 증폭, 스위칭, 전압 조정, 신호 변조, 및 발진기를 포함하는 광범위하게 다양한 디지탈 및 아날로그 기능들에서 사용된다. 트랜지스터들은 개별적으로, 또는 집적 회로의 일부로서 패키징될 수 있다.
박막 트랜지스터(TFT)는 지지 기판 위에 유전체층 및 금속 컨택트들뿐만 아니라, 반도체 활성층의 박막들을 퇴적함으로써 제조된 특수한 종류의 전계 효과 트랜지스터이다. 통상적인 기판은 글래스인데, TFT의 주된 응용 분야 중 하나가 액정 디스플레이(LCD) 내이기 때문이다. 이것은 반도체 재료가 전형적으로 실리콘 웨이퍼와 같은 기판인 종래의 트랜지스터와 다르다.
TFT들은 광범위하게 다양한 종류의 반도체 재료를 이용하여 제조될 수 있다. 통상적인 재료는 실리콘이다. 실리콘계 TFT의 특징은 실리콘의 결정 상태에 의존한다. 즉, 반도체층은 비정질(amorphous) 실리콘이나 미정질(microcrystalline) 실리콘일 수 있으며, 다르게는 폴리실리콘 또는 단결정 실리콘일 수 있다. TFT들에서 반도체로서 사용되어 온 다른 재료들은 카드뮴 셀레늄(CdSe) 및 산화 아연 등의 금속 산화물과 같은 화합물 반도체를 포함한다. 또한, TFT들은 유기 재료를 이용하여 제조되어 왔다 (유기 TFT 또는 OTFT로 지칭됨).
예를 들어, 플라스틱 및 폴리막과 같은 플렉시블 기판 상에 TFT를 제조하려는 경향이 증가하고 있다. 이러한 기판들은 글래스보다 비용이 낮고, 예를 들어 플렉시블 디스플레이, 패키징, 신호(signage), 레이블링(labeling) 및 기타 유사한 응용들과 같은 광범위하게 다양한 범위의 응용들을 제공한다. 그러나, 플렉시블 기판, 특히 플라스틱 상에 TFT를 제조하는 데에는, 특히 TFT를 제조하는 데에 사용되는 고온으로 인해 많은 문제점들이 발생한다.
플라스틱 또는 폴리막과 같은 플렉시블 기판은 높은 어닐링 온도를 견디지 못하기 때문에, TFT 제조에서 사용되는 퇴적(deposition), 패턴화, 도핑 및 기타 공정들은 비교적 낮은 온도 하에서 완료되어야만 한다. 화학적 기상 증착(chemical vapor deposition) 및/또는 물리적 기상 증착(physical vapor deposition)(통상적으로 스퍼터링)은 TFT의 제조에서 자주 사용되는 기법들이다. 그러나, 낮은 공정 온도가 이용될 때는, 예를 들어, 액정 디스플레이에서 사용되기 위한 것과 같은 고성능 응용들을 위한 높은 캐리어 이동성(carrier mobilities), 낮은 누설 전류 및 임계 전압과 같은 바람직한 성능 특징들을 달성하기가 어렵다. 저렴한 플라스틱 기판 재료와의 호환성을 위해서는, 글래스 기판 상의 TFT 제조를 위해 사용되는 것보다 낮은 공정 온도(＜150℃)가 반드시 유지되어야 한다. 일반적으로, 우수한 TFT 성능은 고온 제조 공정들로 달성되는데, 왜냐하면 결정 재료가 보다 더 높은 온도에서 퇴적될 수 있고, 도펀트들이 보다 더 높은 온도에서 활성화될 수 있으며, 공정 온도에 매우 민감한 임계적 게이트-유전체 계면의 품질이 제어될 수 있기 때문이다.
이러한 것들과 그 외의 문제점들의 해결을 시도하기 위하여, 본 분야의 연구자들은 다수의 상이한 접근방법들을 시도해왔다. 퇴적된 막의 결정 성질을 향상시키기 위한 수단으로서, 실리콘의 레이저 어닐링이 여러해 동안 연구되어 왔다. 전형적으로, 비정질 실리콘막이 퇴적되고, 실리콘막의 일부분을 용융시키기 위해 짧은 펄스 지속기간의 엑시머 레이저가 사용된다. 실리콘이 펄스들 간에서 냉각됨에 따라, 결정화가 발생할 수 있어서, 다양한 크기들의 결정 입자들을 만든다. 이 접근방식은 글래스 기판 및 플라스틱 기판 둘다에서 성공적으로 사용되어 왔다.
실리콘의 레이저-유도된(laser-induced) 도핑은 박막 트랜지스터에서 사용하기 위하여 도전성 실리콘막을 생성하는 데에 사용되어 온 촉망되는 방법이다. 레이저-유도된 도핑의 한 구현은 GILD(gas immersion laser doping)으로 알려져 있다. GILD 공정에서, 레이저 펄스는 전구체 또는 도펀트, 기체가 존재하는 상태에서 실리콘의 용융을 유도한다. 용융된 실리콘 표면에 이미 화학흡착되어 있거나 부딪치는 기체 종들(gas species)의 일부는 용융된 실리콘 내로 확산된다. 도펀트 기체가 존재하는 상태에서의 용융 및 응결 사이클의 결과로서, 도펀트는 실리콘층 내에 포함된다. 연구자들은 이러한 접근방식 및/또는 유사한 접근방식들을 이용하여, 고도의 결정질의 실리콘 및 낮은 표면 거칠기를 모두 유지하면서도, 높은 도펀트 농도(N형 및 P형 둘다) 및 매우 우수한 공간적 도펀트 프로파일을 달성할 수 있었다. 이러한 공정의 상세는 App.Surf.Sc. 186(2002)의 G.Kerrien 등(45-51) 및 J. Appl. Phys 67(10) 1990의 A.Slaoui(p.6197) 등에서 찾아볼 수 있다.
다결정 박막을 생성하고, 저온에서 실리콘막을 도핑하고, 이러한 박막을 이용하여 TFT를 제조하는 데에 있어서 진전이 이루어지긴 했지만, 플렉시블한 플라스틱 기판 상에 고성능 Si계 TFT를 제조하기 위한 비교적 낮은 비용의 시스템 및 단순화된 방법에 대한 필요성이 남아있다.
본 개시의 실리콘계 박막 트랜지스터를 제조하는 시스템들 및 방법들은 위에서 설명된 고유의 결점들을 극복한다. 본 개시의 시스템들 및 방법들은 자기정렬(self-aligned) 및 비자기정렬(non-self-aligned) 둘다의 방식으로 낮은 공정 온도들에서 플렉시블 기판들에 TFT를 제조하는 것을 제공한다. 본 발명의 TFT들은 플렉시블 기판 상에 TFT를 제조하기 위한 다른 방법들에 비교할 때, 예를 들어, 높은 이동성, 높은 스위칭 주파수, 낮은 동작 전압, 및 낮은 임계 전압과 같은 더 좋은 성능 특징들을 나타낸다. 또한, 개선된 성능은 기존의 접근방식들에 비교하여 상당히 더 낮은 비용으로 달성된다. 또한, 본 발명의 실시예의 방법들은 TFT 성능을 유지하거나 향상시키면서도 TFT 제조의 비용을 감소시키고 입력을 증가시키기 위해, 전통적인 TFT의 제조로부터 에칭 단계, 패턴화 단계 등과 같은 공정 또는 제조 단계들의 수를 감소시킬 수 있는 퇴적 및 패턴화 기법들의 조합을 포함한다.
본 발명의 실시예들에서, 자기정렬된 실리콘 박막 트랜지스터를 제조하기 위한 방법은 플렉시블 기판의 적어도 일부분 상에 장벽 재료를 퇴적하는 단계, 장벽 재료의 적어도 일부분 상에 적어도 하나의 실리콘 어셈블리를 형성하는 단계, 적어도 하나의 실리콘 어셈블리의 적어도 일부분 상에 게이트 유전체를 형성하기 위해 유전체 재료를 퇴적하는 단계, 유전체 재료의 적어도 일부분 상에 게이트 전극 재료를 퇴적하여, 적어도 하나의 트랜지스터 어셈블리를 형성하는 단계, 게이트 전극 재료 및 유전체 재료를 선택적으로 패턴화하는 단계, 적어도 하나의 트랜지스터 어셈블리의 영역들을 선택적으로 도핑하여, 그에 의해 소스 및 드레인을 형성하는 단계, 및 잉여의 도핑 재료를 제거하여, 자기정렬된 실리콘 박막 트랜지스터를 형성하는 단계를 포함한다. 일 실시예에서, 패턴화된 장벽층을 형성하기 위하여, 장벽 재료는 블랭킷(blanket) 퇴적되기보다는 기판 상에 인쇄된다. 이러한 패턴화된 장벽층은 트랜지스터의 유연성을 증가시킬 수 있고, 패턴화되지 않은 장벽층보다 크랙이 덜 발생한다. 또한, 패턴화된 장벽층은 특히 기판의 휨(flexure) 동안 기판에의 더 양호한 접착을 촉진하여, 트랜지스터가 기판으로부터 박리되는 것을 감소시킨다.
본 발명의 다른 실시예들에서, 실리콘층은 유전체층이 그 위에 퇴적되기 전에 세정된다. 이러한 세정은 실리콘층과 게이트 유전체 사이에 고품질의 얇은 SiO2 계면을 형성하기 위해 HF 세정과 같은 세정 공정 및 그에 후속하는 UV/O2 또는 UV/O2/F2 공정을 포함할 수 있다. 이 계면은 Si와 게이트 유전체 사이의 전기적 성능을 향상시키고, 그에 따라 전체적인 트랜지스터 성능을 향상시킨다.
본 발명의 실시예들은 하나 이상의 인쇄 단계를 포함할 수 있다. 장벽층, 실리콘층, 유전체층, 게이트 전극층 및/또는 도펀트층(들)과 같은 트랜지스터층들을 인쇄하는 옵션에 더하여, 트랜지스터 성능을 손상시키지 않고서 컴포넌트들의 더 엄격한 허용오차(tighter tolerance)를 달성하기 위하여, 하나 이상의 에칭 단계들에서 사용되는 마스킹층들이 인쇄될 수 있다. 트랜지스터의 층들 및/또는 마스킹층들을 인쇄하는 그러한 한가지 방법은, 여기에 그 전체가 참조에 의해 포함되며 그 명칭이 "Patterned Printing Plates And Processes For Printing Electrical Elements"인 미국 특허 출원 공개 제2008/0092377호에 기술되어 있는 바와 같이, 전통적인 포토리소그래피 방법들에 의해 형성된 인쇄판(printing plates)을 이용하는 것을 포함한다.
상기의 본 발명의 요약은 본 발명의 각각의 설명된 실시예 또는 모든 구현을 기술하도록 의도된 것이 아니다. 이하의 도면들 및 상세한 설명은 이러한 실시예들을 더 구체적으로 예시한다.
도 1은 본 발명의 실시예에 따른 흐름도이다.
도 2는 본 발명의 실시예에 따라 부분적으로 제조된 TFT의 측면도이다.
도 3a는 본 발명의 실시예에 따라 부분적으로 제조된 TFT의 측면도이다.
도 3b는 본 발명의 실시예에 따라 부분적으로 제조된 TFT의 상면도이다.
도 4는 본 발명의 실시예에 따른 패턴화된 실리콘 퇴적물의 상면도이다.
도 5는 본 발명의 실시예에 따른 패턴화된 실리콘 퇴적물의 상면도이다.
도 6a는 본 발명의 실시예에 따라 부분적으로 제조된 TFT의 측면도이다.
도 6b는 본 발명의 실시예에 따라 부분적으로 제조된 TFT의 상면도이다.
도 7a는 본 발명의 실시예에 따라 부분적으로 제조된 TFT의 측면도이다.
도 7b는 본 발명의 실시예에 따라 부분적으로 제조된 TFT의 상면도이다.
도 8a는 본 발명의 실시예에 따라 제조된 TFT의 측면도이다.
도 8b는 본 발명의 실시예에 따라 제조된 TFT의 상면도이다.
도 9a는 본 발명의 실시예에 따라 개별적으로 캡슐화되어 제조된 TFT의 측면도이다.
도 9b는 본 발명의 실시예에 따라 개별적으로 캡슐화되어 제조된 TFT의 상면도이다.
도 10은 본 발명의 다른 실시예에 따른 흐름도이다.
도 11은 본 발명의 실시예에 따라 부분적으로 제조된 TFT의 측면도이다.
도 12는 본 발명의 실시예에 따라 부분적으로 제조된 TFT의 측면도이다.
도 12a는 도 12로부터의 본 발명의 대안적인 실시예에 따라 부분적으로 제조된 TFT의 측면도이다.
도 13a는 본 발명의 실시예에 따라 부분적으로 제조된 TFT의 측면도이다.
도 13b는 본 발명의 실시예에 따라 부분적으로 제조된 TFT의 상면도이다.
도 14는 본 발명의 실시예에 따라 부분적으로 제조된 TFT의 측면도이다.
도 15는 본 발명의 실시예에 따라 부분적으로 제조된 TFT의 측면도이다.
도 16은 본 발명의 실시예에 따라 부분적으로 제조된 TFT의 측면도이다.
도 17은 본 발명의 실시예에 따라 부분적으로 제조된 TFT의 측면도이다.
도 18a는 본 발명의 실시예에 따라 부분적으로 제조된 TFT의 측면도이다.
도 18b는 본 발명의 실시예에 따라 부분적으로 제조된 TFT의 상면도이다.
도 19는 본 발명의 실시예에 따라 제조된 TFT의 측면도이다.
도 19a는 본 발명의 실시예에 따라 도핑된 소스 및 드레인 영역을 갖는 제조된 TFT의 측면도이다.
도 20은 본 발명의 다른 실시예에 따른 흐름도이다.
도 21은 본 발명의 또 다른 실시예에 따른 흐름도이다.
도 22는 본 발명의 실시예에 따라 부분적으로 제조된 TFT의 측면도이다.
도 23은 본 발명의 실시예에 따라 부분적으로 제조된 TFT의 측면도이다.
도 24는 본 발명의 실시예에 따라 부분적으로 제조된 TFT의 측면도이다.
도 25는 본 발명의 실시예에 따라 부분적으로 제조된 TFT의 측면도이다.
도 26은 본 발명의 실시예에 따라 부분적으로 제조된 TFT의 측면도이다.
도 27은 본 발명의 실시예에 따라 부분적으로 제조된 TFT의 측면도이다.
도 28은 본 발명의 실시예에 따라 부분적으로 제조된 TFT의 측면도이다.
도 29는 본 발명의 실시예에 따라 부분적으로 제조된 TFT의 측면도이다.
도 30은 본 발명의 실시예에 따라 부분적으로 제조된 TFT의 측면도이다.
도 30a는 도 30으로부터의 본 발명의 대안적인 실시예에 따라 부분적으로 제조된 TFT의 측면도이다.
도 31은 본 발명의 실시예에 따라 부분적으로 제조된 TFT의 측면도이다.
여기에 설명되는 다양한 실시예들에 따른 실리콘계 박막 트랜지스터는 일반적으로, 비자기정렬 접근방식 또는 자기정렬 접근방식을 이용해서, 폴리머나 플라스틱 기판, 또는 스테인레스 스틸과 같은 금속 포일 기판과 같은 플렉시블 기판 상에 제조될 수 있다. 여기에 정의되는 바와 같이, 자기정렬 접근방식은, 추가의 또는 독립적인 단계들없이 게이트를 트랜지스터의 소스, 드레인 및 채널과 정렬시킬 수 있게 하는 마스크로서, 게이트 전극층이 사용될 수 있게 하는 것이다. 본 발명의 접근방식은 또한 잉여의 실리콘 및 실리콘 이산화물을 그들이 필요하지 않은 곳에서 제거함으로써, 최종 생산품 또는 TFT 회로의 유연성을 향상시킨다. 여기에서는 그러한 접근방식들 둘다가 도시되고 설명된다.
본 발명의 트랜지스터 장치 또는 TFT는 일반적으로 기능적인 트랜지스터를 생성하기 위한 방법들의 조합 중 임의의 것으로 배열된, 소스 및 드레인 전극, 반도체 채널, 유전체, 및 게이트 전극층들을 포함한다. 따라서, 패턴화되는 층들은 적절하게 배합된 도전성, 절연성 또는 반도전성 잉크, 유체, 분말, 미립자, 또는 기타 퇴적 구성요소들로 인쇄되거나 다르게 퇴적된, 도전성, 반도전성 및 절연성 재료들을 포함할 수 있다. 본 발명의 방법들은 본 발명의 TFT들을 구축하기 위하여, 반드시 기술된 대로의 특정 순서대로는 아니더라도 수행될 수 있는 단계들의 조합을 설명한다. 최종 TFT 어셈블리는 TFT가 제조될 때, 이하에 기술되는 것과 같이 각각의 특정한 단계 후의 결과적인 구조로서 정의된 서브어셈블리로서 표현된다. 도 1의 방법(100)에 대하여, 서브어셈블리들은 도 2에서는 50으로, 도 3a에서는 52로, 도 6a에서는 54로, 도 7a에서는 56으로, 도 8a에서는 58로, 도 9a에서 60으로 표시된다. 도 10의 방법(300)에 대하여, 서브어셈블리들은 도 11에서는 62로, 도 12에서는 64로, 도 13a에서는 66으로, 도 14에서는 68로, 도 15에서는 70으로, 도 16에서는 72로, 도 17에서는 74로, 도 18a에서는 76으로, 도 19에서는 78로 표시된다. 도 21의 방법(600)에 대하여, 서브어셈블리들은 도 22에서 80으로, 도 23에서 82로, 도 24에서 84로, 도 25에서 86으로, 도 26에서 88로, 도 27에서 90으로, 도 28에서 92로, 도 29에서 94로, 도 30에서 96으로, 도 31에서 98로 표시된다. 각각의 서브어셈블리는 플렉시블 기판 상에 제조된 단일 트랜지스터 서브어셈블리 또는 복수의 트랜지스터 서브어셈블리를 포함할 수 있다.
도 1을 참조하면, 플라스틱이나 폴리머 기판 또는 금속 포일 기판과 같은 플렉시블 기판 상에 실리콘계 박막 트랜지스터를 제조하기 위하여 비자기정렬 접근방식을 이용하는 방법(100)이 도시되어 있다. 일 실시예에서, 방법(100)은 1) 절연/평활화막, 또는 실리콘 질화물이나 실리콘 산화물, 또는 스핀 온 글래스(spin on glass)와 같은 장벽층을 선택적으로 퇴적하는 단계; 2) 평활화막이 존재한다면 그 위에, 또는 플렉시블 기판 바로 위에 고립된 실리콘 섬(island)들을 형성하기 위하여 적합한 퇴적 공정을 이용하여 실리콘막을 퇴적하는 단계; 3) 막의 결정 성질을 향상시키기 위하여 퇴적된 실리콘막을 선택적으로 레이저 어닐링하는 단계; 4) 실리콘 섬들의 영역들을 도핑하여 소스 및 드레인 전극을 형성하면서, 실리콘의 영역들은 도핑되지 않은 채로 남겨두어 트랜지스터의 채널을 형성하는 단계; 5) 저온 공정을 이용하여 실리콘 이산화물, 실리콘 질화물, 하프늄 산화물 등과 같은 유전체 재료를 퇴적하여 게이트 유전체를 형성하면서, 컨택트 패드들은 유전체 재료에 의해 덮이지 않은 채로 남겨두는 단계; 6) 게이트 전극을 퇴적하는 단계; 7) TFT를 선택적으로 보호층으로 캡슐화하는 단계를 포함할 수 있다.
방법(100)의 선택적인 단계(102)에서, 도 2에 도시된 것과 같은 서브어셈블리(50)를 형성하기 위하여, 장벽층(202)이 기판(200) 상에 퇴적된다. 기판(200)은 예를 들어, 폴리머 재료, 플라스틱 재료, 종이, 부직포(nonwoven), 직물(woven), 스테인레스 포일, Al 코팅된 플라스틱막, 또는 임의의 다른 적합한 플렉시블 재료와 같은 플렉시블 재료를 포함할 수 있다. 일 실시예에서, 기판(200)은 폴리에틸렌 테레프탈레이트(PET)막을 포함한다. 기판(200)은 망(web) 형태 또는 시트(sheet) 형태로 제공될 수 있다. 기판(200)은 약 25 미크론 내지 약 400 미크론 범위의 두께를 포함할 수 있다.
장벽층(202)은 장치 또는 트랜지스터를 기판으로부터 전기적으로 및 열적으로 둘다 격리시키는 기능을 한다. 일 실시예에서, 장벽층(202)은 예를 들어 실리콘 질화물, 실리콘 이산화물, 스핀-온-글래스 또는 그들의 조합과 같은 유전체 재료이다. 또한, 장벽층(202)은 제조된 트랜지스터를 보호하기 위하여 기판(200)을 통한 침투율을 감소시킴으로써, 산소, 물 또는 기타 기체상 종들(gas phase species)에 대한 장벽 재료로서도 기능할 수 있다. 또한, 장벽층(202)은 기판(200)의 거칠기를 감소시키기 위해 평활화막으로서 기능하여, 기판(200)과 다른 재료들 간의 보다 더 평활한 계면을 만들 수 있다. 또한, 장벽층(202)은 레이저 공정과 같은 후속 공정 단계들에 의한 손상으로부터 기판을 보호하기 위하여 열 장벽으로서 기능할 수 있다.
장벽층(202)은 예를 들어, 전통적인 인쇄 기법들, CVD(chemical vapor deposition), PECVD(plasma-enhanced CVD), 전자 빔 증착, 졸 겔, 화학조(chemical bath)로부터의 액상 퇴적과 같은 다양한 적합한 퇴적 공정들 중 임의의 것, 및/또는 예를 들어, 다이 코팅(die coating)(즉, 슬롯 다이), 커튼 코팅(curtain coating), 스프레이 코팅, 롤 코팅(roll coating), 스크린 코팅 등과 같은 다양한 적합한 코팅 공정들 중 임의의 것 및 그들의 조합을 이용하여, 기판(200)의 적어도 한 표면 상에 퇴적될 수 있다. 패턴화된 장벽층을 형성하기 위하여, 마스크 또는 마스킹층의 사용도 이용될 수 있다. 본 발명의 일 실시예에서, 패턴화된 장벽층을 형성하기 위하여, 장벽층(202)은 예를 들어 플렉소그래피(flexography), 스크린 인쇄, 잉크젯 및/또는 그라비어(gravure)와 같은 전통적인 인쇄 기법들에 의해 퇴적된 스핀-온 재료 또는 잉크를 포함한다. 상기 인쇄 공정들에서 사용되는 인쇄판들은 명칭이 "Patterned Printing Plates And Processes For Printing Electrical Elements"인 미국 특허 출원 공개 제2008/0092377호에 기술된 것과 같은 하나 이상의 방법들에 의해 형성될 수 있다. 그러한 인쇄판들은 인쇄된 디자인의 고품질의 표면 모폴로지 및/또는 보다 더 엄격한 허용오차를 만들 수 있다.
본 발명의 일 실시예에서, 장벽층(202)은 약 500 나노미터(㎚) 이하로부터의 두께를 갖고서 퇴적된다. 본 발명의 일부 실시예들에서, 장벽층(202)은 추가의 공정 이전에 진공 어닐링된다.
방법(100)의 단계(104)는 (장벽막이 존재한다면) 장벽막(202) 위에 또는 기판(200) 바로 위에, 도핑되지 않거나 저농도로(lightly) 도핑된 얇은 실리콘막을 퇴적하는 것을 포함할 수 있다. 실리콘 재료는 바람직하게는 (예를 들어, 수소, 아르곤인) 기체 함량이 적은 비정질 실리콘, 다결정 실리콘, 또는 미정질 실리콘을 포함할 수 있다. 종래의 퇴적 공정들이 이용될 수 있다. 일 실시예에서, 미정질 실리콘은 실리콘 함유 기체가 진공 챔버 내로 도입되는 PECVD를 이용하여 퇴적된다. 기판(200)이 존재하는 상태에서 플라즈마가 기체와 충돌한다. 이는 실리콘 원자들이 퇴적되어, 예를 들어 약 200㎚ 이하의 두께를 갖는 것과 같은 고품질의 얇은 실리콘 코팅이 만들어질 수 있게 한다. 다른 실시예에서는, 기판(200) 또는 (장벽층이 존재한다면) 장벽층(202) 상에 비정질 실리콘을 퇴적하기 위하여, 스퍼터 코팅(DC)과 같은 물리적 기상 퇴적 공정이 이용될 수 있다. 또 다른 실시예에서, 실리콘 잉크는 예를 들어, 잉크젯과 같은 제트 시스템, 스크린 인쇄, 그라비어 및 플렉소그래피와 같은 전통적인 인쇄 기법들을 이용하여 기판(200) 및/또는 장벽층(202) 상에 인쇄될 수 있다.
도 3a 및 도 3b를 참조하면, 일 실시예에서, 예를 들어 쉐도우 마스크 공정과 같은 마스킹 공정을 이용하여, 고립된 패턴화된 실리콘 퇴적물(204)이 장벽층(202) 상에 퇴적되어 서브어셈블리(52)를 형성할 수 있다. 종래의 쉐도우 마스크 공정은 패턴화된 구조물(쉐도우 마스크)을 이용하는 것을 포함하는데, 그러한 패턴화된 구조물에서 패턴은 선택된 영역들에서는 재료들이 그 패턴화된 구조물을 통과하여 지나갈 수 있게 하고, 다른 영역들에서는 재료들이 구조물을 통과하여 지나가는 것을 차단한다. 전형적으로, 쉐도우 마스크가 기판에 매우 가깝게 가져와지거나 또는 기판과 직접 접촉하게 되고, 대상 재료가 퇴적되고, 쉐도우 마스크가 제거된다. 이에 의해, 재료가 쉐도우 마스크를 통과하여 지나갈 수 있는 곳에서만 재료가 기판 상에 퇴적될 수 있게 된다.
다른 마스킹 공정은 리프트 오프(lift off) 공정을 포함한다. 리프트 오프 공정은 장벽막(202) 또는 기판(200) 상에 패턴화된 마스킹층을 인쇄한 다음, 그 마스킹층 상에 실리콘을 퇴적하는 것을 포함할 수 있다. 그 다음, 장벽층(202) 및/또는 기판(200)과 직접 접촉하고 있는 실리콘을 남겨두고서 마스킹층을 제거하여 패턴화된 퇴적물(204)을 생성하기 위해, 리프트 오프 공정이 이용될 수 있다.
기판 상에 패턴화된 Si 구조물을 형성하기 위한 또 다른 마스킹 접근방식은 Si의 블랭킷 퇴적을 수행하고, 인쇄 또는 다른 적합한 퇴적 기법에 의해 마스킹층을 퇴적하고, Si의 습식 또는 건식 에칭을 수행하는 것이다. 그 다음, 기판 상의 패턴화된 Si를 남겨놓고 마스킹층이 제거될 것이다. 다른 접근방식은 Si의 블랭킷층을 퇴적하고, Si를 패턴화하기 위해 레이저 어블레이션(laser ablation)을 이용하는 것이다. 퇴적물(204)은 컨택트(206)들을 포함하도록 패턴화될 수 있다. 컨택트(206)들을 갖는 적합한 형상의 퇴적물들의 예가 도 4 및 도 5에 도시되어 있다. 맞물린(interdigitated) 구조도 생성될 수 있다.
본 발명의 일 실시예에서, 장벽층(202)은 약 500 나노미터(㎚) 이하로부터의 두께를 갖고서 퇴적된다. 본 발명의 일부 실시예들에서, 장벽층(202)은 추가의 공정 이전에 진공 어닐링된다.
방법(100)의 단계(106)는 실리콘의 결정도(crystallinity)를 향상시키기 위해, 선택적인 어닐링 공정을 포함하고, 따라서 결과적인 트랜지스터의 성능이 향상된다. 일 실시예에서, 여기에 그 전체가 참조에 의해 포함되는 미국 특허 제4,409,724호에 기재된 것과 같은 레이저 어닐링 공정이 수행된다.
방법(100)의 단계(108)는 도 6a 및 도 6b에 도시된 서브어셈블리(54)를 형성하기 위하여, 예를 들어 위에서 설명된 GILD 공정과 같은 레이저 퇴적 공정을 이용하여 실리콘 퇴적물(204)의 선택된 영역들을 도핑하는 것을 포함한다. 과거에, GILD 공정은 마스킹층으로 패턴화된 실리콘 웨이퍼들 상에 사용되었다. 그러나, 본 발명에서는, 도핑될 실리콘 퇴적물(204)의 영역들은 레이저의 초점에 의해 정밀하게 제어될 수 있으므로, 그러한 마스킹층은 필요하지 않다. PF5 또는 BF3와 같은 기체가 진공 챔버 내로 도입된다. 레이저는 실리콘 퇴적물(204)의 선택된 영역들을 용융시키고, 도펀트 기체가 액체 실리콘과 반응한다. 또한, 원자 상태의 인 또는 붕소가 액체 실리콘 내로 확산하고 물리적으로 트랩(trap)되어, 치환 위치들(substitutional sites)을 점유하고 전기적으로 활성으로 된다.
도 6a 및 도 6b에 도시되어 있는 바와 같이, 트랜지스터의 소스 및 드레인을 형성하는 도핑된 영역(208)들을 생성하기 위해 실리콘 퇴적물(204)의 선택된 영역들을 도핑하는 한편, 트랜지스터의 채널(210)을 형성하기 위해 실리콘 퇴적물(204)의 영역들의 도펀트 레벨은 변경되지 않게 남겨두기 위하여, GILD 공정 또는 다른 적합한 공정이 이용될 수 있다. NMOS 회로를 형성하기 위해 N형 도핑이 이용될 수 있고, PMOS 회로를 형성하기 위해 P형 도핑이 이용될 수 있고, 또는 CMOS 회로를 형성하기 위해 N형 및 P형 도핑 둘다가 이용될 수 있다. 채널(210)이 한 유형의 도펀트로 저농도로 도핑된 경우, 소스 및 드레인은 반대 유형의 도펀트로 도핑되어야 한다.
Si의 도핑된 영역들을 생성하는 데에 이용될 수 있는 다른 접근방식은 인쇄 또는 기타 적합한 퇴적 기법에 의해 선택적으로 또는 비선택적으로 "스핀-온-도펀트(spin on dopant)"를 퇴적하는 것이다. 스핀-온-도펀트들은 예를 들어 Honeywell로부터 상용화되어 있으며, 광전지 산업에서 사용된다. 그 다음, 선택적인 영역들에서 Si를 가열 및/또는 용융시키고, 스핀-온-도펀트로부터 Si 내로 도펀트를 주입(drive)시키기 위하여 레이저가 사용될 수 있다. 대안적으로, 스핀-온-도펀트를 채널 영역은 피하고 소스 및 드레인 영역들에만 선택적으로 도포하여 퇴적함으로써 스핀-온-도펀트가 퇴적될 수 있고, 레이저를 이용하여 실리콘을 용융시키고, 스핀-온-도펀트가 존재하는 영역들에서만 도펀트를 실리콘 내로 주입할 수 있다. 원한다면, N형 및 P형 도펀트 둘다가 레이저 공정 이전에 퇴적될 수 있다.
Si의 도핑된 영역들을 생성하기 위하여 이용될 수 있는 다른 접근방식은 플라즈마 공정을 이용하여 도펀트 재료의 블랭킷층을 퇴적한 다음, 선택된 영역들에서 Si를 레이저 가열 및/또는 용융하여, 도펀트 재료를 Si 내로 주입하는 것이다. 이것은 예를 들어 플라즈마 및 PF5 또는 BF3 기체를 이용하여 행해질 수 있다.
도핑된 Si 영역들을 생성하는 것에 대하여 설명된 모든 공정들에서, 레이저는 Si가 퇴적되어 있는 기판의 전면(front side), 또는 레이저 광이 기판이나 선택적인 유전체층에 의해 흡수되지 않는 경우에는 기판의 배면으로부터 입사될 수 있다.
도전성이 높은 Si 영역들을 생성하기 위하여 도펀트들을 이용하는 다른 접근방식은 티타늄, 코발트, 니켈, 백금, 텅스텐 등과 같은 적합한 금속을 이용하여 실리사이드를 형성하는 것이다. 도펀트 기반의 접근방식에 대하여 설명된 것과 같은 유사한 퇴적 및 가열 접근방식들이 이용될 수 있다.
방법(100)의 단계(110)는 게이트 유전체층(212)을 퇴적하는 것을 포함한다. 도 7a 및 도 7b에 도시되어 있는 바와 같이, 게이트 유전체층(212)은 컨택트(206)들이 노출되도록 실리콘 퇴적물(204)의 적어도 일부분을 덮어서, 서브어셈블리(56)를 형성한다. 게이트 유전체층(212)은 예를 들어, 실리콘 이산화물, 실리콘 질화물, 하프늄 산화물 및 TFT를 제조하기 위한 기타 적합한 유전체 재료들, 및 이러한 재료들의 조합과 같은 재료들을 포함할 수 있다. 게이트 유전체층(212)은 CVD, PECVD, 스퍼터링(DC), 액상 퇴적 또는 유사한 기법들과 같은 저온 퇴적 수단에 의해 퇴적될 수 있다. 그러한 기법이 이용되는 경우, 게이트 유전체층(212)을 패턴화하기 위하여, 위에서 설명된 쉐도우 마스크와 같은 마스킹층이 이용될 수 있다. 마스킹 또는 유사한 기법은 소스 및 드레인 전극의 컨택트 패드들이 유전체 재료에 의해 덮이는 것을 방지해야 한다.
패턴화된 게이트 유전체층을 생성하는 다른 방법은 유전체 재료의 블랭킷층을 퇴적한 다음, 선택된 영역들에서 마스킹층을 퇴적하고, 마스킹층에 의해 덮이지 않은 영역들에서 게이트 유전체 재료를 에칭하는 것이다. 그 다음, 패턴화된 게이트 유전체 재료를 남기고서 마스킹층이 제거될 수 있다. 다른 접근방식은 게이트 유전체의 블랭킷층을 퇴적하고, 게이트 유전체를 패턴화하기 위하여 레이저 어블레이션을 이용하는 것이다.
본 발명의 일 실시예에서, 게이트 유전체층(212)은 약 300㎚ 이하의 두께를 갖는다.
대안적인 실시예에서, 게이트 유전체층(212)은 이용되는 재료에 따라, 예를 들어, 잉크젯과 같은 제트 시스템, 그라비어 또는 플렉소그래피와 같은 인쇄 또는 코팅 기법을 이용하여 퇴적될 수 있다.
게이트 유전체의 품질을 향상시키기 위하여, 선택적인 어닐링 단계가 이용될 수 있다. 이러한 어닐링은 N2, O2, N2 + F2, 또는 이러한 기체들의 조합과 같은 제어된 분위기에서 행해질 수 있다. 어닐링 단계는, 전도 가열(conductive heating), IR 기반 가열, 게이트 유전체를 레이저 조사하여 그 온도를 증가시키는 것, 기저(underlying) 재료를 레이저 조사하여 게이트 유전체로의 전도 열전달(conductive heat transfer)로 게이트 유전체의 온도를 증가시키는 것, 기저 재료의 유도성 가열(inductive heating), 이러한 접근방식들의 조합 또는 기타 적합한 수단에 의해 수행될 수 있다.
방법(100)의 단계(112)는 도 8a 및 도 8b에 도시된 것과 같은 서브어셈블리(58)를 형성하기 위해 게이트 유전체층(212) 상에 게이트 전극(214)을 퇴적하는 것을 포함한다. 게이트 전극층(214)은 예를 들어, 금, 백금, 은, 니켈, 티타늄, 코발트, 크롬, 텅스텐, 알루미늄, 실리콘, 도핑된 실리콘, 도전성 폴리머, 이러한 재료들의 합금, 및 다양한 높은 도전성의 재료들 중 임의의 것 및 이들의 조합과 같은, 높은 도전성의 재료를 포함할 수 있다. 게이트 전극(214)은 CVD, PECVD, PVD, 열전사, 예를 들어 그라비어, 잉크젯과 같은 제트 시스템, 플렉소그래피, 리소그래피, 스크린 인쇄 및 다양한 적합한 인쇄 기법들 중 임의의 것과 같은 인쇄 공정들, 및 그들의 조합과 같은 다양한 기법들 중 임의의 것을 이용하여 퇴적될 수 있다. 본 발명의 일 실시예에서, 게이트 전극(214)은 약 1000㎚ 이하의 두께를 갖는다. 결과적인 트랜지스터의 최적의 성능을 위해, 게이트 전극(214)이 소스 전극과 드레인 전극 사이에 위치되도록, 게이트 전극(214)은 소스 및 드레인 전극과 위치정렬되어(in register with) 인쇄되어야 한다. 이러한 위치정렬은 오버랩 및 관련 커패시턴스를 최소화하는 기능을 한다. 필요한 경우, 퇴적된 게이트 전극의 원하지 않는 영역들을 레이저 어블레이션함으로써 게이트 전극의 크기 및 형상을 향상시키기 위하여, 선택적인 레이저 트리밍 공정이 이용될 수 있다. 블랭킷막이 퇴적되는 경우, 게이트 전극을 패턴화하기 위하여 레이저 어블레이션 또는 마스킹 공정과 같은 적합한 패턴화 기술들이 이용될 수 있다. 선택적인 상호접속부들도 마찬가지로 이 단계 동안에 퇴적될 수 있다.
방법(100)의 단계(114)는 선택적인 캡슐화층(218)을 퇴적하는 것을 포함한다. 도 9a 및 도 9b의 서브어셈블리(60)를 참조하면, 캡슐화층(218)은 결과적인 트랜지스터(216)를 보호하는 기능을 한다. 캡슐화층(218)은 슬롯 다이 코팅(slot die coating), 커튼 코팅, 스프레이 코팅 등과 같은 코팅 공정, 플렉소그래피, 잉크젯과 같은 제트 시스템, 그라비어, 스크린 인쇄와 같은 인쇄 공정, CVD, PVD 또는 PECVD와 같은 퇴적 공정, 또는 라미네이션(lamination) 공정을 포함하는 다양한 공정들 중 임의의 것에 의해 퇴적될 수 있다. 이러한 공정들의 임의의 조합도 사용될 수 있으며, 트랜지스터는 복수의 캡슐화층(218)을 포함할 수 있다. 일 실시예에서, 캡슐화층(218)은 예를 들어 폴리이미드와 같은 폴리머 재료를 포함할 수 있다.
트랜지스터 성능을 향상시키기 위해, 퇴적 단계들 중 임의의 것 또는 전부 이후에, 또는 트랜지스터 구조물이 완전히 형성된 후에, 어닐링 단계가 수행될 수 있다. 이것은 제어된 환경에서의, 또는 수소 플라즈마와 같은 플라즈마가 존재하는 상태에서의 열 어닐링일 수 있다.
위에서 설명된 방법은 예시적인 것으로 의도된 것이며, 제한하는 것이 아니다. 예를 들어, 스퍼터 코팅(DC) 또는 다른 유형의 PVD, 열전사, 스핀 코팅 등과 같은 기타 퇴적 기법들이 퇴적 단계들 중의 임의의 것을 대체할 수 있다.
위에서 방법(100)의 단계(112)에서 설명된 바와 같이, 게이트가 소스 및 드레인 전극과 잘 정렬되면, TFT의 성능에 있어서 이점이 있다. 이를 달성하기 위한 방법(100)의 대안적인 공정은 게이트가 자기정렬되는 공정 흐름을 갖는 것이다. 도 10을 참조하면, 대안적인 실시예에서, 플라스틱 또는 폴리머 기판 또는 금속 포일과 같은 플렉시블 기판 상의 실리콘계 박막 트랜지스터를 제조하기 위하여, 자기정렬 접근방식을 이용하는 방법(300)이 도시되어 있다. 일 실시예에서, 방법(300)은 당업자가 예상하는 순서로, 1) 실리콘 질화물 또는 실리콘 산화물과 같은 절연/평활화막을 선택적으로 퇴적하는 단계; 2) 평활화막이 존재하는 경우에는 평활화막 위에, 또는 플렉시블 기판 바로 위에, 실리콘의 블랭킷 코팅을 형성하기 위해 적합한 퇴적 공정을 이용하여 실리콘막을 퇴적하는 단계; 3) 실리콘층을 선택적으로 세정하는 단계; 4) 막의 결정 성질을 향상시키기 위하여, 장치의 "활성" 영역들로 될 실리콘막의 영역들을 레이저 어닐링하는 단계; 5) 실리콘층 위에 게이트 유전체층을 형성하기 위해, 저온 공정에서 실리콘 이산화물과 같은 유전체 재료를 퇴적하는 단계; 6) 실리콘 막의 결정화된 영역 위에만 마스킹층을 퇴적하고, 필요한 경우에는 마스킹층을 경화하는 단계; 7) 마스킹층 아래를 제외한 모든 곳에서, 평활화막, 실리콘(결정화된 영역 및 결정화되지 않은 영역) 및 게이트 유전체를 포함하는 "스택"의 영역들을 제거하기 위해, 스택을 에칭하는 단계; 8) 기판 및 나머지 스택을 공격하지 않고서 마스킹층을 벗겨내는 단계; 9) 게이트 전극을 퇴적하는 단계; 10) 복수의 어셈블리 중 하나 이상의 어셈블리의 표면에 도펀트 재료를 퇴적하는 단계; 11) 실리콘층의 소스 및 드레인 영역을 레이저 도핑하는 단계; 12) 잉여 도펀트를 제거하는 단계; 13) 다른 도펀트 재료를 갖는 어셈블리들과는 다른 복수의 어셈블리 중의 다른 어셈블리들 상에 반대 유형의 도펀트를 퇴적하여 단계 10)을 선택적으로 반복한 후, 단계 11) 및 12)를 반복하여 CMOS 구조를 가능하게 하는 단계를 포함한다. 대안적으로, 도펀트들이 선택된 영역들에 퇴적되는 경우, N형 및 P형 도펀트 둘다가 단계 10)에서 퇴적될 수 있다.
방법(300)의 선택적인 단계(302)에서, 도 11에 도시된 것과 같은 서브어셈블리(62)를 형성하기 위해 기판(400) 상에 장벽층(402)이 퇴적된다. 위에서 설명된 단계(102)와 마찬가지로, 기판(400)은 예를 들어 폴리머 재료, 플라스틱 재료, 종이, 부직포, 직물, 스테인레스 스틸 포일, Al 코팅된 플라스틱 또는 임의의 다른 적합한 플렉시블 재료와 같은 플렉시블 재료를 포함할 수 있다. 본 발명의 일 실시예에서, 기판(400)은 폴리에틸렌 테레프탈레이트(PET)막을 포함한다. 기판(400)은 망 형태 또는 시트 형태로 제공될 수 있다. 기판(400)은 약 25 미크론 내지 약 400 미크론 범위의 두께를 포함할 수 있다.
장벽층(402)은 장치 또는 트랜지스터를 기판으로부터 전기적으로 및 열적으로 둘다 격리시키는 기능을 한다. 일 실시예에서, 장벽층(402)은 예를 들어 실리콘 질화물, 실리콘 이산화물, 스핀-온-글래스 또는 그들의 조합과 같은 유전체 재료이다. 또한, 장벽층(402)은 제조된 트랜지스터를 보호하기 위하여 기판(400)을 통한 침투율을 감소시킴으로써, 산소, 물 또는 기타 기체상 종들에 대한 장벽 재료로서도 기능할 수 있다. 또한, 장벽층(402)은 기판(400)의 거칠기를 감소시키기 위해 평활화층으로서 기능하여, 기판(400)과 다른 재료들 간의 보다 더 평활한 계면을 만들 수 있다. 또한, 장벽층(402)은 레이저 공정과 같은 후속 공정 단계들로부터의 기판의 손상을 방지하기 위하여 열 장벽으로서 기능할 수 있다.
장벽층(402)은 예를 들어, 전통적인 인쇄 기법들, CVD, PECVD, 전자 빔 증착, 졸 겔, 화학조로부터의 액상 퇴적 등과 같은 다양한 적합한 퇴적 공정들 중 임의의 것, 및/또는 예를 들어, 다이 코팅(즉, 슬롯 다이), 커튼 코팅, 스프레이 코팅, 롤 코팅, 스크린 코팅 등과 같은 다양한 적합한 코팅 공정들 중 임의의 것 및 그들의 조합을 이용하여, 기판(400)의 적어도 한 표면 상에 퇴적될 수 있다. 패턴화된 장벽층을 형성하기 위하여, 마스크의 사용도 이용될 수 있다.
특정한 일 실시예에서, 장벽층(402)은 약 200㎚ 내지 약 1000㎚ 두께 범위의 실리콘 이산화물 스퍼터막을 포함한다.
본 발명의 다른 실시예에서, 장벽층(402)은 예를 들어 플렉소그래피, 스크린 인쇄, 잉크젯 및/또는 그라비어와 같은 전통적인 인쇄 기법들에 의해 퇴적된 패턴화된 스핀-온-글래스 재료를 포함한다. 상기 인쇄 공정들에서 사용되는 인쇄판들은 명칭이 "Patterned Printing Plates And Processes For Printing Electrical Elements"인 미국 특허 출원 공개 제2008/0092377호에 기술된 것과 같은 하나 이상의 방법들에 의해 형성될 수 있다. 그러한 인쇄판들은 인쇄된 디자인의 고품질의 표면 모폴로지 및/또는 보다 더 엄격한 허용오차를 만들 수 있다.
본 발명의 일부 실시예들에서, 장벽층(202)은 추가의 공정 이전에 진공 어닐링된다.
단계(304)에서, 도 12에 도시된 것과 같은 서브어셈블리(64)를 형성하기 위해, 장벽층이 존재한다면 장벽층(402) 위에 또는 기판(400) 바로 위에, 도핑되지 않거나 저농도로 도핑된 실리콘막(404)이 퇴적된다. 실리콘막(404)은 바람직하게는 (예를 들어, 수소, 아르곤인) 기체 함량이 적은 비정질 실리콘, 다결정 실리콘, 또는 미정질 실리콘을 포함할 수 있다. 종래의 퇴적 공정들이 이용될 수 있다. 일 실시예에서, 미정질 실리콘은 실리콘 함유 기체가 진공 챔버 내로 도입되는 PECVD를 이용하여 퇴적된다. 기판(400)이 존재하는 상태에서 플라즈마가 기체와 충돌한다. 이는 실리콘 원자들이 퇴적되어, 예를 들어 약 200㎚ 이하의 두께를 갖는 것과 같은 고품질의 얇은 실리콘 코팅으로 될 수 있게 한다. 대안적인 실시예에서는, 기판(400) 또는 (장벽층이 존재한다면) 장벽층(402) 상에 비정질 실리콘을 퇴적하기 위하여, DC 스퍼터 코팅, 펄스 DC 스퍼터 코팅, 또는 RF 스퍼터 코팅과 같은 물리적 기상 퇴적 공정이 이용될 수 있다.
특정한 실시예에서, 실리콘막(404)은 수소 및/또는 아르곤 기체와 같은 저함량의 기체로, 약 50㎚의 두께를 가질 수 있다. 실리콘막(404)은 진공 내에서든, 진공 시스템의 밖에서든, 단계(305)에서 선택적으로 세정될 수 있다. HF 세정, RCA 세정 등이, 진공 시스템 밖에서 수행되는 세정에 대해 적합한 세정 기법이다. 진공 시스템 내에서 수행되는 세정에 대해서는 증기 HF(vapor HF) 또는 플라즈마 기반 세정이 적합하다.
도 12a에 도시된 대안적인 실시예에서, 예를 들어 쉐도우 마스크 공정과 같은 마스킹 공정을 이용하여, 고립된 패턴화된 실리콘 퇴적물(403)들이 장벽층(402) 상에 퇴적되어 서브어셈블리(65)를 형성할 수 있다. 종래의 쉐도우 마스크 공정은 패턴화된 구조물(쉐도우 마스크)을 이용하는 것을 포함하는데, 그러한 패턴화된 구조물에서 패턴은 선택된 영역들에서는 재료들이 그 패턴화된 구조물을 통과하여 지나갈 수 있게 하고, 다른 영역들에서는 재료들이 구조물을 통과하여 지나가는 것을 차단한다. 전형적으로, 쉐도우 마스크가 기판에 매우 가깝게 가져와지거나 또는 기판과 직접 접촉하게 되고, 대상 재료가 퇴적되고, 쉐도우 마스크가 제거된다. 이에 의해, 재료가 쉐도우 마스크를 통과하여 지나갈 수 있는 곳에서만 재료가 기판 상에 퇴적될 수 있게 된다.
다른 마스킹 공정은 리프트 오프 공정을 포함한다. 리프트 오프 공정은 장벽막(402) 또는 기판(400) 상에 패턴화된 마스킹층을 인쇄한 다음, 그 마스킹층 상에 실리콘을 퇴적하는 것을 포함할 수 있다. 그 다음, 장벽층(402) 및/또는 기판(400)과 직접 접촉하고 있는 실리콘을 남겨두고서 마스킹층을 제거하여 패턴화된 퇴적물(403)을 생성하기 위해, 리프트 오프 공정이 이용된다.
기판 상에 패턴화된 Si 구조물을 형성하기 위한 또 다른 마스킹 접근방식은 Si의 블랭킷 퇴적을 수행하여 블랭킷막(404)을 형성하고, 인쇄 또는 다른 적합한 퇴적 기법에 의해 마스킹층을 퇴적하고, Si의 습식 또는 건식 에칭을 수행하는 것이다. 그 다음, 기판 상의 패턴화된 Si를 남겨놓고 마스킹층이 제거된다. 다른 접근방식은 Si의 블랭킷층을 퇴적하고, Si를 패턴화하기 위해 레이저 어블레이션을 이용하는 것이다. 퇴적물(403)들은 컨택트들을 포함하도록 패턴화될 수 있다. 맞물린 구조도 생성될 수 있다.
또 다른 실시예에서는, 패턴화된 실리콘 퇴적물(403)들을 형성하기 위하여, 예를 들어 제트 시스템, 그라비어 및 플렉소그래피와 같은 전통적인 인쇄 기법들로 기판(400) 및/또는 장벽층(402) 상에 실리콘 잉크가 인쇄될 수 있다.
단계(306)에서, 도 13a 및 도 13b에서 도시된 것과 같이 서브어셈블리(66)를 형성하기 위하여 결과적인 트랜지스터 장치의 활성 영역들로 될 실리콘막(404) 또는 실리콘 퇴적물(403)의 영역(406)들만을 결정화하기 위해, 방법(100)의 단계(106)과 유사한 레이저 어닐링 공정이 수행된다. 실리콘의 결정도를 향상시키기 위해 실리콘막(404)이 어닐링되고, 따라서 결과적인 트랜지스터의 성능이 향상된다. 일 실시예에서, 여기에 참조에 의해 포함되는 미국 특허 제4,409,724호에 기재된 것과 같은 레이저 어닐링 공정이 수행된다.
적합한 레이저들은 예를 들어, 엑시머, YAG, 및 구리 증기 레이저를 포함할 수 있다. 또한, 본 발명의 일 실시예에서, 실리콘막(404) 또는 기판 상에, 기점 마커(fiducial marker)들이 레이저로 생성되거나, 다르게는 인쇄되거나 양각되거나(embossed) 라미네이트될 수 있다.
단계(308)에서는, 도 14에 도시된 것과 같은 서브어셈블리(68)를 형성하시 위하여, 결정화된 영역(406)들 및 나머지 실리콘막(404) 둘다 위에 게이트 유전체층(408)이 퇴적된다. 게이트 유전체층(408)은 예를 들어, 실리콘 이산화물, 실리콘 질화물, 하프늄 산화물 및 TFT를 제조하기 위한 기타 적합한 유전체 재료들과 이러한 재료들의 조합과 같은 재료들을 포함할 수 있다. 게이트 유전체층(408)은 마스킹층들을 이용하거나 이용하지 않고서, 방법(100)의 단계(110)에서 설명된 공정들과 유사하게, CVD, PECVD, 스퍼터링(DC 등), 액상 퇴적 또는 유사한 기법들과 같은 저온 퇴적 수단에 의해 퇴적될 수 있다. 본 발명의 일 실시예에서, 게이트 유전체층(212)은 약 300㎚ 이하의 두께를 갖는다. 특정한 실시예에서, 게이트 유전체층(408)은 저온에서 PECVD로 퇴적된 실리콘 이산화물을 포함한다.
바람직하게는, 게이트 유전체층(408)은 고품질 산화물을 포함한다. 본 발명의 일부 실시예들에서, 게이트 유전체층(408)을 퇴적하기 전에 실리콘층(404)에 대해 세정 단계가 수행된다. Si와 적층된 게이트 유전체 사이에 고품질의 얇은 SiO2 계면을 형성하기 위해, 이러한 세정은 예를 들어, HF 세정 후에 UV/O2 또는 UV/O2/F2 공정이 후속하는 것과 같은 적합한 절차를 포함할 수 있다. 이러한 계면은 Si와 퇴적된 게이트 유전체 사이의 전기적 성능을 향상시킨다.
패턴화된 게이트 유전체층을 생성하는 대안적인 방법은 유전체 재료의 블랭킷층을 퇴적한 후, 선택된 영역들에 마스킹층을 퇴적하고, 마스킹층에 의해 덮이지 않은 영역들에서 게이트 유전체 재료를 에칭하는 것이다. 그 다음, 마스킹층이 제거되어 패턴화된 게이트 유전체 재료를 남길 수 있다. 다른 접근방식은 게이트 유전체의 블랭킷층을 퇴적하고, 게이트 유전체를 패턴화하기 위하여 레이저 어블레이션을 이용하는 것이다.
대안적인 실시예에서, 게이트 유전체층(408)은 이용되는 재료에 따라, 예를 들어, 잉크젯과 같은 제트 시스템, 그라비어, 스크린 앤쇄 및 플렉소그래피와 같은 인쇄 또는 코팅 기법을 이용하여 퇴적될 수 있다.
게이트 유전체의 품질을 향상시키기 위하여, 선택적인 어닐링 단계가 이용될 수 있다. 이러한 어닐링은 N2, O2, N2 + F2, 또는 이러한 기체들의 조합과 같은 제어된 분위기에서 행해질 수 있다. 어닐링 단계는, 전도 가열, IR 기반 가열, 게이트 유전체를 레이저 조사하여 그 온도를 증가시키는 것, 기저 재료를 레이저 조사하여 게이트 유전체로의 전도 열전달로 게이트 유전체의 온도를 증가시키는 것, 기저 재료의 유도성 가열, 이러한 접근방식들의 조합 또는 기타 적합한 수단에 의해 수행될 수 있다.
단계(310)에서, 도 15에 도시된 것과 같은 서브어셈블리(70)를 형성하기 위해, 결정화된 영역(406)들 위에만, 에치 마스크, 레지스트층 또는 포토마스킹층과 같은 마스킹층(410)이 도포된다. 마스킹층(410)은 스크린 인쇄, 잉크젯 인쇄와 같은 제트 시스템, 그라비어 인쇄, 플렉소그래피 등과 같은 전통적인 인쇄 기법들에 의해 도포될 수 있다. 또한, 마스킹층(410)은 쉐도우 마스크를 통한 스프레이 코팅 또는 전통적인 포토리소그래피 기법들의 이용을 통해 도포될 수 있다. 다양한 실시예들에서, 마스킹층(410)은 예를 들어, UV 경화, 열 경화, 전자빔 경화, 및 그들의 조합과 같은 경화 공정을 이용하여 경화된다. 영역(406)들에만 마스킹층(410)을 도포함으로써, 마스킹층(410)의 재료를 경화 또는 노광하기 위해, UV 광 등에의 블랭킷 노광(blanket exposure)이 이용될 수 있다.
단계(312)에서, 도 16에 도시된 서브어셈블리(72)를 형성하기 위해, 마스킹층(410) 아래를 제외한 모든 곳에서, 게이트 유전체층(408), 실리콘층(406) 및 선택적인 장벽층(402)을 포함하는 스택을 제거하기 위해 에칭 공정이 이용된다. 예를 들어, 습식 에칭, 건식 에칭, 에칭 페이스트(etching paste), 및 기타 적합한 에칭 기법들 및 그들의 조합들과 같은 임의의 적합한 에칭 공정이 이용될 수 있다. 일 실시예에서, 단계(312)는 HF 에칭을 이용하여 유전체층(408)을 에칭한 다음, KOH 또는 NH4OH를 이용하여 실리콘층(404)을 에칭한 후, 추가의 HF 에칭을 이용하여 장벽층(402)을 에칭하는 것을 포함한다.
에칭 단계(312)에 이어, 도 17에 도시된 것과 같은 서브어셈블리(74)를 형성하기 위해 마스킹층(410)이 단계(314)에서 벗겨내어진다. 마스킹층(410)에 이용된 재료에 따라, 이것은 적합한 용제(solvent) 또는 기타 유사한 기법들을 이용하여 수행될 수 있다. 적합한 공정은 노출된 기판(400)을 공격하지 않는 것을 포함한다.
도 18a 및 도 18b를 참조하면, 서브어셈블리(76)를 형성하기 위하여, 단계(316)에서, 게이트 전극(412)이 결과적인 스택 상에 퇴적된다. 게이트 전극층(412)은 예를 들어, 금, 백금, 은, 니켈, 티타늄, 코발트, 크롬, 텅스텐, 알루미늄, 실리콘, 도핑된 실리콘, 도전성 폴리머, 이러한 재료들의 합금, 및 다양한 높은 도전성의 재료들 중 임의의 것 및 이들의 조합과 같은, 높은 도전성의 재료를 포함할 수 있다. 게이트 전극(412)은 CVD, PECVD, PVD, 열전사, 예를 들어 그라비어, 잉크젯과 같은 제트 시스템, 플렉소그래피, 리소그래피, 스크린 인쇄 및 다양한 적합한 인쇄 기법들 중 임의의 것과 같은 인쇄 공정들, 및 그들의 조합과 같은 다양한 기법들 중 임의의 것을 이용하여 퇴적될 수 있다. 필요한 경우, 퇴적된 게이트 전극의 원하지 않는 영역들을 레이저 어블레이션함으로써 게이트 전극의 크기 및 형상을 향상시키기 위하여, 선택적인 레이저 트리밍 공정이 이용될 수 있다.
블랭킷막이 퇴적되는 경우, 게이트 전극을 패턴화하기 위하여 적합한 패턴화 기법들이 이용될 수 있다. 일 실시예에서, 실리콘의 블랭킷층이 퇴적된다. 이 단계에 뒤이어, 마스킹 재료가 인쇄되고, 마스킹층 아래를 제외한 모든 곳에서 실리콘이 에칭된다. 그 다음, 마스킹층이 제거되고, 나머지 실리콘이 게이트 전극으로서 기능한다. 선택적인 상호접속부들도 마찬가지로 이 단계 동안에 퇴적될 수 있다.
아래의 단계들(320 내지 324)에서 설명되는 레이저 도핑 및 유사 공정들과 같은 임의의 추가 공정으로부터 게이트 전극층(412)을 보호하기 위해, 선택적인 단계(319)에서 게이트 전극층(412) 위에 선택적인 보호층(도시되지 않음)이 형성된다. 이 보호층은 예를 들어 레이저 도핑 또는 GILD형 공정에서의 레이저 어블레이션으로부터 게이트 전극층(412)을 보호한다. 예를 들어, 게이트 전극이 도전성 금속과 같은 실리콘이 아닌 재료를 포함하는 경우, 선택적인 보호층은 실리콘이 도핑 공정에 속해있을 때 게이트 전극을 레이저 어블레이션으로부터 보호할 수 있다.
대안적인 실시예에서, 도 19에 도시된 것과 같은 서브어셈블리(78)를 형성하기 위하여, 게이트 전극(412) 아래에 위치되지 않은 게이트 유전체층(408)의 부분들은 습식 에칭, 에칭 페이스트 및 기타 다른 적합한 에칭 공정과 같은 공정들을 이용하여 선택적으로 에칭된다. 일 실시예에서, 노출된 게이트 유전체층(408)은 HF 에칭 공정을 이용하여 에칭된다. 이 단계에서, 게이트 전극(412)이 트랜지스터의 소스 및 드레인 전극으로 기능할 영역들과 게이트를 자기정렬하기 위한 마스크로서 기능하는 것이다.
단계(320)에서, N형 도펀트 또는 P형 도펀트와 같은 도펀트 재료가 서브어셈블리(78)의 노출된 표면 상에 퇴적된다. 일 실시예에서, 이 단계는 하나 이상의 붕소 또는 인 층을 PECVD에 의해 블랭킷 코팅함으로써 달성된다. 결과적인 트랜지스터(80)는 도 19a에서 도핑된 영역(413)들과 함께 도시되어 있다.
그 다음, 단계(322)에서 장치의 선택된 영역(413)들이 레이저 도핑되어 소스 및 드레인을 형성하고, 그들 사이의 도핑되지 않은 영역은 채널을 형성한다. 이것은 레이저를 이용하여 실리콘층(404)을 용융시키고, 도펀트 재료를 막 내로 주입함으로써 달성된다. 위에서 설명된 도핑 기법에 대한 대안은 광전지 산업에서 현재 이용되는 "스핀-온-도펀트"를 이용하는 것이다. 본 실시예에서, 스핀-온-도펀트는 서브어셈블리(78) 상에 인쇄되고, 후속하여 레이저 어닐링될 수 있다. 또한, N형 스핀-온-도펀트들이 서브어셈블리(78)들의 선택 그룹 인쇄될 수 있고, P형 스핀-온-도펀트들이 서브어셈블리(78)들의 다른 선택 그룹에 인쇄될 수 있다. N형 및 P형 스핀-온-도펀트 둘다의 인쇄에 뒤이어, 막들이 레이저 어닐링된다. 게이트 전극 재료가 실리콘일 때, 게이트 전극은 소스 및 드레인 영역과 동시에 도핑될 수 있다. 대안적으로, Si 영역들을 선택적으로 도핑하기 위하여, GILD 공정이 이용될 수 있다.
위에서 논의된 바와 같이, 단계들(320 내지 324)에서 기술되는 레이저 도핑 및 유사 공정들과 같은 임의의 추가 공정으로부터 게이트 전극층(412)을 보호하기 위하여, 단계(320) 또는 단계(322) 전에 선택적인 단계(319)에서, 선택적인 보호층(도시되지 않음)이 게이트 전극층(412) 위에 형성된다. 이러한 보호층은 예를 들어 레이저 도핑 또는 GILD형 공정에서, 게이트 전극층(412)을 레이저 어블레이션으로부터 보호한다. 대안적인 실시예에서, 서브어셈블리(78)는 배면으로부터 조사된다. 이에 의해, 장벽, 실리콘 및 유전체층이 레이저의 에너지를 흡수할 수 있어서, 게이트 전극층(412)을 위한 차폐막(shield)으로서 기능한다.
단계(324)에서 잉여의 도펀트가 제거된다. 이것은, 예를 들어 워터린스(water rinse), 적합한 화학물질을 이용하는 습식 세정, 도펀트를 증발시키기 위한 진공에서의 가열 단계, 또는 진공 시스템 내에서의 기체들을 이용한 세정과 같은 임의의 적합한 수단을 이용하여 행해질 수 있다. 단계들(320 내지 324)이 완료되면, 게이트가 채널 영역을 "가리고(shadow)", 도펀트 재료가 게이트 전극 아래의 Si와 접촉하지 않으므로, 게이트가 소스 및 드레인 전극과 자동으로 정렬된 구조가 생성된다. 망 위에서와 같은 TFT의 매트릭스에서, TFT들의 전부 또는 일부만이 도핑될 수 있다.
일부 실시예들에서, 매트릭스 내의 TFT들 중 적어도 하나는 N형으로 도핑되어 NMOS 구조물을 생성하고, TFT들 중 적어도 다른 하나가 P형으로 도핑되어 PMOS 구조물을 생성한다. 또 다른 실시예에서, 적어도 하나의 TFT가 P형 또는 N형 도펀트 중 첫번째 도펀트로 도핑된 다음, P형 도펀트 또는 N형 도펀트 중 다른 도펀트로 적어도 하나의 다른 TFT를 도핑하기 위하여, 선택적인 단계(326)에서 단계들(320 내지 324)이 반복되어, CMOS 구조물이 만들어진다. 도핑 시퀀스들 사이에서, HF 공정과 같은 추가의 세정 공정이 필요할 수 있다.
또한, 결과적인 트랜지스터를 보호하기 위하여, 방법(100)의 단계(114)와 마찬가지로 선택적인 캡슐화층이 추가될 수 있다. 캡슐화층은 슬롯 다이 코팅, 커튼 코팅, 스프레이 코팅 등과 같은 코팅 공정, 플렉소그래피와 같은 인쇄 공정, CVD, PVD 또는 PECVD와 같은 퇴적 공정, 또는 라미네이션 공정을 포함하는 다양한 공정들 중 임의의 것에 의해 퇴적될 수 있다. 이러한 공정들의 임의의 조합도 사용될 수 있으며, 트랜지스터는 복수의 캡슐화층을 포함할 수 있다. 일 실시예에서, 캡슐화층은 예를 들어 폴리이미드와 같은 폴리머 재료를 포함할 수 있다.
트랜지스터 성능을 향상시키기 위해, 퇴적 단계들 중 임의의 것 또는 전부 이후에, 또는 트랜지스터 구조물이 완전히 형성된 후에, 어닐링 단계가 수행될 수 있다. 이것은 제어된 환경에서의, 또는 수소 플라즈마와 같은 플라즈마가 존재하는 상태에서의 열 어닐링일 수 있다.
위에서 설명된 것과 같은 방법들(100 및 300)의 단계들의 시퀀스는 오직 예시적인 목적을 위한 것이며, 당업자들이 예상할 수 있는 다른 시퀀스들도 여기에 참조에 의해 포함된다. 예를 들어, 방법(300)에서, 단계들(302 내지 324)은 설명된 대로의 시퀀스로 완료될 수 있다. 대안적인 실시예에서, 예를 들어, 단계들(310, 312 및 314)이 단계들(302 및 304) 이후에 수행되고, 그에 후속하여 단계(308)가 수행되고, 위에서 설명된 바와 같이 단계들(320 내지 324)을 반복하는 옵션과 함께 단계들(316 내지 324)이 수행될 수 있다. 이러한 접근방식은 TFT의 게이트와 채널 사이의 단락의 가능성을 가능한 대로 최소화할 수 있다.
도 20에 도시된 또 다른 실시예에서, 방법(500)은 1) 플렉시블 기판 상에 절연/평활화막을 선택적으로 퇴적하는 단계; 2) 선택적인 평활화막 상에 실리콘막을 퇴적하는 단계; 3) 실리콘막 층 상에 마스킹층을 퇴적하는 단계; 4) 실리콘을 에칭하고, 절연/평활화막을 선택적으로 에칭하는 단계; 5) 마스킹층을 벗겨내고 실리콘층을 세정하는 단계; 6) 선택된 영역들에서 실리콘층을 선택적으로 레이저 어닐링하는 단계; 7) 실리콘층 위에 게이트 유전체 재료를 퇴적하는 단계; 8) 게이트 유전체층 상에 게이트 전극을 퇴적하는 단계; 9) 게이트 전극 아래에 위치되지 않은 게이트 유전체층을 에칭하는 단계; 10) 실리콘층을 선택적으로 세정하는 단계; 11) 일부 서브어셈블리들의 표면 상에 도펀트 재료를 퇴적하는 단계; 12) 실리콘의 영역들을 레이저 도핑하는 단계; 13) 잉여 도펀트를 제거하는 단계; 및 14) 다른 어셈블리들에서 반대의 도펀트 재료를 이용하여 단계 11) 내지 13)을 선택적으로 반복하는 단계를 포함한다.
더 구체적으로는, 위에서 상기 단계들(102 및 302)에서 설명된 바와 같이, 방법(500)의 선택적인 단계(502)에서, 플렉시블 기판 상에 장벽층이 퇴적된다. 기판은 예를 들어 폴리머 재료, 플라스틱 재료, 종이, 부직포, 직물, 스테인레스 스틸 포일, Al 코팅된 플라스틱 또는 임의의 다른 적합한 플렉시블 재료와 같은 플렉시블 재료를 포함할 수 있다. 기판은 망 형태 또는 시트 형태로 제공될 수 있다. 기판은 약 25 미크론 내지 약 400 미크론 범위의 두께를 포함할 수 있다. 본 발명의 일 실시예에서, 장벽층은 예를 들어 실리콘 질화물, 실리콘 이산화물, 스핀-온-글래스 또는 그들의 조합과 같은 유전체 재료를 포함할 수 있다.
단계(504)에서, 위에서 설명된 단계(304)에서와 마찬가지로, 장벽층이 존재한다면 장벽층 위에, 또는 기판 바로 위에, 도핑되지 않거나 저농도로 도핑된 실리콘막이 퇴적된다. 실리콘 재료는 바람직하게는 (예를 들어, 수소, 아르곤인) 기체 함량이 적은 비정질 실리콘, 다결정 실리콘, 또는 미정질 실리콘을 포함할 수 있다. 종래의 퇴적 공정들이 이용될 수 있다. 본 발명의 일 실시예에서, 미정질 실리콘은 실리콘 함유 기체가 진공 챔버 내로 도입되는 PECVD를 이용하여 퇴적된다. 본 발명의 대안적인 실시예에서는, 기판, 또는 장벽층이 존재한다면 장벽층 상에 비정질 실리콘을 퇴적하기 위하여, DC 스퍼터 코팅, 펄스 DC 스퍼터 코팅, 또는 RF 스퍼터 코팅과 같은 물리적 기상 퇴적 공정이 이용될 수 있다. 또 다른 실시예에서는, 예를 들어 제트 시스템, 그라비어, 스크린 인쇄 및 플렉소그래피와 같은 전통적인 인쇄 기법들로, 실리콘 잉크가 기판 및/또는 장벽층 상에 인쇄될 수 있다.
실시예에서, 실리콘막은 수소 및/또는 아르곤 기체와 같은 저함량의 기체로, 약 50㎚의 두께를 갖는다. 실리콘막은 진공 내에서 또는 진공 시스템의 밖에서, 선택적으로 세정될 수 있다. HF 세정, RCA 세정 등이, 진공 시스템 밖에서 수행되는 세정에 대해 적합한 세정 기법이다. 진공 시스템 내에서 수행되는 세정에 대해서는 기상 HF 또는 플라즈마계 세정이 적합하다.
단계(506)에서, 단계(310)에서 설명된 재료 및 기법들과 마찬가지로 마스킹층이 도포될 수 있다. 본 발명의 실시예들에서, 마스킹층은 예를 들어, UV 경화, 열경화, 전자빔 경화, 및 그들의 조합과 같은 경화 공정을 이용하여 경화될 수 있다.
단계(508)에서, 위에서 단계(312)에서 설명된 것과 같은 공정들 및 재료들을 이용하여 패턴화된 마스킹층에 의해 커버된 영역들을 제외한 모든 곳에서, 실리콘층 및 (장벽층이 존재한다면) 선택적으로 장벽층이 에칭된다. 예를 들어, 습식 에칭, 건식 에칭, 에칭 페이스트 및 기타 적합한 에칭 기술들 및 그들의 조합과 같은 임의의 적합한 에칭 공정이 이용될 수 있다. 예시적인 일 실시예에서, 실리콘층을 에칭하기 위해 KOH 또는 NH4OH 습식 에칭이 이용되고, 장벽층을 에칭하기 위해 선택적인 HF 에칭 공정이 이용된다. 그 다음, 단계(510)에서, 단계(314)에서 설명된 것과 같은 기법들을 이용하여 마스킹층이 벗겨내지고, 실리콘층은 선택적으로 세정된다.
선택적인 단계(512)에서, 단계(306)에서 설명된 것과 같은 레이저 어닐링 공정 등에 의해, 실리콘층이 어닐링된다. 실리콘의 결정성을 향상시키기 위해 실리콘막이 어닐링되고, 그러므로 결과적인 트랜지스터의 성능이 향상된다. 일 실시예에서, 여기에 참조에 의해 포함되는 미국 특허 제4,409,724호에 설명된 것과 같은 레이저 어닐링 공정이 수행된다. 적합한 레이저들은 예를 들어, 엑시머, YAG, 및 구리 증기 레이저를 포함할 수 있다. 본 발명의 일 실시예에서, 실리콘막 또는 기판 상에, 기점 마커들이 레이저로 생성되거나, 다르게는 인쇄되거나 양각되거나 라미네이트될 수 있다.
단계(514)에서는, 단계(308)에서 설명된 기법들을 이용하여 실리콘층 상에 게이트 유전체층이 퇴적된다. 게이트 유전체층은 예를 들어, 실리콘 이산화물, 실리콘 질화물, 하프늄 산화물 및 TFT들을 제조하기 위한 기타 적합한 유전체 재료들과, 이러한 재료들의 조합과 같은 재료들을 포함할 수 있다. 게이트 유전체층은 마스킹층들을 이용하거나 이용하지 않고서, 단계들(110 및 308)에서 설명된 공정들과 유사하게, CVD, PECVD, 스퍼터링, 액상 퇴적 또는 유사한 기법들과 같은 저온 퇴적 수단에 의해 퇴적될 수 있다. 대안적인 실시예에서, 게이트 유전체층(408)은 이용되는 재료에 따라, 인쇄 또는 코팅 기법을 이용하여 퇴적될 수 있다. 본 발명의 일부 실시예들에서, 게이트 유전체층을 퇴적하기 전에, 실리콘층에 세정 단계가 수행된다. Si와 퇴적된 게이트 유전체 사이에 고품질의 얇은 SiO2 계면을 형성하기 위해, 이러한 세정은 예를 들어, HF 세정 후에 UV/O2 또는 UV/O2/F2 공정이 후속하는 것과 같은 적합한 절차를 포함할 수 있다. 게이트 유전체의 품질을 향상시키기 위하여, 선택적인 어닐링 단계가 이용될 수 있다. 이러한 어닐링은 N2, O2, N2 + F2, 또는 이러한 기체들의 조합과 같은 제어된 분위기에서 행해질 수 있다. 어닐링 단계는, 전도 가열, IR 기반 가열, 게이트 유전체를 레이저 조사하여 그 온도를 증가시키는 것, 기저 재료를 레이저 조사하여 게이트 유전체로의 전도 열전달로 게이트 유전체의 온도를 증가시키는 것, 기저 재료의 유도성 가열, 이러한 접근방식들의 조합 또는 기타 적합한 수단에 의해 수행될 수 있다.
단계(516)에서, 위에서 단계(316)에서 설명된 기법들 및 재료들을 이용하여, 게이트 유전체층 상에 게이트 전극이 퇴적된다. 게이트 전극층은 예를 들어, 금, 백금, 은, 니켈, 티타늄, 코발트, 크롬, 텅스텐, 알루미늄, 실리콘, 도핑된 실리콘, 도전성 폴리머, 이러한 재료들의 합금, 및 다양한 높은 도전성의 재료들 중 임의의 것 및 이들의 조합과 같은, 높은 도전성의 재료를 포함할 수 있다. 게이트 전극은 CVD, PECVD, PVD, 열전사, 예를 들어 그라비어, 잉크젯과 같은 제트 시스템, 플렉소그래피, 리소그래피, 스크린 인쇄 및 다양한 적합한 인쇄 기법들 중 임의의 것과 같은 인쇄 공정들 및 그들의 조합과 같은 다양한 기법들 중 임의의 것을 이용하여 퇴적될 수 있다. 필요한 경우, 퇴적된 게이트 전극의 원하지 않는 영역들을 레이저 어블레이션함으로써 게이트 전극의 크기 및 형상을 향상시키기 위하여, 선택적인 레이저 트리밍 공정이 이용될 수 있다. 블랭킷막이 퇴적된 경우, 게이트 전극을 패턴화하기 위해 적합한 패턴화 기법들이 이용될 수 있다. 일 실시예에서, 실리콘의 블랭킷층이 퇴적된다. 이 단계에 뒤이어, 마스킹 재료가 인쇄되고, 마스킹층 아래를 제외한 모든 곳에서 실리콘이 에칭된다. 그 다음, 마스킹층이 제거되고, 나머지 실리콘이 게이트 전극으로서 기능한다. 선택적인 상호접속부들도 마찬가지로 이 단계 동안에 퇴적될 수 있다.
단계(518)에서, 위에서 설명된 에칭 단계(312)와 마찬가지로, 게이트 전극 아래의 영역들을 제외한 모든 곳에서 게이트 유전체층이 에칭된다. 게이트 전극 아래에 위치되지 않은 게이트 유전체층의 부분들은 습식 에칭, 에칭 페이스트 및 기타 다른 적합한 에칭 공정과 같은 공정들을 이용하여 에칭된다. 일 실시예에서, 노출된 게이트 유전체층은 HF 에칭 공정을 이용하여 에칭된다. 이 단계에서, 게이트 전극이 트랜지스터의 소스 및 드레인 전극으로 기능할 영역들과 게이트를 자기정렬하기 위한 마스크로서 기능하는 것이다.
단계(520)는 위에서 설명된 것과 같은 선택적인 세정 단계를 포함한다.
단계(522)에서, N형 도펀트 또는 P형 도펀트와 같은 도펀트 재료가 서브어셈블리의 노출된 표면 상에 퇴적된다. 일 실시예에서, 이 단계는 하나 이상의 붕소 또는 인 층을 PECVD에 의해 블랭킷 코팅함으로써 달성된다.
그 다음, 단계(524)에서 장치의 소스 및 드레인 영역이 레이저 도핑된다. 이것은 레이저를 이용하여 실리콘층을 용융시키고, 도펀트 재료를 막 내로 주입함으로써 달성된다. 위에서 설명된 도핑 기법에 대한 대안은 광전지 산업에서 현재 이용되는 "스핀-온-도펀트"를 이용하는 것이다. 본 실시예에서, 스핀-온-도펀트가 인쇄되고, 후속하여 레이저 어닐링될 수 있다. 또한, N형 스핀-온-도펀트들이 트랜지스터 서브어셈블리들의 선택 그룹에 인쇄될 수 있고, P형 스핀-온-도펀트들이 트랜지스터 서브어셈블리들의 다른 선택 그룹에 인쇄될 수 있다. N형 및 P형 스핀-온-도펀트 둘다의 인쇄에 뒤이어, 막들이 레이저 어닐링된다. 게이트 전극 재료가 실리콘일 때, 게이트 전극은 소스 및 드레인 영역과 동시에 도핑될 수 있다. 대안적으로, Si 영역들을 선택적으로 도핑하기 위하여, GILD 공정이 이용될 수 있다.
단계들(522 내지 524)에서 설명된 레이저 도핑 및 유사한 공정들과 같은 임의의 추가 공정으로부터 게이트 전극층을 보호하기 위하여, 단계(522) 또는 단계(524) 전에, 선택적인 보호층(도시되지 않음)이 게이트 전극층 위에 형성된다. 이러한 보호층은 예를 들어 레이저 도핑 또는 GILD형 공정에서, 게이트 전극층을 레이저 어블레이션으로부터 보호한다. 대안적인 실시예에서, 레이저 도핑 단계(524)에서 서브어셈블리는 배면으로부터 조사된다. 이에 의해, 장벽, 실리콘 및 유전체층이 레이저의 에너지를 흡수할 수 있어서, 게이트 전극층을 위한 차폐막으로서 기능한다.
단계(526)에서 잉여의 도펀트가 제거된다. 이것은, 예를 들어 워터린스, 적합한 화학물질을 이용하는 습식 세정, 도펀트를 증발시키기 위한 진공에서의 가열 단계, 또는 진공 시스템 내에서의 기체들을 이용한 세정과 같은 임의의 적합한 수단을 이용하여 행해질 수 있다. 단계들(522 내지 526)이 완료되면, 게이트가 채널 영역을 "가리므로", 게이트가 소스 및 드레인 전극과 자동으로 정렬된 구조가 생성된다. 망 위에서와 같은 TFT의 매트릭스에서, TFT들의 전부 또는 일부만이 도핑될 수 있다.
일부 실시예들에서, 매트릭스 내의 TFT들 중 적어도 하나는 N형으로 도핑되어 NMOS 구조물을 생성하고, TFT들 중 적어도 다른 하나가 P형으로 도핑되어 PMOS 구조물을 생성한다. 또 다른 실시예에서, 적어도 하나의 TFT가 P형 또는 N형 도펀트 중 첫번째 도펀트로 도핑된 다음, P형 도펀트 또는 N형 도펀트 중 다른 도펀트로 적어도 하나의 다른 TFT를 도핑하기 위하여, 선택적인 단계(528)에서 단계들(522 내지 526)이 반복되어, CMOS 구조물을 만든다. 도핑 시퀀스들 사이에서, HF 공정과 같은 추가의 세정 공정이 필요할 수 있다.
또한, 결과적인 트랜지스터를 보호하기 위하여, 방법(100)의 단계(114)와 마찬가지로 선택적인 캡슐화층이 추가될 수 있다. 캡슐화층은 슬롯 다이 코팅, 커튼 코팅, 스프레이 코팅 등과 같은 코팅 공정, 플렉소그래피와 같은 인쇄 공정, CVD, PVD 또는 PECVD와 같은 퇴적 공정, 또는 라미네이션 공정을 포함하는 다양한 공정들 중 임의의 것에 의해 퇴적될 수 있다. 이러한 공정들의 임의의 조합도 사용될 수 있으며, 트랜지스터는 복수의 캡슐화층을 포함할 수 있다. 일 실시예에서, 캡슐화층은 예를 들어 폴리이미드와 같은 폴리머 재료를 포함할 수 있다.
트랜지스터 성능을 향상시키기 위해, 퇴적 단계들 중 임의의 것 또는 전부 이후에, 또는 트랜지스터 구조물이 완전히 형성된 후에, 어닐링 단계가 수행될 수 있다. 이것은 제어된 환경에서의, 또는 수소 플라즈마와 같은 플라즈마가 존재하는 상태에서의 열 어닐링일 수 있다.
도 21을 참조하면, 다른 실시예에서, 패턴화된 절연막을 이용하여 플라스틱 또는 폴리머 기판과 같은 플렉시블 기판 상에 실리콘계 박막 트랜지스터를 제조하기 위하여 자기정렬 접근방식을 이용하는 방법(600)이 설명된다. 본 발명의 일 실시예에서, 방법(600)은 1) 플렉시블 기판 상에, 패턴화된 막과 같은 절연막 또는 장벽 재료를 퇴적하는 단계; 2) 실리콘막을 퇴적하는 단계; 3) 실리콘막 층 상에 마스킹층을 선택적으로 퇴적하는 단계; 4) 실리콘을 선택적으로 에칭하고, 절연막을 선택적으로 에칭하는 단계; 5) 마스킹층을 선택적으로 벗겨내고 실리콘층을 세정하는 단계; 6) 실리콘층을 레이저 어닐링하고, 실리콘층을 선택적으로 세정하는 단계; 7) 실리콘층 위에 게이트 유전체 재료를 퇴적하는 단계; 8) 게이트 유전체층 상에 게이트 전극을 퇴적하는 단계; 9) 마스킹층을 인쇄하는 단계; 10) 게이트 전극층 및 게이트 유전체층을 에칭하고 마스킹층을 제거하는 단계; 11) 서브어셈블리의 표면 상에 도펀트 재료를 퇴적하는 단계; 12) 실리콘의 영역들을 레이저 도핑하는 단계; 13) 잉여의 도펀트를 제거하는 단계; 및 14) 소스, 드레인 및 게이트로의 컨택트들을 인쇄하는 단계를 포함한다.
더 구체적으로, 도 21의 방법(600)의 단계(602)에서, 도 22에 도시된 것과 같은 서브어셈블리(80)를 형성하기 위해, 플렉시블 기판(700) 상에 장벽층(702)이 적층된다. 기판(700)은 예를 들어, 폴리머 재료, 플라스틱 재료, 종이, 부직포, 직물, 스테인레스 스틸 포일, Al 코팅된 플라스틱 또는 임의의 기타 적합한 플렉시블 재료와 같은 플렉시블 재료를 포함할 수 있다. 기판(700)은 망 형태 또는 종이 형태로 제공될 수 있다. 기판(700)은 약 25 미크론 내지 약 400 미크론 범위의 두께를 포함할 수 있다.
다양한 실시예들에서, 패턴화된 장벽층(702)은 비연속적인 패턴화된 층을 형성하기 위해 인쇄된다. 패턴화된 장벽층(702)은 예를 들어, 그라비어, 스크린 인쇄, 잉크젯과 같은 제트 시스템 및/또는 플렉소그래피 공정들과 같은 전통적인 인쇄 기법들에 의해 퇴적될 수 있다. 대안적인 실시예들에서, 패턴화된 장벽층(702)은 스퍼터 퇴적을 이용하여 퇴적된다. 다른 실시예에서, 장벽층(702)은 쉐도우 마스크를 통한 스프레이 코팅에 의해 퇴적된다. 일 실시예에서, 패턴화된 장벽층(702)은 예를 들어, 실리콘 질화물, 실리콘 이산화물, 스핀-온-글래스, 또는 그들의 조합과 같은 유전체 재료를 포함할 수 있다. 대안적인 실시예들에서, 패턴화된 장벽층(702)은 전통적인 스핀-온 공정들 대신에, 위에서 논의된 인쇄 기법들을 이용하여 퇴적된 스핀-온-글래스로 구성된다.
패턴화된 장벽층(702)은 약 0 내지 약 2000㎚, 더 구체적으로는 약 250 내지 약 1000㎚, 더 구체적으로는 약 300 내지 약 1000㎚의 두께를 포함할 수 있다. 따라서, 다양한 실시예들에서, 도 21의 방법(600)의 단계(602)에서 도포된 패턴화된 장벽층(702)은 특히 기판의 휨 동안 기판에 대한 장벽층의 더 양호한 접착을 허용하여, 박리를 효과적으로 감소시킨다. 또한, 패턴화된 장벽층(702)은 증가된 유연성을 허용하며, 대안적인 방법들을 이용할 때 나타나는 크랙이 덜 발생한다.
패턴화된 장벽층(702)을 형성하기 위해 상기의 인쇄 공정들에서 이용되는 인쇄판들은 명칭이 "Patterned Printing Plates And Processes For Printing Electrical Elements"인 미국 특허 출원 공개 제2008/0092377호에 기술된 것과 같은 하나 이상의 방법들에 의해 형성될 수 있다. 그러한 인쇄판들은 인쇄된 디자인의 고품질의 표면 모폴로지 및/또는 보다 더 엄격한 허용오차를 만들 수 있다.
본 발명의 일부 실시예들에서, 장벽층(202)은 추가의 공정 이전에 진공 어닐링된다.
그러나, 본 발명의 대안적인 실시예들에서 방법(100)의 단계(102), 방법(300)의 단계(302), 및 방법(500)의 단계(502)에서 설명된 것과 같이 패턴화되지 않은, 또는 블랭킷 장벽층이 퇴적될 수 있음을 알아야 한다. 오직 예시적인 목적으로만, 장벽층(702)은 패턴화된 장벽층으로 지칭된다.
도 21의 단계(604)에서, 도 23에 도시된 것과 같은 서브어셈블리(82)를 형성하기 위하여, 패턴화된 장벽층(702) 상에 도핑되지 않거나 저농도로 도핑된 실리콘막(704)이 퇴적된다. 실리콘막(704)은 도핑되지 않거나, 저농도로 P 도핑되거나, 저농도로 N 도핑될 수 있다. 실리콘막(704)은 바람직하게는 (예를 들어, 수소, 아르곤인) 기체 함량이 적은 비정질 실리콘, 다결정 실리콘, 또는 미정질 실리콘을 포함할 수 있다. 종래의 퇴적 공정들이 이용될 수 있다. 일 실시예에서, 패턴화된 장벽층(702) 상에 비정질 실리콘을 퇴적하기 위하여, DC 스퍼터 코팅, 펄스 DC 스퍼터 코팅, 또는 RF 스퍼터 코팅과 같은 물리적 기상 퇴적 공정이 이용될 수 있다. 다른 실시예에서, 미정질 실리콘은 실리콘 함유 기체가 진공 챔버 내로 도입되는 PECVD를 이용하여 퇴적된다. 특정한 실시예에서, 실리콘막(704)은 수소 및/또는 아르곤 기체와 같은 저함량의 기체로, 약 50 내지 약 100㎚의 두께를 가질 수 있다.
또 다른 실시예에서, 고립된 실리콘 퇴적물들을 형성하기 위해, 예를 들어 제트 시스템, 그라비어, 스크린 인쇄 및 플렉소그래피와 같은 전통적인 인쇄 기법들을 이용하여 기판(700) 및/또는 장벽층(702) 상에 실리콘 잉크가 인쇄될 수 있다.
도 21의 단계(606)에서, 도 24의 서브어셈블리(84)를 형성하기 위해, 단계(310)에서 설명된 것과 유사한 재료들 및 기법들을 이용하여 선택적인 영역들에 패턴화된 마스킹층(706)이 도포될 수 있다. 본 발명의 실시예들에서, 마스킹층(706)은 예를 들어, UV 경화, 열 경화, 전자빔 경화, 및 그들의 조합과 같은 경화 공정을 이용하여 경화된다. 일부 실시예들에서, 패턴화된 마스킹층(706)이 실리콘막(704) 상에 인쇄된다. 예를 들어, 그라비어, 잉크젯과 같은 제트 시스템, 플렉소그래피, 리소그래피, 스크린 인쇄, 및 다양한 적합한 인쇄 기법들 중 임의의 것과, 그들의 조합과 같은 인쇄 기법들이 알려져 있다. 다양한 실시예들에서, 패턴화된 마스킹층(706)은 약 5㎛ 두께이고, 바람직한 실시예에서 패턴화된 마스킹층(706)은 약 0.3㎛ 두께이다. 또한, 다양한 실시예들에서, 패턴화된 마스킹층은 장치의 활성 영역들을 정의한다. 예를 들어, 일 실시예에서, 마스킹층(706)은 약 200㎛ × 약 500㎛의 면적에 인쇄된다. 이러한 방식으로, 패턴화된 마스킹층(706)의 인쇄는 공정의 요구되는 특징들(features)을 정의하는 데에 있어서의 보다 더 정밀함을 허용하고, 도 21의 설명된 방법(600)에서의 보다 더 엄격한 허용오차를 허용한다.
도 21의 단계(608)에서, 패턴화된 마스킹층(706)에 의해 덮인 영역들을 제외한 모든 곳에서 실리콘층(704)이 에칭된다. 예를 들어, 습식 에칭, 건식 에칭, 에칭 페이스트 및 다른 적합한 에칭 기법들과, 이들의 조합과 같은 임의의 적합한 에칭 공정이 이용될 수 있다. 본 발명의 일 실시예에서, 단계(608)는 KOH 또는 NH4OH를 이용하여 실리콘층(604)을 에칭하는 것을 포함한다. 따라서, 다양한 실시예들에서, 패턴화된 장벽층(702)은 현재의 에칭 단계(608)와 다른 별개의 에칭 단계를 필요로 하지 않기 때문에, 단계(602)에서 설명된 것과 같은 패턴화된 장벽 퇴적의 이점들이 실현된다.
에칭 단계(608)에 뒤이어, 도 25에 도시된 것과 같은 서브어셈블리(86)를 형성하기 위해, 도 21의 단계(610)에서 패턴화된 마스킹층(706)이 벗겨내어진다. 마스킹층(706)을 위해 이용되는 재료에 따라, 이것은 적합한 용제 또는 기타 유사한 기법들을 이용하여 행해질 수 있다. 적합한 공정은 노출된 기판(700)을 공격하지 않는 것을 포함한다.
그러나, 위에서 설명된 인쇄 기술들에 의한 것과 같이 패턴화된 실리콘층이 도포되는 경우, 단계들(606 내지 610)은 불필요하거나 선택적이다.
도 21의 단계(612)에서, 단계(306)에서 설명된 것과 같은 레이저 어닐링 공정 등에 의해, 실리콘층(704)이 어닐링된다. 실리콘의 결정성을 향상시키기 위해 실리콘층(704)이 어닐링되고, 그러므로 결과적인 트랜지스터의 성능이 향상된다. 일 실시예에서, 여기에 참조에 의해 포함되는 미국 특허 제4,409,724호에서 설명된 것과 같은 레이저 어닐링 공정이 수행된다. 적합한 레이저들은 예를 들어, 엑시머, YAG, 및 구리 증기 레이저를 포함할 수 있다. 일 실시예에서, 실리콘막 또는 기판 상에, 기점 마커들이 레이저로 생성되거나, 다르게는 인쇄되거나 양각되거나 라미네이트될 수 있다.
본 발명의 일부 실시예들에서, 게이트 유전체층(708)을 퇴적하기 전에 실리콘층(704)에 대해 세정 단계가 수행된다. Si와 퇴적된 게이트 유전체 사이에 고품질의 얇은 SiO2 계면을 형성하기 위해, 이러한 세정은 예를 들어, HF 세정 후에 UV/O2 또는 UV/O2/F2 공정이 후속하는 것과 같은 적합한 절차를 포함할 수 있다. 이러한 계면은 Si와 퇴적된 게이트 유전체 사이의 전기적 성능을 향상시킨다.
도 21의 단계(614)에서, 도 26에 도시된 것과 같은 서브어셈블리(88)를 형성하기 위하여, 단계(308)에서 설명된 것과 같은 기법들을 이용하여 실리콘층(704) 상에 게이트 유전체층(708)이 퇴적된다. 게이트 유전체층(708)은 예를 들어 실리콘 이산화물, 실리콘 질화물, 하프늄 산화물 및 TFT를 제조하기 위한 기타 적합한 유전체 재료들, 및 이들 재료의 조합과 같은 재료들을 포함할 수 있다. 게이트 유전체층(708)은 마스킹층들을 이용하거나 이용하지 않고서, 단계들(110 및 308)에서 설명된 공정들과 마찬가지로, CVD, PECVD, 스퍼터링(DC), 액상 퇴적 또는 유사한 기법들과 같은 저온 퇴적 수단에 의해 퇴적될 수 있다. 대안적인 실시예에서, 게이트 유전체층(708)은 이용된 재료에 따라, 잉크젯과 같은 제트 시스템들, 그라비어 또는 플렉소그래피와 같은 인쇄 또는 코팅 기법을 이용하여 퇴적될 수 있다. 또 다른 실시예들에서, HFO2 또는 SiO2와 같은 적합한 유전체 재료를 퇴적하기 위해 LPD(liquid phase deposition)가 이용된다. 다양한 실시예들에서, 유전체층(708)은 약 0과 약 300㎚ 사이의 두께를 갖고, 일 실시예에서, 유전체층(708)은 약 0과 약 50㎚ 사이의 두께를 갖는다. 이러한 방식으로, 도 21의 방법(600)의 단계(614)는 결과적인 장치에서 더 낮은 임계 전압을 생성하며, 이는 응용에서의 유연성 및 효율성을 증가키시고 전력 소비를 감소시킨다.
도 21의 단계(616)에서, 도 27에 도시된 것과 같은 서브어셈블리(90)를 형성하기 위하여, 상기의 단계(316)에서 설명된 것과 같은 기법들 및 재료들을 이용하여, 게이트 유전체층(708) 상에 게이트 전극층(710)이 퇴적된다. 게이트 전극층(710)은 예를 들어, 금, 백금, 은, 니켈, 티타늄, 코발트, 크롬, 텅스텐, 알루미늄, 실리콘, 도핑된 실리콘, 도전성 폴리머, 이러한 재료들의 합금 및 다양한 높은 도전성의 재료들 중 임의의 것과, 이들의 조합과 같은, 높은 도전성의 재료를 포함할 수 있다. 게이트 전극층(710)은 CVD, PECVD, PVD, 열전사, 예를 들어 그라비어, 잉크젯과 같은 제트 시스템, 플렉소그래피, 리소그래피, 스크린 인쇄 및 다양한 적합한 인쇄 기법들 중 임의의 것과 같은 인쇄 공정들 및 그들의 조합과 같은 다양한 기법들 중 임의의 것을 이용하여 퇴적될 수 있다. 특정한 실시예에서, 게이트 전극층(710)을 퇴적하기 위해, DC 스퍼터 코팅, 펄스 DC 스퍼터 코팅, 또는 RF 스퍼터 코팅과 같은 스퍼터 퇴적이 이용된다. 다양한 실시예들에서, 게이트 전극층(710)은 약 0과 약 1000㎚ 사이의 두께이다. 더 구체적으로, 특정한 실시예에서, 게이트 전극층(710)은 약 20과 약 200㎚ 사이의 두께이다.
도 21의 단계(618)에서, 도 28에 도시된 것과 같은 서브어셈블리(92)를 형성하기 위하여, 게이트 전극층(710) 상에 마스킹층(712)이 퇴적된다. 마스킹층(712)은 그라비어, 잉크젯 인쇄와 같은 제트 시스템, 플렉소그래피, 리소그래피, 스크린 인쇄 및 다양한 적합한 인쇄 기법들 중 임의의 것과, 이들의 조합과 같은 다양한 인쇄 기법들 중 임의의 것을 이용하여 퇴적될 수 있다. 일 실시예에서, 습식 마스킹층(712)이 게이트 전극층(710) 상에 인쇄된다. 다른 실시예에서, 마스킹층(712)을 퇴적 및 정의하기 위해 표준 포토리소그래피 공정들이 이용된다. 대안적으로, 마스킹층을 대신하여 레이저 어블레이션이 이용될 수 있다. 예를 들어, 마스킹층이 필요하지 않도록, 직접 기입 방법(direct write method)을 이용하여, 게이트 전극층(710) 및 선택적으로는 게이트 유전체층(708)을 선택적으로 어블레이션하기 위해, 레이저가 집광된다. 투영 시스템에서, 패턴화된 글래스 마스크가 게이트 전극층 위에 배치된다. 레이저는 일반적으로 전체 영역에 적용되고, 레이저 광이 글래스 마스크를 통과하여 지나갈 수 있는 곳에서, 레이저가 게이트 전극층(710) 및 선택적으로는 기초 게이트 유전체층(708) 중 임의의 것을 어블레이션한다.
도 21의 단계(620)에서, 도 29에 도시된 것과 같은 서브어셈블리 또는 트랜지스터 어셈블리(94)를 형성하기 위해, 게이트 유전체층(708) 및 게이트 전극층(710) 층들이 에칭된다. 습식 에칭, 에칭 페이스트 및 임의의 기타 적합한 에칭 공정과 같은 공정들을 이용하여 층들이 에칭될 수 있다. 일 실시예에서, 게이트 유전체층(708) 및 게이트 전극층(710)은 둘다 습식 에칭 공정을 이용하여 에칭된다. 이 단계에서, 게이트 전극층(710)이 트랜지스터의 소스 및 드레인 전극으로 기능할 영역들과 게이트를 자기정렬하기 위한 마스크로서 기능하는 것이다.
게이트 유전체층(708) 및 게이트 전극층(710) 중 하나 또는 둘다가 선택적으로 퇴적되어 패턴화된 층을 형성하도록 된 경우에는, 단계(620)가 필요하지 않을 수 있음을 알 것이다.
도 21의 단계(622)에서, 도 30에서 도시된 것과 같은 서브어셈블리(96)를 형성하기 위해, N형 도펀트 또는 P형 도펀트와 같은 적어도 하나의 도펀트 재료(714)가 서브어셈블리(94)의 노출된 표면 상에 퇴적된다. 본 발명의 일 실시예에서, 이 단계는 하나 이상의 붕소 또는 인 층을 PECVD에 의해 블랭킷 코팅함으로써 달성된다. 다른 실시예에서, 도펀트 재료(714)는 그라비어, 제트 시스템(예를 들어, 잉크젯), 스크린 인쇄 또는 플렉소그래피와 같은 다양한 인쇄 기법들을 이용하여 도포되거나, 스프레이 퇴적된다. 일 실시예에서, 도펀트 재료는 인쇄되거나 다른 수단에 의해 퇴적될 수 있는 스핀-온-도펀트이다. 일 실시예에서, 약 5㎛ 두께, 더 구체적으로는 약 1㎛ 두께, 더 구체적으로는 약 0.2㎛ 두께의 도펀트 재료(714)의 층이 퇴적된다.
대안적으로, 도 21의 단계(622)에서, 도 30에 도시된 것과 같은 서브어셈블리(96)를 형성하기 위해, 적어도 하나의 트랜지스터 상에 스핀-온-도펀트와 같은 N형 도펀트가 퇴적될 수 있고, 적어도 하나의 다른 트랜지스터 상에 스핀-온-도펀트와 같은 P형 도펀트가 퇴적될 수 있다. 더 전형적으로는, 도 30a에 도시된 바와 같이, CMOS 회로를 생성하기 위한 수단으로서, 복수의 트랜지스터(94a)는 노출된 표면들 상에 퇴적된 N형 도펀트를 가질 수 있고, 복수의 트랜지스터(94b)는 노출된 표면들 상에 퇴적된 P형 도펀트를 가질 수 있다.
단계(624)에서 도펀트 재료(714)가 레이저 가공되어, 트랜지스터의 소스, 드레인 및 게이트 영역 내의 기저 실리콘은 도핑되고, 채널 영역에서는 도핑되지 않는다. 이것은 레이저를 이용하여 실리콘층(704) 및 실리콘층(710)을 용융시키고, 도펀트 재료(714)를 막 내로 주입하여, 소스(715) 및 드레인(717)을 형성함으로써 달성된다. 도펀트 재료가 채널 영역(719) 내의 실리콘과 밀접하게 접촉하지 않고 있고, 따라서 채널 영역(719) 내로 확산할 가능성이 매우 낮으므로, 장치의 채널 영역(719) 내에는 도펀트 재료가 전혀 또는 거의 존재하지 않는다. 대안적으로, Si 영역들을 선택적으로 도핑하기 위해, GILD 공정이 이용될 수 있다.
예시적인 일 실시예에서, 인이 도펀트 재료로서 사용되며, 약 200옴의 면저항에 대해 약 1 ×1021 원자/㎠까지 도핑된다. 본 발명의 다른 실시예에서는, 붕소가 도펀트 재료로서 사용되며, 약 12000옴의 면저항에 대해 약 2 ×1020원자/㎠까지 도핑된다.
도 31의 서브어셈블리(98)를 형성하기 위해, 도 21의 단계(626)에서 도펀트 재료(714)가 벗겨내어진다. 이것은 예를 들어 워터린스, 적합한 화학물질을 이용한 습식 세정, 도펀트를 증발시키기 위한 진공에서의 가열 단계 또는 진공 시스템에서 기체를 이용한 세정과 같은 임의의 적합한 수단에 의해 수행될 수 있다. 단계들(622 내지 626)이 완료되면, 게이트가 채널 영역(719)을 "가림(shadows)"에 따라 게이트가 소스(715) 및 드레인(717) 전극과 자동으로 정렬되는 구조(716)가 만들어진다. 망 위와 같은 TFT의 매트릭스에서, TFT들의 전부 또는 일부만이 도핑될 수 있다.
도 21의 단계(628)에서, 소스, 드레인 및 게이트로의 컨택트들은 본 기술분야에 공지된 적합한 재료들을 이용하여 인쇄된다. 다양한 실시예들에서, 컨택트들을 형성하기 위해, 금, 백금, 은, 니켈, 티타늄, 코발트, 크롬, 텅스텐, 알루미늄, 이러한 재료들의 합금 등과 같은 재료들이 이용될 수 있다.
방법(600)의 일부 실시예들에서, 매트릭스 내의 TFT들 중 적어도 하나는 N형으로 도핑되어 NMOS 구조물을 생성하고, TFT들 중 적어도 다른 하나가 P형으로 도핑되어 PMOS 구조물을 생성한다. 다양한 실시예들에서, 레이저 공정 단계(624)가 수행되기 전에, N형과 같은 제1 유형의 도펀트가 단계(622)에서 복수의 서브어셈블리에 도포된 다음, 그에 뒤이어 P형과 같은 제2 유형의 도펀트가 단계(622)에서 별개의 복수의 서브어셈블리에 도포된다. 도핑 단계(624)가 수행된 후, 임의의 잉여 도펀트가 단계(626)에서 제거된다.
대안적인 실시예에서, N형과 같은 제1 유형의 도펀트가 단계(622)에서 복수의 서브어셈블리에 도포된 다음, 레이저 공정 단계(624)가 뒤따른다. P형과 같은 제2 유형의 도펀트가 단계(622)에서 별개의 복수의 서브어셈블리에 도포된 다음, 제2 레이저 공정 단계(624)가 뒤따른다. 각각의 별개의 레이저 공정 단계 이후에, 또는 레이저 공정 단계들 둘다가 수행된 후에, 모든 잉여의 도펀트가 단계(626)에서 제거된다.
이러한 방식에서, TFT를 생성하기 위한 방법(600)은 PMOS, NMOS 및 CMOS 구조물을 생성하기 위해 다양한 도펀트 유형들을 도포하고 도핑하는 데에 있어서 유연성을 허용한다. 도핑 시퀀스들 사이에서 HF 공정과 같은 추가의 세정 공정이 필요할 수 있다.
또한, 결과적인 트랜지스터를 보호하기 위해, 방법(100)의 단계(114)와 마찬가지로, 선택적인 캡슐화층이 추가될 수 있다. 캡슐화층은 슬롯 다이 코팅, 커튼 코팅, 스프레이 코팅 등과 같은 코팅 공정, 플렉소그래피, 스크린 인쇄, 그라비어 또는 잉크젯과 같은 제트 시스템과 같은 인쇄 공정, CVD, PVD 또는 PECVD와 같은 퇴적 공정, 또는 라미네이션 공정을 포함하는 다양한 공정들 중 임의의 것에 의해 퇴적될 수 있다. 이러한 공정들의 임의의 조합 또한 사용될 수 있으며, 트랜지스터는 복수의 캡슐화층들을 포함할 수 있다. 일 실시예에서, 캡슐화층은 예를 들어 폴리이미드와 같은 폴리머 재료를 포함할 수 있다.
트랜지스터 성능을 향상시키기 위해, 퇴적 단계들 중 임의의 것 또는 전부 후에, 또는 트랜지스터 구조물이 완전히 형성된 후에 어닐링 단계가 수행될 수 있다. 이것은 제어된 환경에서의, 또는 수소 플라즈마와 같은 플라즈마가 존재하는 상태에서의 열 어닐링일 수 있다.
트랜지스터 컴포넌트들 중 임의의 것의 인쇄, 및/또는 에칭 또는 패턴화 공정들 중 임의의 것을 위한 마스킹층들의 인쇄와 같은 상기 인쇄 공정들 중 임의의 것에서 사용되는 인쇄판들은 명칭이 "Patterned Printing Plates And Processes For Printing Electrical Elements"인 미국 특허 출원 공개 제2008/0092377호에 기술된 것과 같은 하나 이상의 방법들에 의해 형성될 수 있다. 그러한 인쇄판들은 인쇄된 디자인의 고품질의 표면 모폴로지 및/또는 보다 더 엄격한 허용오차를 만들 수 있다. 또한, 위에서 설명된 에칭 단계들 중 임의의 것에서 전통적인 포토리소그래피 기법들이 이용될 수 있다.
위에서 설명된 방법들 및 기법들을 달성하기 위한 시스템들은 본 기술분야에 통상의 지식을 가진 자가 예상할 수 있는 임의의 수의 도구 집합 및 도구 집합들의 조합을 포함할 수 있다.
일 실시예에서, 도 10의 단계들(302 내지 306) 중 임의의 것을 참조하면, 도 20의 단계들(502 및 504), 또는 도 21의 단계들(602 및 604) 중 임의의 것은 적어도 하나의 진공 퇴적 챔버 및 레이저 어닐링 챔버를 포함하는 단일 로터리 드럼(single rotary drum)과 같은 퇴적 시스템(이하에서 "시스템 1"이라고 함)에서 수행될 수 있다. 예시적인 실시예에서, 로터리 드럼 시스템은 기판을 장벽층으로 스퍼터 코팅하기 위한 제1 퇴적 챔버, 실리콘층을 스퍼터 코팅하기 위한 제2 퇴적 챔버, 및 실리콘층의 영역들을 결정화하기 위한 레이저 어닐링 챔버를 포함할 수 있다.
다른 실시예에서, 도 10의 단계(308), 도 20의 단계(514) 또는 도 21의 단계(614)는 HF 세정 스테이션과 같은 적어도 하나의 세정 스테이션, 및 연속으로 게이트 유전체층을 퇴적하기 위한 퇴적 챔버를 포함하는 유전체 퇴적 시스템(이하에서 "시스템 2"라고 함)에서 수행될 수 있다. 세정 공정과 퇴적 공정은 동일 시스템에서 또는 별개의 시스템들에서 수행될 수 있다.
다른 실시예에서, 도 10의 단계(310), 도 20의 단계(506), 또는 도 21의 단계(606)는 마스킹층 인쇄기 시스템("시스템 3")을 이용하여 수행될 수 있다. 예를 들어, 그러한 마스킹층 인쇄기 시스템은 잉크젯 또는 그라비어 스테이션과 같은 단일 인쇄 스테이션을 포함할 수 있다. 다른 예에서, 인쇄기 시스템은 마스킹층 재료에서의 핀홀의 확률을 최소화하기 위해, 적어도 2개의 마스킹층 인쇄 스테이션을 연속하여 포함한다. 단일 인쇄 스테이션 이후, 또는 다중 인쇄 스테이션 시스템에서의 복수의 인쇄 스테이션 사이 또는 복수의 인쇄 스테이션 이후 등에서, 선택적인 경화 스테이션이 마스킹층 인쇄기 시스템들에 배치될 수 있다.
다른 실시예에서, 도 10의 단계들(312 및 314), 도 20의 단계들(508, 510 및/또는 518), 또는 단계들(608 및 610, 및/또는 620)은 적어도 하나의 에칭 스테이션과 그에 후속하는 선택적인 마스킹층 스트립핑 스테이션을 포함하는 에칭 시스템("시스템 4")에서 수행될 수 있다. 에칭 스테이션들은 습식 에칭, 건식 에칭, 에칭 페이스트, 및 그들의 조합을 포함할 수 있다. 일례에서, 위에서 도 10의 단계(312)에서 설명된 것과 같은 3단계 에칭 공정을 달성하기 위해, HF 에칭 스테이션에 후속하여 KOH 에칭 스테이션이 있고, 그에 후속하여 제2 HF 에칭 스테이션이 있고, 그에 후속하여 용제-기반의 마스킹층 스트립핑 스테이션이 있다. 각각의 에칭 스테이션 및 마스킹층 스트리핑 스테이션 사이 또는 이후에, 하나 이상의 선택적인 린싱(rinsing) 스테이션 및/또는 하나 이상의 선택적인 건조 스테이션이 배치될 수 있다.
다른 실시예에서, 도 10의 단계(316), 도 20의 단계(516), 또는 도 21의 단계(616)는 게이트 전극 인쇄기 시스템("시스템 5")을 통해 달성될 수 있다. 그러한 시스템은 예를 들어, 잉크젯 또는 그라비어 스테이션과 같은 단일 인쇄 스테이션과, 그에 후속하는 하나 이상의 경화 스테이션을 포함할 수 있다. 대안적으로 시스템 3과 유사한 시스템도 이용될 수 있다.
다른 실시예에서, 도 20의 단계(518) 또는 도 21의 단계(620)는 단일 스테이션 습식조(single station wet bath)("시스템 6")를 이용하여 수행될 수 있거나, 또는 아래에서 설명되는 에칭 및 도핑 시스템과 조합될 수 있다. 도 10의 단계들(320 및 322), 도 20의 단계들(522 및 524), 또는 도 21의 단계들(622 및 624)은 HF 에칭 스테이션과 같은 제1 에칭 스테이션, PECVD 스테이션과 같은 도펀트 퇴적 스테이션, 및 그에 후속하는 하나 이상의 레이저 도핑 스테이션을 포함하는 단일의 에칭 및 도핑 시스템("시스템 7")에서 조합될 수 있다.
다른 실시예에서, 도 10의 단계(324), 도 20의 단계(526), 또는 도 21의 단계(626)는 선태적인 건조를 갖는 단일 스테이션 습식조("시스템 8")를 이용하여 달성될 수 있다. 대안적으로, 위에서 설명된 시스템 4와 유사한 시스템이 이용될 수 있다.
다른 실시예에서, 도 10의 단계들(320 내지 324), 도 20의 단계들(520 내지 526), 또는 도 21의 단계들(622 내지 626)의 반복은 시스템 7 자체에서 수행되거나, 그 자신의 시스템으로서 수행될 수 있다. 그 자신의 시스템을 갖는 것의 이점은 처리량의 이점(망-기반(web-based) 동작들에 대해, 복수의 전달(pass)을 수행할 필요가 없음), 및 반대 도펀트 유형들을 이용할 때의 도펀트 유형들의 교차 오염을 방지하는 것을 포함한다.
본 발명의 방법들은 적어도 시스템 1, 2, 3, 4 및 7을 포함하는 단일 장치에서 달성될 수 있다.
따라서, 본 발명은 앞에서 확인된 결점들 및 단점들 중 많은 것을 다루고 해결한다. 본 발명은 필수적인 속성에서 벗어나지 않는 다른 구체적인 형태들로 구현될 수 있다. 따라서, 설명된 실시예들은 모든 면에서 제한적인 것이 아니라 예시적인 것으로 고려되어야 한다.

Claims (56)

  1. 자기정렬된(self-aligned) 실리콘 박막 트랜지스터를 제조하기 위한 방법으로서,
    대체로(generally) 플렉시블한 기판을 제공하는 단계;
    상기 플렉시블한 기판의 적어도 일부분 상에 장벽 재료를 패턴화(patterning)하는 단계;
    상기 장벽 재료의 적어도 일부분 상에 적어도 하나의 실리콘 어셈블리를 형성하는 단계;
    상기 적어도 하나의 실리콘 어셈블리의 적어도 일부분 상에 게이트 유전체를 형성하기 위해 유전체 재료를 퇴적하는 단계;
    상기 유전체 재료의 적어도 일부분 상에 게이트 전극 재료를 퇴적하는 단계;
    상기 게이트 전극 재료 및 상기 유전체 재료를 선택적으로 패턴화하여, 적어도 하나의 트랜지스터 어셈블리를 형성하는 단계;
    상기 적어도 하나의 트랜지스터 어셈블리의 영역들을 선택적으로 도핑하여, 소스 및 드레인을 형성하는 단계; 및
    잉여의 도핑 재료를 제거하여, 자기정렬된 실리콘 박막 트랜지스터를 형성하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 장벽 재료는 CVD(chemical vapor deposition), PECVD(plasma-enhanced CVD), 전자빔 증착(electron beam evaporation), 스퍼터 퇴적(sputter deposition), DC 스퍼터 퇴적, 펄스(pulsed) DC 스퍼터 퇴적, RF 스퍼터 퇴적, 전자빔 증착, 액상 퇴적(liquid phase deposition), 인쇄 및 이들의 조합으로 이루어진 그룹으로부터 선택된 저온 기법(low temperature technique)을 이용하여 퇴적되는 방법.
  3. 제2항에 있어서,
    상기 장벽 재료는 플렉소그래피(flexography), 제트 시스템(jetting system), 그라비어(gravure), 스크린 인쇄, 및 이들의 조합으로 이루어진 그룹으로부터 선택된 인쇄 기법에 의해 퇴적되는 방법.
  4. 제1항에 있어서,
    상기 유전체 재료는 CVD, PECVD, 전자빔 증착, 스퍼터 퇴적, DC 스퍼터 퇴적, 펄스 DC 스퍼터 퇴적, RF 스퍼터 퇴적, 전자빔 증착, 액상 퇴적, 인쇄 및 이들의 조합으로 이루어진 그룹으로부터 선택된 저온 기법을 이용하여 퇴적되는 방법.
  5. 제1항에 있어서,
    상기 게이트 전극은 금, 백금, 은, 니켈, 티타늄, 코발트, 크롬, 텅스텐, 알루미늄, 실리콘, 도핑된 실리콘, 도전성 폴리머, 이러한 재료들의 합금, 및 이들의 조합으로 이루어진 그룹으로부터 선택된 도전성이 높은 재료를 포함하는 방법.
  6. 제5항에 있어서,
    상기 게이트 전극은 도핑된 실리콘을 포함하는 방법.
  7. 제1항에 있어서,
    상기 게이트 전극은 CVD, PECVD, PVD, DC 스퍼터 퇴적, 전자빔 증착, 열 전사, 또는 인쇄에 의해 퇴적되는 방법.
  8. 제7항에 있어서,
    상기 게이트 전극을 퇴적하는 단계는,
    마스킹된 영역들과 마스킹되지 않은 영역들을 형성하기 위해 상기 게이트 전극 재료 위에 마스킹층을 인쇄하는 단계,
    상기 마스킹되지 않은 영역 내의 상기 게이트 전극 재료를 에칭하는 단계, 및
    상기 마스킹층을 제거하여, 패턴화된 게이트 전극을 형성하는 단계를 포함하는 방법.
  9. 제1항에 있어서,
    상기 적어도 하나의 트랜지스터 어셈블리의 영역들을 선택적으로 도핑하는 단계는,
    상기 적어도 하나의 트랜지스터 어셈블리 중 제1 트랜지스터 어셈블리의 제1 부분에 제1 도펀트 재료를 도입하는 단계;
    상기 제1 트랜지스터 어셈블리의 제2 부분에 상기 제1 도펀트 재료를 도입하는 단계;
    상기 제1 도펀트 재료가 상기 제1 부분 내로 전사(transfer)되어 상기 소스를 형성하고, 상기 제1 도펀트 재료가 상기 제2 부분 내로 전사되어 상기 드레인을 형성하도록, 상기 제1 트랜지스터 어셈블리를 레이저 어닐링하는 단계 - 상기 제1 트랜지스터 어셈블리의 제3 부분은, 상기 제1 도펀트 재료가 상기 제3 부분 내로는 도입되지 않도록, 상기 제1 부분과 상기 제2 부분 사이에 그리고 게이트 전극층 아래에 위치되어, 채널을 형성함 -; 및
    모든 잉여의 제1 도펀트 재료를 제거하는 단계
    를 포함하는 방법.
  10. 제9항에 있어서,
    상기 제1 도펀트 재료는 상기 제1 부분과 상기 제2 부분에 동시에 도입되고, 이어서 상기 소스, 상기 드레인 및 상기 채널을 동시에 형성하기 위해 상기 제1 부분 및 상기 제2 부분이 레이저 어닐링되는 방법.
  11. 제1항에 있어서,
    상기 적어도 하나의 트랜지스터 어셈블리의 영역들을 선택적으로 도핑하는 단계는,
    상기 적어도 하나의 트랜지스터 어셈블리 중 제1 트랜지스터 어셈블리 상에 제1 도펀트 재료를 퇴적하는 단계, 및
    상기 소스, 상기 드레인 및 상기 게이트 전극을 도핑하기 위해, 상기 제1 트랜지스터 어셈블리를 레이저 어닐링하는 단계를 포함하는 방법.
  12. 제11항에 있어서,
    상기 제1 도펀트 재료는 상기 적어도 하나의 트랜지스터 어셈블리 중 적어도 하나에 블랭킷 퇴적되고(blanket deposited), 상기 소스, 상기 드레인 및 상기 게이트 전극을 도핑하기 위해 상기 제1 도펀트 재료가 선택적으로 레이저 어닐링되는 방법.
  13. 제11항에 있어서,
    상기 제1 도펀트 재료는 상기 적어도 하나의 트랜지스터 어셈블리 중 적어도 하나에 선택적으로 퇴적되고, 상기 소스, 상기 드레인 및 상기 게이트 전극을 도핑하기 위해 상기 제1 도펀트 재료가 대체로(generally) 어닐링되는 방법.
  14. 제11항에 있어서,
    상기 적어도 하나의 트랜지스터 어셈블리는 적어도 상기 제1 트랜지스터 어셈블리, 및 제2 트랜지스터 어셈블리를 포함하고, 상기 적어도 하나의 트랜지스터 어셈블리의 영역들을 선택적으로 도핑하는 단계는,
    상기 적어도 하나의 트랜지스터 어셈블리 중 제2 트랜지스터 어셈블리 상에 제2 도펀트 재료를 퇴적하는 단계, 및
    상기 소스, 상기 드레인 및 상기 게이트 전극을 도핑하기 위하여 상기 제2 트랜지스터 어셈블리를 레이저 어닐링하는 단계를 더 포함하는 방법.
  15. 제9항에 있어서,
    상기 제1 부분 및 상기 제2 부분을 형성하기 위하여, 상기 제1 도펀트 재료를 선택적으로 인쇄함으로써 상기 제1 도펀트 재료가 상기 제1 트랜지스터 어셈블리에 도입되고, 상기 제1 트랜지스터 어셈블리는 대체로 레이저 어닐링되는 방법.
  16. 제9항에 있어서,
    상기 적어도 하나의 트랜지스터 어셈블리는 적어도 상기 제1 트랜지스터 어셈블리 및 제2 트랜지스터 어셈블리를 포함하고, 상기 방법은,
    상기 제2 트랜지스터 어셈블리의 제1 부분에 제2 도펀트 재료를 도입하는 단계;
    상기 제2 트랜지스터 어셈블리의 제2 부분에 상기 제2 도펀트 재료를 도입하는 단계;
    상기 제2 도펀트 재료가 상기 제1 부분 내로 전사되어 소스를 형성하고, 상기 제2 도펀트 재료가 상기 제2 부분 내로 전사되어 상기 드레인을 형성하도록, 상기 제2 트랜지스터 어셈블리를 레이저 어닐링하는 단계 - 상기 제2 트랜지스터 어셈블리의 제3 부분은, 상기 제2 도펀트 재료가 상기 제3 부분 내로는 도입되지 않도록, 상기 제1 부분과 상기 제2 부분 사이에 그리고 게이트 전극층 아래에 위치되어, 채널을 형성함 -; 및
    모든 잉여 제2 도펀트 재료를 제거하는 단계를 더 포함하는 방법.
  17. 제16항에 있어서,
    상기 제1 도펀트 재료 및 제2 도펀트 재료 둘다가 상기 제1 트랜지스터 어셈블리 및 상기 제2 트랜지스터 어셈블리에 각각 도입된 후에 레이저 어닐링이 수행되는 방법.
  18. 제16항에 있어서,
    상기 제2 도펀트 재료가 상기 제2 트랜지스터 어셈블리에 도입되어 레이저 어닐링되기 전에, 상기 제1 도펀트 재료가 상기 제1 트랜지스터 어셈블리에 도입되어 레이저 어닐링되는 방법.
  19. 제16항에 있어서,
    상기 제1 도펀트 재료 및 상기 제2 도펀트 재료 중 적어도 하나는 제트 시스템, 그라비어, 플렉소그래피, 스크린 인쇄, 및 이들의 조합으로 이루어진 그룹으로부터 선택된 인쇄 기법에 의해 상기 적어도 하나의 트랜지스터 어셈블리에 도입되는 방법.
  20. 제16항에 있어서,
    상기 제1 도펀트 재료는 N형 도펀트를 포함하고, 상기 제2 도펀트 재료는 P형 도펀트를 포함하는 방법.
  21. 제1항에 있어서,
    상기 장벽 재료는 제트 시스템, 그라비어, 플렉소그래피, 스크린 인쇄, 및 이들의 조합으로 이루어진 그룹으로부터 선택된 인쇄 기법에 의해 패턴화되는 스핀-온-글래스(spin-on-glass) 재료를 포함하는 방법.
  22. 제1항에 있어서,
    적어도 하나의 실리콘 어셈블리를 형성하는 단계는,
    상기 플렉시블 기판 및 상기 장벽 재료 중 적어도 하나에 실리콘막을 퇴적하는 단계;
    상기 실리콘막을 세정하는 단계; 및
    상기 실리콘막을 레이저 어닐링하는 단계를 포함하는 방법.
  23. 제22항에 있어서,
    상기 실리콘막의 마스킹된 영역들 및 마스킹되지 않은 영역들을 규정하기 위해, 상기 실리콘막의 일부분 위에 마스킹층 재료를 선택적으로 인쇄하는 단계;
    상기 실리콘막의 마스킹되지 않은 영역들을 에칭하는 단계; 및
    상기 마스킹층 재료를 제거하여 상기 적어도 하나의 실리콘 어셈블리를 형성하는 단계를 더 포함하는 방법.
  24. 제1항에 있어서,
    상기 소스, 게이트 전극 및 상기 드레인으로의 컨택트들을 인쇄하는 단계를 더 포함하는 방법.
  25. 제1항에 있어서,
    선택적으로 도핑하기 전에, 상기 게이트 전극 위에 보호층을 퇴적하는 단계를 더 포함하는 방법.
  26. 자기정렬된 실리콘 박막 트랜지스터로서,
    플렉시블 기판;
    상기 플렉시블 기판의 적어도 일부분 위의 패턴화된 장벽층;
    상기 장벽층의 적어도 일부분 위에 형성된 실리콘 어셈블리 - 상기 실리콘 어셈블리는 제1 도펀트 재료를 포함하는 제1 부분, 상기 제1 도펀트 재료를 포함하는 제2 부분, 및 상기 제1 부분과 상기 제2 부분 사이에 위치된 제3 부분을 포함하고, 상기 제1 부분은 소스를 형성하고, 도핑된 상기 제2 부분은 드레인을 형성하고, 상기 제3 부분은 채널을 형성함 -;
    상기 소스와 상기 드레인 사이의 상기 채널의 적어도 일부분 위에 형성된 게이트 유전체; 및
    상기 게이트 유전체의 적어도 일부분 위에 형성된 게이트 전극
    을 포함하는 실리콘 박막 트랜지스터.
  27. 제26항에 있어서,
    상기 패턴화된 장벽층은 약 1 내지 약 2000㎚ 두께인 실리콘 박막 트랜지스터.
  28. 제26항에 있어서,
    상기 패턴화된 장벽층은 스핀-온-글래스를 포함하는 실리콘 박막 트랜지스터.
  29. 제26항에 있어서,
    상기 패턴화된 장벽층은 인쇄에 의해 상기 플렉시블 기판의 적어도 일부분 상에 퇴적되는 실리콘 박막 트랜지스터.
  30. 제26항에 있어서,
    상기 게이트 전극은 금, 백금, 은, 니켈, 티타늄, 코발트, 크롬, 텅스텐, 알루미늄, 실리콘, 도핑된 실리콘, 도전성 폴리머, 이러한 재료들의 합금, 및 이들의 조합으로 이루어진 그룹으로부터 선택된 도전성이 높은 재료를 포함하는 실리콘 박막 트랜지스터.
  31. 제30항에 있어서,
    상기 게이트 전극은 도핑된 실리콘을 포함하는 실리콘 박막 트랜지스터.
  32. 제26항에 있어서,
    상기 제1 도펀트 재료는 N형 도펀트 또는 P형 도펀트를 포함하는 실리콘 박막 트랜지스터.
  33. 자기정렬된 실리콘 박막 트랜지스터를 형성하기 위한 방법으로서,
    대체로 플렉시블한 기판을 제공하는 단계;
    상기 플렉시블한 기판의 적어도 일부분 상에 장벽 재료를 퇴적하는 단계;
    상기 장벽 재료의 적어도 일부분 상에 적어도 하나의 실리콘 어셈블리를 형성하는 단계;
    UV/O2, UV/O2/F2, 습식 세정 및 이들의 조합으로 이루어진 그룹으로부터 선택된 세정 기법을 이용하여 상기 적어도 하나의 실리콘 어셈블리를 세정하여, 그에 의해 상기 적어도 하나의 실리콘 어셈블리의 적어도 일부분 상에 SiO2 계면을 형성하는 단계;
    게이트 유전체를 형성하기 위해 상기 SiO2 계면의 적어도 일부분 상에 유전체 재료를 퇴적하는 단계 - 상기 유전체 재료는 CVD, PECVD, 스퍼터 퇴적, DC 스퍼터 퇴적, 펄스 DC 스퍼터 퇴적, RF 스퍼터 퇴적, 전자빔 증착, 액상 퇴적, 인쇄 및 이들의 조합을 포함하는 저온 기법을 이용하여 퇴적될 수 있음 -;
    상기 게이트 유전체의 적어도 일부분 상에 게이트 전극 재료를 퇴적하는 단계;
    상기 게이트 전극 재료 및 상기 유전체 재료를 선택적으로 패턴화하여, 적어도 하나의 트랜지스터 어셈블리를 형성하는 단계;
    상기 적어도 하나의 트랜지스터 어셈블리의 영역들을 선택적으로 도핑하여, 소스 및 드레인을 형성하는 단계; 및
    잉여의 도핑 재료를 제거하여, 자기정렬된 실리콘 박막 트랜지스터를 형성하는 단계
    를 포함하는 방법.
  34. 제33항에 있어서,
    상기 장벽 재료는 CVD, PECVD, 스퍼터 퇴적, DC 스퍼터 퇴적, 펄스 DC 스퍼터 퇴적, RF 스퍼터 퇴적, 전자빔 증착, 액상 퇴적, 인쇄 및 이들의 조합으로 이루어진 그룹으로부터 선택된 저온 기법을 이용하여 퇴적되는 방법.
  35. 제34항에 있어서,
    패턴화된 장벽층을 형성하기 위해, 상기 장벽 재료는 플렉소그래피, 제트 시스템, 그라비어, 스크린 인쇄, 및 이들의 조합으로 이루어진 그룹으로부터 선택된 인쇄 기법에 의해 퇴적되는 방법.
  36. 제33항에 있어서,
    상기 게이트 전극은 금, 백금, 은, 니켈, 티타늄, 코발트, 크롬, 텅스텐, 알루미늄, 실리콘, 도핑된 실리콘, 도전성 폴리머, 이러한 재료들의 합금, 및 이들의 조합으로 이루어진 그룹으로부터 선택된 도전성이 높은 재료를 포함하는 방법.
  37. 제36항에 있어서,
    상기 게이트 전극은 도핑된 실리콘을 포함하는 방법.
  38. 제33항에 있어서,
    상기 게이트 전극은 CVD, PECVD, PVD, DC 스퍼터 퇴적, 펄스 DC 스퍼터 퇴적, RF 스퍼터 퇴적, 전자빔 증착, 열 전사, 또는 인쇄에 의해 퇴적되는 방법.
  39. 제38항에 있어서,
    마스킹된 영역들 및 마스킹되지 않은 영역들을 형성하기 위해 상기 게이트 전극 재료 위에 마스킹층을 인쇄하고,
    상기 마스킹되지 않은 영역들 내의 상기 게이트 전극 재료를 에칭하고,
    상기 마스킹층을 제거하여, 패턴화된 게이트 전극을 형성함으로써, 상기 게이트 전극을 패턴화하는 단계를 더 포함하는 방법.
  40. 제33항에 있어서,
    상기 적어도 하나의 트랜지스터 어셈블리의 영역들을 선택적으로 도핑하는 단계는,
    상기 적어도 하나의 트랜지스터 어셈블리 중 제1 트랜지스터 어셈블리의 제1 부분에 제1 도펀트 재료를 도입하는 단계;
    상기 제1 트랜지스터 어셈블리의 제2 부분에 상기 제1 도펀트 재료를 도입하는 단계;
    상기 제1 도펀트 재료가 상기 제1 부분 내로 전사되어 상기 소스를 형성하고, 상기 제1 도펀트 재료가 상기 제2 부분 내로 전사되어 상기 드레인을 형성하도록, 상기 제1 트랜지스터 어셈블리를 레이저 어닐링하는 단계 - 상기 제1 트랜지스터 어셈블리의 제3 부분은, 상기 제1 도펀트 재료가 상기 제3 부분 내로는 도입되지 않도록, 상기 제1 부분과 상기 제2 부분 사이에 그리고 게이트 전극층 아래에 위치되어, 채널을 형성함 -; 및
    모든 잉여의 제1 도펀트 재료를 제거하는 단계를 포함하는 방법.
  41. 제40항에 있어서,
    상기 제1 도펀트 재료는 상기 제1 부분과 상기 제2 부분에 동시에 도입되고, 이어서 상기 소스, 상기 드레인 및 상기 채널을 동시에 형성하기 위해 상기 제1 부분 및 상기 제2 부분이 레이저 어닐링되는 방법.
  42. 제33항에 있어서,
    상기 적어도 하나의 트랜지스터 어셈블리의 영역들을 선택적으로 도핑하는 단계는,
    상기 적어도 하나의 트랜지스터 어셈블리 중 적어도 하나의 트랜지스터 어셈블리 상에 제1 도펀트 재료를 퇴적하는 단계, 및
    상기 소스, 상기 드레인 및 게이트 전극을 도핑하기 위해 레이저 어닐링하는 단계를 포함하는 방법.
  43. 제42항에 있어서,
    상기 제1 도펀트 재료는 상기 적어도 하나의 트랜지스터 어셈블리 중 적어도 하나의 트랜지스터 어셈블리 상에 블랭킷 퇴적되고, 상기 소스, 상기 드레인 및 상기 게이트 전극을 도핑하기 위해 상기 제1 도펀트 재료가 선택적으로 레이저 어닐링되는 방법.
  44. 제42항에 있어서,
    상기 제1 도펀트 재료는 상기 적어도 하나의 트랜지스터 어셈블리 중 적어도 하나의 트랜지스터 어셈블리에 선택적으로 퇴적되고, 상기 소스, 상기 드레인 및 상기 게이트 전극을 도핑하기 위해 상기 제1 도펀트 재료가 대체로(generally) 어닐링되는 방법.
  45. 제42항에 있어서,
    상기 적어도 하나의 트랜지스터 어셈블리는 적어도 상기 제1 트랜지스터 어셈블리, 및 제2 트랜지스터 어셈블리를 포함하고, 상기 적어도 하나의 트랜지스터 어셈블리의 영역들을 선택적으로 도핑하는 단계는,
    상기 적어도 하나의 트랜지스터 어셈블리 중 제2 트랜지스터 어셈블리 상에 제2 도펀트 재료를 퇴적하는 단계, 및
    상기 소스, 상기 드레인 및 상기 게이트 전극을 도핑하기 위하여 상기 제2 트랜지스터 어셈블리를 레이저 어닐링하는 단계를 더 포함하는 방법.
  46. 제40항에 있어서,
    상기 제1 부분 및 상기 제2 부분을 형성하기 위하여, 상기 제1 도펀트 재료를 선택적으로 인쇄함으로써 상기 제1 도펀트 재료가 상기 제1 트랜지스터 어셈블리에 도입되고, 상기 제1 트랜지스터 어셈블리는 대체로 레이저 어닐링되는 방법.
  47. 제40항에 있어서,
    상기 적어도 하나의 트랜지스터 어셈블리는 적어도 상기 제1 트랜지스터 어셈블리 및 제2 트랜지스터 어셈블리를 포함하고, 상기 방법은,
    상기 제2 트랜지스터 어셈블리의 제1 부분에 제2 도펀트 재료를 도입하는 단계;
    상기 제2 트랜지스터 어셈블리의 제2 부분에 상기 제2 도펀트 재료를 도입하는 단계;
    상기 제2 도펀트 재료가 상기 제1 부분 내로 전사되어 소스를 형성하고, 상기 제2 도펀트 재료가 상기 제2 부분 내로 전사되어 상기 드레인을 형성하도록, 상기 제2 트랜지스터 어셈블리를 레이저 어닐링하는 단계 - 상기 제2 트랜지스터 어셈블리의 제3 부분은, 상기 제2 도펀트 재료가 상기 제3 부분 내로는 도입되지 않도록, 상기 제1 부분과 상기 제2 부분 사이에 그리고 게이트 전극층 아래에 위치되어, 채널을 형성함 -; 및
    모든 잉여 제2 도펀트 재료를 제거하는 단계를 더 포함하는 방법.
  48. 제47항에 있어서,
    상기 제1 도펀트 재료 및 상기 제2 도펀트 재료 둘다가 상기 제1 트랜지스터 어셈블리 및 상기 제2 트랜지스터 어셈블리에 각각 도입된 후에 레이저 어닐링이 수행되는 방법.
  49. 제47항에 있어서,
    상기 제2 도펀트 재료가 상기 제2 트랜지스터 어셈블리에 도입되어 레이저 어닐링되기 전에, 상기 제1 도펀트 재료가 상기 제1 트랜지스터 어셈블리에 도입되어 레이저 어닐링되는 방법.
  50. 제47항에 있어서,
    상기 제1 도펀트 재료 및 상기 제2 도펀트 재료 중 적어도 하나는 제트 시스템, 그라비어, 플렉소그래피, 및 이들의 조합으로 이루어진 그룹으로부터 선택된 인쇄 기술에 의해 상기 적어도 하나의 트랜지스터 어셈블리에 도입되는 방법.
  51. 제47항에 있어서,
    상기 제1 도펀트 재료는 N형 도펀트를 포함하고, 상기 제2 도펀트 재료는 P형 도펀트를 포함하는 방법.
  52. 제33항에 있어서,
    상기 장벽 재료는 제트 시스템, 그라비어, 플렉소그래피, 스크린 인쇄, 및 이들의 조합으로 이루어진 그룹으로부터 선택된 인쇄 기술에 의해 패턴화된 스핀-온-글래스 재료를 포함하는 방법.
  53. 제33항에 있어서,
    적어도 하나의 실리콘 어셈블리를 형성하는 단계는,
    상기 플렉시블 기판 및 상기 장벽 재료 중 적어도 하나에 실리콘막을 퇴적하는 단계;
    상기 실리콘막을 세정하는 단계; 및
    상기 실리콘막을 레이저 어닐링하는 단계를 포함하는 방법.
  54. 제53항에 있어서,
    상기 실리콘막의 마스킹된 영역들 및 마스킹되지 않은 영역들을 규정하기 위해, 상기 실리콘막의 일부분 위에 마스킹층 재료를 선택적으로 인쇄하는 단계;
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    상기 마스킹층 재료를 제거하여 상기 적어도 하나의 실리콘 어셈블리를 형성하는 단계를 더 포함하는 방법.
  55. 제33항에 있어서,
    상기 소스, 게이트 전극 및 상기 드레인으로의 컨택트들을 인쇄하는 단계를 더 포함하는 방법.
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