KR20060098002A - 유기 박막 트랜지스터 및 이를 구비한 평판 디스플레이 장치 - Google Patents

유기 박막 트랜지스터 및 이를 구비한 평판 디스플레이 장치 Download PDF

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Abstract

본 발명은 소스 전극 또는 드레인 전극과 p형 유기 반도체층 사이의 정공 이동이 보다 원활해진 유기 박막 트랜지스터 및 이를 구비한 평판 디스플레이 장치를 위하여, 기판과, 상기 기판의 상부에 배치된 게이트 전극과, 상기 게이트 전극과 절연된 p형 유기 반도체층과, 상기 게이트 전극과 절연되고 서로 이격되어 배치된 소스 전극 및 드레인 전극, 그리고 상기 소스 전극 및 상기 드레인 전극과 상기 p형 유기 반도체층 사이에 개재된 정공 주입층을 구비하는 것을 특징으로 하는 유기 박막 트랜지스터 및 이를 구비한 평판 디스플레이 패널을 제공한다.

Description

유기 박막 트랜지스터 및 이를 구비한 평판 디스플레이 장치{Organic thin film transistor and flat display apparatus comprising the same}
도 1은 본 발명의 바람직한 일 실시예에 따른 유기 박막 트랜지스터를 개략적으로 도시하는 단면도이다.
도 2는 도 1에 도시된 유기 박막 트랜지스터의 변형예를 개략적으로 도시하는 단면도이다.
도 3은 본 발명의 바람직한 다른 일 실시예에 따른 유기 박막 트랜지스터를 개략적으로 도시하는 단면도이다.
도 4는 본 발명의 바람직한 또 다른 일 실시예에 따른 유기 박막 트랜지스터를 개략적으로 도시하는 단면도이다.
도 5는 본 발명의 바람직한 또 다른 일 실시예에 따른 전계발광 디스플레이 장치를 개략적으로 도시하는 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
102; 기판 122: p형 유기 반도체층
122a: 정공 주입층 123; 게이트 절연막
124: 게이트 전극 126: 소스 전극
127: 드레인 전극
본 발명은 유기 박막 트랜지스터 및 이를 구비한 평판 디스플레이 장치에 관한 것으로서, 더 상세하게는 소스 전극 또는 드레인 전극과 p형 유기 반도체층 사이의 정공 이동이 보다 원활해진 유기 박막 트랜지스터 및 이를 구비한 평판 디스플레이 장치에 관한 것이다.
반도체 특성을 나타내는 공액성 유기 고분자인 폴리아세틸렌이 개발된 이후, 유기물의 특징, 즉 합성 방법이 다양하고 섬유나 필름 형태로 용이하게 성형할 수 있다는 특징과, 유연성, 전도성 및 저렴한 생산비 등의 장점 때문에, 유기물을 이용한 트랜지스터에 대한 연구가 기능성 전자소자 및 광소자 등의 광범위한 분야에서 활발히 이루어지고 있다.
종래의 실리콘 박막 트랜지스터는 고농도의 불순물로 도핑된 소스 영역 및 드레인 영역과 상기 두 영역의 사이에 형성된 채널 영역을 갖는 반도체층을 구비하며, 상기 반도체층과 절연되어 상기 채널 영역에 대응되는 영역에 위치하는 게이트 전극과, 상기 소스 영역 및 드레인 영역에 각각 접하는 소스 전극 및 드레인 전극을 갖는다.
그러나 상기와 같은 구조의 기존의 실리콘 박막 트랜지스터에는 제조 비용이 많이 들고, 외부의 충격에 의해 쉽게 깨지며, 300℃ 이상의 고온 공정에 의해 생산되기 때문에 플라스틱 기판 등을 사용할 수 없다는 등의 문제점이 있었다.
특히 액정 표시장치(LCD : liquid display device)나 전계발광 표시장치(ELD : electroluminescence display device) 등의 평판 표시장치에는 각 화소의 동작을 제어하는 스위칭 소자 및 각 화소의 구동 소자로 박막 트랜지스터가 사용되는 바, 이러한 평판 표시장치에 있어서 최근 요구되고 있는 대형화 및 박형화와 더불어 플렉서블(flexible) 특성을 만족시키기 위해, 기존의 글라스재가 아닌 플라스틱재 등으로 구비되는 기판을 사용하려는 시도가 계속되고 있다. 그러나 플라스틱 기판을 사용할 경우에는 전술한 바와 같이 고온 공정이 아닌 저온 공정을 사용해야 한다. 따라서, 종래의 실리콘 박막 트랜지스터를 사용하기가 어려운 문제가 있었다.
반면, 박막 트랜지스터의 반도체층으로 유기막을 사용할 경우에는 이러한 문제점들을 해결할 수 있기 때문에, 최근 유기막을 반도체층으로 사용하는 유기 박막 트랜지스터(organic thin film transistor)에 대한 연구가 활발히 이루어지고 있다.
그러나 유기 박막 트랜지스터의 경우 소스 전극 및 드레인 전극과 유기 반도체층 사이의 접촉 저항이 크다는 문제점이 있었다. 즉, 종래의 실리콘 박막 트랜지스터에 구비된 실리콘 반도체층과 달리 유기 박막 트랜지스터에 구비된 유기 반도체층에는 고농도의 도핑을 실시할 수 없으며, 이에 따라 소스 전극 및 드레인 전극과 유기 반도체층 사이의 접촉 저항이 크게 되어 오믹 컨택(ohmic contact)을 형성할 수 없다는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 소스 전극 또는 드레인 전극과 p형 유기 반도체층 사이의 정공 이동이 보다 원활해진 유기 박막 트랜지스터 및 이를 구비한 평판 디스플레이 장치를 제공하는 것을 목적으로 한다.
상기와 같은 목적 및 그 밖의 여러 목적을 달성하기 위하여, 본 발명은, 기판과, 상기 기판의 상부에 배치된 게이트 전극과, 상기 게이트 전극과 절연된 p형 유기 반도체층과, 상기 게이트 전극과 절연되고 서로 이격되어 배치된 소스 전극 및 드레인 전극, 그리고 상기 소스 전극 및 상기 드레인 전극과 상기 p형 유기 반도체층 사이에 개재된 정공 주입층을 구비하는 것을 특징으로 하는 유기 박막 트랜지스터를 제공한다.
이러한 본 발명의 다른 특징에 의하면, 상기 p형 유기 반도체층은 정공 수송층인 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 p형 유기 반도체층은 상기 소스 전극 및 상기 드레인 전극의 상부에 배치되고, 상기 게이트 전극은 상기 p형 유기 반도체층의 상부에 배치되며, 상기 p형 유기 반도체층과 상기 게이트 전극 사이에는 게이트 절연막이 더 구비되는 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 정공 주입층은 상기 소스 전극 및 상기 드레인 전극을 덮도록 상기 기판의 전면(全面)에 배치되는 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 p형 유기 반도체층은 상기 게이트 전극의 상부에 배치되고, 상기 소스 전극 및 상기 드레인 전극은 상기 p형 유기 반도체층의 상부에 배치되며, 상기 p형 유기 반도체층과 상기 게이트 전극 사이에는 게이트 절연막이 더 구비되는 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 정공 주입층은 상기 p형 유기 반도체층을 덮도록 배치되는 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 정공 주입층의 호모 레벨은 상기 소스 전극 또는 상기 드레인 전극의 페르미 레벨과 상기 p형 유기 반도체층의 호모 레벨 사이에 위치하는 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 p형 유기 반도체층의 정공 이동도는 상기 정공 주입층의 정공 이동도보다 큰 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 정공 주입층의 두께는 10nm 내지 100nm인 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 정공 주입층은 트리아릴아민계 화합물, 디아릴아민계 화합물, 아릴아민계 화합물 및 메탈을 함유하는 프탈로시안계 화합물로 이루어진 군으로부터 선택된 하나 이상을 포함하는 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 p형 유기 반도체층은 펜타센(pentacene), 폴리-티에닐렌비닐렌(poly-thienylenevinylene), 폴리-3-헥실티오펜(poly-3-hexylthiophene), 알파-헥사티에닐렌(α-hexathienylene), 테트라센(tetracene), 안트라센(anthracene), 나프탈렌(naphthalene), 알파-6-티오펜 (α-6-thiophene), 알파-4-티오펜 (α-4-thiophene), 페릴렌(perylene), 루브렌 (rubrene), 코로넨(coronene), 폴리티오펜(polythiophene), 폴리파라페닐렌비닐렌(polyparaphenylenevinylene), 폴리파라페닐렌(polyparaphenylene), 폴리플로렌(polyfluorene), 폴리티오펜비닐렌(polythiophenevinylene), 폴리티오펜-헤테로고리방향족 공중합체(polythiophene-heterocyclic aromatic copolymer) 및 이들의 유도체 중 적어도 어느 하나를 구비하는 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 p형 유기 반도체층에 형성되는 채널 영역의 두께는 50nm 내지 200nm인 것으로 할 수 있다.
본 발명은 또한 상기와 같은 목적을 달성하기 위하여, 상기와 같은 유기 박막 트랜지스터를 구비하는 것을 특징으로 하는 평판 디스플레이 장치를 제공한다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.
도 1은 본 발명의 바람직한 일 실시예에 따른 유기 박막 트랜지스터를 개략적으로 도시하는 단면도이다.
상기 도면을 참조하면, 본 실시예에 따른 유기 박막 트랜지스터는 게이트 전극(124)과, 상기 게이트 전극(124)과 절연된 p형 유기 반도체층(122)과, 상기 게이트 전극(124)과 절연되고 서로 이격되어 배치된 소스 전극(126) 및 드레인 전극(127), 그리고 상기 소스 전극(126) 및 상기 드레인 전극(127)과 상기 p형 유기 반도체층(122) 사이에 개재된 정공 주입층(122a)을 구비한다.
특히 본 실시예에 따른 유기 박막 트랜지스터는 스태거드형(staggered type) 유기 박막 트랜지스터로서, 도 1에 도시된 바와 같이, 상기 p형 유기 반도체층 (122)이 상기 소스 전극(126) 및 상기 드레인 전극(127)의 상부에 배치되고, 상기 게이트 전극(124)은 상기 p형 유기 반도체층(122)의 상부에 배치되어 있다. 이때, 상기 p형 유기 반도체층(122)과 상기 게이트 전극(124) 사이에는 게이트 절연막(123)이 더 구비되어 있다.
상기와 같은 구조의 유기 박막 트랜지스터에 있어서, 상기 p형 유기 반도체층(122)에서 캐리어(carrier)는 정공(hole)이다. 따라서 상기 소스 전극(126) 및 상기 드레인 전극(127) 중 어느 하나의 전극에서 상기 p형 유기 반도체층(122)으로 정공이 용이하게 이동될 수 있어야 한다. 이러한 정공은 에너지 밴드 다이어그램에 있어서 전극의 경우에는 페르미(fermi) 레벨을 따라 움직이게 되고, 반도체층에 있어서는 호모(HOMO: highest occupied molecular orbit) 레벨을 따라 움직이게 된다. 이때, 상기 두 레벨 간의 차이가 클수록 에너지 차이, 즉 퍼텐셜 장벽(potential barrier)이 더 커지게 되며, 이에 따라 정공이 용이하게 이동할 수 없게 된다. 즉, 상기 퍼텐셜 장벽이 커짐에 따라 이에 따라 소스 전극 및 드레인 전극과 유기 반도체층 사이의 접촉 저항이 커지게 된다.
따라서 본 실시예에 따른 유기 박막 트랜지스터에는 상기 소스 전극(126) 및 상기 드레인 전극(127)과 상기 p형 유기 반도체층(122) 사이에 정공 주입층(122a)이 개재되도록 한다. 상기 정공 주입층(122a)은 상기 소스 전극(126) 또는 상기 드레인 전극(127)으로부터 상기 p형 유기 반도체층(122)으로의 정공의 이동이 용이하도록 하는 역할을 하며, 이를 통해 상기 소스 전극(126) 또는 상기 드레인 전극(127)이 상기 유기 반도체층(122)에 직접 접촉했을 경우 보다 접촉 저항을 대폭 낮 출 수 있다.
이를 위해 상기 정공 주입층(122a)의 호모 레벨은 상기 소스 전극(126) 또는 상기 드레인 전극(127)의 페르미 레벨과 상기 p형 유기 반도체층(122)의 호모 레벨 사이에 위치하는 것이 바람직하다. 즉, 상기 소스 전극(126) 또는 상기 드레인 전극(127)의 페르미 레벨과 상기 p형 유기 반도체층(122)의 호모 레벨 사이의 차이의 크기는 변함이 없지만, 상기 소스 전극(126) 또는 상기 드레인 전극(127)의 페르미 레벨과 상기 p형 유기 반도체층(122)의 호모 레벨 사이에 위치하는 호모 레벨을 갖는 정공 주입층(122a)이 그 사이에 개재됨으로써, 정공이 상기 정공 주입층(122a)을 통해 상기 p형 유기 반도체층(122)으로 이동할 수 있는 확률을 더 높일 수 있게 된다. 정공은 전극의 페르미 레벨과 정공 주입층 또는 유기 반도체층의 호모 레벨을 따라 움직이기 때문이다. 이러한 정공 주입층(122a)은 트리아릴아민계 화합물, 디아릴아민계 화합물, 아릴아민계 화합물 및 메탈을 함유하는 프탈로시안계 화합물로 이루어진 군으로부터 선택된 하나 이상을 포함하는 것으로 할 수 있으며, 이러한 물질로는 예컨대 구리 프탈로시아닌(CuPc) 또는 스타버스트(Starburst)형 아민류인 TCTA, m-MTDATA 등이 있다. 이러한 정공 주입층(122a)은 증착 등의 방법으로 형성될 수 있다.
또한 일 전극으로부터 상기 p형 유기 반도체층(122)에 진입한 정공은 타 전극으로 이동되어야 하므로, 상기 p형 유기 반도체층(122)은 정공 수송층인 유기 반도체층인 것이 바람직하다. 이러한 물질로는 예컨대 펜타센(pentacene), 폴리-티에닐렌비닐렌(poly-thienylenevinylene), 폴리-3-헥실티오펜(poly-3- hexylthiophene), 알파-헥사티에닐렌(α-hexathienylene), 테트라센(tetracene), 안트라센(anthracene), 나프탈렌(naphthalene), 알파-6-티오펜 (α-6-thiophene), 알파-4-티오펜 (α-4-thiophene), 페릴렌(perylene), 루브렌(rubrene), 코로넨(coronene), 폴리티오펜(polythiophene), 폴리파라페닐렌비닐렌(polyparaphenylenevinylene), 폴리파라페닐렌(polyparaphenylene), 폴리플로렌(polyfluorene), 폴리티오펜비닐렌(polythiophenevinylene), 폴리티오펜-헤테로고리방향족 공중합체(polythiophene-heterocyclic aromatic copolymer) 및 이들의 유도체 중 적어도 어느 하나를 구비하는 것을 들 수 있다.
이때, 상기 소스 전극(126)과 상기 드레인 전극(127) 사이에서 정공이 이동하는 채널은 상기 p형 유기 반도체층(122)에 형성되므로, 상기 p형 유기 반도체층(122)의 정공 이동도(hole mobility)는 상기 정공 주입층(122a)의 정공 이동도보다 큰 것이 바람직하다.
상기와 같은 정공 주입층 및 p형 유기 반도체층의 특성에 대한 설명은 후술할 변형예들 또는 실시예들에 있어서도 동일하다.
도 2는 도 1에 도시된 유기 박막 트랜지스터의 변형예를 개략적으로 도시하는 단면도이다.
도 1에 도시된 유기 박막 트랜지스터의 경우에는 정공 주입층이 소스 전극 및 드레인 전극과 유기 반도체층 사이에만 개재되어 있으나, 도 2에 도시된 유기 박막 트랜지스터의 경우에는 정공 주입층(122a)이 소스 전극(126) 및 드레인 전극(127)을 덮도록 배치되어 있다.
도 1에 도시된 바와 같이 제조하기 위해서는 유기물인 정공 주입층을 소스 전극 및 드레인 전극만을 덮도록 마스크를 사용하여 증착하거나, 기판의 전면(全面)에 정공 주입층을 형성한 후 이를 패터닝하거나, 또는 잉크젯 프린팅 법 등으로 소스 전극 및 드레인 전극만을 덮도록 형성해야 하므로, 공정이 복잡하게 된다. 따라서 도 2에 도시된 바와 같이 상기 소스 전극(126) 및 상기 드레인 전극(127)을 덮도록 기판(102)의 전면(全面)에 상기 정공 주입층(122a)을 형성함으로써, 공정을 보다 용이하게 할 수 있다. 이러한 정공 주입층(122a)은 전면 증착 또는 스핀 코팅 법 등을 이용하여 형성할 수 있다.
이 경우, 상기 소스 전극(126)과 상기 드레인 전극(127) 사이에 형성되는 채널은 상기 p형 유기 반도체층(122)에 형성되므로, 상기 정공 주입층(122a)의 두께는 10nm 내지 100nm가 되도록 하는 것이 바람직하다. 상기 정공 주입층(122a)의 두께가 100nm보다 커질 경우에는 상기 p형 유기 반도체층(122)에 형성된 채널이 상기 소스 전극(126) 또는 상기 드레인 전극(127)에 연결되지 않을 수도 있기 때문이며, 상기 정공 주입층(122a)의 두께가 10nm보다 작을 경우에는 정공 주입층으로서의 역할을 하지 못할 수도 있기 때문이다. 이때, 상기 p형 유기 반도체층(122)에 형성되는 채널 영역의 두께는 50nm 내지 200nm가 되도록 하는 것이 바람직하다.
도 1 및 도 2에 도시된 실시예 및 그 변형예에 따른 유기 박막 트랜지스터는 스태거드형 유기 박막 트랜지스터이나, 본 발명이 이에 한정되지 않음은 물론이다.
즉, 도 3에 도시된 바와 같이 소스 전극(126) 및 드레인 전극(127)이 게이트 전극(124)의 상부에 배치되고, p형 유기 반도체층(122)은 상기 소스 전극(126) 및 상기 드레인 전극(127)의 상부에 배치되며, 상기 소스 전극(126) 및 상기 드레인 전극(127)과 상기 게이트 전극(124) 사이에는 게이트 절연막(123)이 더 구비되는 소위 인버티드 코플래나형(inverted coplanar type) 유기 박막 트랜지스터에도 적용될 수 있다. 이 경우, 정공 주입층(122a)이 상기 소스 전극(126) 및 상기 드레인 전극(127)과 상기 p형 유기 반도체층(122) 사이에만 구비되도록 할 수 있다.
또한, 도 4에 도시된 바와 같이, p형 유기 반도체층(122)이 게이트 전극(124)의 상부에 배치되고, 소스 전극(126) 및 드레인 전극(127)은 상기 p형 유기 반도체층(122)의 상부에 배치되며, 상기 p형 유기 반도체층(122)과 상기 게이트 전극(124) 사이에는 게이트 절연막(123)이 더 구비되는 소위 인버티드 스태거드형(inverted staggered type) 유기 박막 트랜지스터에도 적용될 수 있다. 이 경우 도 4에 도시된 바와 같이 상기 정공 주입층(122a)이 상기 p형 유기 반도체층(122)을 덮도록 구비될 수도 있고, 이와 달리 상기 소스 전극(126) 및 상기 드레인 전극(127)과 상기 p형 유기 반도체층(122) 사이에만 구비될 수도 있는 등 그 다양한 변형이 가능함은 물론이다.
물론 상기와 같은 구조의 유기 박막 트랜지스터 외의 다양한 변형예에도 본 발명이 적용될 수 있다.
도 5는 본 발명의 바람직한 또 다른 일 실시예에 따른 전계발광 디스플레이 장치를 개략적으로 도시하는 단면도이다.
상술한 바와 같은 유기 박막 트랜지스터들은 플렉서블 특성이 좋은 바, 따라서 박막 트랜지스터를 구비하는 다양한 플렉서블 평판 디스플레이 장치에 이용될 수 있다. 이러한 평판 디스플레이 장치로서 액정 디스플레이 장치 및 유기 전계발광 디스플레이 장치 등 다양한 디스플레이 장치들이 있는 바, 이하에서는 유기 전계발광 디스플레이 장치에 상술한 바와 같은 유기 박막 트랜지스터가 구비된 경우에 대해 간략히 설명한다.
상술한 실시예들에 따른 유기 박막 트랜지스터들을 구비하는 전계발광 디스플레이 장치의 경우, 유기 박막 트랜지스터 및 전계발광 소자는 기판(202) 상에 구비되는 바, 상기 기판(202)은 투명한 글라스재가 사용될 수 있는 데, 이 외에도, 아크릴, 폴리이미드, 폴리카보네이트, 폴리에스테르, 미라르(mylar) 기타 플라스틱 재료가 사용될 수 있다.
전계발광 디스플레이 장치는 다양한 형태의 것이 적용될 수 있는 데, 본 실시예에 따른 전계발광 디스플레이 장치는 유기 박막 트랜지스터를 구비한 능동 구동형(Active Matrix: AM) 전계발광 디스플레이 장치이다.
각 부화소들은 도 5에서 볼 수 있는 바와 같은 적어도 하나의 박막 트랜지스터(TFT)를 구비한다. 도 5를 참조하면, 기판(202) 상에 SiO2 등으로 버퍼층(미도시)이 형성될 수 있고, 그 상부로 전술한 바와 같은 유기 박막 트랜지스터가 구비된다. 물론 도 5에는 전술한 실시예들 및 그 변형예들 중 어느 하나의 경우의 유기 박막 트랜지스터가 도시된 것이며, 이에 본 발명이 한정되는 것은 아니다.
상기 박막 트랜지스터의 상부로는 SiO2 등으로 이루어진 패시베이션막(228)이 형성되고, 상기 패시베이션막(228)의 상부에는 아크릴, 폴리 이미드 등에 의한 화소정의막(229)이 형성되어 있다. 상기 패시베이션막(228)은 상기 박막 트랜지스터를 보호하는 보호막의 역할을 할 수도 있고, 그 상면을 평탄화시키는 평탄화막의 역할을 할 수도 있다.
그리고 비록 도면으로 도시하지는 않았지만, 상기 박막 트랜지스터에는 적어도 하나의 커패시터가 연결될 수 있다. 그리고, 이러한 박막 트랜지스터를 포함하는 회로는 반드시 도 5에 도시된 예에 한정되는 것은 아니며, 다양하게 변형 가능함은 물론이다.
한편, 상기 드레인 전극(227)에 전계발광 소자가 연결된다. 상기 전계발광 소자의 제 1 전극(231)은 패시베이션막(228)의 상부에 형성되어 있고, 그 상부로는 절연성 화소정의막(229)이 형성되어 있으며, 상기 화소정의막(229)에 구비된 소정의 개구부에 적어도 발광층을 포함한 중간층(233) 등이 형성된다. 그리고 그 상부에 제 2 전극(234)이 형성되는데, 이는 복수개의 화소들에 있어서 공통으로 형성될 수도 있는 등 다양한 변형이 가능하다. 한편, 도 5에는 상기 중간층(233)이 상기 부화소에만 대응되도록 패터닝된 것으로 도시되어 있으나, 이는 각 부화소의 구성을 설명하기 위해 편의상 그와 같이 도시한 것이며, 상기 중간층(233)은 인접한 부화소의 중간층과 일체로 형성될 수 있음은 물론이다. 또한 상기 중간층(233) 중 일부의 층은 각 부화소별로 형성되고, 다른 층은 인접한 부화소의 중간층과 일체로 형성될 수도 있는 등 그 다양한 변형이 가능하다.
상기 제 1 전극(231)은 애노드 전극의 기능을 하고, 상기 제 2 전극(234)은 캐소드 전극의 기능을 한다. 물론, 이들 제 1 전극(231)과 제 2 전극(234)의 극성 은 반대로 되어도 무방하다.
상기 제 1 전극(231)은 투명 전극 또는 반사형 전극으로 구비될 수 있다. 투명전극으로 사용될 때에는 ITO, IZO, ZnO 또는 In2O3로 구비될 수 있고, 반사형 전극으로 사용될 때에는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 반사막을 형성한 후, 그 위에 ITO, IZO, ZnO 또는 In2O3를 형성할 수 있다.
제 2 전극(234)도 투명 전극 또는 반사형 전극으로 구비될 수 있는데, 투명 전극으로 사용될 때는 Li, Ca, LiF/Ca, LiF/Al, Al, Mg 및 이들의 화합물이 유기막(233)의 방향을 향하도록 증착한 후, 그 위에 ITO, IZO, ZnO 또는 In2O3 등의 투명 전극 형성용 물질로 보조 전극이나 버스 전극 라인을 형성할 수 있다. 그리고, 반사형 전극으로 사용될 때에는 위 Li, Ca, LiF/Ca, LiF/Al, Al, Mg 및 이들의 화합물을 전면 증착하여 형성한다.
상기 제 1 전극(231)과 상기 제 2 전극(234) 사이에 구비되는 상기 중간층(233)은 유기물 또는 무기물로 구비될 수 있으며, 유기물의 경우에는 저분자 또는 고분자 유기물로 구비될 수 있다. 저분자 유기물을 사용할 경우 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 유기 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층되어 형성될 수 있으며, 사용 가능한 유기 재료도 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'- diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양하게 적용 가능하다. 이들 저분자 유기물은 전술한 바와 같은 패터닝으로 구비되며, 전술한 바와 같은 마스크들을 이용하여 진공증착의 방법으로 형성된다.
고분자 유기물의 경우에는 대개 홀 수송층(HTL) 및 발광층(EML)으로 구비된 구조를 가질 수 있으며, 이 때, 상기 홀 수송층으로 PEDOT를 사용하고, 발광층으로 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 유기물질을 사용한다.
기판(202) 상에 형성된 전계발광 소자는, 대향 부재(미도시)에 의해 밀봉된다. 대향부재는 상기 기판(202)과 동일하게 글라스 또는 플라스틱재로 구비될 수 있는 데, 이 외에도, 메탈 캡(metal cap) 등으로 형성될 수도 있다.
상기와 같은 전계발광 디스플레이 장치에 있어서 전술한 실시예들에 따른 유기 박막 트랜지스터들이 구비되도록 함으로써, 입력된 영상신호에 따라 정확하게 이미지를 구현하는 전계발광 디스플레이 장치를 제조할 수 있게 된다.
또한, 상기 실시예들에 있어서 전계발광 디스플레이 장치의 구조를 기준으로 본 발명을 설명하였으나, 유기 박막 트랜지스터들이 구비되는 디스플레이 장치들이라면 어떠한 디스플레이 장치들에도 본 발명이 적용될 수 있음은 물론이다.
상기한 바와 같이 이루어진 본 발명의 유기 박막 트랜지스터 및 이를 구비한 평판 디스플레이 장치에 따르면, 소스 전극 및 드레인 전극과 p형 유기 반도체층 사이에 정공 주입층이 구비되도록 함으로써, 소스 전극 및 드레인 전극과 p형 유기 반도체층 사이의 접촉 저항을 대폭 줄일 수 있으며, 이를 통해 보다 선명하고 정확한 화상을 구현하는 평판 디스플레이 장치를 제조할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (13)

  1. 기판;
    상기 기판의 상부에 배치된 게이트 전극;
    상기 게이트 전극과 절연된 p형 유기 반도체층;
    상기 게이트 전극과 절연되고 서로 이격되어 배치된 소스 전극 및 드레인 전극; 및
    상기 소스 전극 및 상기 드레인 전극과 상기 p형 유기 반도체층 사이에 개재된 정공 주입층;을 구비하는 것을 특징으로 하는 유기 박막 트랜지스터.
  2. 제 1항에 있어서,
    상기 p형 유기 반도체층은 정공 수송층인 것을 특징으로 하는 유기 박막 트랜지스터.
  3. 제 1항에 있어서,
    상기 p형 유기 반도체층은 상기 소스 전극 및 상기 드레인 전극의 상부에 배치되고, 상기 게이트 전극은 상기 p형 유기 반도체층의 상부에 배치되며, 상기 p형 유기 반도체층과 상기 게이트 전극 사이에는 게이트 절연막이 더 구비되는 것을 특징으로 하는 유기 박막 트랜지스터.
  4. 제 3항에 있어서,
    상기 정공 주입층은 상기 소스 전극 및 상기 드레인 전극을 덮도록 상기 기판의 전면(全面)에 배치되는 것을 특징으로 하는 유기 박막 트랜지스터.
  5. 제 1항에 있어서,
    상기 p형 유기 반도체층은 상기 게이트 전극의 상부에 배치되고, 상기 소스 전극 및 상기 드레인 전극은 상기 p형 유기 반도체층의 상부에 배치되며, 상기 p형 유기 반도체층과 상기 게이트 전극 사이에는 게이트 절연막이 더 구비되는 것을 특징으로 하는 유기 박막 트랜지스터.
  6. 제 5항에 있어서,
    상기 정공 주입층은 상기 p형 유기 반도체층을 덮도록 배치되는 것을 특징으로 하는 유기 박막 트랜지스터.
  7. 제 1항에 있어서,
    상기 정공 주입층의 호모 레벨은 상기 소스 전극 또는 상기 드레인 전극의 페르미 레벨과 상기 p형 유기 반도체층의 호모 레벨 사이에 위치하는 것을 특징으로 하는 유기 박막 트랜지스터.
  8. 제 1항에 있어서,
    상기 p형 유기 반도체층의 정공 이동도는 상기 정공 주입층의 정공 이동도보다 큰 것을 특징으로 하는 유기 박막 트랜지스터.
  9. 제 1항에 있어서,
    상기 정공 주입층의 두께는 10nm 내지 100nm인 것을 특징으로 하는 유기 박막 트랜지스터.
  10. 제 1항에 있어서,
    상기 정공 주입층은 트리아릴아민계 화합물, 디아릴아민계 화합물, 아릴아민계 화합물 및 메탈을 함유하는 프탈로시안계 화합물로 이루어진 군으로부터 선택된 하나 이상을 포함하는 것을 특징으로 하는 유기 박막 트랜지스터.
  11. 제 1항에 있어서,
    상기 p형 유기 반도체층은 펜타센(pentacene), 폴리-티에닐렌비닐렌(poly-thienylenevinylene), 폴리-3-헥실티오펜(poly-3-hexylthiophene), 알파-헥사티에닐렌(α-hexathienylene), 테트라센(tetracene), 안트라센(anthracene), 나프탈렌(naphthalene), 알파-6-티오펜 (α-6-thiophene), 알파-4-티오펜 (α-4-thiophene), 페릴렌(perylene), 루브렌(rubrene), 코로넨(coronene), 폴리티오펜(polythiophene), 폴리파라페닐렌비닐렌(polyparaphenylenevinylene), 폴리파라페닐렌(polyparaphenylene), 폴리플로렌(polyfluorene), 폴리티오펜비닐렌 (polythiophenevinylene), 폴리티오펜-헤테로고리방향족 공중합체(polythiophene-heterocyclic aromatic copolymer) 및 이들의 유도체 중 적어도 어느 하나를 구비하는 것을 특징으로 하는 유기 박막 트랜지스터.
  12. 제 1항에 있어서,
    상기 p형 유기 반도체층에 형성되는 채널 영역의 두께는 50nm 내지 200nm인 것을 특징으로 하는 유기 박막 트랜지스터.
  13. 제 1항 내지 제 12항 중 어느 한 항의 유기 박막 트랜지스터를 구비하는 것을 특징으로 하는 평판 디스플레이 장치.
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