KR20050116746A - 박막 트랜지스터 및 이를 구비한 평판표시장치 - Google Patents
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Abstract
본 발명은 반도체층에 간단하게 패터닝 효과를 얻기 위한 것으로, 게이트 전극과, 상기 게이트 전극과 절연된 소스 및 드레인 전극과, 상기 게이트 전극과 절연되고, 상기 소스 및 드레인 전극에 각각 접하는 유기 반도체층을 포함하고, 상기 유기 반도체층의 적어도 채널 영역의 주위에, 타부분보다 결정 크기가 작은 경계 영역이 구비된 것을 특징으로 하는 박막 트랜시스터 및 이를 구비한 평판 표시장치에 관한 것이다.
Description
본 발명은 박막 트랜지스터 및 이를 구비한 평판표시장치에 관한 것으로서, 보다 상세하게는, 간단하게 반도체층의 패터닝 효과를 얻을 수 있는 박막 트랜지스터 및 이를 구비한 평판 표시장치에 관한 것이다.
액정 디스플레이 소자나 유기 전계 발광 디스플레이 소자 또는 무기 전계 발광 디스플레이 소자 등 평판 표시장치에 사용되는 박막 트랜지스터(Thin Film Transistor: 이하, TFT라 함)는 각 픽셀의 동작을 제어하는 스위칭 소자 및 픽셀을 구동시키는 구동 소자로 사용된다.
이러한 TFT는 반도체층은 고농도의 불순물로 도핑된 소스/드레인 영역과, 이 소스/드래인 영역의 사이에 형성된 채널 영역을 갖는 반도체층을 가지며, 이 반도체층과 절연되어 상기 채널 영역에 대응되는 영역에 위치하는 게이트 전극과, 상기 소스/드레인 영역에 각각 접촉되는 소스/드레인 전극을 갖는다.
한편, 최근의 평판 디스플레이 장치는 박형화와 아울러 플렉서블(flexible)한 특성이 요구되고 있다.
이러한 플렉서블한 특성을 위해 디스플레이 장치의 기판을 종래의 글라스재 기판과 달리 플라스틱 기판을 사용하려는 시도가 많이 이뤄지고 있는 데, 이렇게 플라스틱 기판을 사용할 경우에는 전술한 바와 같이, 고온 공정을 사용하지 않고, 저온 공정을 사용해야 한다. 따라서, 종래의 폴리 실리콘계 박막 트랜지스터를 사용하기가 어려운 문제가 있었다.
이를 해결하기 위해, 최근에 유기 반도체가 대두되고 있다. 유기 반도체는 저온 공정에서 형성할 수 있어 저가격형 박막 트랜지스터를 실현할 수 있는 장점을 갖는다.
그런데, 상기 유기 반도체는 종래의 패터닝 방법인 포토 리소그래피 방법에 의해 패터닝을 할 수 없는 한계를 갖는다. 즉, 액티브 채널을 위해 패터닝이 필요한 데, 이를 위해 종래와 같은 습식 또는 건식 에칭 공정이 혼입된 방법을 사용하게 되면, 유기 반도체에 손상을 가하게 되어 사용할 수 없는 것이다.
따라서, 반도체층에 대한 새로운 패터닝 방법이 요구되고 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 반도체층에 간단하게 패터닝 효과를 얻을 수 있는 박막 트랜지스터 및 이를 구비한 평판 표시장치를 제공하는 데, 그 목적이 있다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명은,
게이트 전극;
상기 게이트 전극과 절연된 소스 및 드레인 전극; 및
상기 게이트 전극과 절연되고, 상기 소스 및 드레인 전극에 각각 접하는 유기 반도체층;을 포함하고,
상기 유기 반도체층의 적어도 채널 영역의 주위에, 타부분보다 결정 크기가 작은 경계 영역이 구비된 것을 특징으로 하는 박막 트랜시스터를 제공한다.
상기 유기 반도체층의 하부에서 상기 유기 반도체층에 접하는 부분 중 상기 경계 영역에 접하는 부분의 표면 거칠기가 상기 유기 반도체층의 타 부분에 접하는 부분의 표면 거칠기보다 더 클 수 있다.
상기 게이트 전극을 덮도록 절연막이 구비되고, 상기 유기 반도체층은 상기 절연막 상에 형성되며, 상기 유기 반도체층 중 상기 경계 영역에 대응되는 절연막의 부분은 상기 유기 반도체층의 타 부분에 대응되는 절연막의 부분보다 표면 거칠기가 더 클 수 있다.
기판 상에 상기 소스 및 드레인 전극이 구비되고, 상기 유기 반도체층은 상기 소스 및 드레인 전극을 덮도록 상기 기판 상에 형성되며, 상기 유기 반도체층 중 상기 경계 영역에 대응되는 기판의 부분은 상기 유기 반도체층의 타 부분에 대응되는 기판의 부분보다 표면 거칠기가 더 클 수 있다.
상기 게이트 전극을 덮도록 절연막이 구비되고, 소스 및 드레인 전극은 상기 절연막 상에 형성되며, 상기 절연막과 소스 및 드레인 전극을 덮고 상기 게이트 전극에 대응되도록 개구부를 갖는 보호막을 더 구비하고, 상기 유기 반도체층은 상기 보호막 상에 형성되며, 상기 유기 반도체층 중 상기 경계 영역에 대응되는 보호막의 부분은 상기 유기 반도체층의 타 부분에 대응되는 보호막의 부분보다 표면 거칠기가 더 클 수 있다.
상기 유기 반도체층은, 펜타센(pentacene), 테트라센(tetracene), 안트라센(anthracene), 나프탈렌(naphthalene), 알파-6-티오펜, 알파-4-티오펜, 페릴렌(perylene) 및 그 유도체, 루브렌(rubrene) 및 그 유도체, 코로넨(coronene) 및 그 유도체, 페릴렌테트라카르복실릭디이미드(perylene tetracarboxylic diimide) 및 그 유도체, 페릴렌테트라카르복실릭디안하이드라이드(perylene tetracarboxylic dianhydride) 및 그 유도체, 나프탈렌의 올리고아센 및 이들의 유도체, 알파-5-티오펜의 올리고티오펜 및 이들의 유도체, 금속을 함유하거나 함유하지 않은 프탈로시아닌 및 이들의 유도체, 파이로멜리틱 디안하이드라이드 및 그 유도체, 파이로멜리틱 디이미드 및 이들의 유도체 중 적어도 어느 하나를 포함할 수 있다.
본 발명은 또한, 전술한 목적을 달성하기 위하여,
게이트 전극;
상기 게이트 전극과 절연된 소스 및 드레인 전극;
상기 게이트 전극과 절연되고, 상기 소스 및 드레인 전극에 각각 접하는 유기 반도체층; 및
상기 유기 반도체층의 적어도 채널 영역의 주위에 위치한 것으로, 상기 유기 반도체층의 하부에서 상기 유기 반도체층과 접하도록 구비되고, 동일한 평면 상의 타 부분보다 표면 거칠기가 더 크게 형성된 표면처리 패턴;을 포함하는 것을 특징으로 하는 박막 트랜지스터를 제공한다.
상기 게이트 전극을 덮도록 절연막이 구비되고, 상기 유기 반도체층은 상기 절연막 상에 형성되며, 상기 표면처리 패턴은 상기 절연막에 구비될 수 있다.
상기 게이트 전극을 덮도록 절연막이 구비되고, 소스 및 드레인 전극은 상기 절연막 상에 형성되며, 상기 절연막과 소스 및 드레인 전극을 덮고 상기 게이트 전극에 대응되도록 개구부를 갖는 보호막을 더 구비하고, 상기 유기 반도체층은 상기 보호막 상에 형성되며, 상기 표면처리 패턴은 상기 보호막에 구비될 수 있다.
기판 상에 상기 소스 및 드레인 전극이 구비되고, 상기 유기 반도체층은 상기 소스 및 드레인 전극을 덮도록 상기 기판 상에 형성되며, 상기 표면처리 패턴은 상기 기판에 구비될 수 있다.
상기 유기 반도체층은 상기 표면처리 패턴과 접하는 영역의 결정 크기가 상기 표면처리 패턴과 접하지 않는 영역의 결정 크기보다 작을 수 있다.
상기 유기 반도체층은, 펜타센(pentacene), 테트라센(tetracene), 안트라센(anthracene), 나프탈렌(naphthalene), 알파-6-티오펜, 알파-4-티오펜, 페릴렌(perylene) 및 그 유도체, 루브렌(rubrene) 및 그 유도체, 코로넨(coronene) 및 그 유도체, 페릴렌테트라카르복실릭디이미드(perylene tetracarboxylic diimide) 및 그 유도체, 페릴렌테트라카르복실릭디안하이드라이드(perylene tetracarboxylic dianhydride) 및 그 유도체, 나프탈렌의 올리고아센 및 이들의 유도체, 알파-5-티오펜의 올리고티오펜 및 이들의 유도체, 금속을 함유하거나 함유하지 않은 프탈로시아닌 및 이들의 유도체, 파이로멜리틱 디안하이드라이드 및 그 유도체, 파이로멜리틱 디이미드 및 이들의 유도체 중 적어도 어느 하나를 포함할 수 있다.
본 발명은 또한 전술한 목적을 달성하기 위하여, 상기와 같은 박막 트랜지스터를 구비한 것을 특징으로 하는 평판 표시장치를 제공한다.
이하, 첨부된 도면을 참조로 본 발명의 바람직한 실시예에 대하여 보다 상세히 설명한다.
도 1은 본 발명의 바람직한 일 실시예에 따른 TFT들을 도시한 단면도이다.
먼저, 도 1에서 볼 수 있듯이, 본 발명에 따른 TFT들(10)(10')은 기판(11) 상에 구비된다. 상기 기판(11)은 글라스재의 기판 또는 플라스틱재의 기판이 사용될 수 있다. 기판(11) 상에 형성된 TFT들(10)(10')은 서로 인접하여 구비된 것이며, 그 구조가 동일한 것이다. 이하에서는, 먼저, 이중 하나의 TFT(10)에 대해서 그 구조를 설명토록 한다.
상기 기판(11) 상에는 소정 패턴의 게이트 전극(12)이 형성되고, 이 게이트 전극(12)을 덮도록 게이트 절연막(13)이 형성된다. 그리고, 게이트 절연막(13)의 상부에는 소스/드레인 전극(14)이 각각 형성된다. 이 소스/드레인 전극(14)은 도 1에서 볼 수 있듯이, 일정부분 게이트 전극(12)과 중첩되도록 할 수 있으나, 반드시 이에 한정되는 것은 아니다. 상기 소스/드레인 전극(14)의 상부로는 유기 유기 반도체층(15)이 전면 형성된다.
상기 유기 반도체층(15)은 소스/드레인 영역(15b)과, 이 소스/드레인 영역(15b)을 연결하는 채널 영역(15a)을 구비한다. 상기 유기 반도체층(15)은 n형 또는 p형 유기반도체가 사용될 수 있고, 소스/드레인 영역(15b)에만 n형 또는 p형 불순물이 도핑될 수 있다.
상기 유기 반도체층(15)을 형성하는 유기반도체 물질로는, 펜타센(pentacene), 테트라센(tetracene), 안트라센(anthracene), 나프탈렌(naphthalene), 알파-6-티오펜, 알파-4-티오펜, 페릴렌(perylene) 및 그 유도체, 루브렌(rubrene) 및 그 유도체, 코로넨(coronene) 및 그 유도체, 페릴렌테트라카르복실릭디이미드(perylene tetracarboxylic diimide) 및 그 유도체, 페릴렌테트라카르복실릭디안하이드라이드(perylene tetracarboxylic dianhydride) 및 그 유도체, 나프탈렌의 올리고아센 및 이들의 유도체, 알파-5-티오펜의 올리고티오펜 및 이들의 유도체, 금속을 함유하거나 함유하지 않은 프탈로시아닌 및 이들의 유도체, 파이로멜리틱 디안하이드라이드 및 그 유도체, 파이로멜리틱 디이미드 및 이들의 유도체 등이 사용될 수 있다.
이렇게 형성된 유기 반도체층(15)은 도 1에서 볼 수 있듯이, 전면 증착되어 있기 때문에, 별도의 패터닝을 하지 않을 경우, 서로 인접한 TFT들(10)(10')간에 크로스 토크(Cross-talk)를 유발하게 된다.
이러한 인접한 TFT들(10)(10')간의 크로스 토크를 방지하기 위하여, 본 발명에서는 서로 인접한 TFT들(10)(10') 사이에 타부분보다 결정크기가 작은 경계 영역(15c)을 구비시켰다.
이 경계 영역(15c)은 하나의 TFT(10)의 관점에서 볼 때에는 그 채널 영역(15a)의 주위에 위치되어 있어 유기 반도체층(15)을 패터닝하는 효과를 유발하게 되는 것으로, 하나의 TFT(10)를 둘러싸는 폐곡선상으로 형성될 수도 있고, 서로 연결되지 않은 복수개의 직선구조로 형성될 수도 있다.
이처럼 유기 반도체층(15)에 타부보다 결정크기가 작은 경계 영역(15c)을 형성하는 것은, 경계 영역(15c)에서의 저항성분을 증대시켜 이 부분을 통해 캐리어의 이동을 막기 위한 것이다.
유기 반도체층(15)에 있어, 결정크기가 작을 경우에는 결정질의 그레인 바운더리(Grain boundary)가 커져 트랩 사이트(trap site)가 증가하면서 저항이 커지게 되는 데, 위와 같이 경계 영역(15c)에서 결정 크기가 작아짐에 따라, 이 경계 영역(15c)이 장벽을 형성하게 되는 것이다. 따라서, 인접한 TFT와의 패터닝 효과를 얻을 수 있게 되는 것이다.
이렇게 결정 크기가 작은 경계 영역(15c)은 다양한 방법에 의해 형성할 수 있는 데, 본 발명의 바람직한 일 실시예에 따르면, 경계 영역(15c)에 대응되는 유기 반도체층(15)의 하부에 표면처리 패턴(16)을 형성하므로써, 그 상부의 유기 반도체층(15)에 결정 크기가 작은 경계 영역(15c)을 형성한다.
유기 반도체층(15)에 있어, 그 하부에 접하는 물질의 형태(morphology), 예컨대 표면 거칠기(roughness)에 따라 그 결정 크기가 달라진다. 즉, 유기 반도체층(15) 하부에 접하는 물질의 표면 거칠기가 클 경우 유기 반도체층(15)이 증착될 때, 작은 시드(seed)가 다수 형성되어 결정질로 성장 시 큰 그레인(Grain)이 형성되지 못하고, 다수의 작은 그레인(Grain)으로 결정화가 이루어진다.
실제, 도 2 및 도 3은 각각 이온빔 스퍼터링된 Pd 막 위에 펜타센 유기층을 성장시킨 경우와, 열증착된 Pd막 위에 펜타센 유기층을 성장시킨 경우를 나타내는 데, 도 2에서 Pd 막의 표면 거칠기는 11Å/s이고, 도 3에서 Pd 막의 표면 거칠기는 48Å/s이다. 도 2 및 도 3에서 볼 수 있듯이, 표면 거칠기가 큰 막 위에서 성장한 유기층의 결정은 표면 거칠기가 작은 막 위에서 성장한 유기층의 결정보다 작게 된다.
이와 같은 사실은 Journal of Applied Physics. vol.93, No.1, 1 January 2003, Knipp et al.에도 개시된 바 있다.
본 발명은 이러한 유기 반도체층(15)의 성질을 이용하여, 유기 반도체층(15)에 경계 영역(15c)을 형성한 것이다. 이러한 경계 영역(15c)의 형성에 따라 별도의 패터닝 공정을 하지 않고도 인접한 박막 트랜지스터와 구별되는 패터닝 효과를 얻을 수 있도록 하였다.
즉, 도 1에서 볼 수 있듯이, 어떤 특정 회로를 구성하도록 TFT들(10)(10')이 복수개 형성될 때에, 유기 반도체층(15)이 형성되는 게이트 절연막(13)의 표면 중 경계 영역(15c)이 형성될 영역에 소정의 표면처리 패턴(16)을 형성하여, 이 표면처리 패턴(16)에서 경계 영역(15c)이 형성되도록 하였다.
상기 표면처리 패턴(16)은 절연막, 예컨대, 게이트 절연막(13)의 표면에 플라즈마 처리 등을 하여, 이 부분이 타 부분보다 표면 거칠기가 크게 되도록 한 것이다. 표면 거칠기의 차이는 경계 영역(15c)에서의 저항 정도를 고려하여 결정할 수 있는 데, 채널 영역(15a)보다 대략 2배 내지 50배 정도 크게 되도록 하면 무방하다.
이처럼, TFT(10)(10')의 채널 영역(15a)(15a') 주위의 유기 반도체층(15)의 직하에 표면처리 패턴(16)을 형성함으로써, 이 부분에서의 유기 반도체층(15)에 타부분보다 결정크기가 작은 경계 영역(15c)을 형성할 수 있게 되고, 결국, 인접한 TFT와의 패터닝 효과를 얻을 수 있게 되는 것이다.
한편, 채널 영역(15a)의 경우에는 도 1에서 볼 수 있듯이, 표면 거칠기가 상기 표면처리 패턴(16)의 부분보다 작은 게이트 절연막(13)의 부분에 접하여 형성되므로, 결정 크기가 크게 되고, 이에 따라 모빌리티가 큰 특성을 얻을 수 있다.
상기와 같이 경계 영역(15c)을 형성시키는 표면처리 패턴(16)은 반드시 게이트 절연막(13)에 형성될 필요는 없으며, 유기 반도체층(15)의 하부에서 이에 접하는 면이라면 어디에도 형성될 수 있다.
도 4는 본 발명의 다른 일 실시예를 도시한 것으로, 표면처리 패턴(16)을 별도의 보호막(17) 상부에 형성한 것이다. 도 4에서의 보호막(17)은 소스/드레인 전극(14)(14')을 덮도록 형성된 것으로, 소정의 개구부(17a)(17a')가 형성되어 이 부분에서 채널 영역(15a)(15a')이 구비되도록 할 수 있다. 이 때, 유기 반도체층(15)은 보호막(17) 상부에 형성된다.
이처럼 표면처리 패턴(16)이 형성될 수 있는 게이트 절연막(13) 또는 보호막(17)으로, 무기물로서 SiO2, SiNx, Al2O3, TiO2, Ta2O5, HfO2, ZrO2, BST, PZT 등이 가능하며, 유기물로서 일반 범용고분자(PMMA, PS), phenol그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일리렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등이 가능하다. 또한, 무기-유기 적층막도 가능하다.
또한, 상기 게이트 절연막(13) 또는 보호막(17)의 유기 반도체층(15)과 인접한 최상부에는 OTS, HMDS 등의 SAM 처리가 가능하며, 불소계고분자나 일반 범용고분자 초박막의 코팅 처리가 가능하다.
도 5는 본 발명의 또 다른 일 실시예를 도시한 것으로, 표면처리 패턴(16)을 기판(11) 상부에 형성한 것이다. 이는 스테거드(staggered)구조의 TFT에 적용한 것이다.
즉, 기판 상에 소스/드레인 전극(14)(14')이 형성되고, 이 소스/드레인 전극(14)(14')을 덮도록 유기 반도체층(15)이 형성된다. 그리고, 유기 반도체층(15)을 덮도록 게이트 절연막(13)이 형성되고, 유기 반도체층(15)의 채널 영역(15a)(15a')에 대응되도록 게이트 전극(12)(12')이 형성된다.
이 때, TFT(10)(10')들의 사이에 표면처리 패턴(16)이 구비되어 TFT(10)(10')들의 경계 영역(15c)으로 될 수 있다.
상기 기판(11)의 유기 반도체층(15)과 인접한 최상부에는 OTS, HMDS 등의 SAM 처리가 가능하며, 불소계고분자나 일반 범용고분자 초박막의 코팅 처리가 가능하다.
이러한 표면 처리 패턴(16)은 이외에도 다양한 TFT 구조에 적용 가능하다.
한편, 본 발명에 있어, 상기 경계 영역(15c)은 게이트 절연막(13) 또는 보호막(17)에 형성된 표면 처리 패턴(16)에 의해서만 얻을 수 있는 것은 아니다.
즉, 도 6 및 도 7에서 볼 수 있듯이, 금속 패턴(18)을 채널 영역(15a)의 주위에 형성하여 이 금속 패턴(18) 위에 경계 영역(15c)이 형성되도록 하는 것이다. 상기 금속 패턴(18)은 절연막인 게이트 절연막(13)이나, 보호막(17)보다 그 표면 거칠기가 더 크기 때문에 전술한 바와 동일한 원리에 의해 경계 영역(15c)이 형성될 수 있는 것이다.
따라서, 이러한 금속 패턴(18)에 의해, TFT(10)와 이에 인접한 TFT(10')의 사이에 경계 영역(15c)이 형성되어 유기 반도체층(15)의 패터닝 효과를 올릴 수 있는 것이다.
이 때, 상기 금속 패턴(18)도 도 6에서 볼 수 있듯이, 게이트 절연막(13) 상부에 형성할 수도 있고, 도 7에서 볼 수 있듯이, 별도의 보호막(17) 상부에 형성할 수도 있다.
그리고, 이 금속 패턴(18)은 별도의 금속막을 증착하여 형성할 수도 있고, 소스/드레인 전극이나 배선들과 같은 금속막을 사용할 수도 있다.
상기 금속 패턴(18)도 도 5와 같은 스테거드(staggered)구조의 TFT에 적용 가능하다. 즉, 도 5의 TFT 구조에서는 기판(11) 상에 금속 패턴을 형성함으로써, 경계 영역(15c)을 형성할 수 있게 된다.
본 발명의 박막 트랜지스터는 이상 설명한 바와 같은 적층 구조를 갖는 형태 뿐 아니라, 다양한 적층 구조를 갖도록 형성될 수도 있다.
상기와 같은 구조의 박막 트랜지스터는 LCD 또는 유기 전계 발광 표시장치와 같은 평판 표시장치에 구비될 수 있다.
도 8은 그 중 한 예인 유기 전계 발광 표시장치에 상기 TFT를 적용한 것을 나타낸 것이다.
도 8은 유기 전계 발광 표시장치의 하나의 부화소를 도시한 것으로, 이러한 각 부화소에는 자발광 소자로서 유기 전계 발광 소자(이하, "EL소자"라 함)를 구비하고 있고, 박막 트랜지스터가 적어도 하나 이상 구비되어 있다. 그리고, 도면으로 나타내지는 않았지만 별도의 커패시터가 더 구비되어 있다.
이러한 유기 전계 발광 표시장치는 EL소자(OLED)의 발광 색상에 따라 다양한 화소패턴을 갖는 데, 바람직하게는 적, 녹, 청색의 화소를 구비한다.
이러한 적(R), 녹(G), 청(B)색의 각 부화소는 도 8에서 볼 수 있는 바와 같은 TFT 구조와 자발광 소자인 EL소자(OLED)를 갖는다. 그리고, 박막 트랜지스터를 구비하는 데, 이 박막 트랜지스터는 전술한 실시예들에 따른 박막 트랜지스터가 될 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고, 다양한 구조의 박막 트랜지스터를 구비할 수 있다.
도 8에서 볼 수 있듯이, 절연기판(21)상에 전술한 박막 트랜지스터(20)가 구비된다.
도 8에 도시된 바와 같이 상기 박막 트랜지스터(20)는 기판(21) 상에 소정 패턴의 게이트 전극(22)이 형성되고, 이 게이트 전극(22)을 덮도록 게이트 절연막(23)이 형성된다. 그리고, 게이트 절연막(23)의 상부에는 소스/드레인 전극(24)이 각각 형성된다. 이 때, 도면에 도시하지는 않았지만, 전술한 바와 같이, 게이트 절연막(23) 상부에 표면처리 패턴(26)이 형성된다. 이 표면처리 패턴의 다양한 실시예는 전술한 바와 같으므로 상세한 설명은 생략한다.
상기 소스/드레인 전극(24)의 상부 및 표면처리 패턴(26)의 상부로는 유기 반도체층(25)이 덮이게 된다.
상기 유기 반도체층(25)은 소스/드레인 영역(25b)과, 이 소스/드레인 영역(25b)을 연결하는 채널 영역(25a)을 구비하고, 표면처리 패턴(26)의 상부에 경계 영역(25c)을 갖는다.
유기 반도체층(25)이 형성된 후에는 상기 박막 트랜지스터(20)를 덮도록 패시베이션막(28)이 형성되는 데, 이 패시베이션 막(28)은 단층 또는 복수층의 구조로 형성되어 있고, 유기물, 무기물, 또는 유/무기 복합물로 형성될 수 있다.
상기 패시베이션막(28)의 상부에는 EL 소자(30)의 한 전극인 화소전극(31)이 형성되고, 그 상부로 화소정의막(29)이 형성되며, 이 화소정의막(29)에 소정의 개구부(29a)를 형성한 후, EL 소자(30)의 유기 발광막(32)을 형성한다.
상기 EL 소자(30)는 전류의 흐름에 따라 적, 녹, 청색의 빛을 발광하여 소정의 화상 정보를 표시하는 것으로, 박막 트랜지스터(20)의 소스/드레인 전극(24) 중 어느 한 전극에 연결된 화소 전극(31)과, 전체 화소를 덮도록 구비된 대향 전극(33), 및 이들 화소 전극(31)과 대향 전극(33)의 사이에 배치되어 발광하는 유기 발광막(32)으로 구성된다.
상기 화소 전극(31)과 대향 전극(33)은 상기 유기 발광막(32)에 의해 서로 절연되어 있으며, 유기 발광막(32)에 서로 다른 극성의 전압을 가해 유기 발광막(32)에서 발광이 이뤄지도록 한다.
상기 유기 발광막(32)은 저분자 또는 고분자 유기막이 사용될 수 있는 데, 저분자 유기막을 사용할 경우 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층되어 형성될 수 있으며, 사용 가능한 유기 재료도 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양하게 적용 가능하다. 이들 저분자 유기막은 진공증착의 방법으로 형성된다.
고분자 유기막의 경우에는 대개 홀 수송층(HTL) 및 발광층(EML)으로 구비된 구조를 가질 수 있으며, 이 때, 상기 홀 수송층으로 PEDOT를 사용하고, 발광층으로 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 유기물질을 사용하며, 이를 스크린 인쇄나 잉크젯 인쇄방법 등으로 형성할 수 있다.
상기와 같은 유기막은 반드시 이에 한정되는 것은 아니고, 다양한 실시예들이 적용될 수 있음은 물론이다.
상기 화소 전극(31)은 애노우드 전극의 기능을 하고, 상기 대향 전극(33)은 캐소오드 전극의 기능을 하는 데, 물론, 이들 화소 전극(31)과 대향 전극(33)의 극성은 반대로 되어도 무방하다.
본 발명은 반드시 상기와 같은 구조로 한정되는 것은 아니며, 다양한 유기 전계 발광 표시장치의 구조가 그대로 적용될 수 있음은 물론이다.
액정표시장치의 경우, 이와는 달리, 상기 화소전극(31)을 덮는 하부배향막(미도시)을 형성함으로써, 액정표시장치의 하부기판의 제조를 완성한다.
이렇게 본 발명에 따른 박막 트랜지스터는 도 8에서와 같이 각 부화소에 탑재될 수도 있고, 화상이 구현되지 않는 드라이버 회로(미도시)에도 탑재 가능하다.
그리고, 유기 전계 발광 표시장치는, 기판(21)으로서 플렉서블한 플라스틱 기판을 사용하기에 적합하다.
상기한 바와 같은 본 발명에 따르면, 다음과 같은 효과를 얻을 수 있다.
첫째, 반도체층에 별도의 패터닝 공정 없이, 결정 크기의 차이에 의해 인접한 박막 트랜지스터와 구별되는 패터닝 효과를 얻을 수 있게 되어, 복잡한 패터닝 공정을 생략할 수 있다.
둘째, 건식 또는 습식 에칭 공정이 배제되어, 액티브 채널의 특성 저하를 최소화할 수 있다.
셋째, 액티브 채널(Active channel)을 제외한 부위의 반도체층 전체를 식각할 필요가 없게 되어, 공정시간 단축과 효율성을 향상시킬 수 있다. 그리고, 패터닝 공정에 수반하는 습식공정이 배제되므로, 공정 단순화 및 효율성을 향상시킬 수 있다.
넷째, 채널 영역을 인접한 박막 트랜지스터와 구별시킴으로써, 누설 전류를 낮출 수 있다.
다섯째, 채널 영역의 결정 크기를 크게 하여, 모빌리티 특성을 좋게 할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 바람직한 일 실시예에 따른 박막 트랜지스터의 구조를 도시한 평면도,
도 2는 표면거칠기가 작은 Pd 막 위에서 성장한 펜타센 유기층의 결정을 나타내는 사진,
도 3은 표면거칠기가 큰 Pd 막 위에서 성장한 펜타센 유기층의 결정을 나타내는 사진,
도 4는 본 발명의 바람직한 다른 일 실시예에 따른 박막 트랜지스터의 구조를 도시한 단면도,
도 5는 본 발명의 바람직한 또 다른 일 실시예에 따른 박막 트랜지스터의 구조를 도시한 단면도,
도 6 및 도 7은 본 발명의 바람직한 또 다른 실시예들로서, 금속 패턴을 사용한 박막 트랜지스터의 구조를 도시한 단면도,
도 8은 도 1에 따른 박막 트랜지스터를 유기 전계 발광 표시장치에 적용한 경우의 단면도.
Claims (13)
- 게이트 전극;상기 게이트 전극과 절연된 소스 및 드레인 전극; 및상기 게이트 전극과 절연되고, 상기 소스 및 드레인 전극에 각각 접하는 유기 반도체층;을 포함하고,상기 유기 반도체층의 적어도 채널 영역의 주위에, 타부분보다 결정 크기가 작은 경계 영역이 구비된 것을 특징으로 하는 박막 트랜시스터.
- 제1항에 있어서,상기 유기 반도체층의 하부에서 상기 유기 반도체층에 접하는 부분 중 상기 경계 영역에 접하는 부분의 표면 거칠기가 상기 유기 반도체층의 타 부분에 접하는 부분의 표면 거칠기보다 더 큰 것을 특징으로 하는 박막 트랜시스터.
- 제1항에 있어서,상기 게이트 전극을 덮도록 절연막이 구비되고, 상기 유기 반도체층은 상기 절연막 상에 형성되며, 상기 유기 반도체층 중 상기 경계 영역에 대응되는 절연막의 부분은 상기 유기 반도체층의 타 부분에 대응되는 절연막의 부분보다 표면 거칠기가 더 큰 것을 특징으로 하는 박막 트랜시스터.
- 제1항에 있어서,상기 게이트 전극을 덮도록 절연막이 구비되고, 소스 및 드레인 전극은 상기 절연막 상에 형성되며, 상기 절연막과 소스 및 드레인 전극을 덮고 상기 게이트 전극에 대응되도록 개구부를 갖는 보호막을 더 구비하고, 상기 유기 반도체층은 상기 보호막 상에 형성되며, 상기 유기 반도체층 중 상기 경계 영역에 대응되는 보호막의 부분은 상기 유기 반도체층의 타 부분에 대응되는 보호막의 부분보다 표면 거칠기가 더 큰 것을 특징으로 하는 박막 트랜시스터.
- 제1항에 있어서,기판 상에 상기 소스 및 드레인 전극이 구비되고, 상기 유기 반도체층은 상기 소스 및 드레인 전극을 덮도록 상기 기판 상에 형성되며, 상기 유기 반도체층 중 상기 경계 영역에 대응되는 기판의 부분은 상기 유기 반도체층의 타 부분에 대응되는 기판의 부분보다 표면 거칠기가 더 큰 것을 특징으로 하는 박막 트랜시스터.
- 제1항에 있어서,상기 유기 반도체층은, 펜타센(pentacene), 테트라센(tetracene), 안트라센(anthracene), 나프탈렌(naphthalene), 알파-6-티오펜, 알파-4-티오펜, 페릴렌(perylene) 및 그 유도체, 루브렌(rubrene) 및 그 유도체, 코로넨(coronene) 및 그 유도체, 페릴렌테트라카르복실릭디이미드(perylene tetracarboxylic diimide) 및 그 유도체, 페릴렌테트라카르복실릭디안하이드라이드(perylene tetracarboxylic dianhydride) 및 그 유도체, 나프탈렌의 올리고아센 및 이들의 유도체, 알파-5-티오펜의 올리고티오펜 및 이들의 유도체, 금속을 함유하거나 함유하지 않은 프탈로시아닌 및 이들의 유도체, 파이로멜리틱 디안하이드라이드 및 그 유도체, 파이로멜리틱 디이미드 및 이들의 유도체 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 박막 트랜지스터.
- 게이트 전극;상기 게이트 전극과 절연된 소스 및 드레인 전극;상기 게이트 전극과 절연되고, 상기 소스 및 드레인 전극에 각각 접하는 유기 반도체층; 및상기 유기 반도체층의 적어도 채널 영역의 주위에 위치한 것으로, 상기 유기 반도체층의 하부에서 상기 유기 반도체층과 접하도록 구비되고, 동일한 평면 상의 타 부분보다 표면 거칠기가 더 크게 형성된 표면처리 패턴;을 포함하는 것을 특징으로 하는 박막 트랜지스터.
- 제7항에 있어서,상기 게이트 전극을 덮도록 절연막이 구비되고, 상기 유기 반도체층은 상기 절연막 상에 형성되며, 상기 표면처리 패턴은 상기 절연막에 구비된 것을 특징으로 하는 박막 트랜시스터.
- 제7항에 있어서,상기 게이트 전극을 덮도록 절연막이 구비되고, 소스 및 드레인 전극은 상기 절연막 상에 형성되며, 상기 절연막과 소스 및 드레인 전극을 덮고 상기 게이트 전극에 대응되도록 개구부를 갖는 보호막을 더 구비하고, 상기 유기 반도체층은 상기 보호막 상에 형성되며, 상기 표면처리 패턴은 상기 보호막에 구비된 것을 특징으로 하는 박막 트랜시스터.
- 제7항에 있어서,기판 상에 상기 소스 및 드레인 전극이 구비되고, 상기 유기 반도체층은 상기 소스 및 드레인 전극을 덮도록 상기 기판 상에 형성되며, 상기 표면처리 패턴은 상기 기판에 구비된 것을 특징으로 하는 박막 트랜시스터.
- 제7항에 있어서,상기 유기 반도체층은 상기 표면처리 패턴과 접하는 영역의 결정 크기가 상기 표면처리 패턴과 접하지 않는 영역의 결정 크기보다 작은 것을 특징으로 하는 박막 트랜시스터.
- 제7항에 있어서,상기 유기 반도체층은, 펜타센(pentacene), 테트라센(tetracene), 안트라센(anthracene), 나프탈렌(naphthalene), 알파-6-티오펜, 알파-4-티오펜, 페릴렌(perylene) 및 그 유도체, 루브렌(rubrene) 및 그 유도체, 코로넨(coronene) 및 그 유도체, 페릴렌테트라카르복실릭디이미드(perylene tetracarboxylic diimide) 및 그 유도체, 페릴렌테트라카르복실릭디안하이드라이드(perylene tetracarboxylic dianhydride) 및 그 유도체, 나프탈렌의 올리고아센 및 이들의 유도체, 알파-5-티오펜의 올리고티오펜 및 이들의 유도체, 금속을 함유하거나 함유하지 않은 프탈로시아닌 및 이들의 유도체, 파이로멜리틱 디안하이드라이드 및 그 유도체, 파이로멜리틱 디이미드 및 이들의 유도체 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 박막 트랜지스터.
- 제1항 내지 제12항 중 어느 한 항의 박막 트랜지스터를 구비한 것을 특징으로 하는 평판 표시장치.
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