KR20060089154A - 반도체 기억 장치 - Google Patents

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KR20060089154A
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다꾸야 후따쯔야마
도시야 고따니
히로미쯔 마시따
아쯔시 마에소노
아야꼬 나까노
다다히또 후지사와
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가부시끼가이샤 도시바
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Abstract

고신뢰성의 NAND형 플래시 메모리를 실현하는 것으로, 본 발명은, 게이트 배선보다도 상층에, 순서대로, 적어도 제1 및 제2 배선층을 갖고, 상기 메모리 셀에 전기적으로 데이터를 기입할 수 있는 반도체 기억 장치로서, 상기 메모리 셀은, 워드선 및 비트선을 갖고, 상기 메모리 셀에 접속된 상기 워드선은, 상기 게이트 배선에 의해서 형성되고, 상기 워드선은, 제1 트랜지스터의 소스 또는 드레인에 접속될 때에, 상기 게이트 배선, 상기 제1 배선층 및 상기 제2 배선층의 3층 배선을 이용하여 접속되고, 해당 접속 영역에서, 상기 게이트 배선끼리 사이의 최대 전위차는, 기입 전압 이하이며, 상기 제1 배선끼리 사이의 최대 전위차는, 기입 전압 이하, 또는 상기 기입 전압을 상기 제1 트랜지스터에 의해 전송하기 위한 제1 전압 이하이며, 상기 제2 배선층끼리 사이의 최대 전위차는, 상기 기입 전압 이하 또는 소거 전압 이하이다.
메모리 셀, 트랜지스터, 워드선, 비트선

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
도 1은 본 발명의 일 실시 형태에 따른 NAND형 플래시 메모리의 개략 구성도.
도 2는 본 발명의 일 실시 형태에 따른 NAND형 플래시 메모리의 블록 디코더의 일부의 회로 구성의 개략도.
도 3은 본 발명의 일 실시 형태의 NAND형 플래시 메모리의 블록 디코더에서의 전송 회로의 레이아웃의 개략도.
도 4는 본 발명의 일 실시예의 NAND형 플래시 메모리에서의 센스 앰프부(5)의 레이아웃의 개략도.
도 5의 (a)는 본 발명의 일 실시예에서의 비트선 선택 회로(13)의 확대도, (b)는 비트선 선택 회로(13)의 등가 회로도.
도 6은 본 발명의 일 실시예에 따른 NAND형 플래시 메모리의 센스 앰프부(5)의 레이아웃을 도시하는 도면.
도 7은 본 발명의 일 실시예에 따른 NAND형 플래시 메모리의 Hv-Tr 영역(6)에서의 레이아웃 및 센스 앰프 영역(7)에서의 레이아웃을 도시하는 도면.
도 8은 본 발명의 일 실시예에 따른 NAND형 플래시 메모리의 Hv-Tr 영역(6)에서의 레이아웃을 도시하는 도면.
도 9는 본 발명의 일 실시예에 따른 NAND형 플래시 메모리의 GC 배선 패턴의 레이아웃을 도시하는 평면도.
도 10은 본 발명의 일 실시예에 따른 NAND형 플래시 메모리의 라인단 선단부의 리소그래피 후의 웨이퍼 상에서의 완성 형상을 도시하는 도면.
도 11은 도 10의 레지스트 형상을 에칭 가공한 후의 완성 형상을 도시하는 도면.
도 12는 본 발명의 일 실시예에 따른 NAND형 플래시 메모리의 설계 데이터로부터 보정 데이터를 작성하기 위한 순서를 나타내는 플로우차트.
도 13은 본 발명의 일 실시예에서의 라인 선단부로부터 대향하는 패턴까지의 거리 S와 라인 단부·선단부의 에칭 변환차와의 관계를 도시하는 도면.
도 14는 본 발명의 일 실시예에서의 라인 선단부로부터 대향하는 패턴까지의 거리 S와 라인 단부·선단부의 레지스트 치수 및 쇼트닝량과의 관계를 도시하는 도면.
도 15는 본 발명의 일 실시예에서의 라인 선단부로부터 대향하는 패턴까지의 거리 S와 라인 단부·선단부의 레지스트 치수 및 쇼트닝량과의 관계를 도시하는 도면.
도 16은 본 발명의 일 실시예에서의 라인 단부의 레지스트 치수를 정의하기 위한 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : NAND형 플래시 메모리
2 : 메모리 셀
3 : 셀 어레이
4 : 블록 디코더
5 : 센스 앰프부
6 : Hv-Tr 영역
7 : 센스 앰프 영역
8 : 주변 회로
9 : 패드부
4a : k번째의 블록 디코더
4b : (k+1)번째의 블록 디코더
4c, 4g : 어드레스 디코드 회로
4d, 4h : 레벨 시프터
4e, 4i, 4f, 4j : 전송 회로
WL0<0>∼WL31<0>, WL0<1>∼WL31<1> : 워드선
SG1, SG2<0>, SG1<1>, SG2<1> : 선택 게이트선
[특허 문헌1] 일본 특개 2004-79857호 공보
[특허 문헌2] 일본 특개 2004-55617호 공보
본 발명은 전기적으로 재기입 가능한 반도체 기억 장치에 관한 것이다. 반도체 기억 장치 중에서도, 특히 불휘발성 반도체 기억 장치에서의 배선의 레이아웃 배치 기술에 관한 것이다.
최근, 소형이고 대용량인 불휘발성 반도체 기억 장치의 수요가 급증하고, 그 중에서도 종래의 NOR형 플래시메모리와 비교하여, 고집적화, 대용량화를 기대할 수 있는 NAND형 플래시 메모리가 주목받고 있다.
NAND형 플래시 메모리 등의 불휘발성 반도체 기억 장치에서의 배선의 폭 및 간격(라인 앤드 스페이스)은, 포토리소그래피의 미세 가공 기술이 진보함에 따라서, 스케일링되어 간다. 일반적으로, 보다 대용량의 NAND형 플래시 메모리를 실현하기 위해, NAND 스트링의 사이즈는, 가공 세대가 진행됨과 함께 작아져 간다. NAND 스트링의 사이즈가 작아져 가면, 그에 수반하여 전송 트랜지스터의 사이즈를 작게 할 필요가 있지만, 전송 트랜지스터의 사이즈를 작게 하면, 워드선 WL을 NAND 스트링의 메모리 셀까지 인출하는 게이트 배선 GC 및 제1 배선층 MO의 라인 앤드 스페이스를 충분히 확보할 수 없게 된다. 그 결과, 각 워드선 WL의 배선간의 내압도 저하하게 되어, 절연 파괴에 의한 워드선끼리의 쇼트 등의 불량을 회피하고, NAND형 플래시 메모리의 신뢰성을 유지하는 것이 곤란하게 된다.
따라서, 본 발명은, 내압이 요구되는 배선층에 대해서는, 그 배선의 배선폭 및 간격(라인 앤드 스페이스)을 완화하고, 또한 배선간의 전위차가 작아지도록 배 선 레이아웃을 고안하고, 고신뢰성이며 또한 고집적화가 가능한 NAND형 플래시 메모리 등의 반도체 기억 장치를 실현하는 것이다.
본 발명의 일 실시 양태에 따르면,
게이트 배선보다도 상층에, 순서대로, 적어도 제1 및 제2 배선층을 갖고, 메모리 셀에 전기적으로 데이터를 기입할 수 있는 반도체 기억 장치에 있어서,
상기 메모리 셀은, 워드선 및 비트선을 갖고,
상기 메모리 셀에 접속된 상기 워드선은, 상기 게이트 배선에 의해서 형성되고,
상기 워드선은, 제1 트랜지스터의 소스 또는 드레인에 접속될 때에, 상기 게이트 배선, 상기 제1 배선층 및 상기 제2 배선층의 3층 배선을 이용하여 접속되고,
해당 접속 영역에서, 상기 게이트 배선끼리 사이의 최대 전위차는, 기입 전압 이하이며, 상기 제1 배선끼리 사이의 최대 전위차는, 기입 전압 이하, 또는 상기 기입 전압을 상기 제1 트랜지스터에 의해 전송하기 위한 제1 전압 이하이며,
상기 제2 배선층끼리 사이의 최대 전위차는, 상기 기입 전압 이하 또는 소거 전압 이하인 것을 특징으로 하는 반도체 기억 장치가 제공된다.
<실시 형태>
일반적으로, NAND형 플래시 메모리 등의 불휘발성 반도체 기억 장치에는, 대용량인 것뿐만 아니라, 높은 신뢰성이 요구되고 있다. NAND형 플래시 메모리 등의 불휘발성 메모리의 고신뢰성을 실현하기 위해서는, 터널 산화막의 고내압화가 필요 해지고, 터널 산화막을 박막화하는 것이 용이하지 않다. 한편, 불휘발성 메모리의 특성 상, 기입 전압을 낮게 하는 것도 용이하지 않다. NAND형 플래시 메모리의 대용량화를 실현하기 위해, 고집적화를 위한 칩 수축을 진행시킬 필요가 있음에도 불구하고, 이러한 사정으로부터, 기입 전압 등 고전압을 인가하는 고내압 트랜지스터의 스케일링이 곤란해져오고 있다. 그러나, 배선의 폭 및 간격은, 미세 가공 기술이 진보함에 따라서 스케일링된다. 그 결과, 가공 세대가 진행됨에 따라서, 좁은(또는 얇은) 배선층 간의 절연막에, 보다 고전압이 인가되는 것으로 된다.
한편, 일반적으로, 불휘발성 반도체 기억 장치의 프로세스의 측면으로부터는, 트랜지스터의 게이트 배선 가공 후의 열 공정에서는, 온도가 낮은 가공 프로세스가 기대된다. 이것은, 고온의 열 공정을 행하는 것에 의한 트랜지스터의 정션부 및 채널부의 불순물 프로파일의 악화를 방지하기 위해서이다.
또한, 통상의 프로세스에서는, 상층의 배선일수록 융점이 낮은 금속이 이용되기 때문에, 기본적으로는, 상층 배선일수록 배선층 간의 절연막은 저온으로 형성되는 것으로 되어, 그 내압은 나빠진다.
일반적으로, 불휘발성 반도체 기억 장치에서는, 메모리 셀의 워드선 및 비트선이 메모리 셀 어레이와 컨택트를 취하여, 주변 회로부로 인출되는 영역에서, 전술한 바와 같은 문제가 현저히 나타난다. 왜냐하면, 메모리 셀에서는, 워드선 및 비트선은, 거의 프로세스의 최소 치수로 가공되는 것으로 되지만, 워드선 및 비트선이 인출되는 영역에서는, 배선폭 및 스페이스가 완화되어 인출되기 때문에, 상층 배선 혹은 하층 배선과 조합하여, 배선되는 것으로 된다. 여기서, 최소 치수란, 포토리소그래피 가공 기술에 의해 결정되는 최소폭과, 배선간에 전위차가 발생했을 때에, 절연 파괴에 의한 배선간 쇼트가 발생하지 않은 최소의 스페이스의 것을 말한다.
또한, 메모리 셀에 인접하는 로우 디코더 및 센스 앰프에 관해서는, 셀 어레이 내보다도 완화된 치수로서 가공되지만, 주변 회로의 가공 치수보다도 미세한 가공 치수의 배선이 이용된다. 따라서, 메모리 셀을 구동하는 로우 디코더, 센스 앰프의 영역에서는, 특히 전술한 바와 같은 문제가 현저하게 된다. 또한, 미세 가공 기술의 진보는, 최근, 노광 장치 개발 스피드로 정해지도록 되어 오고 있다. 따라서, 최소 가공 치수에 가까운 배선일수록, 노광이 용이한 레이아웃 패턴이 기대되고 있다.
본 발명의 일 실시 형태에 따른 반도체 기억 장치에서는, 최소 가공 치수에 가까운 배선일수록, 배선이 구부러지지 않도록(직선 패턴, 직사각형 패턴으로 되도록) 배선한다. 또한, 배선폭 및 배선 간격을 완화하기 위해, 다층 배선 구조를 이용하고, 또한 상층 배선일수록 배선폭 및 간격이 완화되거나, 또는 배선간의 전위차가 작아지도록 레이아웃 하는 것이다.
여기서는, 본 실시 형태에 따른 본 발명의 반도체 기억 장치로서, NAND형 플래시 메모리를 예로 들어 설명한다. 또한, 본 발명은, NAND형 플래시 메모리에 한정되는 것은 아니고, 다른 반도체 메모리에도 이용할 수 있다.
도 1을 참조하면, 본 실시 형태에 따른 NAND형 플래시 메모리(1)의 개략 구성도가 도시되고 있다. 본 실시 형태에 따른 NAND형 플래시 메모리(1)는, 메모리 셀(2)이 매트릭스 형상으로 배치된 셀 어레이(3), 블록 디코더(4)(로우 디코더), 센스 앰프부(5), 센스 앰프부에 있는 Hv-Tr 영역(6) 및 센스 앰프 영역(7), 주변 회로(8), 및 패드부(9)를 갖고 있다.
도 2를 참조하면, 본 실시 형태에 따른 NAND형 플래시 메모리의 블록 디코더(4)의 회로 구성의 개략도가 도시되고 있다. 도 2에서, 참조 부호 4a는 k번째의 블록 디코더로서, 어드레스 디코드 회로(4c), 레벨 시프터(4d), 워드선 WL0<0>∼WL31<0> 및 선택 게이트선 SG1에 전압을 전송하는 전송 회로(4e), 선택 게이트선 SG2<0>에 SGDS의 전압을 전송하는 회로(4f) 및 선택 게이트선 SG1에 SGDS의 전압을 전송하는 회로(4k)를 갖고 있다. 또한, 참조 부호 4b는 (k+1)번째의 블록 디코더로서, 어드레스 디코드 회로(4g), 레벨 시프터(4h), 워드선 WL0<1>∼WL31<1> 및 선택 게이트선 SG1에 전압을 전송하는 전송 회로(4i), 선택 게이트선 SG2<1>에 SGDS의 전압을 전송하는 회로(4j) 및 선택 게이트선 SG1에 SGDS의 전압을 전송하는 회로(4k)를 갖고 있다. 또한, 도 2에 도시한 바와 같이, 본 실시 형태에서는, 회로(4k)는 k번째의 블록 디코더(4a)와 (k+1)번째의 블록 디코더(4b)에서 공유하는 구성을 채용하고 있다.
k번째의 블록 디코더(4a) 및 (k+1)번째의 블록 디코더(4b)에는, 각각, 각각의 블록 어드레스가 입력된다. 입력된 블록 어드레스는, 각각, 어드레스 디코드 회로(4c 및 4g)에 입력되어, 디코드된다. 디코드된 블록 어드레스는, 레벨 시프터 회로(4d 및 4h)에서 그 전압 레벨이 변환되고, XFERG0 및 XFERG1을 경유하여 전송 회로(4e 및 4i)를 구성하는 전송 트랜지스터의 게이트 전극에 송신된다. 전송 회 로(4e)의 전송 트랜지스터는, k번째의 블록이 선택 블록인 경우에, 이 XFERG에 인가되는 전압에 의해 온하고, SGD, SGS, CG0∼CG31로 입력되는 전압을, 각각, SG1, SG2, WL0<0>∼WL31<0>으로 전송한다. 전송 회로(4i)에 대해서도 마찬가지이다.
다음으로, 도 3을 참조하면, 본 실시 형태의 NAND형 플래시 메모리의 블록 디코더(4)에서의 전송 회로(4e)의 레이아웃의 개략도가 도시되고 있다. 도 3에서는, "AA"는 활성 영역(AA0, AA1, AA2, …, AA29, AA30, AA31), "GC"는 게이트 배선(GC0, GC1, GC2, …, GC29, GC30, GC31), "M0"은 제1 배선층에 의한 배선(이하, 편의상, 「제1 배선층」라고 함), "M1"은 제2 배선층에 의한 배선(이하, 편의상, 「제2 배선층」라고 함)을 나타내고 있다. 본 실시 형태에서는, "AA", "GC", "M0" 및 "M1"이, 이 순서로 순차적으로 적층되어 있다. 또한, 도 3에서는, 설명의 편의상, 활성 영역 AA, 게이트 배선 GC, 제1 배선층 M0 및 제2 배선층 M1의 사이즈 비는, 개략으로 도시하고 있다.
도 3에서, CD는, 활성 영역(기판 또는 P웰 상의 확산 영역)과 제1 배선층 M0을 접속하는 컨택트(CD1, CD2)이며, CG는, 게이트 배선 GC와 제1 배선층 M0을 접속하는 컨택트(CG0, CG1, CG2, CG3, CG4, CG4, CG5, CG6, CG7, CG8, CG9)이며, V1은, 제1 배선층 M0과 제2 배선층 M1을 접속하는 컨택트(V1(1), V1(2))이다.
도 3에 도시한 본 실시 형태의 전송 회로의 레이아웃 배치에서는, WL0<0>∼WL31<31>을, 게이트 배선 GC, 제1 배선층 M0 및 제2 배선층 M1의 3층을 이용함으로써 NAND 스트링의 메모리 셀까지 인출하고 있다. NAND 스트링의 메모리 셀에서, 도 3에 도시한 바와 같이, NAND 스트링의 메모리 셀의 게이트 배선이, 각각, 워드 선 WL0<0>∼WL31<31>의 일부로서 기능하고 있다. 참조 부호 40은 게이트 배선(GC0, GC1, GC2, …, GC29, GC30, GC31)을 서로 접속하는 제1 배선층 M0에 의한 배선이다. 워드선 WL0<0>∼WL31<0> 및 배선(40)은, 전송 트랜지스터 상에서는 가능한 한 개략 곧게(개략 직선 형상으로) 되는 것 같은 패턴에 의해서 형성되어 있다. 워드선 WL0<0>∼WL31<31>을 가공할 때에는, 통상의 반도체 프로세스로 이용하는 포토리소그래피 기술이 이용되기 때문에, 워드선 WL0<0>∼WL31<31> 및 배선(40)을 전송 트랜지스터 상에서는 개략 곧게(개략 직선 형상으로) 되도록 가공함으로써, 가공이 용이하며 고수율을 실현하는 워드선을 형성할 수 있게 된다.
또한, 본 실시 형태의 레이아웃에서는, 게이트 배선층, 제1 배선층 및 제2 배선층이라고 한 3층 배선 구조를 이용하고 있기 때문에, 배선 피치를 완화할 수 있고, 또한 배선간 내압도 완화할 수 있다. 배선층을 가공하는 온도는 상층 배선층일수록 낮아지고, 그에 수반하여, 동일한 배선층 간 또는 상하 배선층 간의 층간 절연막을 형성하는 온도도 상층 배선일수록 낮아진다. 층간 절연막은, 고온으로 형성할수록 절연 내성이 좋아지는 한편, 상층에 형성되는 층간 절연막은, 저온으로 형성되는 것으로 된다. 따라서, 상층의 배선일수록, 즉 게이트 배선 GC보다도 제1 배선층 M0 쪽이, 제1 배선층 M0보다도 제2 배선층 M1쪽이, 배선간 내압이 약하기 때문에, 게이트 배선 GC의 배선폭을 WGC, 제1 배선층의 배선폭을 WM0, 제2 배선층의 배선폭을 WM1이라고 하면, WGC≤WM0≤WM1인 것이 바람직하다. 또한, 마찬가지의 이유에서, 게이트 배선 GC끼리 사이의 스페이스를 SGC, 제1 배선층끼리 사이의 스페이스 를 SM0, 제2 배선층끼리 사이의 스페이스를 SM1이라고 하면, SGC≤SM0≤SM1인 것이 바람직하다.
본 실시 형태의 NAND형 플래시 메모리에서는, 메모리 셀에의 데이터의 기입 시에는, 전송 트랜지스터에 의해서 기입 전압 Vpgm을 워드선 WL0<0>∼WL31<0>에 전송할 필요가 있다. 따라서, 전송 트랜지스터의 게이트 전극에 접속된 XFERG에는, 기입 전압 Vpgm을 전송 트랜지스터에 의해 전송하기 위한 전압 Vpgmh≥Vpgm+Vth(Vth는 전송 트랜지스터의 임계값)가 레벨 시프터(4)로부터 인가된다. 또한, 데이터의 기입 시에는, 워드선 WL0<0>∼WL31<0>에 0V가 인가되는 경우가 있다. 따라서, 제1 배선층 M0끼리 사이의 최대 전위차는, Vpgmh로 된다. 즉, 제1 배선층 M0끼리 사이의 전위차는, Vpgmh 이하로 된다. 또한, 별도의 레이아웃 방법으로서, 게이트 배선(40)(GC0, GC1, GC2, …, GC29, GC30, GC31)을 한개의 게이트 배선으로 단락할 수도 있다. 이 경우, 제1 배선층 M0끼리 사이의 최대 전위차는, 워드선 WL<0>∼WL<31> 사이의 최대 전위차로 되기 때문에, Vpgm으로 된다(제1 배선층 M0끼리 사이의 최대 전위차≤Vpgm). 단, 그 경우에는 활성 영역(AA0, AA1, AA2, …, AA29, AA30, AA31) 사이의 소자 분리 상을, 게이트 배선(40)(GC0, GC1, GC2, …, GC29, GC30, GC31)이 완전하게 통과하기 때문에, 도 3에 도시한 레이아웃 방법보다도 필드 반전 누설을 보다 억제하도록 소자 설계를 할 필요가 있다. 따라서, 제1 배선층 M0끼리 사이의 최대 전위차≤Vpgm, 또는 제1 배선층 M0끼리 사이의 최대 전위차≤Vpgmh로 된다.
또한, 본 발명의 일 실시 형태에 따르면, 제2 배선층 M1에 관해서는, 제1 배선층 M0으로부터 제2 배선층 M1에 컨택트할 때에, 워드선 WL0<0>∼WL31<0>을 배열하는 순서를 자유롭게 변경할 수 있으므로, 0V가 인가되는 워드선 WL과 기입 전압 Vpgm 또는 소거 전압 Vera가 인가되는 워드선 WL이 인접하여 대향하지 않도록 워드선 WL을 배열시킬 수 있다. 따라서, 본 발명에 따르면, 제2 배선층 M1끼리 사이의 최대 전위차를 기입 전압 Vpgm 또는 소거 전압 Vera로 할 수 있다. 따라서, 제2 배선층 M1끼리 사이의 최대 전위차는, Vpgm 또는 Vera 이하이다(제2 배선층 M1끼리 사이의 최대 전위차≤Vpgm 또는 제2 배선층 M1끼리 사이의 최대 전위차≤Vera).
또한, 게이트 배선 GC에 관해서는, 기입 전압 Vpgm을 인가하는 워드선 WL과, 0V를 인가하는 워드선 WL이 인접하여 대향하는 경우가 있다. 따라서, 게이트 배선 GC끼리 사이의 최대 전위차를 Vpgm으로 할 수 있다. 따라서, 게이트 배선 GC끼리 사이의 전위차는, Vpgm 이하이다.
이와 같이, 본 발명의 일 실시 형태에 따르면, 배선폭 및 배선 간격이 완화되고, 또한 배선간의 전위차를 작게 할 수 있어, 고신뢰성의 반도체 기억 장치를 실현할 수 있다.
(실시예 1)
본 실시예에서는, 본 발명의 반도체 기억 장치로서, 도 1에 도시한 NAND형 플래시 메모리를 예로 들어 설명한다. 본 실시예에서는, 특히, NAND형 플래시 메모리의 센스 앰프부(5)의 레이아웃 배치의 예에 대하여 설명한다.
도 4를 참조하면, 도 1에 도시한 NAND형 플래시 메모리에서의 센스 앰프부 (5)에 있는 Hv-Tr 영역(6)의 레이아웃의 개략도가 도시되고 있다. 또한, 도 4에서는, 설명의 편의상, 활성 영역 AA 및 게이트 배선 GC만이 도시되어 있고, 제1 배선층 M0 및 제2 배선층 M1은 생략하고 있다.
Hv-Tr(High Voltage-Transistor : 고전압 트랜지스터) 영역(6)에는, 비트선과 센스 앰프 영역(7)에 배치되는 센스 앰프를 접속하기 위한 복수의 비트선 선택 회로(13)가 형성되어 있다. 참조 부호 3은 셀 어레이로서, 매트릭스 형상으로 배치된 메모리 셀(2)을 갖고 있다. 도 4에서는, 셀 어레이 중에서, L개의 컬럼(12)만을 나타내고 있다. 하나의 컬럼(12)에는, 비트선 16개분의 메모리 셀(2)이 배치되어 있다. 따라서, 도 4에서는, L개의 컬럼(16L개의 비트선)에 대응하는 비트선 선택 회로(13)의 레이아웃 배치가 도시되어 있는 것으로 된다. 또한, 도 4에서는, K개의 활성 영역 및 2N개의 게이트 배선 GC에 의해서, 복수의 비트선 선택 회로가 형성되어 있다. 또한, 설명의 편의상, Hv-Tr 영역(6)과 셀 어레이(3)(컬럼(12))와의 접속 배선은, 생략하고 있다.
본 실시예에서는, 다음과 같이, 각 파라미터를 설정했다. 즉, 활성 영역 AA의 피치(AA의 폭과 스페이스의 합)에 대응하는 비트선의 개수를 N(N=2×M×L, M : 자연수, L:K개의 활성 영역에 대응하는 컬럼수)으로 한다. 또한, L개의 컬럼에 대응하는 비트선은, 16L개이기 때문에, 16L=K×L=2×M×K×L이다. 따라서, L개의 컬럼에 대응하는 활성 영역의 개수=16L/N=(2×M×K×L)/(2×M×L)=K로 된다.
다음으로, 도 5를 참조하면, 도 5의 (a)에는, 비트선 선택 회로(13)의 확대도가 도시되고 있다. 또한, 도 5의 (b)에는, 비트선 선택 회로(13)의 등가 회로도 가 도시되고 있다. 도 5의 (a) 및 (b)에 도시한 바와 같이, 비트선 선택 회로(13)에는, BIASE, BIASO, BLSE, BLSO, BLe, BLo, BLCRL 및 SABL이 접속되어 있다. 또한, 설명의 편의상, 도 4 및 도 5의 (a)에서는, BLe, BLo, BLCRL 및 SABL의 컨택트 및 배선층은 생략하고 있다.
다음으로, 도 6을 참조하면, 본 실시예에 따른 NAND형 플래시 메모리의 센스 앰프부(5)의 8개의 비트선에 대응한 제2 배선층 M1(20∼27)의 레이아웃이 도시되고 있다. 즉, 도 4에서의 L개의 컬럼으로 이루어지는 영역에는, 16L개의 비트선이 포함되어 있기 때문에, 도 4에서의 L개의 컬럼으로 이루어지는 영역에는, 도 6에 도시한 8개의 비트선의 레이아웃이 2L개 존재하게 된다. 또한, 도 6에서, 제1 배선층 M0과, 제2 배선층 M1을 접속하는 컨택트를 V1(3), V1(4), V1(5), V1(6), V1(7) 및 V1(8)로서 나타내었다.
종래에서는, 센스 앰프부에서의 제2 배선층 M1로 이루어지는 비트선은, 배선이 구부러지거나, 도중에 끊어지거나 하기도 했지만, 도 6에 도시한 바와 같이, 본 발명에서는, 개략 곧은(개략 직선 형상의) 패턴만으로 제2 배선층 M1로 이루어지는 비트선을 형성한다. 이에 의해, 레이아웃 상, 가장 가늘게 될 수 있는 제2 배선층 M1을 포토리소그래피 기술에 의해서 형성하는 것이 용이하고, 고수율을 실현하는 레이아웃 패턴으로 된다.
본 실시예에서는, Hv-Tr 영역(6)에서는, 도 6의 "X" 및 "Y"로 나타내는 부분에서, 부분적으로 비트선이 도중에 끊어지도록 하고 있다. 도중에 끊어진 후의 비트선은, 부유 상태로 해둔다. 또한, 본 실시예에서는, 부분적으로 비트선이 도중 에 끊어진 예를 나타내었지만, 비트선이 도중에 끊어지지 않도록 하고, 모두 비트선의 길이를 동일하게 하여 비트선의 배선 용량을 같게 해 두도록 하여도 된다.
도 6과 같은 레이아웃을 채용함으로써, Hv-Tr 영역(6)에서, 비트선의 폭 및 간격(라인 앤드 스페이스(L/S))은, 일정값을 계속 유지할 수 있다.
참조 부호 50은, 제2 배선층에 의한 더미 패턴이다. 제2 배선층 M1(20∼27)과 같은 미세 패턴은, 노광 시의 포커스 변동의 영향 또는 노광 장치의 렌즈의 수차의 영향에 의해 치수가 가늘게 되는 것을 알 수 있었다. 또한, 라인 선단부와 같이 기초막과의 접촉 면적이 작은 패턴부는, 치수 가늘어짐에 의한 레지스트 소실 부분에 기초막으로부터의 "벗겨짐"이 발생하는 것이 있다. 따라서, 제2 배선층 M1(20∼27)에 대하여 일정한 거리 d만큼 분리하여 더미 패턴(50)을 형성함으로써, 이러한 "치수 가늘어짐"이나 "벗겨짐"을 방지할 수 있다. 또한, 제2 배선층 M1(20∼27)에 대향하는 패턴이면, 더미 패턴에 한정되는 것은 아니다.
일례로서, 본 실시예에서는, 비트선의 폭 및 간격(L/S)은, 55nm/55nm로 일정한 값을 계속 유지하도록 했다. 또한, 비트선의 폭 및 간격(L/S)은, 본 실시예의 값에 한정되는 것은 아닌 것은 물론이고, 비트선에 인가되는 전압, 절연막의 내압 등을 고려하여, 70nm, 40nm, 30nm 등, 다른 값을 취하도록 설계하여도 된다.
또한, 비트선의 인출 패턴 배선(비트선의 최상부의 배선)(M1)(20∼27)의 길이를 a, 폭을 b라고 하면, 어스펙트비(a/b)는, 이하의 관계가 있는 것이 바람직하다. 즉, 이들 비트선의 인출 패턴 배선의 리소그래피 시에, 예를 들면, ArF(불화 아르곤) 엑시머 레이저(파장 198nm)를 이용하여, 하프톤 마스크를 이용하는 경우, 99nm≒100nm까지의 선 폭(b)을 광의 간섭에 의한 영향이 없이 형성할 수 있다. 따라서, 비트선의 인출 패턴 배선(M1)(20∼27)은, a=1mm 이상으로 되는 경우를 고려하여,
a/b=1mm/100nm=104
따라서, 비트선의 인출 패턴 배선의 어스펙트비는, 104이상인 것이 바람직하다.
다음으로, 도 7을 참조하면, Hv-Tr 영역(6)에서의 제2 배선층 M1(20∼27)의 레이아웃과, 센스 앰프 영역(7)에서의 제2 배선층 M1(30∼35)의 레이아웃이 도시되고 있다. 도 7에 도시한 바와 같이, Hv-Tr 영역(6)에서의 제2 배선층 M1(20∼27)의 폭보다도 센스 앰프 영역(7)에서의 제2 배선층 M1(30∼35)의 폭 쪽이 크다. 본 발명은, 배선층의 폭이 상이한 배선끼리 사이에서 접속하는 경우에 유효하게 이용할 수 있다.
도 7에 도시한 예는, 도 5의 (a)에 도시한 SABL을 접속한 경우이다. 도 7에서는, 제1 배선층 및 제3 배선층 M2는 생략하고 있다. 본 실시예에서는, 도 7에 도시한 바와 같이, Hv-Tr 영역(6)의 비트선의 인출 부분의 8개의 제2 배선층 M1(20∼27(8개의 비트선 선택 회로(13)의 SABL 노드))은, 이들의 종단부가 가지런하게 되어 있다. 이들 8개의 제2 배선층 M1(20∼27)은, 도 5의 (a), (b)에 도시한 비트선 선택 회로의 활성 영역 BLe, BLo에, 한번 제1 배선층 M0(도시 생략)과 컨택트 V1을 통하여 접속하고, 활성 영역 SABL로부터, 제1 배선층 M0(도시 생략)과 컨택트 V1을 통하여 센스 앰프 영역(7)의 4개의 제2 배선층 M1(31∼34)로 끌어올리는 것과 같은 레이아웃을 채용하고 있다. 이러한 레이아웃으로 함으로써, 모든 제2 배선층 M1(20∼27 및 30∼35)이 개략 곧은(개략 직선 형상의) 패턴만으로 구성된다.
다시 말해서, 본 실시예에서는, 8개의 비트선 피치에 대하여, 컨택트 V1(제1 배선층 M0 상의 컨택트)을 배치하는 제2 배선층 4.5개(31∼34 및 30의 반), 및 V1 및 V2(제2 배선층 M1 상의 컨택트)를 배치하는 제2 배선층 0.5개(35의 반)가 대응하고 있는 것으로 된다. 도 7에 도시한 바와 같이, 본 실시예의 센스 앰프 영역(7)의 제2 배선층 M1(31∼34)은, 개략 곧거나(개략 직선 형상이거나) 또한 도중에 끊어지지 않는 패턴만으로 구성할 수 있다. 또한, 본 실시예의 센스 앰프 영역(7)의 제2 배선층 M1(31∼34)은, 일부 도중에서 끊어지지만, 개략 곧은(개략 직선 형상의) 패턴으로 구성할 수 있다.
이와 같이, Hv-Tr 영역(6)으로부터 센스 앰프 영역(7)으로 SABL을 인출할 때, 본 발명에 따르면, 제2 배선층을 개략 곧은 패턴으로 구성할 수 있어, 가공이 용이하고 고수율을 실현하는 제2 배선층을 형성할 수 있다.
(실시예 2)
본 실시예에서는, 실시예 1에서 설명한 본 발명의 반도체 기억 장치의 Hv-Tr 영역(6)에서, 4개의 비트선이 비트선 선택 회로(13)를 형성하는 1개의 활성 영역 AA에 대응하는 경우의 레이아웃에 대하여 설명한다.
도 8의 (a)에는, 제2 배선층 M1 및 컨택트 V1(제1 배선층 M0과 제2 배선층 M1을 접속하는 컨택트)이 도시되고 있고, 도 8의 (b)에는, 제1 배선층 M0, 컨택트 V1, 컨택트 CG(게이트 배선 GC와 제1 배선층 M0을 접속하는 컨택트) 및 컨택트 CD(활성 영역(기판 또는 P웰 상의 확산 영역)과 제1 배선층 M0을 접속하는 컨택트)가 도시되고 있고, 또한 도 8의 (c)에는, 활성 영역 AA, 게이트 배선 GC, 컨택트 CD 및 컨택트 CG가 도시되고 있다. 도 8의 (c)에 명확하게 도시되어 있듯이, 2개분의 비트선 선택 회로(13)의 레이아웃 패턴이 도시되고 있다. 또한, 설명의 편의상, 제2 배선층 M1 및 제1 배선층 M0은, 선에 의해 도시되어 있지만, 실제로는 특정한 폭을 갖는 배선층이다.
본 실시예에서는, 도 8의 (b)에 도시한 바와 같이, 제1 배선층 M0은, 역 'ㄷ'자의 글자형 또는 계단 형상으로 절곡되어 레이아웃되어 있지만, 도 8의 (a)에 도시한 바와 같이, 4개의 비트선으로부터 연장된 4개의 제2 배선층 M1의 모두가 개략 곧은(개략 직선 형상의) 패턴만으로 형성되어 있는 것을 알 수 있었다.
이와 같이, 비트선 BLe 혹은 BLo를, Hv-Tr 영역(6)으로부터 센스 앰프 영역(7)으로 비트선 선택 회로(13)를 통하여 SABL에 인출할 때, 본 발명에 따르면, 제2 배선층을 개략 곧은 패턴만으로 구성할 수 있어, 가공이 용이하고 고수율을 실현하는 제2 배선층을 형성할 수 있다.
(실시예 3)
여기서, 게이트 배선의 패턴의 별도의 예에 대하여 설명한다. 본 실시예의 GC 배선 패턴의 레이아웃은, 전술한 실시 형태 및 실시예에서 설명한 예에 이용할 수 있다.
도 9는 본 실시예의 GC 배선 패턴 레이아웃을 도시하는 평면도이다. 선택 게이트(select gate)(60 및 61), 및 32개의 GC 배선 게이트 패턴 P(P1∼P7, P1'∼P25')를 포함하는 배선 패턴군은, 반도체 기판(웨이퍼)(32)의 상방에 배치되어 있다.
32개의 GC 배선 게이트 패턴 P는, 선택 게이트(60 및 61) 사이에, 일정한 피치로 배치되어 있다. 피치는 반드시 일정할 필요는 없다. 32개의 GC 배선 게이트 패턴 P의 길이 방향은 동일하며, 해당 길이 방향과 수직인 방향으로 32개의 GC 배선 게이트 패턴 P는 배치되어 있다. 도 9에서는, 설명의 편의상, 참조 부호 P1'∼P25' 중, P1', P2', P3', P25'만이 기재되어 있다.
선택 게이트(60) 아래에 배치되어 있는 GC 배선 패턴 P1∼P7은, 하측에 배치된 것일수록, 게이트 패턴부의 길이 방향의 치수가 길어지고 있다.
GC 배선 패턴 P2의 게이트 패턴부의 길이 방향의 치수는, 일정 치수만큼, GC 배선 패턴 P1의 게이트 패턴부의 길이 방향의 치수보다도 길다. 마찬가지로, GC 배선 패턴 P3의 게이트 패턴부의 길이 방향의 치수는, 일정 치수만큼, GC 배선 패턴 P2의 게이트 패턴부의 길이 방향의 치수보다도 길다.
즉, GC 배선 패턴 Pi(i=2-7)의 게이트 패턴부의 길이 방향의 치수는, 일정 치수만큼, GC 배선 패턴 Pi-1의 게이트 패턴부의 길이 방향의 치수보다도 길어지고 있다.
GC 배선 패턴 Pi의 게이트 패턴부의 길이 방향의 치수와 GC 배선 패턴 Pi-1의 게이트 패턴부의 길이 방향의 치수와의 차(일정 치수)는, 각 i에서 반드시 동일할 필요는 없다.
GC 배선 패턴 P1보다도 일정 치수만큼 긴 GC 배선 패턴 P2의 부분 위에는, GC 배선 패턴 P1의 게이트 인출부가 배치되어 있다. 마찬가지로, GC 배선 패턴 P2보다도 일정 치수만큼 긴 GC 배선 패턴 P3의 부분 위에는, GC 배선 패턴 P2의 게이트 인출부가 배치되어 있다.
즉, GC 배선 패턴 Pi-1보다도 일정 치수만큼 긴 GC 배선 패턴 Pi의 부분 위(오픈 스페이스 내)에는, GC 배선 패턴 Pi의 게이트 인출부가 배치되어 있다. 따라서, GC 배선 패턴 Pi-1의 게이트 인출부와 GC 배선 패턴 Pi의 게이트 인출부가, GC 배선 패턴 P의 배열 방향에 관해서, 오버랩하지 않도록, GC 배선 패턴 P1∼P7은 배치되는 것으로 된다.
한편, 선택 게이트(31) 상에 배치되어 있는 GC 배선 패턴 P1'∼P25'는, 상측에 배치된 것일수록, 게이트 패턴부의 길이 방향의 치수가 길어지고 있다.
GC 배선 패턴 P2'의 게이트 패턴부의 길이 방향의 치수는, 일정 치수만큼, GC 배선 패턴 P1'의 게이트 패턴부의 길이 방향의 치수보다도 길다. 마찬가지로, GC 배선 패턴 P3'의 게이트 패턴부의 길이 방향의 치수는, 일정 치수만큼, GC 배선 패턴 P2'의 게이트 패턴부의 길이 방향의 치수보다도 길다.
즉, GC 배선 패턴 Pj'(j=2-25)의 게이트 패턴부의 길이 방향의 치수는, 일정 치수만큼, GC 배선 패턴 Pj-1'의 게이트 패턴부의 길이 방향의 치수보다도 길어지고 있다.
CG 배선 패턴 Pj'의 게이트 패턴부의 길이 방향의 치수와 GC 배선 패턴 Pj-1'의 게이트 패턴부의 길이 방향의 치수와의 차(일정 치수)는, 각 j에서 반드시 동 일할 필요는 없다.
GC 배선 패턴 P1'보다도 일정 치수만큼 긴 CG 배선 패턴 P2'의 부분 위에는, GC 배선 패턴 P1'의 게이트 인출부가 배치되어 있다. 마찬가지로, GC 배선 패턴 P2'보다도 일정 치수만큼 긴 GC 배선 패턴 P3'의 부분 위에는, GC 배선 패턴 P2'의 게이트 인출부가 배치되어 있다.
즉, GC 배선 패턴 Pj-1'보다도 일정 치수만큼 긴 GC 배선 패턴 Pj'의 부분 위(오픈 스페이스 내)에는, GC 배선 패턴 Pj의 게이트 인출부가 배치되어 있다. 따라서, GC 배선 패턴 Pj-1'의 게이트 인출부와 GC 배선 패턴 Pj'의 게이트 인출부가, GC 배선 패턴 P의 배열 방향에 관해서, 오버랩하지 않도록, GC 배선 패턴 P1'∼P25'는 배치되는 것으로 된다.
(실시예 4)
여기서, 전술한 실시 형태에서 설명한 비트선 인출 부분의 패턴(M1) 등에 대향하여 설치하는 더미 패턴(50)에 대하여, 상세히 설명한다.
도 10은 라인 선단부의 리소그래피 후의 웨이퍼 상에서의 레지스트 완성 형상을 도시하고 있고, 도 10의 참조 부호 71은 노광 후의 디바이스 패턴, 참조 부호 72는 노광 후의 더미 패턴이다. 도 10의 실선이 OPC(Optical Proximity Correction) 처리 후의 마스크 패턴 평면 형상이고, 점선이 설계 패턴이다. 즉, OPC 후의 마스크 패턴으로부터 산출된 웨이퍼 상에서의 레지스트 완성 평면 형상이 표시되고 있다.
도 10의 (a)는 라인단으로부터 0.8μm 정도 떨어진 위치에 별도의 패턴이 존 재하는 경우이고, 도 10의 (b)는 라인단으로부터 0.4μm 정도 떨어진 위치에 별도의 패턴이 존재하는 경우이다. 또한, 라인단에 대향하는 별도의 패턴은, 반드시 더미 패턴에 한하지 않고, 디바이스 패턴이어도 된다.
도 10의 (a)와 (b)에서는, 라인 선단부의 형상이 상이한 것을 알 수 있다. (a) 쪽이 선단부와 기초와의 접촉 면적을 충분히 확보할 수 있지만, (b)에서는 선단부가 뾰족하게 되어 기초와의 접촉 면적을 충분히 확보할 수 없다. 그 결과, (b)에서는 라인 단부에서의 레지스트 쓰러짐이 발생할 가능성이 높아, 리소그래피의 관점으로부터는 (a) 쪽이 바람직하다.
한편, 도 11은 도 10의 레지스트 형상을 이용하여 레지스트 기초를 에칭 가공한 후의 완성 형상을 나타내고 있고, 도면 중의 참조 부호 81은 에칭 후의 디바이스 패턴이고, 참조 부호 82는 에칭 후의 더미 패턴이다. 이것도 도 10과 마찬가지로, 점선으로 OPC 후의 마스크 패턴 평면 형상을, 실선으로 설계 패턴을 나타내고 있다.
도 11의 (a)에서는 디바이스 패턴(81)의 라인 단부와 라인 단부에 대향하는 더미 패턴(82)과의 거리가 떨어져 있기 때문에, 에칭되는 면적이 많아지고, 그 때에 발생하는 반응 생성물이 라인 단부에 측벽 퇴적물로서 부착하기 쉬워진다. 이 때문에, 웨이퍼 상에서 라인 단부가 접촉하여, 전기적으로 쇼트할 가능성이 있다. 또한, 도 11의 (b)에서는 라인 단부와 별도 패턴과의 거리가 가까워서, 에칭되는 면적이(a)보다도 적고, 반응 생성물의 측벽 퇴적물 부착이 적게 해결된다. 즉, 에칭의 관점으로부터 보면, (b)쪽이 레지스트 형상을 충실히 재현할 수 있기 때문에 바람직하다.
본 실시 형태에서는, 이들의 관점에서, 라인 단부로부터 별도 패턴까지의 거리에 따라서, 에칭 후에 라인 단부에 부착하는 측벽 퇴적물의 양을 어림하여, 그 결과, 라인 단부에서의 레지스트 치수, 라인 선단부에서의 쇼트닝량(후퇴량)이 어느 정도 변화할 것인지를 어림했다. 이 때의 플로우차트를, 도 12에 도시한다.
우선, 설계 데이터 중에서 디바이스 패턴을 이루는 라인의 단부를 추출한다(스텝 S1). 다음으로, 추출한 단부와 해당 단부에 대향하는 더미 패턴과의 거리 S와, 레지스트를 마스크로 한 에칭의 측벽 퇴적물 부착에 의한 라인 단부의 에칭 치수 변환차와의 관계를 측정한다(스텝 S2). 계속해서, 리소그래피에 의한 라인 단부의 레지스트 완성 치수와 거리 S와의 관계를 측정한다(스텝 S3). 다음으로, 레지스트 완성 치수로 에칭 치수 변환차를 고려한 라인 단부의 최종 치수가 소정 치수 이내에 들어가도록 거리 S의 값을 결정한다(스텝 S4). 여기서, 라인 단부의 레지스트 치수란 도 16에 도시한 개소의 치수를 가리킨다.
도 13의 (a)는, 횡축에 라인 선단부로부터 대향하는 패턴까지의 거리 S, 종축에 에칭에 의해 생성된 측벽 퇴적물의 부착에 의한 라인 단부의 치수 변화량(에칭 변환차 : 에칭 후의 치수와 레지스트 치수와의 차)을 나타낸다. 도 13의 (b)는, 횡축에 라인 선단부로부터 대향하는 패턴까지의 거리 S, 종축에 에칭에 의해 생성된 측벽 퇴적물의 부착에 의한 라인 선단부의 치수 변화량을 나타낸다. 거리 S가 커짐에 따라서, 에칭에 의한 라인 단부의 치수 변화량, 및 라인 선단부의 치수 변화량은 모두 플러스의 방향으로 커지는 것을 알 수 있었다.
또한, 리소그래피의 시뮬레이션을 행하여, 거리 S와, 라인 단부의 레지스트 치수, 및 라인 선단부의 쇼트닝량을 어림했다. 도 14의 (a)가 라인 단부에서의 레지스트 치수, 도 14의 (b)가 라인 선단부에서의 쇼트닝량이다. 이 그래프는 특정한 노광 조건 하에서의 결과이며, 노광 장치의 노광 파장, 렌즈 개구수, 조명 형상, 패턴선폭, OPC 조건(jog의 길이) 등에 따라서 변화한다.
도 13, 도 14에서, 레지스트 치수와 에칭 변환차를 고려한 최종 가공 후의 완성 치수를 도 15에 도시한다. 라인 단부에서의 최종 완성 치수는, 도 13의 (a), 도 14의 (a)에서, S의 증대에 수반하여 레지스트 치수, 가공 변환차가 모두 굵어지는 경향이 있기 때문에, 도 15의 (a)에 도시한 바와 같이 된다. 이 때, 라인 단부의 최종 완성 치수가 소망 치수로 될 때의 S는 0.2μm이라고 어림되었다.
한편, 라인 선단부에서의 쇼트닝량은 도 14의 (b)에서, 레지스트 단계에서는 S의 증대에 수반하여 쇼트닝량이 커지는 것을 알 수 있었다. 이것과는 반대로 도 13의 (b)에서, 에칭에 의해 쇼트닝량은 작아지는 경향이 있고, 에칭에 의한 쇼트닝 감소량쪽이 작아지는 것을 알 수 있었다. 이것은, 도 14의 (b)보다도 도 13의 (b)쪽이, S에 대한 종축의 기울기가 크기 때문이다. 그 결과, 최종 가공 후의 쇼트닝량은 도 15의 (b)에 도시한 바와 같이 되어, S=0.8μm에서 쇼트닝량이 0이 되는 것을 알 수 있었다.
이러한 경우에는, 이 패턴의 허용 쇼트닝량과, 라인 단부의 허용 치수로부터 S의 값을 결정할 필요가 있다. 쇼트닝을 허용할 수 있는 양인지의 여부는, 이 층과는 상이한 별도의 층과의 치수 관계가 중요하게 된다.
예를 들면, 라인 선단부로부터 어느 위치에 컨택트홀이 배치되어 있는지, 혹은 패턴이 게이트이면, 쇼트닝에 의해 확산층 상에 패턴이 올라 타게 될 가능성은 없는지 등이 쇼트닝 허용량을 결정하는 요인으로 된다. 한편으로, 라인 단부의 허용 치수는, 예를 들면 충분한 마진(리소그래피, 에칭 등의 가공 프로세스 마진)을 갖고 라인단끼리를 해상할 수 있는 것인지, 혹은 라인단 패턴 간의 스페이스부에 매립이 가능한 것인지 등이 라인 단부의 허용 치수를 결정하는 요인으로 된다.
이들의 관점에서, S=0.2μm(라인단 패턴 치수가 소망으로 되는 조건)와 S=0.8μm(쇼트닝량이 0으로 되는 조건)와의 사이에서 S의 값을 결정하는 것이 일반적이다. 만약, 그 동안에 스펙을 만족하는 S가 존재하지 않는다고 판단된 경우에는, 노광 조건을 포함하는 프로세스 조건의 재평가, OPC 조건의 재평가, 또한 디자인 룰이나 설계 패턴 레이아웃의 재평가가 행해질 필요가 있다. 그러나, 이것은 매우 많은 작업량으로 되기 때문에, 스펙 미달이라고 판단되더라도, 이들의 패턴을 공장에서의 루틴적인 치수 관리 포인트로 함으로써, 쇼트닝 허용량, 라인 단부 치수 허용량을 달성하도록 프로세스의 튜닝을 행하는 것도 가능하다.
상기한 방법으로 라인 단부의 치수, 쇼트닝량을 허용할 수 있는 거리 S를 산출하고, 그 위치에 별도 패턴을 배치하고, 필요하면 이들의 개소를 공장에서의 루틴적인 치수 관리, 또한 프로세스 조건, 레이아웃, 디자인 룰, OPC 조건의 조정을 행함으로써, 라인 단부의 형상을 안정적으로 웨이퍼 상에 형성할 수 있는 것을 확인할 수 있었다.
본 실시 형태에서는, 패턴군의 라인 단부와 라인 단부와 대향하는 패턴의 거 리 S를 결정하기 위해, 리소그래피 공정의 레지스트 치수(레지스트 폭)와 쇼트닝량, 및 에칭 변환차를 이용했지만, 이 외에 디바이스 특성, 구체적으로는 전기적 특성이나 타이밍 해석 등을 가함으로써 결정하는 것도 생각된다.
이와 같이 본 실시예에 따르면, 설계 데이터 중에서 디바이스 패턴을 이루는 라인의 단부를 추출하고, 추출한 단부와 대향하는 패턴과의 거리 S를 최적으로 설정함으로써, 라인 단부의 패턴 도괴 혹은 패턴 자체가 디펙트로 되는 것을 방지할 수 있다. 따라서, 리소그래피의 프로세스 마진의 향상 및 디바이스의 제조 수율의 향상을 도모할 수 있다.
또한, 전술한 실시 형태 및 실시예에서는, 더미 패턴 또는 디바이스 패턴을 형성하는 라인의 단부를 추출했지만, 이 대신에 스페이스의 단부를 추출하고, 이 스페이스 단부에 기초하여 공유 패턴의 배치나 레지스트 치수, 에칭 치수 변환차의 측정을 행하도록 해도 된다.
또한, 전술한 실시예에서는, 마스크 패턴의 작성 방법에 대하여 설명했지만, 이것을 이용하여 마스크 기판 상에 마스크 패턴을 형성함으로써 포토마스크를 제조하는 것이 가능해진다. 또한, 이 포토마스크를 이용하여, 반도체 기판 상의 레지스트에 반도체층의 패턴을 형성함으로써 반도체 장치를 제조하는 것이 가능해진다.
또한, 본 발명의 일 실시 양태에 따르면,
게이트 배선보다도 상층에, 순서대로, 적어도 제1 및 제2 배선층을 갖고, 메모리 셀에 전기적으로 데이터를 기입할 수 있는 반도체 기억 장치로서,
상기 메모리 셀의 임계값을 검지하는 센스 앰프가 설치된 영역에서, 상기 메 모리 셀에 접속되는 비트선은, 트랜지스터를 통하여 제1 배선층의 노드에 접속되고, 상기 제2 배선층의 패턴 모두는, 개략 직선 형상의 패턴으로 형성되어 있는 것을 특징으로 하는 반도체 기억 장치가 제공된다.
또한, 본 발명의 일 실시 양태에 따르면, 상기 제2 배선층은, 비트선으로서 이용하도록 하여도 된다.
또한, 본 발명의 일 실시 양태에 따르면, 상기 비트선은, 제1 영역에 배치된 상기 트랜지스터를 통하여 센스 앰프에 접속되어 있고, 상기 제1 영역에는 상기 비트선이 배치되고, 상기 트랜지스터의 기판 또는 P웰에 전압을 공급하는 배선에는, 상기 제1 영역에서는 상기 제1 배선만이 이용되고 있도록 하여도 된다.
또한, 본 발명의 일 실시 양태에 따르면, 상기 반도체 기억 장치는, NAND형 플래시 메모리이도록 하여도 된다.
본 발명의 일 실시 형태에 따르면, 제2 배선층을 개략 곧은 패턴으로 구성할 수 있어, 가공이 용이하고 고수율을 실현하는 제2 배선층을 형성할 수 있고, 상층 배선일수록 배선폭 및 간격이 완화되거나, 또는 배선간의 전위차가 작아지는 것과 같은 레이아웃을 실현할 수 있다. 따라서, 본 발명에 따르면, 소형, 대용량, 또한 고신뢰성 또한 고수율의 반도체 기억 장치가 실현된다. 본 발명의 반도체 기억 장치는, 컴퓨터를 비롯하여, 디지털 스틸 카메라, 휴대 전화, 가전 제품 등의 전자 기기의 기억 장치로서 이용할 수 있다.
본 발명의 반도체 기억 장치에 따르면, 내압이 요구되는 배선층에 대해서는, 그 배선폭 및 배선 간격이 완화되고, 가공이 용이해져서, 고집적화를 가능하게 하면서, 고수율을 실현할 수 있다. 또한, 본 발명의 반도체 기억 장치에 따르면, 배선간의 전위차를 작게 할 수 있어, 고신뢰성의 반도체 기억 장치를 실현할 수 있다.

Claims (5)

  1. 게이트 배선보다도 상층에, 순서대로, 적어도 제1 및 제2 배선층을 갖고, 메모리 셀에 전기적으로 데이터를 기입할 수 있는 반도체 기억 장치로서,
    상기 메모리 셀은, 워드선 및 비트선을 갖고,
    상기 메모리 셀에 접속된 상기 워드선은, 상기 게이트 배선에 의해서 형성되고,
    상기 워드선은, 제1 트랜지스터의 소스 또는 드레인에 접속될 때에, 상기 게이트 배선, 상기 제1 배선층 및 상기 제2 배선층의 3층 배선을 이용하여 접속되고,
    해당 접속 영역에서, 상기 게이트 배선끼리 사이의 최대 전위차는, 기입 전압 이하이며, 상기 제1 배선끼리 사이의 최대 전위차는, 기입 전압 이하, 또는 상기 기입 전압을 상기 제1 트랜지스터에 의해 전송하기 위한 제1 전압 이하이며,
    상기 제2 배선층끼리 사이의 최대 전위차는, 상기 기입 전압 이하 또는 소거 전압 이하인 것을 특징으로 하는 반도체 기억 장치.
  2. 게이트 배선보다도 상층에, 순서대로, 적어도 제1 및 제2 배선층을 갖고, 메모리 셀에 전기적으로 데이터를 기입할 수 있는 반도체 기억 장치로서,
    상기 메모리 셀은, 워드선 및 비트선을 갖고,
    상기 메모리 셀에 접속된 상기 워드선은, 상기 게이트 배선에 의해서 형성되고,
    상기 제2 배선층은, 비트선에 적용되고,
    상기 제2 배선층에서, 상기 비트선으로서 이용되는 패턴 모두는, 개략 직선형상의 패턴으로 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 워드선에 의해서 상기 게이트 배선의 배선에 접속되는 제1 배선층끼리의 간격은, 상기 워드선에 접속되는 상기 제2 배선층끼리의 간격 이하인 것을 특징으로 하는 반도체 기억 장치.
  4. 제2항에 있어서,
    상기 제2 배선층에서, 상기 비트선으로서 이용되는 패턴의 길이는, 하나의 셀 어레이 영역에서, 모든 길이가 동일한 것을 특징으로 하는 반도체 기억 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 비트선은, 제1 영역에 배치된 제2 트랜지스터를 통하여 센스 앰프에 접속되어 있고, 상기 제1 영역에는 상기 비트선이 배치되고, 상기 제2 트랜지스터의 기판 전압 또는 P웰 전압을 공급하는 배선에는, 상기 제1 영역에서는 상기 제1 배선만이 이용되고 있는 것을 특징으로 하는 반도체 기억 장치.
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