KR20060079745A - 독출 시간을 단축시킬 수 있는 플래시 메모리 장치 및 방법 - Google Patents

독출 시간을 단축시킬 수 있는 플래시 메모리 장치 및 방법 Download PDF

Info

Publication number
KR20060079745A
KR20060079745A KR1020050000275A KR20050000275A KR20060079745A KR 20060079745 A KR20060079745 A KR 20060079745A KR 1020050000275 A KR1020050000275 A KR 1020050000275A KR 20050000275 A KR20050000275 A KR 20050000275A KR 20060079745 A KR20060079745 A KR 20060079745A
Authority
KR
South Korea
Prior art keywords
data
flash memory
address
read
memory device
Prior art date
Application number
KR1020050000275A
Other languages
English (en)
Other versions
KR100684876B1 (ko
Inventor
임지숙
이진엽
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050000275A priority Critical patent/KR100684876B1/ko
Priority to US11/222,465 priority patent/US20060146612A1/en
Priority to JP2005379750A priority patent/JP2006190459A/ja
Publication of KR20060079745A publication Critical patent/KR20060079745A/ko
Application granted granted Critical
Publication of KR100684876B1 publication Critical patent/KR100684876B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • A—HUMAN NECESSITIES
    • A63—SPORTS; GAMES; AMUSEMENTS
    • A63C—SKATES; SKIS; ROLLER SKATES; DESIGN OR LAYOUT OF COURTS, RINKS OR THE LIKE
    • A63C17/00—Roller skates; Skate-boards
    • A63C17/22—Wheels for roller skates
    • A63C17/223—Wheel hubs
    • A—HUMAN NECESSITIES
    • A63—SPORTS; GAMES; AMUSEMENTS
    • A63C—SKATES; SKIS; ROLLER SKATES; DESIGN OR LAYOUT OF COURTS, RINKS OR THE LIKE
    • A63C17/00—Roller skates; Skate-boards
    • A63C17/04—Roller skates; Skate-boards with wheels arranged otherwise than in two pairs
    • A63C17/06—Roller skates; Skate-boards with wheels arranged otherwise than in two pairs single-track type
    • A—HUMAN NECESSITIES
    • A63—SPORTS; GAMES; AMUSEMENTS
    • A63C—SKATES; SKIS; ROLLER SKATES; DESIGN OR LAYOUT OF COURTS, RINKS OR THE LIKE
    • A63C2203/00—Special features of skates, skis, roller-skates, snowboards and courts
    • A63C2203/20—Shock or vibration absorbing

Abstract

여기에 개시되는 플래시 메모리 장치는, 디코딩된 행 어드레스 및 열 어드레스에 대응되는 워드라인 및 비트라인으로 독출에 필요한 전압을 인가하여 데이터를 감지 한다. 상기 플래시 메모리 장치는, 워드라인 및 비트라인이 원래의 상태로 리커버리 될 때 까지 기다리지 않고, 데이터가 감지되자 마자 감지 결과를 바로 출력한다. 그리고, 상기 데이터가 출력되는 동안, 워드라인 및 비트라인에 대한 리커버리 동작을 병렬로 수행한다. 그 결과, 플래시 메모리 장치의 독출 시간이 줄어들게 된다.

Description

독출 시간을 단축시킬 수 있는 플래시 메모리 장치 및 방법{FLASH MEMORY DEVICE AND METHOD CAPABLE OF REDUCING READ TIME}
도 1은 일반적인 낸드 플래시 메모리 장치의 독출 동작을 보여주는 타이밍도;
도 2는 본 발명의 바람직한 실시예에 따른 플래시 메모리 장치의 블록도;
도 3은 본 발명의 다른 실시예에 따른 플래시 메모리 장치의 블록도;
도 4는 본 발명의 바람직한 실시예에 따른 플래시 메모리 장치의 독출 방법을 설명하기 위한 타이밍도;
도 5는 도 2에 도시된 플래시 메모리 장치의 독출 동작을 보여주는 타이밍도; 그리고
도 6은 도 3에 도시된 플래시 메모리 장치의 독출 동작을 보여주는 타이밍도이다.
* 도면의 주요 부분에 대한 부호 설명 *
100, 200 : 플래시 메모리 장치 110 : 메모리 셀 어레이
130 : Y 디코더 140 : X 디코더
150 : 데이터 감지부 210 : 호스트 인터페이스
230 : 플래시 인터페이스 290 : 버퍼 메모리
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 독출 시간을 단축시킬 수 있는 플래시 메모리 장치 및 방법에 관한 것이다.
메모리 컨트롤러로 사용되는 마이크로프로세서 또는 마이크로컨트롤러의 독출 사이클 시간(read cycle time)은, 소거 및 프로그램 가능한 롬(EPROM), 전기적으로 소거 및 프로그램 가능한 롬(EEPROM) 그리고 플래시 EEPROM을 포함하는 많은 불 휘발성 반도체 메모리 장치들의 액세스 시간보다 훨씬 짧다. 플래시 메모리 장치, 특히 낸드 플래시 메모리 장치에 어드레스 및 독출 명령(READ CMD)이 전달되고 소정 시간이 경과하게 되면, 메모리 컨트롤러는 독출 인에이블 신호(nRE)에 동기되어 낸드 플래시 메모리 장치로부터 출력되는 데이터를 가져간다. 낸드 플래시 메모리 장치의 구체적인 독출 동작은 도 1을 참조하여 이하 상세히 설명될 것이다. 도 1에서, 각 신호에 붙은 기호 "n"는 각 신호가 액티브 로우 신호임을 의미한다.
도 1은 일반적인 낸드 플래시 메모리 장치의 독출 동작을 보여주는 타이밍도이다. 도 1을 참조하면, 낸드 플래시 메모리 장치는 정해진 타이밍에 따라 "00h" 명령을 래치하고, 쓰기 인에이블 신호(nWE)에 동기되어 열 어드레스 및 행 어드레스를 순차적으로 받아들인다. 열 및 행 어드레스들이 입력된 후, 낸드 플래시 메모리 장치는 "30h" 명령의 입력에 응답하여 소정 시간(tR) 동안 감지 동작을 수행한다. 감지 동작이 수행됨에 따라, 선택된 행의 메모리 셀들에 저장된 데이터는 레지 스터로 옮겨진다. 감지 동작이 수행되는 동안, 낸드 플래시 메모리 장치는 제어 신호(R/nB)를 로우로 유지한다. 레지스터에 저장된 데이터는 입출력 구조에 따라 소정 단위(X8, X16, X32, 등)로 데이터 패드들(또는 핀들)로 전달된다. 구체적으로, 메모리 컨트롤러로부터 제공되는 독출 인에이블 신호(nRE)가 하이 레벨에서 로우 레벨로 천이할 때, 레지스터에 저장된 데이터는 데이터 패드들(또는 핀들)로 전달된다. 그 다음에, 독출 인에이블 신호(nRE)가 로우 레벨에서 하이 레벨로 천이할 때, 메모리 컨트롤러는 데이터 패드들 상의 데이터를 가져간다.
앞서 설명된 낸드 플래시 메모리 장치의 경우, 낸드 플래시 메모리 장치가 데이터를 출력하고 메모리 컨트롤러가 데이터를 가져가는 동작이 독출 인에이블 신호(nRE)의 한 사이클 내에서 모두 이루어진다. 이러한 데이터 출력 및 페취 방식은, 독출 인에이블 신호(nRE)의 사이클 시간을 줄이는 데 제한 요인으로 작용한다. 앞서 설명된 바와 같이, 메모리 컨트롤러(또는 호스트)의 동작 속도가 낸드 플래시 메모리 장치의 동작 속도보다 빠르기 때문에, 메모리 컨트롤러의 성능은 낸드 플래시 메모리 장치의 성능에 따라 좌우된다. 따라서, 낸드 플래시 메모리 장치의 독출 성능을 보다 향상시킴으로써, 메모리 컨트롤러와, 이들을 구비한 메모리 시스템의 성능을 향상시킬 수 있는 새로운 방안이 요구된다.
본 발명의 목적은 독출 시간을 단축시킬 수 있는 플래시 메모리 장치 및 방법을 제공하는 것이다.
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 플래시 메모리 장치는: 복수 개의 메모리 셀들로 구성된 메모리 셀 어레이; 독출될 메모리 셀의 어드레스를 디코딩하는 어드레스 디코딩부; 그리고 상기 디코딩된 어드레스에 대응되는 메모리 셀의 데이터를 감지하고, 상기 어드레스에 대응되는 워드라인 및 비트라인이 리커버리될 때, 상기 감지 결과를 출력하는 데이터 감지부를 포함하는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 리커버리 동작은 상기 감지 데이터에 대한 출력 동작과 병렬로 수행되는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 데이터가 감지된 후, 다음 커멘드가 입력될 수 있도록 대기 상태에 진입하는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 대기 상태에서 상기 리커버리가 완료되기 전에 상기 다음 커멘드가 입력되면, 상기 리커버리가 종료될 때까지 상기 커멘드의 수행을 홀드시키는 것을 특징으로 한다.
본 발명의 목적을 달성하기 위한 본 발명의 다른 특징에 의하면, 플래시 메모리 장치는: 플래시 메모리; 상기 플래시 메모리로부터 독출된 데이터를 임시 저장하는 버퍼 메모리; 그리고 상기 플래시 메모리와 상기 버퍼 메모리간의 데이터 인터페이스와 상기 버퍼 메모리와 호스트간의 데이터 인터페이스를 수행하는 인터페이스부를 포함하되, 상기 플래시 메모리는, 복수 개의 메모리 셀들로 구성된 메모리 셀 어레이; 독출될 메모리 셀의 어드레스를 디코딩하는 어드레스 디코딩부, 그리고 상기 디코딩된 어드레스에 대응되는 메모리 셀의 데이터를 감지하고 상기 어드레스에 대응되는 워드라인 및 비트라인이 리커버리될 때 상기 감지 결과를 출력하는 데이터 감지부를 포함하는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 리커버리 동작은 상기 감지 데이터에 대한 출력 동작과 병렬로 수행되는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 플래시 메모리는, 상기 감지 결과가 상기 버퍼 메모리로 모두 출력되고 나면, 다음 커멘드를 받아들이기 위해 대기 상태에 진입하는 것을 특징으로 한다.
본 발명의 목적을 달성하기 위한 본 발명의 다른 특징에 의하면, 플래시 메모리 장치의 독출 방법은: 메모리 셀의 데이터를 감지하는 단계; 그리고 상기 감지된 메모리 셀의 워드라인 및 비트라인이 리커버리될 때 상기 감지 결과를 출력하는 단계를 포함하는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 리커버리 동작은 상기 감지 데이터에 대한 출력 동작과 병렬로 수행되는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 데이터 감지 단계가 수행된 후, 다음 커멘드가 입력될 수 있도록 대기 상태에 진입하는 단계를 포함하는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 대기 상태에서 상기 리커버리가 완료되기 전에 상기 다음 커멘드가 입력되면, 상기 리커버리가 종료될 때까지 상기 커멘드의 수행을 홀드시키는 단계를 포함하는 것을 특징으로 한다.
본 발명의 목적을 달성하기 위한 본 발명의 또 다른 특징에 의하면, 플래시 메모리 장치의 독출 방법은: 호스트로부터 인가된 명령어 및 어드레스에 응답해서 플래시 메모리에 저장된 데이터를 독출하는 단계; 그리고 상기 플래시 메모리로부터 독출된 데이터를 버퍼 메모리에 임시로 저장한 후, 상기 호스트로 출력하는 단계를 포함하되, 상기 데이터 독출 단계는, 상기 플래시 메모리로부터 상기 어드레스에 저장된 데이터를 감지하는 단계, 그리고 상기 어드레스에 대응되는 상기 플래시 메모리의 워드라인 및 비트라인이 리커버리될 때 상기 감지 결과를 상기 버퍼 메모리로 출력하는 단계를 포함하는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 리커버리 동작은 상기 감지 데이터에 대한 출력 동작과 병렬로 수행되는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 데이터 독출 단계는, 상기 독출 데이터가 상기 버퍼 메모리로 모두 출력되고 나면, 다음 커멘드를 받아들이기 위해 상기 플래시 메모리가 대기 상태에 진입하는 단계를 포함하는 것을 특징으로 한다.
이하 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
본 발명의 신규한 플래시 메모리장치 및 그것의 독출 방법은, 디코딩된 행 어드레스 및 열 어드레스에 대응되는 워드라인 및 비트라인으로 독출에 필요한 전압을 인가하여 데이터를 감지 한다. 상기 플래시 메모리장치 및 그것의 독출 방법은, 워드라인 및 비트라인이 원래의 상태로 리커버리 될 때 까지 기다리지 않고, 데이터가 감지되자 마자 감지 결과를 바로 출력한다. 그리고, 상기 데이터가 출력되는 동안, 워드라인 및 비트라인에 대한 리커버리 동작을 병렬로 수행한다. 그 결과, 플래시 메모리 장치의 독출 시간이 줄어들게 된다.
도 2는 본 발명의 바람직한 실시예에 따른 플래시 메모리 장치(100)의 개략적인 구성을 보여주는 블록도이다. 도 2에 도시된 플래시 메모리 장치(100)는, 낸드형 플래시 메모리 장치이다.
도 2를 참조하면, 본 발명에 따른 플래시 메모리 장치(100)는, 메모리 셀 어레이(110), 어드레스 버퍼(120), Y-디코더(130), X-디코더(140), 데이터 감지부(150), Y-게이트 회로(Y-gate circuit ; 160), 제어 로직(170), 고전압 발생부(180), 및 입출력(I/O) 버퍼(190)를 포함한다.
메모리 셀 어레이(110)는 복수 개의 낸드 스트링들(또는 셀 스트링들)을 기본 단위로 하는 블록들로 구성된다. 스트링은 직렬 연결된 복수개의 메모리 셀들을 포함한다. 상기 메모리 셀들은 각각 플로팅 게이트와 제어 게이트를 가진다. 상기 메모리 셀들은, 상기 플로팅 게이트에 전자를 축적하거나 상기 축적된 전자를 방출함으로서, 전기적으로 소거 및 프로그램된다. 상기 메모리 셀 어레이(110)에는 상기 메모리 셀들을 선택하여 활성화하는 복수 개의 워드 라인들과, 상기 메모리 셀의 데이터를 입출력할 수 있는 복수 개의 비트 라인들이 연결된다.
X-디코더(140)는, 외부로부터 입력된 X-어드레스(즉, 행 어드레스)에 응답하여 워드 라인들 중 하나를 선택한다. 선택된 워드 라인으로는 각 동작별로 요구되는 워드 라인 전압이 인가된다. 예를 들면, 독출 동작 동안, 선택된 워드 라인에는 독출 전압이 공급되고, 비선택된 워드 라인들에는 패스 전압이 각각 공급된다. 그리고, 프로그램 동작 동안, 선택된 워드 라인에는 프로그램 전압이 공급되고, 비선택된 워드 라인들에는 패스 전압이 각각 공급된다. 워드 라인 전압들로서, 독출 전 압, 패스 전압, 그리고 프로그램 전압은 제어 로직(170)의 제어에 따라 고전압 발생부(180)에서 생성된다. 고전압 발생부(180)는 잘 알려진 펌프 회로를 이용하여 구현 가능하다. 제어 로직(170)는 메모리 컨트롤러(또는 호스트)로부터 입력된 제어 신호들(nCE, nWE, nRE, CLE, ALE)과, 입출력 핀들(IO0-IOn)을 통해 제공되는 명령에 응답해서, 플래시 메모리 장치(100)의 프로그램/독출/소거 동작을 제어한다.
데이터 감지부(150)는 잘 알려진 페이지 버퍼 회로로, 데이터 감지부(150) 내부에는 복수개의 래치가 구비되어 있다. Y-디코더(130)와 Y-게이트(160)는, 외부로부터 입력된 Y-어드레스(즉, 열 어드레스 ; Y_Add)에 응답해서 데이터 감지부(150)에 포함된 복수 개의 래치들(미 도시됨) 중 일부를 선택한다. 데이터 감지부(150)는 선택된 래치들을 통해 메모리 셀에 저장된 데이터를 감지하고 증폭한다. 잘 알려져 있는 바와 같이, 데이터 감지부(150)에 포함된 복수 개의 래치들은, 프로그램 동작시에는 각 대응하는 비트라인들을 통해 메모리 셀들로 저장될 데이터를 일시 저장하기 위한 페이지 버퍼로서의 기능을 수행한다. 그리고, 상기 래치들은, 프로그램 검증 동작시에는 프로그램이 잘 수행되었는지 여부를 판단하기 위한 검증 검출기로서의 기능을 수행한다. 그리고, 독출 동작시에는 각 메모리 셀들로부터 독출된 데이터를 감지하고 증폭하는 감지 증폭기로서의 기능을 수행한다. 데이터 감지부(150)의 래치에 저장된 감지 데이터는 Y-게이트(130)를 통해 입출력 버퍼(190)로 출력된다.
일반적으로, 낸드 플래시 메모리 장치(100)로부터 데이터를 독출하고, 독출된 데이터를 메모리 컨트롤러가 가져가는 동작은, 독출 인에이블 신호(nRE)의 한 사이클 내에서 모두 이루어진다. 상기 독출 구간 동안, 플래시 메모리 장치(100)는 디코딩된 행 어드레스 및 열 어드레스에 대응되는 워드라인 및 비트라인으로 독출에 필요한 전압을 인가하고, 데이터 감지부(150)를 통해 데이터를 감지 한다. 데이터 감지부(150)에서 데이터가 감지되고 나면, 상기 워드라인 및 비트라인은 원래의 상태로 리커버리 된다. 통상적으로, 데이터 감지부(150)는, 워드라인 및 비트라인에 대한 리커버리가 모두 수행된 다음에야 비로소 감지 결과를 출력한다. 하지만, 본 발명에 따른 플래시 메모리 장치(100)는, 워드라인 및 비트라인의 리커버리 동작과 상관없이 데이터 감지부(150)가 데이터를 감지하자 마자, 감지된 결과를 출력한다. 이 때, 워드라인 및 비트라인에 대한 리커버리 동작은, 데이터 감지부(150)가 데이터를 출력하는 동안 병렬로 수행된다. 그 결과, 데이터의 독출 시간이 줄어들게 되어, 메모리 시스템의 성능이 향상된다. 본 발명에서는 이와 같은 워드라인 및 비트라인의 리커버리 동작을 히든 리커버리 동작이라 부르며, 이에 대한 내용은 도 4를 참조하여 아래에서 상세히 설명될 것이다.
플래시 메모리는 고집적 및 대용량이 가능하다는 장점 때문에 메모리 시장에서 급격히 주목을 받고 있다. 하지만, 램(RAM)에 비해 데이타를 읽고 쓰는 시간이 길고, 랜덤 액세스가 불가능하다는 단점이 있다. 랜덤 액세스가 불가능한 플래시 메모리의 단점을 극복하기 위하여 플래시 메모리 장치 내에 버퍼 메모리를 두어 랜덤 액세스를 지원하는 새로운 방법들이 개발되고 있다. 앞에서 설명된 플래시 메모리 장치의 독출 방법(즉, 워드라인 및 비트라인에 대한 히든 리커버리 방법)은, 기존의 플래시 메모리 장치 뿐만 아니라, 그 내부에 버퍼 메모리와 같은 이종의 메모 리가 장착된 플래시 메모리 장치에도 모두 적용 가능하다.
도 3은 본 발명의 다른 실시예에 따른 플래시 메모리 장치(200)의 블록도이다. 도 3에는 랜덤 액세스가 가능한 버퍼 메모리를 내장한 플래시 메모리 장치(200)의 블록도가 도시되어 있다.
도 3을 참조하면, 플래시 메모리 장치(200)는 플래시 메모리(100), 호스트 인터페이스(210), 플래시 인터페이스(230), 그리고 버퍼 메모리(290)로 구성된다. 도 3에 도시된 플래시 메모리(100)는, 도 2에 도시된 플래시 메모리 장치와 동일한 구성을 갖는다. 따라서, 서로 동일한 참조부호를 부여하였으며, 도 2에서 설명된 플래시 메모리 장치(100)의 비트라인의 히든 리커버리 동작 역시 도 3에 도시된 플래시 메모리(100)에도 그대로 적용된다. 다만, 도 2에 도시된 플래시 메모리 장치(100)는 메모리 컨트롤러(또는 호스트)와 직접 인터페이스를 수행하지만, 도 3에 도시된 플래시 메모리 장치(200)는 외부적으로는 호스트 인터페이스(210)를 통해 메모리 컨트롤러(또는 호스트)와 인터페이스를 수행하고, 내부적으로는 플래시 인터페이스(230)를 통해 버퍼 메모리(290)와의 데이터 입출력을 수행한다는 점에서 차이가 있다.
즉, 도 3에 도시된 플래시 메모리 장치(200)는, 플래시 인터페이스(230)의 내부 인터페이스를 이용하여 플래시 메모리(100)에서 독출된 데이터를 버퍼 메모리(290)에 임시 저장했다가 외부로 출력하는 반면, 도 2에 도시된 플래시 메모리 장치(100)는 데이터 감지부(150)에서 감지된 결과를 메모리 컨트롤러(또는 호스트)로 직접 출력한다는 점에서 차이가 있다.
하지만, 상기 플래시 메모리 장치(100, 200)는, 플래시 메모리(100)의 워드라인 및 비트라인이 모두 리커버리될 때 까지 기다리지 않고, 데이터가 감지 되자 마자 감지 데이터를 출력한다는 점에서 공통점을 가진다. 또한, 상기 플래시 메모리 장치들(100, 200)은, 상기 감지 데이터가 출력되는 동안 워드라인 및 비트라인을 히든 리커버리한다는 점에서도 역시 공통점을 가진다.
도 4는 본 발명의 바람직한 실시예에 따른 플래시 메모리 장치(100, 200)의 독출 방법을 설명하기 위한 타이밍도이다.
도 4를 참조하면, 플래시 메모리 장치(100, 200)에 독출 명령이 입력되면, 데이터 감지부(즉, 페이지 버퍼)는 비트라인의 방전 동작(2μs), 비트라인의 프리챠지 동작(4μs), 비트라인의 디벨롭 동작(6μs), 및 비트라인-소오스 챠지 공유 를 통해 데이터를 감지하고, 감지된 데이터를 래치에 저장한다(4μs). 이와 같은 데이터의 감지 동작에는, 총 16μs의 시간이 소요된다.
상기 데이터 감지 동작이 수행되는 동안에는, 독출될 메모리 셀의 열 및 행 어드레스가 세팅되고, 이를 근거로 하여 Y 디코더 및 X 디코더가 세팅된다(2μs). 그리고 나서, 디코딩된 열 어드레스 및 행 어드레스에 응답해서 비트라인 및 워드라인이 세팅된다(4μs). 통상적으로, 낸드 플래시 메모리의 스펙(specification)에 따르면, 행 어드레스 보다 열 어드레스가 먼저 입력되어 처리된다. 따라서, 도 4에서는 처리 시간이 늦은 행 어드레스 및 X 디코더의 동작 타이밍만을 표시하였다.
디코딩 된 열 어드레스 및 행 어드레스에 의해 비트라인과 워드라인이 세팅되고 나면, 해당 비트라인 및 워드라인으로는 독출 전압이 인가된다. 데이터 감지 부에 의해서 데이터가 감지되고 나면(즉, 데이터 감지부에서 데이터 래치가 수행되고 나면), 비트라인 및 워드라인은 다시 원래의 상태로 리커버리 된다. 통상 리커버리 동작에는 3μs의 시간이 소요된다. 종래에는, 데이터 감지부가 감지 데이터를 래치에 저장하고 있다가, 비트라인과 워드라인의 리커버리가 수행되고 나면(즉, 3μs의 시간이 경과하면) 비로소 래치된 감지 데이터를 출력하였다. 그러나, 본 발명에 따른 플래시 메모리 장치(100, 200)에서는, 비트라인과 워드라인의 리커버리와 상관 없이, 데이터 감지부에 의해 데이터가 감지되고 나면, 감지된 데이터를 곧바로 출력한다. 감지 데이터가 출력되는 시점은 비트라인과 워드라인의 리커버리가 시작되는 시점과 동일하다. 그 결과, 감지 데이터에 대한 출력과, 비트라인 및 워드라인에 대한 리커버리 동작은, 병렬로 수행된다. 따라서, 워드라인 및 비트라인의 리커버리에 소요되는 시간(3μs의 시간 소요)이 필요치 않게 되어, 플래시 메모리 장치(100, 200)의 독출 타이밍을 줄일 수 있게 된다. 이 경우, 감지된 데이터를 출력하는데에는 약 10μs의 시간이 소요된다.
도 5는 도 2에 도시된 플래시 메모리 장치(100)의 독출 동작을 보여주는 타이밍도이고, 도 6은 도 3에 도시된 플래시 메모리 장치(200)의 독출 동작을 보여주는 타이밍도이다. 도 5에는 단품으로 구성된 낸드 플래시 메모리 장치(100)에 대한 독출 타이밍이 도시되어 있고, 도 6에는 내부에 플래시 메모리와 이종의 메모리(예를 들면, SRAM)가 하나의 칩 안에 내장된 플래시 메모리 장치(200)에 대한 독출 타이밍이 도시되어 있다.
먼저 도 5를 참조하면, 플래시 메모리 장치(100)는, 독출명령(READ CMD)에 의해 데이터 감지부(즉, 페이지 버퍼)가 데이터를 감지하게 되면 R/nB 신호를 하이 레벨로 천이하여, 대기 모드로 진입한다. 그리고 나서, 감지된 데이터를 메모리 컨트롤러(또는 호스트)로 출력한다(tH 구간 참조). 상기 플래시 메모리 장치(100)의 워드라인 및 비트라인에 대한 리커버리 동작은, 감지된 데이터가 출력되는 동안 병렬로 수행된다.
만일, 워드라인과 비트라인에 대한 리커버리가 모두 수행되지 않은 상태에서 새로운 독출명령(READ CMD)이 입력되면, 플래시 메모리 장치는 진행중이던 리커버리 동작을 마져 수행 한 후, 새로 입력된 독출명령(READ CMD)을 수행한다. 이 경우, 상기 독출명령(READ CMD)은 도 5에 도시된 바와 같이 △t 만큼의 시간 동안 홀딩된 후, 수행된다.
계속해서, 도 6을 참조하면, 내부에 플래시 메모리와 이종의 메모리(즉, 버퍼 메모리)가 모두 구비된 플래시 메모리 장치(200)는, 독출명령(READ CMD)에 의해 데이터 감지부(즉, 페이지 버퍼)가 데이터를 감지하게 되면, 감지된 데이터를 버퍼 메모리로 출력함과 동시에, 내부의 플래시 메모리에 구비된 워드라인 및 비트라인에 대한 리커버리 동작을 수행한다. 그리고 나서, 감지 데이터가 버퍼 메모리로 모두 출력되고 나면(도 6의 tT 구간 참조), 인터럽트 신호(INT)를 하이 레벨로 천이하여, 대기 모드로 진입한다. 플래시 메모리 장치(200)에 내장된 플래시 메모리는, 데이터에 대한 감지가 수행될 때마다, 감지된 데이터를 바로 바로 버퍼 메모리로 전달한다.
앞에서 설명한 바와 같이, 본 발명에 따른 플래시 메모리 장치는, 디코딩된 행 어드레스 및 열 어드레스에 대응되는 워드라인 및 비트라인으로 독출에 필요한 전압을 인가하여 데이터를 감지하되, 워드라인 및 비트라인이 원래의 상태로 리커버리 될 때 까지 기다리지 않고 데이터가 감지되자 마자 감지 결과를 바로 출력한다. 그리고, 상기 데이터가 출력되는 동안, 워드라인 및 비트라인은 히든 리커버리를 수행한다. 그 결과, 플래시 메모리 장치의 독출 리커버리에 소요되는 시간이 단축되어, 메모리 시스템의 성능이 향상된다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같은 플래시 메모리 장치 및 그것의 독출 방법에 따르면, 플래시 메모리 장치의 독출 시간이 단축 되어, 메모리 시스템의 성능이 향상된다.

Claims (14)

  1. 복수 개의 메모리 셀들로 구성된 메모리 셀 어레이;
    독출될 메모리 셀의 어드레스를 디코딩하는 어드레스 디코딩부; 그리고
    상기 디코딩된 어드레스에 대응되는 메모리 셀의 데이터를 감지하고, 상기 어드레스에 대응되는 워드라인 및 비트라인이 리커버리될 때, 상기 감지 결과를 출력하는 데이터 감지부를 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 리커버리 동작은 상기 감지 데이터에 대한 출력 동작과 병렬로 수행되는 것을 특징으로 하는 플래시 메모리 장치.
  3. 제 1 항에 있어서,
    상기 데이터가 감지된 후, 다음 커멘드가 입력될 수 있도록 대기 상태에 진입하는 것을 특징으로 하는 플래시 메모리 장치.
  4. 제 3 항에 있어서,
    상기 대기 상태에서 상기 리커버리가 완료되기 전에 상기 다음 커멘드가 입력되면, 상기 리커버리가 종료될 때까지 상기 커멘드의 수행을 홀드시키는 것을 특징으로 하는 플래시 메모리 장치.
  5. 플래시 메모리;
    상기 플래시 메모리로부터 독출된 데이터를 임시 저장하는 버퍼 메모리;
    상기 플래시 메모리와 상기 버퍼 메모리간의 데이터 인터페이스와, 상기 버퍼 메모리와 호스트간의 데이터 인터페이스를 수행하는 인터페이스부를 포함하며,
    상기 플래시 메모리는, 복수 개의 메모리 셀들로 구성된 메모리 셀 어레이; 독출될 메모리 셀의 어드레스를 디코딩하는 어드레스 디코딩부; 그리고 상기 디코딩된 어드레스에 대응되는 메모리 셀의 데이터를 감지하고, 상기 어드레스에 대응되는 워드라인 및 비트라인이 리커버리될 때, 상기 감지 결과를 출력하는 데이터 감지부를 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  6. 제 5 항에 있어서,
    상기 리커버리 동작은 상기 감지 데이터에 대한 출력 동작과 병렬로 수행되는 것을 특징으로 하는 플래시 메모리 장치.
  7. 제 5 항에 있어서,
    상기 플래시 메모리는, 상기 감지 결과가 상기 버퍼 메모리로 모두 출력되고 나면, 다음 커멘드를 받아들이기 위해 대기 상태에 진입하는 것을 특징으로 하는 플래시 메모리 장치.
  8. 메모리 셀의 데이터를 감지하는 단계; 그리고
    상기 감지된 메모리 셀의 워드라인 및 비트라인이 리커버리될 때 상기 감지 결과를 출력하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 장치의 독출 방법.
  9. 제 8 항에 있어서,
    상기 리커버리 동작은 상기 감지 데이터에 대한 출력 동작과 병렬로 수행되는 것을 특징으로 하는 플래시 메모리 장치의 독출 방법.
  10. 제 8 항에 있어서,
    상기 데이터 감지 단계가 수행된 후, 다음 커멘드가 입력될 수 있도록 대기 상태에 진입하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 장치의 독출 방법.
  11. 제 10 항에 있어서,
    상기 대기 상태에서 상기 리커버리가 완료되기 전에 상기 다음 커멘드가 입력되면, 상기 리커버리가 종료될 때까지 상기 커멘드의 수행을 홀드시키는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 장치의 독출 방법.
  12. 호스트로부터 인가된 명령어 및 어드레스에 응답해서 플래시 메모리에 저장 된 데이터를 독출하는 단계; 그리고
    상기 플래시 메모리로부터 독출된 데이터를 버퍼 메모리에 임시로 저장한 후, 상기 호스트로 출력하는 단계를 포함하되,
    상기 데이터 독출 단계는, 상기 플래시 메모리로부터 상기 어드레스에 저장된 데이터를 감지하는 단계, 그리고 상기 어드레스에 대응되는 상기 플래시 메모리의 워드라인 및 비트라인이 리커버리될 때 상기 감지 결과를 상기 버퍼 메모리로 출력하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 장치의 독출 방법.
  13. 제 12 항에 있어서,
    상기 리커버리 동작은 상기 감지 데이터에 대한 출력 동작과 병렬로 수행되는 것을 특징으로 하는 플래시 메모리 장치의 독출 방법.
  14. 제 12 항에 있어서,
    상기 데이터 독출 단계는, 상기 독출 데이터가 상기 버퍼 메모리로 모두 출력되고 나면, 다음 커멘드를 받아들이기 위해 상기 플래시 메모리가 대기 상태에 진입하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 장치의 독출 방법.
KR1020050000275A 2005-01-03 2005-01-03 독출 시간을 단축시킬 수 있는 플래시 메모리 장치 및 방법 KR100684876B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020050000275A KR100684876B1 (ko) 2005-01-03 2005-01-03 독출 시간을 단축시킬 수 있는 플래시 메모리 장치 및 방법
US11/222,465 US20060146612A1 (en) 2005-01-03 2005-09-08 Flash memory devices configured to output data without waiting for bitline and wordline recovery and methods of operating same
JP2005379750A JP2006190459A (ja) 2005-01-03 2005-12-28 読み出し時間を短縮させることができるフラッシュメモリ装置及び方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050000275A KR100684876B1 (ko) 2005-01-03 2005-01-03 독출 시간을 단축시킬 수 있는 플래시 메모리 장치 및 방법

Publications (2)

Publication Number Publication Date
KR20060079745A true KR20060079745A (ko) 2006-07-06
KR100684876B1 KR100684876B1 (ko) 2007-02-20

Family

ID=36640211

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050000275A KR100684876B1 (ko) 2005-01-03 2005-01-03 독출 시간을 단축시킬 수 있는 플래시 메모리 장치 및 방법

Country Status (3)

Country Link
US (1) US20060146612A1 (ko)
JP (1) JP2006190459A (ko)
KR (1) KR100684876B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100855972B1 (ko) * 2007-01-23 2008-09-02 삼성전자주식회사 서로 다른 독출 대기 시간을 가지는 복수개의 메모리 셀어레이들을 구비하는 불휘발성 메모리 시스템 및 상기불휘발성 메모리 시스템의 데이터 독출 방법
JP2014137841A (ja) * 2013-01-18 2014-07-28 Samsung Electronics Co Ltd 不揮発性メモリ装置、不揮発性メモリ装置を含むメモリシステム及びそれらの制御方法
US10026473B2 (en) 2015-11-04 2018-07-17 Samsung Electronics Co., Ltd. Non-volatile memory device for selectively performing recovery operation and method of operating the same

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7436708B2 (en) * 2006-03-01 2008-10-14 Micron Technology, Inc. NAND memory device column charging
KR100824141B1 (ko) * 2006-09-29 2008-04-21 주식회사 하이닉스반도체 반도체 메모리 소자
KR101293223B1 (ko) 2011-04-01 2013-08-05 (주)아토솔루션 비휘발성 메모리 소자, 전자제어 시스템, 및 비휘발성 메모리 소자의 동작방법
US8971124B1 (en) 2013-08-08 2015-03-03 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
KR102248267B1 (ko) 2014-04-30 2021-05-07 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 및 읽기 방법들
CN106558343B (zh) * 2015-09-24 2021-12-28 三星电子株式会社 操作非易失性存储装置的方法和非易失性存储装置
US10289313B2 (en) * 2016-06-28 2019-05-14 Intel Corporation Method and apparatus for improving sequential reading in NAND flash
KR102479483B1 (ko) * 2017-10-19 2022-12-21 에스케이하이닉스 주식회사 메모리 시스템 및 이의 동작 방법
KR102226526B1 (ko) * 2020-03-02 2021-03-12 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 메모리 시스템 및 그것의 제어 방법

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3739104B2 (ja) * 1995-02-27 2006-01-25 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
JP3188840B2 (ja) * 1996-06-14 2001-07-16 インターナショナル・ビジネス・マシーンズ・コーポレ−ション コンピュータ・システムに用いられる周辺装置及びその制御方法
KR100276569B1 (ko) * 1997-06-20 2000-12-15 김영환 강유전메모리장치
JP2914360B2 (ja) * 1997-09-30 1999-06-28 ソニー株式会社 外部記憶装置及びデータ処理方法
US6034891A (en) * 1997-12-01 2000-03-07 Micron Technology, Inc. Multi-state flash memory defect management
JP2001176282A (ja) * 1999-12-20 2001-06-29 Fujitsu Ltd 半導体記憶装置およびその制御方法
JP3913952B2 (ja) * 1999-12-28 2007-05-09 株式会社東芝 半導体記憶装置
US6373751B1 (en) * 2000-05-15 2002-04-16 Enhanced Memory Systems, Inc. Packet-based integrated circuit dynamic random access memory device incorporating an on-chip row register cache to reduce data access latencies
JP2002074978A (ja) 2000-08-29 2002-03-15 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置
KR100454145B1 (ko) * 2001-11-23 2004-10-26 주식회사 하이닉스반도체 플래쉬 메모리 장치
US6661695B2 (en) * 2002-05-01 2003-12-09 Ramtron International Corporation Capacitance sensing technique for ferroelectric random access memory arrays
KR100439039B1 (ko) * 2002-09-09 2004-07-03 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 센스 증폭기
KR100905634B1 (ko) * 2002-12-24 2009-06-30 매그나칩 반도체 유한회사 플래시 메모리 장치
KR100538883B1 (ko) * 2003-04-29 2005-12-23 주식회사 하이닉스반도체 반도체 메모리 장치

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100855972B1 (ko) * 2007-01-23 2008-09-02 삼성전자주식회사 서로 다른 독출 대기 시간을 가지는 복수개의 메모리 셀어레이들을 구비하는 불휘발성 메모리 시스템 및 상기불휘발성 메모리 시스템의 데이터 독출 방법
JP2014137841A (ja) * 2013-01-18 2014-07-28 Samsung Electronics Co Ltd 不揮発性メモリ装置、不揮発性メモリ装置を含むメモリシステム及びそれらの制御方法
US10026473B2 (en) 2015-11-04 2018-07-17 Samsung Electronics Co., Ltd. Non-volatile memory device for selectively performing recovery operation and method of operating the same

Also Published As

Publication number Publication date
KR100684876B1 (ko) 2007-02-20
US20060146612A1 (en) 2006-07-06
JP2006190459A (ja) 2006-07-20

Similar Documents

Publication Publication Date Title
KR102198436B1 (ko) 비휘발성 메모리의 리텐션 로직
JP2006190459A (ja) 読み出し時間を短縮させることができるフラッシュメモリ装置及び方法
US7701764B2 (en) Apparatus and method for reduced peak power consumption during common operation of multi-NAND flash memory devices
KR100933859B1 (ko) 플래시 메모리 소자 및 그것의 프로그램 방법
US7652948B2 (en) Nonvolatile memory devices and programming methods using subsets of columns
CN100492542C (zh) 用于验证预先擦除的具有页缓冲器的非易失性存储器装置
KR101417697B1 (ko) 메모리 어레이들 및 메모리를 동작시키는 방법들
JP2003203493A (ja) Ｎａｎｄフラッシュメモリ装置
JP4663274B2 (ja) メモリコントローラとそれを備えるスマートカード、およびメモリのデータ読出し動作制御方法
US20050013162A1 (en) Nonvolatile semiconductor memory device and one-time programming control method thereof
US20030156489A1 (en) Semiconductor integrated circuit equipment with asynchronous operation
JP3204379B2 (ja) 不揮発性半導体記憶装置
US7660163B2 (en) Method and unit for verifying initial state of non-volatile memory device
US7012836B2 (en) Nonvolatile memory and method of restoring of failure memory cell
JP2011134410A (ja) 不揮発性半導体記憶装置及びその試験方法
KR100874914B1 (ko) 데이터 프로그램 및 검증 시간을 단축시킨 불휘발성메모리 장치 및 그 구동방법
JP2002133886A (ja) 半導体記憶装置
KR20220014546A (ko) 메모리 장치 및 그 동작 방법
US6977841B2 (en) Preconditioning of defective and redundant columns in a memory device
JP2004039055A (ja) 不揮発性半導体記憶装置
KR100648271B1 (ko) 출력 데이터의 왜곡을 방지하는 플래시 메모리 장치
JP2004158052A (ja) 不揮発性半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130131

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140129

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee