KR20060052592A - 플렉시블 배선 기판, 플렉시블 배선 기판을 사용한 반도체장치 및 전자기기, 및 플렉시블 배선 기판의 제조방법 - Google Patents

플렉시블 배선 기판, 플렉시블 배선 기판을 사용한 반도체장치 및 전자기기, 및 플렉시블 배선 기판의 제조방법 Download PDF

Info

Publication number
KR20060052592A
KR20060052592A KR1020050107600A KR20050107600A KR20060052592A KR 20060052592 A KR20060052592 A KR 20060052592A KR 1020050107600 A KR1020050107600 A KR 1020050107600A KR 20050107600 A KR20050107600 A KR 20050107600A KR 20060052592 A KR20060052592 A KR 20060052592A
Authority
KR
South Korea
Prior art keywords
wiring layer
thickness
wiring
wiring pattern
mentioned
Prior art date
Application number
KR1020050107600A
Other languages
English (en)
Other versions
KR100667642B1 (ko
Inventor
도시하루 세코
Original Assignee
샤프 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 샤프 가부시키가이샤 filed Critical 샤프 가부시키가이샤
Publication of KR20060052592A publication Critical patent/KR20060052592A/ko
Application granted granted Critical
Publication of KR100667642B1 publication Critical patent/KR100667642B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/27011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
    • H01L2224/27013—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for holding or confining the layer connector, e.g. solder flow barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83009—Pre-treatment of the layer connector or the bonding area
    • H01L2224/83051—Forming additional members, e.g. dam structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83102—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus using surface energy, e.g. capillary forces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/1579—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/189—Printed circuits structurally associated with non-printed electric components characterised by the use of a flexible or folded printed circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09736—Varying thickness of a single conductor; Conductors in the same plane having different thicknesses
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09745—Recess in conductor, e.g. in pad or in metallic substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03—Metal processing
    • H05K2203/0369—Etching selective parts of a metal substrate through part of its thickness, e.g. using etch resist
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/24—Reinforcing the conductive pattern
    • H05K3/244—Finish plating of conductors, especially of copper conductors, e.g. for pads or lands
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)
  • Structure Of Printed Boards (AREA)
  • Manufacturing Of Printed Circuit Boards (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Abstract

배선 패턴의 파인 피치화가 가능하며, 배선 패턴의 기계적 강도를 향상시켜, 단선 또는 박리의 발생을 방지할 수 있는 플렉시블 배선 기판을 제공한다. 본 발명의 플렉시블 배선 기판 (3) 은 절연 테이프 (6) 및 전술한 절연 테이프 (6) 상에 형성된 배선 패턴 (7) 을 구비한다. 전술한 배선 패턴 (7) 은 반도체 소자 (2) 와 접속하기 위한 탑재 영역에서의 배선 패턴 (7) 의 두께가 비탑재 영역에서의 배선 패턴 (7) 의 두께보다 얇다.
플렉시블 배선 기판, 반도체 장치

Description

플렉시블 배선 기판, 플렉시블 배선 기판을 사용한 반도체 장치 및 전자기기, 및 플렉시블 배선 기판의 제조방법{FLEXIBLE WIRING SUBSTRATE, SEMICONDUCTOR DEVICE AND ELECTRONIC DEVICE USING FLEXIBLE WIRING SUBSTRATE, AND FABRICATING METHOD OF FLEXIBLE WIRING SUBSTRATE}
도 1 은 본 발명의 일 실시형태를 나타내는 것으로, 반도체 장치의 개략적인 구성을 나타내는 단면도.
도 2 는 본 발명의 일 실시형태를 나타내는 것으로, 도 1 에 나타내는 A-A' 선으로 절단한 경우에 있어서 반도체 장치의 개략적인 구성을 나타내는 단면도.
도 3 은 본 발명의 일 실시형태를 나타내는 것으로, 반도체 모듈의 개략적인 구성을 나타내는 단면도.
도 4(a)∼도 4(d) 는 본 발명의 일 실시형태를 나타내는 것으로, 반도체 장치의 제조 방법의 개략적인 구성을 나타내는 단면도.
도 5(a)∼도 5(d) 은, 본 발명의 다른 실시형태를 나타내는 것으로, 반도체 장치의 제조 방법의 개략적인 구성을 나타내는 단면도.
도 6 은 본 발명의 또 다른 실시형태를 나타내는 것으로, 반도체 장치의 개략적인 구성을 나타내는 단면도.
도 7 은 본 발명의 또 다른 실시형태를 나타내는 것으로, 도 6 에 나타내는 B-B' 선으로 절단한 경우에 있어서의 반도체 장치의 개략적인 구성을 나타내는 단면도.
도 8 은 본 발명의 또 다른 실시형태를 나타내는 것으로, 반도체 모듈의 개략적인 구성을 나타내는 단면도.
도 9(a)∼도 9(d) 는 본 발명의 또 다른 실시형태를 나타내는 것으로, 반도체 장치의 제조 방법의 개략적인 구성을 나타내는 단면도.
도 10(a)∼도 10(d) 는 본 발명의 또 다른 실시형태를 나타내는 것으로, 반도체 장치의 제조 방법의 개략적인 구성을 나타내는 단면도.
도 11 은 종래의 반도체 장치의 개략적인 구성을 나타내는 단면도.
도 12 는 종래의 반도체 장치의 개략적인 구성을 나타내는 단면도.
도 13 은 종래의 반도체 장치의 개략적인 구성을 나타내는 단면도.
도 14 는 종래의 반도체 장치의 개략적인 구성을 나타내는 단면도.
도 15 는 종래의 반도체 장치의 개략적인 구성을 나타내는 단면도.
도 16 은 본 발명의 또 다른 실시형태를 나타내는 것으로, 반도체 장치의 개략적인 구성을 나타내는 단면도.
도 17 은 본 발명의 또 다른 실시형태를 나타내는 것으로, 반도체 모듈의 개략적인 구성을 나타내는 단면도.
도 18(a)∼도 18(d) 는 본 발명의 또 다른 실시형태를 나타내는 것으로, 반도체 장치의 제조 방법의 개략적인 구성을 나타내는 단면도.
도 19(a)∼도 19(d) 는 본 발명의 또 다른 실시형태를 나타내는 것으로, 반 도체 장치의 제조 방법의 개략적인 구성을 나타내는 단면도.
도 20(a)∼도 20(d) 는 본 발명의 또 다른 실시형태를 나타내는 것으로, 반도체 장치의 제조 방법의 개략적인 구성을 나타내는 단면도.
도 21(a)∼도 21(d) 는 본 발명의 또 다른 실시형태를 나타내는 것으로, 반도체 장치의 제조 방법의 개략적인 구성을 나타내는 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
1 : 반도체 장치 2 : 반도체 소자
3 : 플렉시블 배선기판 (테이프 캐리어)
4 : 절연성 수지 5 : 돌기 전극
6 : 절연 테이프 7 : 배선 패턴
8 : 솔더 레지스트
〔특허문헌1〕
일본국 공개특허공보 평 10-32227호 (1998년 2월 3일 공개)
본 발명은 플렉시블 배선 기판, 플렉시블 배선 기판을 사용한 반도체 장치 및 전자기기, 및 플렉시블 배선 기판의 제조방법에 관한 것이다. 보다 상세하게는, 반도체 소자를 탑재하는 플렉시블 배선 기판, 플렉시블 배선 기판을 사용한 반도체 장치 및 전자기기, 및 플렉시블 배선 기판의 제조 방법에 관한 것이다.
플렉시블 배선 기판 상에 반도체 소자가 접합·탑재된 반도체 장치로서, TCP (Tape Carrier Package) 또는 COF (Chip On Film) 등이 있다. 이들 TCP 와 COF 의 상이점을 예로 들면 이하와 같다.
우선, TCP 는 절연 테이프에 반도체 소자를 탑재시키기 위한 개구부가 미리 형성되어 있고, 배선 패턴이 외팔보 (cantilever) 모양으로 돌출된 상태에서 형성되고, 이러한 배선 패턴의 선단부분과 반도체 소자가 접합되어 있다. 이에 대하여, COF는 반도체 소자를 탑재하기 위한 개구부를 갖고 있지 않고, 반도체 소자는 박막 절연 테이프의 표면 상에 형성된 배선 패턴에 접합·탑재되어 있는 점에서 상이하다.
또한, TCP 는 배선 패턴이 외팔보 모양으로 돌출된 상태이므로, 배선 패턴의 두께는 18㎛ 이상으로 되어 있어, 배선 피치가 45㎛ 미만의 배선 패턴을 제조하는 것이 곤란하다. 이에 대하여, COF 는 박막 절연 테이프의 표면 상에 배선 패턴을 형성하므로 배선 패턴의 두께를 8㎛ 이하로 할 수 있어, 배선 피치가 35㎛ 이하의 배선 패턴을 제조하는 것이 용이한 점에서 상이하다.
또한, TCP 는 액정 패널 등에 실장한 후에 절곡 (折曲) 되는 부분에 슬릿이 미리 형성되어 있다. 이에 대하여, COF 는 절곡용의 슬릿을 갖고 있지 않아 박막 절연 테이프의 어디에서나 자유롭게 절곡되는 점에서 상이하다.
또한, TCP 는 폴리이미드로 이루어지는 절연 테이프 상에 접착제를 이용하여 구리박 (箔) 을 라미네이트하여 형성되어 있다. 이에 대하여, COF 는 구리박 이면에 폴리이미드 등을 도포, 경화시켜 형성 (캐스팅법) 하거나 폴리이미드 등으로 이루어지는 박막 절연 테이프 상에 구리를 스퍼터로 적층해서 형성 (스퍼터법, 메탈라이징법) 하는 점에서 상이하다.
COF 는 그 사용 목적으로부터 자유롭게 절곡할 수 있는 박막 절연 테이프가 사용된다. 또한, 박막 절연 테이프의 표면 상에 배치된 배선 패턴의 각 배선은 반도체 소자의 대응하는 단자와 전기적으로 접속되고, 외부접속용 커넥터부를 통하여 액정 패널이나 프린트 기판 등에 접속된다. 전술한 것 이외의 배선 패턴 노출부에는 솔더 레지스트가 도포되어 절연 상태가 확보된다.
전술한 바와 같이, COF 는, 배선 패턴의 파인 피치화 (미세화) 가 용이한 기술이지만, 실제로는 배선 패턴의 배선 피치를 35∼50㎛ 이상으로 맞춰, 배선 패턴의 두께 8∼18㎛ 가 사용되고 있다. 단, 배선 패턴의 두께에 관한 설명이 기재된 특허문헌은 없다. 또한, TCP 에 관하여, 배선 패턴의 두께에 관한 기술이 기재된 문헌으로서, 예를 들면 특허문헌 1 을 들 수 있다.
또한, 종래의 COF 에 대해서 도 11 및 도 12 에 따라 설명한다. 도 11 은 종래의 COF (101) 의 개략적인 구성을 나타내는 단면도이다. 도 12 는 도 11 에 나타내는 C-C' 선으로 절단한 경우에 있어서의 COF (101) 의 개략적인 구성을 나타내는 단면도이다. 도 11 및 도 12 에 도시한 바와 같이, COF (101) 는 반도체 소자 (102) 가 테이프 캐리어 (103) 상에 접속·탑재된 구성을 갖고 있다.
도 11 및 도 12 에 나타내는 COF (101) 의 테이프 캐리어 (103) 에서, 배선 패턴 (105) 이 절연 테이프 (104) 상에 형성된다. 이러한 배선 패턴 (105) 은, 두께 8∼18㎛ 의 구리박 또는 스퍼터 구리가 캐스팅법 또는 스퍼터법 (메탈라이징법) 에 의해 형성된다. 도 11 및 도 12 에 도시한 바와 같이, 배선 패턴 (105) 은 반도체 소자 (102) 를 접속·탑재하는 영역과 그 이외의 영역의 모든 영역에서 같은 두께로 형성되어 있다.
전술한 특허문헌 1 에서, 반도체 소자를 탑재하는 개구부 및 절곡용 슬릿부의 배선 패턴의 두께는 기계적 강도를 상승시키기 위해서 두텁게 (26㎛) 되고 있고, 액정 패널이나 기판과 접속하는 OLB (Outer Lead Bonding) 부의 배선 패턴의 두께는, 배선 패턴의 톱 (top) 폭을 넓게 하여 접속 면적을 확보하기 위해 얇게 (18㎛) 한다고 되어 있다.
그러나, 실제로는 반도체 소자를 탑재하는 개구부의 배선 패턴이 가장 파인 피치로 되므로, 배선 패턴의 두께를 얇게 할 필요성이 있다. 또한, 모든 장소를 같은 18㎛ 의 두께로 형성해도 기계적 강도에는 문제가 없어, 실제의 양산품에 있어서 18㎛ 두께의 배선 패턴도 채용되고 있다. 즉, 특허문헌 1 에 기재된 기술은 현실적이 아니며, 필요성도 없다. 이와 같이, 실제의 TCP 에서 배선 패턴의 파인 피치화가 곤란하다.
이에 대하여, COF 는 TCP 에 비해, 배선 패턴 (인너 리드 (Inner Lead)) 의 파인 피치화가 용이하다. 양산 (量産) 에 있어서의 배선 패턴 (인너 리드) 의 배선 피치는 TCP 의 한계가 45㎛ 인 것에 대해서 COF 는 35㎛ 가 양산되고 있어, 30㎛ 이하도 가능하다고 생각되고 있다.
그러나, 발명자의 검토에 의하면, COF 를 파인 피치화하는 경우에 이하의 문 제점이 발견되었다.
예를 들면, COF 를 파인 피치화할 때의 문제점의 하나로서 배선 패턴 (인너 리드) 의 파인 피치화, 특히 배선 피치가 30㎛ 이하로 된 경우에, 배선 패턴의 두께가 현상의 8㎛ 에서 배선 패턴 (인너 리드) 을 양호한 형상으로 패턴 에칭하는 것이 곤란해지는 경우가 있다.
즉, 배선 패턴 (인너 리드) 의 파인 피치화에 수반하여, 배선 패턴 (인너 리드) 의 폭도 좁게 할 필요가 있어, 배선 패턴의 양호한 단면형상인 사다리꼴로 패턴 에칭하는 것이 곤란해진다. 이 때문에, 배선 패턴의 단면형상이, 보다 삼각형에 가까운 단면형상으로 됨과 함께, 배선 패턴 (인너 리드) 의 두께 편차도 커지는 경우가 있다.
이 점에 대해서 도 13 에 따라 구체적으로 설명한다. 도 13 은 도 11 및 도 12 에 나타내는 종래의 COF (101) 의 배선 패턴 (105) 을 파인 피치화한 것이다. 예를 들면, 배선 피치가 35㎛ 을 초과하는 경우에는 거의 문제 없지만, 35㎛ 미만이 되면, 배선 패턴 (105) 의 양호한 단면형상인 사다리꼴이 되도록 에칭 가공하는 것이 곤란하게 된다. 이 경우, 도 13 에 도시한 바와 같이 배선 패턴 (105) 의 단면형상은 보다 삼각형에 가까운 것으로 된다. 또한, 에칭 가공 후의 배선 패턴 (105) 의 두께 편차도 커져, 반도체 소자 (102) 와 배선 패턴 (105) 의 접속 상태가 나빠지는 것을 알 수 있다.
이것을 해결하는 방법으로서, 구리박 또는 스퍼터 구리 (배선 패턴) 의 박막화가 있다. 구리박 또는 스퍼터 구리 (배선 패턴) 의 두께를 얇게 하면, 배선 패턴을 양호한 형상으로 패턴 에칭할 수 있다. 예를 들면, 배선 패턴 (인너 리드) 의 배선 피치가 30㎛ 의 경우에도, 구리박 또는 스퍼터 구리 (배선 패턴) 의 두께를 5㎛ 정도로 얇게 하면, 배선 패턴을 양호한 단면형상인 사다리꼴로 패턴 에칭하는 것이 용이해지게 된다.
그러나, 배선 패턴 (인너 리드) 의 파인 피치화에 수반되는 배선 패턴의 박막화에 의해 배선 패턴의 기계적 강도가 저하된다는 문제점을 가진다. 이 때문에, 반도체 소자의 접속·탑재 공정과 COF 반도체 장치의 모듈 실장 공정의 사이에서 배선 패턴이 단선 또는 박리 (剝離) 되는 경우가 있다.
이 점에 대해서 도 14 및 도 15 에 따라 구체적으로 설명한다. 도 14 는 도 11 및 도 12 에 나타내는 종래의 COF (101) 의 배선 패턴 (105) 을 형성하는 구리박 또는 스퍼터 구리의 두께를 얇게 한 것이다. 도 15 는 도 14 에 나타낸 D-D' 선으로 절단한 경우에 있어서의 COF (101) 의 개략적인 구성을 도시한 단면도이다. 도 14 및 도 15 에 도시한 바와 같이 구리박 또는 스퍼터 구리의 두께를 얇게 하면, 배선 패턴을 양호한 단면형상이 되도록 에칭 가공할 수 있다. 그러나, 배선 패턴의 기계적 강도가 저하되므로, 반도체 소자의 접속·탑재 공정과 모듈 실장 공정 사이에서 배선 패턴의 단선 또는 박리가 발생하기 쉬워진다.
현재, COF 에 대한 요구의 하나로서 다핀화로의 대응이 있다. 또한, 다른 요구로서 소형·박형화가 있다. 이들 요구를 동시에 만족하기 위해서, 반도체 소자와의 접속부 및 배선 패턴의 외부접속용 커넥터부의 파인 피치화, 절연 테이프, 배선 패턴 등의 박막화가 필요하게 된다. 이를 위해서, 배선 패턴 (인너 리드) 의 폭을 작게 하고, 두께도 얇게 할 필요가 있다. 그러나, COF 는 자유롭게 절곡할 수 있는 반면, 배선 패턴의 박막화에 수반하여 기계적 강도의 향상이 필요하고, 전술한 바와 같이, 종래의 기술에서 파인 피치화가 곤란하다는 문제점을 갖고 있다.
본 발명은, 전술한 문제점을 해결하는 것으로, 배선 패턴의 파인 피치화를 가능하게 하고, 배선 패턴을 양호한 형상으로 패턴 에칭할 수 있으며, 배선 패턴 (인너 리드) 의 두께 편차도 저감할 수 있고, 배선 패턴의 기계적 강도를 향상시켜, 단선 또는 박리의 발생을 방지할 수 있는 플렉시블 배선 기판, 이를 사용한 반도체 장치 및 전자기기 및 플렉시블 배선 기판의 제조 방법을 제공하는 것이다.
본 발명에 관련되는 플렉시블 배선 기판은 전술한 과제를 해결하기 위해, 절연층 및 전술한 절연층 상에 형성된 배선층을 구비한 플렉시블 배선 기판으로서, 전술한 배선층은 소정의 패턴으로 형성됨과 함께, 전자부품을 접속 및 탑재하는 탑재 영역을 가지고, 전술한 탑재 영역에서의 배선층의 두께는 비탑재 영역에서의 배선층의 두께보다 얇은 것을 특징으로 한다.
전술한 구성에 의하면, 배선층은 소정의 패턴으로 형성되고, 따라서 복수의 배선을 가진다. 소정의 패턴이란 플렉시블 배선 기판의 사용 용도에 맞춰 임의로 결정되는 복수의 배선으로 이루어지는 패턴이다. 또한, 배선층은 전자부품을 접속 및 탑재하는 탑재 영역을 가진다. 탑재 영역이란 배선층 중 전자부품 이 탑재되는 영역을 말하며, 구체적으로는 전자부품으로 덮어져 있는 영역이다. 이 탑재 영역에서의 배선층의 두께는 비탑재 영역에서의 배선층의 두께보다 얇으므로 접속부의 가공이 용이해진다. 비탑재 영역은 배선층에 있어서의 탑재 영역 이외의 영역이다.
따라서, 예를 들면 배선을 에칭할 때, 배선을 양호한 형상이 되도록 에칭할 수 있어, 복수인 배선 각각의 두께의 편차도 저감할 수 있다. 이 때문에, 배선층의 패턴을 미세화 (파인 피치화) 할 수 있다.
또한, 비탑재 영역의 배선층의 두께는 탑재 영역의 배선층의 두께보다 두꺼우므로, 배선층의 기계적 강도를 향상시킬 수 있다. 이 때문에, 플렉시블 배선 기판을 절곡할 때에도, 배선층의 패턴이 단선 또는 박리되는 것을 방지할 수 있다.
본 발명에 관련되는 플렉시블 배선 기판은 전술한 과제를 해결하기 위해, 절연층 및 전술한 절연층 상에 형성된 배선층을 구비한 플렉시블 배선 기판으로서, 전술한 배선층은 소정의 패턴으로 형성됨과 함께, 전자부품과 접속하기 위한 접속부를 가지고, 전술한 접속부에 있어서의 배선층의 두께는 비접속부 (접속부 이외의 부분) 에 있어서의 배선층의 두께보다 얇은 것을 특징으로 한다.
또한, 본 발명에 관련되는 플렉시블 배선 기판은 전술한 과제를 해결하기 위해, 절연층 및 전술한 절연층 상에 형성된 배선층을 구비한 플렉시블 배선 기판으로서, 전술한 배선층은 소정의 패턴으로 형성됨과 함께, 전자부품을 접속 및 탑재하는 탑재 영역 내에 전술한 전자부품과 접속하기 위한 접속부를 가지고, 전술한 접속부만의 배선층의 두께만이 비접속부에 있어서의 배선층의 두께보다 얇은 것을 특징으로 한다.
전술한 구성에 의하면, 배선층은 소정 패턴으로 형성되고, 따라서 복수의 배선을 가진다. 소정 패턴이란 플렉시블 배선 기판의 사용 용도에 따라 임의로 결정되는 복수의 배선으로 이루어지는 패턴이다. 또한, 배선층의 복수의 배선은 전자부품과 접속하기 위한 접속부를 가진다. 이러한 접속부는 전자부품을 접속 및 탑재하는 탑재 영역 내에 설치된다. 즉, 배선층은 전자부품이 탑재되는 영역으로서의 탑재 영역을 가지고, 이러한 탑재 영역 내에 전자부품과 접속하는 접속부를 갖는 구성으로 되어 있다. 또한, 절연층 상에 형성된 배선층에서, 접속부에 있어서의 배선층의 두께는 비접속부에 있어서의 배선층의 두께보다 얇다. 이 때문에, 접속부의 가공이 용이하다. 또한, 비접속부는 배선층에 있어서의 접속부 이외의 영역이다.
따라서, 예를 들면 배선을 에칭할 때에, 배선이 양호한 형상으로 되도록 에칭할 수 있어, 복수의 배선 각각의 두께의 편차도 저감할 수 있다. 이 때문에, 배선층의 패턴을 미세화 (파인 피치화) 할 수 있다.
또한, 비접속부의 배선층의 두께는 접속부의 배선층의 두께보다 두꺼우므로, 배선층의 기계적 강도를 향상시킬 수 있다. 이 때문에, 플렉시블 배선 기판을 절곡할 때에도, 배선층의 패턴이 단선 또는 박리되는 것을 방지할 수 있다.
본 발명에 관련되는 반도체 장치는 전술한 과제를 해결하기 위해 전술한 어느 하나에 기재된 플렉시블 배선 기판 및 플렉시블 배선 기판의 접속부에 접속된 반도체 소자를 구비하는 것을 특징으로 한다. 전술한 구성에 의하면, 배선의 파인 피치화가 가능하며, 기계적 강도를 향상시킨 반도체 장치를 제공할 수 있다.
본 발명에 관련되는 전자기기는 전술한 과제를 해결하기 위해 전술한 반도체 장치를 구비하는 것을 특징으로 한다. 전술한 구성에 의하면, 배선의 파인 피치화가 가능하며, 기계적 강도를 향상시킨 전자기기를 제공할 수 있다.
본 발명에 관련되는 플렉시블 배선 기판의 제조 방법은 전술한 과제를 해결하기 위해, 절연층 상에 배선층을 형성하는 배선층 형성 공정 및 전술한 배선층을 소정 패턴으로 형성하는 패턴 형성 공정을 포함하는 플렉시블 배선 기판의 제조 방법에 있어서, 전술한 배선층의, 전자부품과 접속하는 부분의 두께를 얇게 하는 박층화 공정을 추가로 포함하는 것을 특징으로 한다.
전술한 구성에 의하면, 박층화 공정에 의해 배선층의, 전자부품과 접속하는 부분의 두께를 얇게 할 수 있으므로, 전자부품과의 접속 부분의 가공이 용이하다. 따라서, 예를 들면 배선을 에칭할 때에, 배선이 양호한 형상으로 되도록 에칭할 수 있어, 복수의 배선 각각의 두께의 편차도 저감할 수 있다. 이 때문에, 배선층의 패턴을 미세화 (파인 피치화) 를 할 수 있다.
또한, 전자부품과의 접속 부분 이외의 배선층의 두께는 접속 부분의 배선층의 두께보다 두꺼우므로, 배선층의 기계적 강도를 향상시킬 수 있다. 이 때문에, 플렉시블 배선 기판을 절곡할 때에도, 배선층의 패턴이 단선 또는 박리되지 않는 플렉시블 배선 기판을 제조할 수 있다.
본 발명에 관련되는 플렉시블 배선 기판의 제조 방법은 전술한 과제를 해결하기 위해, 절연층 상에 배선층을 형성하는 배선층 형성 공정 및 전술한 배선층을 소정의 패턴으로 형성하는 패턴 형성 공정을 포함하는 플렉시블 배선 기판의 제조 방법에 있어서, 전술한 배선층 형성 공정은 제 1 배선층을 형성하는 제 1 배선층 형성 공정 및 전술한 제 1 배선층과 전자부품이 접속되는 부분 이외의 제 1 배선층 상에 제 2 배선층을 형성하는 제 2 배선층 형성 공정을 포함하는 것을 특징으로 한다.
전술한 구성에 의하면, 제 1 배선층과 전자부품이 접속되는 부분 이외의 제 1 배선층 상에 제 2 배선층이 형성된다. 즉, 배선층은, 전자부품과 접속하는 부분의 두께가 그 이외 부분의 두께보다 얇다. 이 때문에, 전자부품과 접속하는 부분의 가공이 용이하다.
따라서, 예를 들면 배선을 에칭할 때, 배선이 양호한 형상으로 되도록 에칭할 수 있어, 복수의 배선 각각의 두께의 편차도 저감할 수 있다. 이 때문에, 배선층의 패턴을 미세화 (파인 피치화) 를 할 수 있다.
또한, 전자부품과의 접속 부분 이외의 배선층의 두께는 접속 부분의 배선층의 두께보다 두꺼우므로, 배선층의 기계적 강도를 향상시킬 수 있다. 이 때문에, 플렉시블 배선 기판을 절곡할 때에도 배선층의 패턴이 단선 또는 박리되지 않는 플렉시블 배선 기판을 제조할 수 있다.
본 발명의 다른 목적, 특징 및 우수한 점은 이하의 기재에 의해 충분히 알 수 있을 것이다. 또한, 본 발명의 이점은 첨부된 도면을 참조한 다음 설명에서 명백해질 것이다.
〔실시형태 1〕
본 발명의 제 1 실시형태에 대해서 도 1 또는 도 4(d) 에 따라 설명하면 이하와 같다. 도 1 은 본 실시형태에 관련되는 반도체 장치의 개략적인 구성을 나타내는 단면도이다. 또한, 도 2 는 도 1 에 나타내는 A-A' 선으로 절단한 경우에 있어서 반도체 장치의 개략적인 구성을 나타내는 단면도이다.
도 1 및 도 2 에 도시한 바와 같이 반도체 장치 (1) 는 반도체 소자 (전자부품 ; 2) 및 테이프 캐리어 (플렉시블 배선 기판 ; 3) 를 구비한다. 반도체 소자 (2) 는 테이프 캐리어 (3) 와 접속되고, 테이프 캐리어 (3) 상에 탑재된 상태이다. 또한, 테이프 캐리어 (3) 와 반도체 소자 (2) 사이에 존재하는 간극에 절연성 수지 (4) 가 밀봉된다. 이와 같이, 본 실시형태에서 테이프 캐리어 (3) 상에 반도체 소자 (2) 가 탑재된 COF형의 반도체 장치를 예로 들어 설명한다.
전술한 반도체 소자 (2) 로는, 예를 들면 CPU (Central Processing Unit) 나 메모리 등의 집적회로 (LSI : Large Scaled Integrated circuit) 가 있다. 또한, 반도체 소자 (2) 에는 돌기 전극 (5) 이 복수로 형성된다.
돌기 전극 (5) 은 반도체 소자 (2) 를 테이프 캐리어 (3) 에 탑재할 때에, 테이프 캐리어 (3) 와 대향하는 측의 면으로부터 대략 수직방향으로 돌출된 전극이며, 반도체 소자 (2) 와 테이프 캐리어 (3) 를 전기적으로 접속하기 위해 사용되는 전극이다. 이 때문에, 돌기 전극 (5) 은 도전성 재료로 이루어져 있으면 되고, 그 형상은 한정되지 않는다. 단, 테이프 캐리어 (3) 와의 접속이 용이해지는 형상인 것이 바람직하다. 돌기 전극 (5) 으로는, 예를 들면 Au 나 땜납으로 이루어지는 원주형상, 각주형상 또는 볼형상의 전극이 가능하다.
테이프 캐리어 (3) 는 반도체 소자 (2) 를 접속·탑재하기 위한 것으로, 절연 테이프 (절연층 ; 6), 배선 패턴 (배선층, 패턴 ; 7) 및 솔더 레지스트 (8) 를 구비한다.
절연 테이프 (6) 는 그 면 상에 배선 패턴 (7) 을 배치하기 위한 기재이다. 절연 테이프 (6) 는 절연성을 갖는 것은 물론, 여러가지 형상으로 사용 되는 점에서, 자유롭게 절곡할 수 있는 유연성이 높은 (가요성을 갖는) 것이 필요하다. 이 때문에, 절연 테이프 (6) 를 형성하는 재료로는, 예를 들면 폴리이미드, 유리 에폭시, 폴리에스테르 등의 수지 재료가 사용된다. 또한, 본 실시형태에서 폴리이미드 수지를 사용한 절연 테이프 (6) 를 예로 들어 설명한다.
또한, 절연 테이프 (6) 는 절곡을 쉽게 하기 위해, 또한 반도체 장치 (1) 를 소형화·박형화하기 위해, 박막 테이프 형상 기재인 것이 바람직하다. 절연 테이프 (6) 의 두께는, 사용 목적에 따라 적당하게 설정하면 되지만, 예를 들면 15∼40㎛ 의 범위내인 것이 바람직하다.
배선 패턴 (7) 은 절연 테이프 (6) 의 표면에 패턴 형상으로 형성된 배선이다. 배선 패턴 (7) 은, 구리박 또는 스퍼터 구리 (이하, 간단히 「구리박 」이라고 총칭함) 를 캐스팅법 또는 스퍼터법 (메탈라이징법) 등에 의해 절연 테이프 (6) 상에 형성하고, 이러한 구리박을 원하는 패턴으로 에칭함으로써 형성된다. 본 실시형태에서 배선 패턴 (7) 에 사용되는 재질로서 구리를 예로 들어 설명하는데, 이것에 한정되지 않고, 예를 들면 은 등의 도전성을 갖는 금속을 사용할 수 있다.
또한, 반도체 장치 (1) 를 다른 전자부품과 접속하기 위해, 배선 패턴 (7) 에는 외부접속용 단자 (미도시) 가 형성된다. 또한, 전술한 배선 패턴 (7) 의 표면에는, 미도시한 주석 도금이나 금 도금이 실시된다. 이러한 배선 패턴 (7) 의 상세한 구성에 관해서는 후술한다.
솔더 레지스트 (8) 는 배선 패턴 (7) 상에 형성된 레지스트이다. 솔더 레지스트 (8) 는 예를 들면 내열성 피복 재료로 이루어지고, 접속부 이외의 노출을 방지하는 것이다. 따라서, 솔더 레지스트 (8) 는 반도체 소자 (2) 가 탑재되는 영역 이외의 부분이나, 외부접속용 단자가 형성되어 있지 않은 부분의 배선 패턴 (7) 상에 형성되어 있다. 즉, 솔더 레지스트 (8) 는 테이프 캐리어 (3) 상에 반도체 소자 (2) 등을 접속·탑재했을 때에, 노출되는 배선 패턴 (7) 상에 형성된다.
전술한 절연 테이프 (6) 에는, 반도체 소자 (2) 를 탑재하기 위한 개구부가 형성되지 않는다. 이 때문에, 반도체 소자 (2) 에 설정된 돌기 전극 (5) 과 절연 테이프 (6) 의 표면 상에 형성된 배선 패턴 (7) 을 접합함으로써, 절연 테이프 (6) 에 반도체 소자 (2) 가 접속·탑재된다. 즉, 이러한 접속은 절연 테이프 (6) 의 표면 상에 배치된 배선 패턴 (7) 의 각 배선과 각 배선에 대응하는 반도체 소자 (2) 의 돌기 전극 (5) 을 접속함으로써 행해진다. 이에 의해, 배선 패턴 (7) 과 반도체 소자 (2) 가 전기적으로 접속된다.
전술한 배선 패턴 (7) 은 부분적으로 두께가 다르다. 구체적으로, 배선 패턴 (7) 에 있어서의, 반도체 소자 (2) 가 접속·탑재되는 영역 (탑재 영역 ; 접 속부) 의 두께가, 반도체 소자 (2) 가 접속·탑재되지 않는 영역 (비탑재 영역) 의 두께보다 얇다. 이에 의해, 탑재 영역에서 배선 패턴 (7) 을 파인 피치화할 수 있고, 비탑재 영역에서 배선 패턴 (7) 의 기계적 강도를 향상시킬 수 있어, 반도체 장치 (1) 의 강도도 향상된다.
또한, 탑재 영역은 배선 패턴 (7) 과 반도체 소자 (2) 가 접속·탑재되는 영역이다. 즉, 탑재 영역은 돌기 전극 (5) 과 배선 패턴 (7) 이 접속되는 부분을 나타내는 것이지만, 반도체 소자 (2) 를 테이프 캐리어 (3) 상에 탑재했을 때에, 반도체 소자 (2) 가 차지하는 영역을 나타낸다. 따라서, 탑재 영역에서 반도체 소자 (2) 와 접속되는 배선 패턴 (7) 은 소위 인너 리드다. 또한, 비탑재 영역은 탑재 영역 이외의 영역이다.
또한, 접속부는 배선 패턴 (7) 중 반도체 소자 (2) 와 실제로 접속되는 부분을 나타내고, 비접속부는 접속부 이외의 영역이다. 본 실시형태에서, 접속부는 탑재 영역에 포함되어 있다.
전술한 탑재 영역의 배선 패턴 (7) 의 두께는, 예를 들면 3∼6㎛ 의 범위내인 것이 바람직하다. 배선 패턴 (7) 의 두께가 3㎛ 미만인 경우에는, 절연 테이프 (6) 의 표면에 돌기 전극 (5) 이 접촉되는 문제점이 발생하는 경우가 있다. 또한 배선 패턴 (7) 의 두께가 6㎛ 을 초과할 경우에는, 에칭에 의한 배선 패턴 (7) 의 형상이나 반도체 소자 (2) 의 접속 상태를 양호하게 하는 것이 곤란하다.
단, 탑재 영역의 배선 패턴 (7) 의 두께는 전술한 두께에 한정되지 않는다. 즉, 탑재 영역의 배선 패턴 (7) 의 두께는 배선 패턴 (7) 의 파인 피치화를 가능하 게 하기 위한 두께, 즉 배선 패턴 (7) 을 패턴 에칭에 의해 양호한 형상으로 할 수 있는 두께이면 되고, 돌기 전극 (5) 이 절연 테이프 (6) 에 접촉되는 일이 없는 두께이면 된다.
또한, 전술한 배선 패턴 (7) 은 각 배선의 간격인 배선 피치가 35㎛ 미만일 경우에 더욱 효과가 있다. 배선 피치가 35㎛ 미만일 경우에는, 소위 파인 피치화된 테이프 캐리어 (3) 로 할 수 있다.
또한, 전술한 반도체 장치 (1) 는 다른 전자부품과 접속함으로써 반도체 모듈 (전자기기 ; 9) 로 할 수도 있다. 이 반도체 모듈 (9) 에서, 예를 들면 반도체 장치 (1) 가 다른 전자부품을 구동·제어할 수도 있다. 도 3 은 본 실시형태에 있어서의 반도체 모듈 (9) 의 개략적인 구성을 나타내는 단면도이다. 도 3 은 반도체 장치 (1) 를 액정표시장치에 사용하는 경우를 도시한다. 이 경우, 다른 전자부품으로서, 액정 패널 (10) 또는 다른 프린트 기판 (11) 이 있을 수 있다. 반도체 모듈 (9) 에서, 반도체 장치 (1) 에 있어서의 배선 패턴 (7) 의 외부접속용 단자와 전술한 액정 패널 (10) 이나 다른 프린트 기판 (11) 등이 접속되어 있다.
다음으로, 전술한 구성을 갖는 반도체 장치 (1) 의 제조 방법에 대해서 도 4(a)∼도 4(d) 에 따라 설명한다. 도 4(a)∼도 4(d) 는 반도체 장치 (1) 의 제조 방법의 개략적인 구성을 나타내는 단면도이다. 본 실시형태에 있어서의 반도체 장치 (1) 의 제조 방법은 절연 테이프 (6) 표면에 형성된 구리박을 에칭 가공함으로써 배선 패턴 (7) 을 형성하기 전에, 탑재 영역의 구리박의 두께를 하프 에 칭에 의해 비탑재 영역의 구리박의 두께보다 얇게 하는 방법이다.
우선, 도 4(a) 에 도시한 바와 같이 절연 테이프 (6) 표면에, 캐스팅법 또는 스퍼터법 (메탈라이징법) 등에 의해, 두께가 8∼18㎛ 가 되도록 구리박 (배선층 ; 12) 을 형성한다. 여기에서, 캐스팅법이란 구리박에 폴리이미드를 도포한 후에 경화시키는 방법이다. 또한, 스퍼터법 (메탈라이징법) 이란 폴리이미드나 카프톤 등의 필름 상에 스퍼터링으로 금속 시드층을 형성한 후에, 전기 도금에 의해 금속 시드층 상에 구리 도금을 석출시켜, 구리 도금을 쌓아 올리는 방법이다.
다음으로, 도 4(b) 에 도시한 바와 같이 탑재 영역에 해당하는 부분의 구리박 (12) 의 표면에 에칭 가공을 실시한다. 이 에칭 가공은 탑재 영역의 구리박 (12) 의 두께가 비탑재 영역의 구리박 (12) 의 두께보다 얇게 되도록 행해진다. 이하, 이러한 에칭 가공을 하프 에칭이라 하기도 한다.
하프 에칭은 탑재 영역의 구리박 (12) 의 두께가 원하는 두께가 되도록, 예를 들면 테이프 정면 도포 장치를 사용하여, 온도, 시간, 속도 등을 조정함으로써 구리박 (12) 의 두께를 제어할 수 있다.
그리고, 도 4(c) 에 도시한 바와 같이 구리박 (12) 이 소정 패턴이 되도록, 구리박 (12) 에 대한 에칭 가공을 하여, 원하는 배선 패턴 (7) 을 형성한다. 이 배선 패턴 (7) 의 형성은, 탑재 영역 및 비탑재 영역의 배선 패턴 (7) 을 형성해야 할 모든 영역에서 행해진다. 그 후에, 도 4(d) 에 도시한 바와 같이 후공정에서 반도체 소자 (2) 를 탑재했을 때에 노출되는 부분의 배선 패턴 (7) 상에 솔더 레지스트 (8) 를 도포한다. 이에 의해 테이프 캐리어 (3) 가 제조된다.
다음으로, 제조된 테이프 캐리어 (3) 상에 반도체 소자 (2) 를 접속·탑재한다. 이러한 접속은 돌기 전극 (5) 과 배선 패턴 (7) 이 대응하도록 반도체 소자 (2) 와 테이프 캐리어 (3) 를 배치하고, 이러한 돌기 전극 (5) 과 배선 패턴 (7) 을 접속함으로써 행해진다. 이 접속은 예를 들면 Au-Sn 공정 접합 등에 의해 수행할 수 있다. 이에 의해 반도체 소자 (2) 가 테이프 캐리어 (3) 상에 접속·탑재된다.
테이프 캐리어 (3) 상에 반도체 소자 (2) 를 접속·탑재한 후에, 반도체 소자 (2) 와 테이프 캐리어 (3) 사이에 생기는 간극에 절연성 수지 (4) 가 주입되어 밀봉된다. 절연성 수지 (4) 를 주입·밀봉함으로써, 반도체 소자 (2) 와 배선 패턴 (7) 의 접속 부분에 있어서 외부와의 절연 상태를 확보할 수 있다. 이에 의해 본 실시형태의 반도체 장치 (1) 가 제조된다.
또한, 전술한 반도체 장치 (1) 를 다른 전자부품과 접속할 경우에는, 배선 패턴 (7) 의 외부접속용 단자에 예를 들면, 액정 패널이나 프린트 기판 등을 접속하면 된다.
전술한 바와 같이, 본 실시형태에 있어서의 COF형의 반도체 장치용의 테이프 캐리어 (3) 에서, 탑재 영역의 배선 패턴 (7) 의 두께가 비탑재 영역의 배선 패턴 (7) 의 두께보다 얇다. 특히, 비탑재 영역의 배선 패턴 (7) 의 두께가 8∼18㎛ 인 것에 대해서, 탑재 영역의 배선 패턴 (7) 의 두께는 3∼6㎛ 이다.
따라서, 종래의 COF형의 반도체 장치용의 테이프 캐리어와 비교하여, 에칭 후의 배선 패턴 (7) 의 형상을 양호하게 할 수 있으며, 배선 패턴 (7) 과 반도체 소자 (2) 의 접속 상태를 양호하게 할 수 있다. 또한, 비탑재 영역의 배선 패턴 (7) 의 기계적 강도도 종래와 비교해서 동등하게 향상시킬 수 있어, 배선 패턴 (7) 의 단선 또는 박리에 의한 불량을 종래의 50% 이하로 저감할 수 있다.
〔실시형태 2〕
이하, 본 발명의 제 2 실시형태에 대해서 도 1 또는 도 3 및 도 5(d) 에 따라 설명한다. 도 1 은 본 실시형태에 관련되는 반도체 장치의 개략적인 구성을 나타내는 단면도이다. 또한, 도 2 는 도 1 에 나타내는 A-A' 선으로 절단한 경우에 있어서의 반도체 장치의 개략적인 구성을 나타내는 단면도이다.
도 1 에 도시한 바와 같이 반도체 장치 (1) 는 반도체 소자 (2) 및 테이프 캐리어 (3) 를 구비한다. 본 실시형태에서, 전술한 실시형태 1 과 비교하여 반도체 장치 (1) 의 제조 방법이 다른 것으로, 반도체 장치 (1) 의 구성은 동일하다. 이 때문에, 실시형태 1 에서 설명한 부재에 관해서 동일한 부호를 달아 그 설명을 생략한다. 또한, 본 실시형태에서 주로 반도체 장치 (1) 의 제조 방법에 대해 설명한다. 또한, 특별한 기재가 없는 한 본 실시형태에서 사용하는 용어에 관해서도 전술한 실시형태 1 과 동일한 의미로 해석한다.
여기에서, 본 실시형태에 있어서의 반도체 장치 (1) 의 제조 방법에 대해서 도 5(a)∼도 5(d) 에 따라 구체적으로 설명한다. 도 5(a)∼도 5(d) 는 본 실시형태에 있어서의 반도체 장치 (1) 의 제조 방법의 개략적인 구성을 나타내는 단면도이다.
본 실시형태의 반도체 장치 (1) 의 제조 방법은 절연 테이프 (6) 표면에 형 성된 구리박을 에칭 가공함으로써 배선 패턴 (7) 을 형성한 후에, 탑재 영역의 구리박의 두께를 하프 에칭에 의해 비탑재 영역의 구리박의 두께보다 얇게 하는 방법이다.
우선, 도 5(a) 에 도시한 바와 같이 절연 테이프 (6) 표면에 캐스팅법 또는 스퍼터법 (메탈라이징법) 등에 의해, 두께가 8∼18㎛ 가 되도록 구리박 (12) 을 형성한다.
다음으로, 도 5(b) 에 도시한 바와 같이 구리박 (12) 이 소정 패턴이 되도록, 구리박 (12) 에 대한 에칭 가공을 하여, 원하는 배선 패턴 (7) 을 형성한다. 이러한 배선 패턴 (7) 의 형성은 탑재 영역 및 비탑재 영역의 배선 패턴 (7) 을 형성해야 할 모든 영역에서 행해진다.
그리고, 도 5(c) 에 도시한 바와 같이 탑재 영역에 해당하는 부분의 배선 패턴 (7) 의 표면에 에칭 가공을 실시한다. 이러한 에칭 가공은 하프 에칭으로 행해진다. 즉, 탑재 영역의 배선 패턴 (7) 의 두께가 비탑재 영역의 배선 패턴 (7) 의 두께보다 얇아지도록 행해진다. 그 후에, 도 5(d) 에 도시한 바와 같이 후공정에서 반도체 소자 (2) 를 탑재했을 때에 노출되는 부분의 배선 패턴 (7) 상에 솔더 레지스트 (8) 를 도포한다. 이에 의해, 테이프 캐리어 (3) 가 제조된다.
다음으로, 전술한 실시형태 1 과 동일한 방법으로 반도체 소자 (2) 를 테이프 캐리어 (3) 상에 접속·탑재한다. 그리고, 테이프 캐리어 (3) 상에 반도체 소자 (2) 를 접속·탑재한 후에, 반도체 소자 (2) 와 테이프 캐리어 (3) 사이에 생기는 간극에 절연성 수지 (4) 가 주입되어 밀봉된다. 이에 의해, 본 실시형태의 반도체 장치 (1) 가 제조된다.
또한, 전술한 반도체 장치 (1) 를 다른 전자부품에 접속하여 반도체 모듈 (9) 을 이루는 경우에, 도 3 에 도시한 바와 같이 배선 패턴 (7) 의 외부접속용 단자에 예를 들면, 액정 패널 (10) 이나 프린트 기판 (11) 등을 접속한다.
전술한 바와 같이, 본 실시형태에 있어서의 COF형의 반도체 장치용의 테이프 캐리어 (3) 에서, 탑재 영역의 배선 패턴 (7) 의 두께가 비탑재 영역의 배선 패턴 (7) 의 두께보다 얇다. 특히, 비탑재 영역의 배선 패턴 (7) 의 두께가 8∼18㎛ 인 것에 대해서, 탑재 영역의 배선 패턴 (7) 의 두께는 3∼6㎛ 이다.
따라서, 종래의 COF형의 반도체 장치용의 테이프 캐리어와 비교하여, 에칭 후의 배선 패턴 (7) 의 형상을 양호하게 할 수 있으며, 배선 패턴 (7) 과 반도체 소자 (2) 의 접속 상태를 양호하게 할 수 있다. 또한, 비탑재 영역의 배선 패턴 (7) 의 기계적 강도도 종래와 비교해서 동등하게 향상시킬 수 있어, 배선 패턴 (7) 의 단선 또는 박리에 의한 불량을 종래의 50% 이하로 저감할 수 있다.
또한, 본 실시형태에 있어서의 테이프 캐리어 (3) 는 에칭 가공에 의한 배선 패턴 (7) 의 형성 후에, 탑재 영역의 배선 패턴 (7) 의 두께를 하프 에칭에 의해 얇게 한다. 이 때문에, 실시형태 1 의 테이프 캐리어 (3) 와 비교하여, 탑재 영역의 배선 패턴 (7) 의 두께를 보다 균일하게 할 수 있다.
〔실시형태 3〕
본 발명의 제 3 실시형태에 대해서 도 6 내지 도 9(d) 에 따라 설명하면 이 하와 같다. 도 6 은 본 실시형태에 관련되는 반도체 장치의 개략적인 구성을 나타내는 단면도이다. 또한, 도 7 은 도 6 에 나타낸 B-B' 선으로 절단한 경우에 있어서의 반도체 장치의 개략적인 구성을 나타내는 단면도이다.
도 6 및 도 7 에 도시한 바와 같이 반도체 장치 (21) 는 반도체 소자 (2) 및 테이프 캐리어 (플렉시블 배선 기판 ; 23) 를 구비한다. 반도체 소자 (2) 는 테이프 캐리어 (23) 와 접속되고, 테이프 캐리어 (23) 상에 탑재된 상태이다. 또한, 테이프 캐리어 (23) 와 반도체 소자 (2) 사이에 존재하는 간극에는 절연성 수지 (4) 가 밀봉된다. 본 실시형태에 있어서, 테이프 캐리어 (23) 상에 반도체 소자 (2) 가 탑재된 COF형의 반도체 장치를 예로 들어 설명한다. 또한, 실시형태 1 및 2 에서 설명한 부재와 동일한 부재에 대해서, 동일한 부호를 달아 그 설명을 생략한다. 또한, 본 실시형태에서 사용하는 용어로서, 실시형태 1 과 같은 용어에 대해서는 특별한 기재가 없는 한 같은 의미로 해석한다.
반도체 소자 (2) 에는 돌기 전극 (5) 이 복수로 형성되어 있다. 또한, 테이프 캐리어 (23) 는 반도체 소자 (2) 를 접속·탑재하기 위한 것으로서, 절연 테이프 (6), 배선 패턴 (배선층, 패턴 ; 27), 솔더 레지스트 (8) 를 구비한다.
배선 패턴 (27) 은 절연 테이프 (6) 의 표면에 패턴 모양으로 형성된 배선이다. 배선 패턴 (27) 은 구리박 또는 스퍼터 구리 (이하, 간단히 「구리박 」이라고 총칭한다) 를 캐스팅법 또는 스퍼터법 (메탈라이징법) 등에 의해 절연 테이프 (6) 상에 형성하고, 이러한 구리박을 원하는 패턴으로 에칭함으로써 형성된다. 또한, 본 실시형태에 있어서, 배선 패턴 (7) 에 사용되는 재질로서 구리를 예로 들 어 설명하는데, 이것에 한정되지 않고, 예를 들면 은 등의 도전성을 갖는 금속을 사용할 수 있다.
배선 패턴 (27) 은 제 1 배선층 (27a) 및 제 2 배선층 (27b) 을 구비한다. 제 1 배선층 (27a) 은 절연 테이프 (6) 상에 형성된 구리박으로 이루어지는 층이며, 제 2 배선층 (27b) 은 제 1 배선층 (27a) 상에 형성된 구리박으로 이루어지는 층이다.
전술한 제 2 배선층 (27b) 은 제 1 배선층 (27a) 상의 일부분에 형성된다. 본 실시형태에서, 제 2 배선층 (27b) 은 제 1 배선층 (27a) 상의 비탑재 영역에 형성된다. 즉, 비탑재 영역의 배선 패턴 (27) 의 두께가 탑재 영역의 배선 패턴 (27) 의 두께보다 두껍다. 따라서, 제 1 배선층 (27a) 의 두께를 제어함으로써 배선 패턴 (27) 의 파인 피치화를 할 수 있다. 또한, 제 2 배선층 (27b) 의 두께를 제어함으로써 배선 패턴 (27) 의 기계적 강도를 향상시킬 수 있다.
전술한 제 1 배선층 (27a) 의 두께는 예를 들면, 3∼6㎛ 의 범위내인 것이 바람직하다. 제 1 배선층 (27a) 의 두께가 3㎛ 미만인 경우에는, 절연 테이프 (6) 의 표면에 돌기 전극 (5) 이 접촉된다는 문제점이 발생하는 경우가 있다. 또한, 제 1 배선층 (27a) 의 두께가 6㎛ 을 초과할 경우에, 에칭에 의한 배선 패턴 (27) 의 형상을 양호하게 하는 것이나, 반도체 소자 (2) 와의 접속 상태를 양호하게 하는 것이 곤란해진다.
또한, 제 2 배선층 (27b) 의 두께는 제 1 배선층 (27a) 의 두께에 따라 적절하게 설정하면 된다. 예를 들면, 제 1 배선층 (27a) 의 두께가 3∼6㎛ 의 범위 내일 경우에는, 제 2 배선층 (27b) 의 두께는 제 1 배선층 (27a) 의 두께와의 합계가 8∼18㎛ 의 범위내가 되는 두께인 것이 바람직하다.
단, 제 1 배선층 (27a) 의 두께는 전술한 두께에 한정되지 않는다. 즉, 제 1 배선층 (27a) 의 두께는 배선 패턴 (27) 의 파인 피치화를 가능하게 하기 위한 두께, 즉 배선 패턴 (27) 을 패턴 에칭에 의해 양호한 형상으로 할 수 있는 두께이면 되고, 돌기 전극 (5) 이 절연 테이프 (6) 에 접촉하지 않는 두께이면 된다.
또한, 제 2 배선층 (27b) 의 두께도 전술한 두께에 한정되지 않고, 제 1 배선층 (27a) 과 제 2 배선층 (27b) 의 두께 합에 의해 기계적 강도가 충분하게 얻어지는 두께이면 된다.
또한, 전술한 배선 패턴 (27) 은 각 배선의 간격인 배선 피치가 35㎛ 미만일 경우에 더욱 효과가 있다. 배선 피치가 35㎛ 미만일 경우에는, 소위 파인 피치화된 테이프 캐리어 (23) 로 할 수 있다.
또한, 반도체 장치 (21) 를 다른 전자부품과 접속하기 위해, 배선 패턴 (27) 에는 외부접속용 단자 (도면에는 나타내지 않는다) 가 형성된다. 또한, 전술한 배선 패턴 (27) 의 표면에는, 미도시한 주석 도금이나 금 도금이 실시되어 있다.
또한, 전술한 절연 테이프 (6) 에는 반도체 소자 (2) 를 탑재하기 위한 개구부가 형성되지 않는다. 이 때문에, 반도체 소자 (2) 에 형성된 돌기 전극 (5) 과 절연 테이프 (6) 의 표면 상에 형성된 배선 패턴 (27) 을 접합함으로써, 절연 테이프 (6) 에 반도체 소자 (2) 가 접속·탑재된다. 즉, 이러한 접속은 절연 테이프 (6) 의 표면 상에 배치된 배선 패턴 (27) 의 각 배선과 각 배선에 대응하는 반도체 소자 (2) 의 돌기 전극 (5) 을 접속함으로써 행해진다. 따라서, 배선 패턴 (27) 과 반도체 소자 (2) 가 전기적으로 접속된다.
또한, 전술한 반도체 장치 (21) 는 다른 전자부품과 접속함으로써 반도체 모듈 (전자기기 ; 29) 을 이룰 수도 있다. 이러한 반도체 모듈 (29) 에서 예를 들면, 반도체 장치 (21) 가 다른 전자부품을 구동·제어할 수도 있다. 도 8 은 본 실시형태에 있어서의 반도체 모듈 (29) 의 개략적인 구성을 나타내는 단면도이다. 도 8 은 반도체 장치 (21) 를 액정표시장치에 사용하는 경우를 도시한다. 이 경우, 다른 전자부품으로서 액정 패널 (10) 이나 다른 프린트 기판 (11) 이 있을 수 있다. 반도체 모듈 (29) 에서, 반도체 장치 (21) 에 있어서의 배선 패턴 (27) 의 외부접속용 단자와 전술한 액정 패널 (10) 이나 다른 프린트 기판 (11) 등이 접속된다.
다음으로, 전술한 구성을 구비하는 반도체 장치 (21) 의 제조 방법에 대해서 도 9(a)∼도 9(d) 에 따라 설명한다. 도 9(a)∼도 9(d) 는 반도체 장치 (21) 의 제조 방법의 개략적인 구성을 나타내는 단면도이다. 본 실시형태에 있어서의 반도체 장치 (21) 의 제조 방법은 절연 테이프 (6) 표면에 형성된 구리박을 에칭 가공함으로써 배선 패턴 (27) 을 형성하기 전에, 비탑재 영역의 구리박의 두께를 전기 도금 등에 의해 탑재 영역의 구리박의 두께보다 두껍게 하는 방법이다.
우선, 도 9(a) 에 도시한 바와 같이 절연 테이프 (6) 표면에, 캐스팅법 또는 스퍼터법 (메탈라이징법) 등에 의해, 두께가 3∼6㎛ 가 되도록 제 1 구리박층 (32) 을 형성한다. 그리고, 도 9(b) 에 도시한 바와 같이 비탑재 영역에 해당하는 부분의 제 1 구리박층 (32) 상에, 추가로 제 2 구리박층 (33) 을 형성한다.
이러한 제 2 구리박층 (33) 은 예를 들면, 전기 도금에 의해 구리 도금을 석출시켜, 제 1 구리박층 (32) 상에 쌓아 올림으로써 형성된다. 이에 의해, 탑재 영역과 비탑재 영역의 구리박의 두께를 다르게 할 수 있다. 또한, 전기 도금에 의해 제 2 구리박층 (33) 을 형성할 경우에는, 제 2 구리박층 (33) 의 두께를 임의로 제어할 수 있다. 이 때문에, 제 1 구리박층 (32) 의 두께에 따라 제 2 구리박층 (33) 의 두께를 적당하게 변경할 수 있다. 따라서, 예를 들면 제 1 구리박층 (32) 과 제 2 구리박층 (33) 의 두께의 합이 8∼18㎛ 가 되도록 제 2 구리박층 (33) 을 형성하는 것도 용이하다.
그리고, 도 9(c) 에 도시한 바와 같이 제 1 구리박층 (32) 및 제 2 구리박층 (33) 이 소정 패턴이 되도록, 제 1 구리박층 (32) 및 제 2 구리박층 (33) 에 대한 에칭 가공을 하여, 원하는 배선 패턴 (27) 을 형성한다. 이에 의해, 제 1 배선층 (27a) 및 제 2 배선층 (27b) 으로 이루어지는 배선 패턴 (27) 이 형성된다. 이 배선 패턴 (27) 의 형성은 탑재 영역 및 비탑재 영역의 배선 패턴 (27) 을 형성해야 할 모든 영역에서 행해진다.
그 후에, 도 9(d) 에 도시한 바와 같이 후공정에서 반도체 소자 (2) 를 탑재했을 때에 노출되는 부분의 배선 패턴 (27) 상에 솔더 레지스트 (8) 를 도포한다. 이에 의해 테이프 캐리어 (23) 가 제조된다.
다음으로, 제조된 테이프 캐리어 (23) 상에 반도체 소자 (2) 를 접속·탑재한다. 이러한 접속은 돌기 전극 (5) 과 배선 패턴 (27) 이 대응하도록 반도체 소자 (2) 와 테이프 캐리어 (23) 를 배치하고, 이 돌기 전극 (5) 과 배선 패턴 (27) 을 접속함으로써 행해진다. 이러한 접속은 예를 들면, Au-Sn 공정접합 등에 의해 수행할 수 있다. 이에 의해 반도체 소자 (2) 가 테이프 캐리어 (23) 상에 접속·탑재된다.
테이프 캐리어 (23) 상에 반도체 소자 (2) 를 접속·탑재한 후에는, 반도체 소자 (2) 와 테이프 캐리어 (23) 사이에 생기는 간극에, 절연성 수지 (4) 가 주입되어 밀봉된다. 절연성 수지 (4) 를 주입·밀봉함으로써, 반도체 소자 (2) 와 배선 패턴 (27) 의 접속 부분에 있어서 외부와의 절연 상태를 확보할 수 있다. 이에 의해, 본 실시형태의 반도체 장치 (21) 가 제조된다.
또한, 전술한 반도체 장치 (21) 를 다른 전자부품과 접속할 경우에, 배선 패턴 (27) 의 외부접속용 단자에, 예를 들면 액정 패널이나 프린트 기판 등을 접속하면 된다.
전술한 바와 같이, 본 실시형태에 있어서의 COF형의 반도체 장치용의 테이프 캐리어 (23) 에서, 비탑재 영역의 배선 패턴 (27) 의 두께가 탑재 영역의 배선 패턴 (7) 의 두께보다 두껍다. 특히, 탑재 영역의 배선 패턴 (27) 의 두께는 3∼6㎛ 인 것에 대해서, 비탑재 영역의 배선 패턴 (27) 의 두께는 8∼18㎛ 이다.
따라서, 종래의 COF형의 반도체 장치용의 테이프 캐리어와 비교하여, 에칭 후의 배선 패턴 (27) 의 형상을 양호하게 할 수 있으며, 배선 패턴 (27) 과 반도체 소자 (2) 의 접속 상태를 양호하게 할 수 있다. 또한, 비탑재 영역의 배선 패턴 (27) 의 기계적 강도도 종래와 비교해서 동등하게 향상시킬 수 있어, 배선 패턴 (27) 의 단선 또는 박리에 의한 불량을 종래의 50% 이하로 저감할 수 있다.
〔실시형태 4〕
본 발명의 제 4 실시형태에 대해서 도 6 내지 도 8 및 도 10(d) 에 따라 설명하면 아래와 같다. 도 6 은 본 실시형태에 관련되는 반도체 장치의 개략적인 구성을 나타내는 단면도이다. 또한, 도 7 은 도 6 에 나타내는 B-B' 선으로 절단한 경우에 있어서의 반도체 장치의 개략적인 구성을 나타내는 단면도이다.
도 6 에 도시한 바와 같이 반도체 장치 (21) 는 반도체 소자 (2) 및 테이프 캐리어 (23) 를 구비한다. 본 실시형태에서, 전술한 실시형태 3 과 비교하여 반도체 장치 (21) 의 제조 방법이 다른 것으로, 반도체 장치 (21) 의 구성은 동일하다. 이 때문에, 실시형태 3 에서 설명한 부재에 관해서는 동일한 부호를 달아 그 설명을 생략한다. 또한, 본 실시형태에서, 주로 반도체 장치 (21) 의 제조 방법에 관하여 설명한다. 또한, 특별히 기재하지 않는 한 본 실시형태에서 사용하는 용어에 관해서도 전술한 실시형태 3 과 같은 의미로 해석한다.
여기에서, 본 실시형태에 있어서의 반도체 장치 (21) 의 제조 방법에 대해서 도 10(a)∼도 10(d) 에 따라 구체적으로 설명한다. 도 10(a)∼도 10(d) 는 본 실시형태에 있어서의 반도체 장치 (21) 의 제조 방법의 개략적인 구성을 나타내는 단면도이다.
본 실시형태의 반도체 장치 (21) 의 제조 방법은 절연 테이프 (6) 표면에 형성된 구리박을 에칭 가공함으로써 배선 패턴 (27) 을 형성한 후에, 비탑재 영역의 구리박의 두께를 전기 도금 등에 의해 탑재 영역의 구리박의 두께보다 두껍게 하는 방법이다.
우선, 도 10(a) 에 도시한 바와 같이 절연 테이프 (6) 표면에 캐스팅법 또는 스퍼터법 (메탈라이징법) 등에 의해 두께가 3∼6㎛ 가 되도록 제 1 구리박층 (32) 을 형성한다.
다음으로, 도 10(b) 에 도시한 바와 같이 제 1 구리박층 (32) 이 소정 패턴으로 되도록 제 1 구리박층 (32) 에 대한 에칭 가공을 하여, 원하는 패턴을 갖는 제 1 배선층 (27a) 을 형성한다. 이러한 제 1 배선층 (27a) 의 형성은 탑재 영역 및 비탑재 영역의 배선 패턴 (27) 을 형성해야 할 모든 영역에서 행해진다.
그리고, 도 10(c) 에 도시한 바와 같이 비탑재 영역에 해당하는 부분의 제 1 배선층 (27a) 상에도 구리박을 쌓아 올려서 제 2 배선층 (27b) 을 형성한다. 이에 의해, 원하는 패턴의 형상으로 에칭 가공된 제 1 배선층 (27a) 및 제 2 배선층 (27b) 으로 이루어지는 배선 패턴 (27) 이 형성된다. 이러한 제 2 배선층 (27b) 은 예를 들면, 전기 도금에 의해 구리 도금을 석출시켜 제 1 배선층 (27a) 상에 쌓아 올림으로써 형성된다.
따라서, 탑재 영역과 비탑재 영역의 배선 패턴 (27) 의 두께를 다르게 할 수 있다. 또한, 전기 도금에 의해 제 2 배선층 (27b) 을 형성할 경우에는, 제 2 배선층 (27b) 의 두께를 임의로 제어할 수 있다. 이 때문에, 제 1 배선층 (27a) 의 두께에 따라 제 2 배선층 (27b) 의 두께를 적당하게 변경할 수 있다. 따라서, 예를 들면 제 1 배선층 (27a) 과 제 2 배선층 (27b) 의 두께 합이 8∼18㎛ 가 되도록 제 2 배선층 (27b) 을 형성하는 것도 용이해진다.
그 후에, 도 10(d) 에 도시한 바와 같이 후공정에서 반도체 소자를 탑재했을 때에 노출되는 부분의 배선 패턴 (27) 상에 솔더 레지스트 (8) 를 도포한다. 이에 의해, 테이프 캐리어 (23) 가 제조된다.
다음으로, 전술한 실시형태 3 과 동일한 방법으로 반도체 소자 (2) 를 테이프 캐리어 (23) 상에 접속·탑재한다. 그리고, 테이프 캐리어 (23) 상에 반도체 소자 (2) 를 접속·탑재한 후에, 반도체 소자 (2) 와 테이프 캐리어 (23) 사이에 생기는 간극에 절연성 수지 (4) 가 주입되어 밀봉된다. 이에 의해, 본 실시형태의 반도체 장치 (21) 가 제조된다.
또한, 실시형태 3 과 마찬가지로 전술한 반도체 장치 (21) 를 다른 전자부품과 접속해서 반도체 모듈을 이루는 경우에, 도 8 에 도시한 바와 같이 배선 패턴 (27) 의 외부접속용 단자에 예를 들면, 액정 패널 (10) 이나 프린트 기판 (11) 등을 접속한다.
전술한 바와 같이, 본 실시형태에 있어서의 COF형의 반도체 장치용의 테이프 캐리어 (23) 에서, 비탑재 영역의 배선 패턴 (27) 의 두께가 탑재 영역의 배선 패턴 (27) 의 두께보다 두껍다. 특히, 탑재 영역의 배선 패턴 (27) 의 두께는 3∼6㎛ 인 것에 대해서, 비탑재 영역의 배선 패턴 (27) 의 두께는 8∼18㎛ 이다.
따라서, 종래의 COF형의 반도체 장치용의 테이프 캐리어와 비교하여, 에칭 후의 배선 패턴 (27) 의 형상을 양호하게 할 수 있으며, 배선 패턴 (27) 과 반도체 소자 (2) 의 접속 상태를 양호하게 할 수 있다. 또한, 비탑재 영역의 배선 패턴 (27) 의 기계적 강도도 종래와 비교해서 동등하게 향상시킬 수 있어, 배선 패턴 (27) 의 단선 또는 박리에 의한 불량을 종래의 50% 이하로 저감할 수 있다.
〔실시형태 5〕
본 발명의 제 5 실시형태에 대해서 도 16 내지 도 18(d) 에 따라 설명하면 이하와 같다. 도 16 은 본 실시형태에 관련되는 반도체 장치의 개략적인 구성을 나타내는 단면도이다.
도 16 에 도시한 바와 같이 반도체 장치 (51) 는 반도체 소자 (2) 및 테이프 캐리어 (플렉시블 기판 ; 53) 를 구비한다. 반도체 소자 (2) 는 테이프 캐리어 (53) 에 접속되어 테이프 캐리어 (53) 상에 탑재된 상태이다. 또한, 테이프 캐리어 (53) 와 반도체 소자 (2) 사이에 존재하는 간극에는 절연성 수지 (4) 가 밀봉된다. 본 실시형태에 있어서도, 테이프 캐리어 (53) 상에 반도체 소자 (2) 가 탑재된 COF형의 반도체 장치를 예로 들어 설명한다. 또한, 실시형태 1 에서 설명한 부재와 동일한 부재에 대해서는, 동일한 부호를 달아 그 설명을 생략한다. 또한, 본 실시형태에서 사용하는 용어에서, 실시형태 1 과 같은 용어에 대해서는 특별한 기재가 없는 한 같은 의미로 해석한다.
반도체 소자 (2) 에는 돌기 전극 (5) 이 복수로 형성되어 있다. 또한, 테이프 캐리어 (53) 는 반도체 소자 (2) 를 접속·탑재하기 위한 것으로서, 절연 테이프 (6), 배선 패턴 (57) 및 솔더 레지스트 (8) 를 구비한다.
배선 패턴 (57) 은 절연 테이프 (6) 의 표면에 패턴 형상으로 형성된 배선이다. 배선 패턴 (57) 은 구리박을 캐스팅법 또는 스퍼터법 (메탈라이징법) 등에 의해 절연 테이프 (6) 상에 형성하고, 이러한 구리박을 원하는 패턴으로 에칭함으 로써 형성된 것이다. 또한, 본 실시형태에 있어서도, 배선 패턴 (57)에 사용되는 재질로서 구리를 예로 들어 설명하는데, 이것에 한정되지 않고, 예를 들면 은 등의 도전성을 갖는 금속을 사용할 수 있다.
전술한 배선 패턴 (57) 은 부분적으로 두께가 다르다. 구체적으로는, 배선 패턴 (57) 과 반도체 소자 (2) 가 접속되어 있는 부분 (접속부) 만의 두께가 그 이외의 부분 (비접속부) 의 두께보다 얇다. 이에 의해, 접속부에서 배선 패턴 (57) 을 파인 피치화할 수 있고, 비접속부에서 배선 패턴 (57) 의 기계적 강도를 향상시킬 수 있게 되어, 반도체 장치 (51) 의 강도도 향상된다.
또한, 본 실시형태에서 접속부의 두께만 얇게 되고, 접속부의 외측 및 내측 (접속부보다 탑재 영역 외측 및 탑재 영역 내측) 에서 두껍게 된다. 또한, 본 실시형태에서 접속부의 외측의 배선 패턴 (57) 의 두께와 접속부의 내측의 배선 패턴 (57) 의 두께가 같다.
또한, 접속부는 반도체 소자 (2) 의 돌기 전극 (5) 과 배선 패턴 (57) 이 접속되어 있는 부분을 말하며, 탑재 영역에 포함된다. 즉, 탑재 영역 중 반도체 소자 (2) 의 돌기 전극 (5) 과 배선 패턴 (57) 이 접속되는 부분이 접속부이다.
또한, 전술한 접속부는 접속부의 길이가 돌기 전극 (접속 부재 ; 5) 의 길이보다 40㎛ 정도 더 커지도록 형성된다. 이러한 「접속부의 길이」는 접속부에 있어서의 배선 패턴 (57) 의 두께가 얇게 되어 있는 부분의 길이이고, 「돌기 전극 (5) 의 길이」는 돌기 전극 (5) 의 설계길이이다. 즉, 이 경우에, 돌기 전극 (5) 을 접속부의 중앙부분에 접속하면, 돌기 전극 (5) 의 측단부와 접속부의 단부 의 거리가 20㎛ 정도로 된다. 이렇게 형성함으로써 예를 들면 반도체 소자 (2) 의 테이프 캐리어 (53) 에 대한 접속 정밀도가 ±15㎛ 로서, 돌기 전극 (5) 의 제조 사이즈의 공차가 ±10㎛ 일 경우에도, 반도체 소자 (2) 가 접속부를 벗어난 상태에서 테이프 캐리어 (53) 에 접속되는 것을 회피할 수 있다. 단, 전술한 크기는 40㎛ 에 한정되지 않는다. 또한, 전술한 접속부의 배선 패턴 (57) 의 두께는 예를 들면 3∼6㎛ 의 범위내인 것이 바람직하다. 단, 배선 패턴 (57) 의 두께는 이것에 한정되지 않고, 배선 패턴 (57) 의 파인 피치화를 가능하게 하기 위한 두께이면 되고, 돌기 전극 (5) 이 절연 테이프 (6) 에 접촉하지 않는 두께이면 된다.
또한, 전술한 배선 패턴 (57) 은 각 배선의 간격인 배선 피치가 35㎛ 미만일 경우에 더욱 효과가 있다. 배선 피치가 35㎛ 미만일 경우에는, 소위 파인 피치화된 테이프 캐리어로 할 수 있다.
또한, 반도체 장치 (51) 를 다른 전자부품과 접속하기 위해, 배선 패턴 (57) 에는 외부접속용 단자 (미도시) 가 형성된다. 또한, 전술한 배선 패턴 (57) 의 표면에는 미도시한 주석 도금이나 금 도금이 실시되어 있다.
또한, 전술한 절연 테이프 (6) 에는 반도체 소자 (2) 를 탑재하기 위한 개구부가 형성되지 않는다. 이 때문에, 반도체 소자 (2) 에 형성된 돌기 전극 (5) 과 절연 테이프 (6) 의 표면 상에 형성된 배선 패턴 (57) 을 접합함으로써, 절연 테이프 (6) 에 반도체 소자 (2) 가 접속·탑재된다. 즉, 이러한 접속은 절연 테이프 (6) 의 표면 상에 배치된 배선 패턴 (57) 의 각 배선과 각 배선에 대응하는 반도체 소자 (2) 의 돌기 전극 (5) 을 접속함으로써 행해진다. 이에 의해, 배선 패턴 (57) 과 반도체 소자 (2) 가 전기적으로 접속된다.
또한, 전술한 반도체 장치 (51) 는 다른 전자부품과 접속함으로써 반도체 모듈을 이룰 수도 있다. 이러한 반도체 모듈에서, 예를 들면 반도체 장치 (51) 가 다른 전자부품을 구동·제어할 수도 있다. 도 17 은 본 실시형태에 있어서의 반도체 모듈 (59) 의 개략적인 구성을 나타내는 단면도이다. 도 17 은 반도체 장치 (51) 를 액정표시장치에 사용하는 경우를 도시한다. 이 경우, 다른 전자부품으로서, 액정 패널 (10) 이나 다른 프린트 기판 (11) 이 있을 수 있다. 반도체 모듈 (59) 에서, 반도체 장치 (51) 에 있어서의 배선 패턴 (57) 의 외부접속용 단자와 전술한 액정 패널이나 다른 프린트 기판 등이 접속된다.
다음으로, 전술한 구성을 갖는 반도체 장치 (51) 의 제조 방법에 대해서 도 18(a)∼도 18(d) 에 따라 설명한다. 도 18(a)∼도 18(d) 는 반도체 장치 (51) 의 제조 방법의 개략적인 구성을 나타내는 단면도이다. 본 실시형태에 있어서의 반도체 장치 (51) 의 제조 방법은 절연 테이프 (6) 표면에 형성된 구리박을 에칭 가공함으로써 배선 패턴 (57) 을 형성하기 전에, 접속부에 상당하는 부분의 구리박의 두께를 하프 에칭에 의해 비접속부의 구리박의 두께보다 얇게 하는 방법이다.
우선, 도 18(a) 에 도시한 바와 같이 절연 테이프 (6) 표면에 캐스팅법 또는 스퍼터법 (메탈라이징법) 등에 의해 두께가 8∼18㎛ 가 되도록 구리박 (62) 을 형성한다.
다음으로, 도 18(b) 에 도시한 바와 같이 접속부에 상당하는 부분 (라인) 의 구리박 (62) 의 표면에 에칭 가공 (하프 에칭) 을 실시한다. 이러한 에칭 가공은 접속부의 구리박 (62) 의 두께가 비접속부의 구리박 (62) 의 두께보다 얇게 되도록 행해진다. 또한, 이러한 에칭 가공은, 접속부의 길이가 나중에 접속하는 반도체 소자 (2) 의 돌기 전극 (5) 의 길이보다 40㎛ 정도 더 커지도록 행해진다.
그리고, 도 18(c) 에 도시한 바와 같이 구리박 (62) 이 소정 패턴이 되도록 구리박 (62) 에 대한 에칭 가공을 하여, 원하는 배선 패턴 (57) 을 형성한다. 이 배선 패턴 (57) 의 형성은 접속부 및 비접속부의 배선 패턴 (57) 을 형성해야 할 모든 영역에서 행해진다. 그 후에, 도 18(d) 에 도시한 바와 같이 후공정에서 반도체 소자 (2) 를 탑재했을 때에 노출되는 부분의 배선 패턴 (57) 상에 솔더 레지스트 (8) 를 도포한다. 이에 따라, 테이프 캐리어 (53) 가 제조된다.
다음으로, 전술한 실시형태 1 과 동일한 방법으로 반도체 소자 (2) 를 테이프 캐리어 (53) 상에 접속·탑재한다. 그리고, 테이프 캐리어 (53) 상에 반도체 소자 (2) 를 접속·탑재한 후에, 반도체 소자 (2) 와 테이프 캐리어 (53) 사이에 생기는 간극에 절연성 수지 (4) 가 주입되어 밀봉된다. 이에 의해, 본 실시형태의 반도체 장치 (51) 가 제조된다.
또한, 전술한 반도체 장치 (51) 를 다른 전자부품과 접속해서 반도체 모듈 (59) 을 이루는 경우에, 도 17 에 도시한 바와 같이 배선 패턴 (57) 의 외부접속용 단자에 예를 들어, 액정 패널 (10) 이나 프린트 기판 (11) 등을 접속하면 된다.
전술한 바와 같이, 본 실시형태에 있어서의 COF형의 반도체 장치용의 테이프 캐리어 (53) 에서, 접속부의 배선 패턴 (57) 의 두께가 비접속부의 배선 패턴 (57) 의 두께보다 얇다. 특히, 비접속부의 배선 패턴 (57) 의 두께가 8∼18㎛ 인 것에 대해서, 접속부의 배선 패턴 (57) 의 두께는 3∼6㎛ 이다.
따라서, 종래의 COF형의 반도체 장치용의 테이프 캐리어와 비교하여, 에칭 후의 배선 패턴 (57) 의 형상을 양호하게 할 수 있으며, 배선 패턴 (57) 과 반도체 소자 (2) 의 접속 상태를 양호하게 할 수 있다. 또한, 비접속부의 배선 패턴 (57) 의 기계적 강도도 종래와 비교해서 동등하게 향상시킬 수 있어, 배선 패턴 (57) 의 단선 또는 박리에 의한 불량을 종래의 50% 이하로 저감할 수 있다.
또한, 접속부의 배선 패턴 (57) 의 두께만을 얇게 하고, 비접속부의 배선 패턴 (57) 의 두께는 종래의 COF형의 반도체 장치용의 테이프 캐리어와 동등한 점에서, 비접속부의 배선 패턴 (57) 의 기계적 강도를 종래와 비교해서 동등하게 향상시킬 수 있으며, 배선 패턴 (57) 의 단선 또는 박리에 의한 불량을 보다 저감할 수 있고, 반도체 소자 (2) 와의 접속시에 발생되는 위치 어긋남도 저감할 수 있다.
〔실시형태 6〕
본 발명의 제 6 실시형태에 대해서 도 16, 도 17 및 도 19(d) 에 따라 설명하면 이하와 같다.
도 16 은 본 실시형태에 관련되는 반도체 장치 (51) 의 개략적인 구성을 나타내는 단면도이다. 본 실시형태에서, 전술한 실시형태 5 와 비교하여 반도체 장치 (51) 의 제조 방법이 다른 것으로, 반도체 장치 (51) 의 구성은 동일하다. 이 때문에, 실시형태 5 에서 설명한 부재에 관해서는 동일한 부호를 달아 그 설명 을 생략한다. 또한, 본 실시형태에서, 주로 반도체 장치 (51) 의 제조 방법에 관하여 설명한다. 또한, 본 실시형태에서 사용하는 용어에 관해서도 전술한 실시형태 5 와 같은 의미로 해석한다.
본 실시형태에 있어서의 반도체 장치 (51) 의 제조 방법에 대해서 도 19(a)∼도 19(d) 에 따라 구체적으로 설명한다. 도 19(a)∼도 19(d) 는 본 실시형태에 있어서의 반도체 장치 (51) 의 제조 방법의 개략적인 구성을 나타내는 단면도이다. 본 실시형태의 반도체 장치 (51) 의 제조 방법은 절연 테이프 (6) 표면에 형성된 구리박을 에칭 가공함으로써 배선 패턴 (57) 을 형성한 후에, 접속부의 구리박의 두께를 하프 에칭에 의해 비접속부의 구리박의 두께보다 얇게 하는 방법이다.
우선, 도 19 (a) 에 도시한 바와 같이 절연 테이프 (6) 표면에 캐스팅법 또는 스퍼터법 (메탈라이징법) 등에 의해, 두께가 8∼18㎛ 가 되도록 구리박 (62) 을 형성한다.
다음으로, 도 19(b) 에 도시한 바와 같이 구리박 (62) 이 소정 패턴이 되도록 구리박 (62) 에 대한 에칭 가공을 하여, 원하는 배선 패턴 (57) 을 형성한다. 이러한 배선 패턴 (57) 의 형성은 접속부 및 비접속부의 배선 패턴 (57) 을 형성해야 할 모든 영역에서 행해진다.
그리고, 도 19(c) 에 도시한 바와 같이 접속부에 상당하는 부분의 배선 패턴 (57) 의 표면에 에칭 가공을 실시한다. 이러한 에칭 가공은 하프 에칭에서 행해진다. 즉, 접속부의 배선 패턴 (57) 의 두께가 비접속부의 배선 패턴 (57) 의 두께보다 얇게 되도록 행해진다. 또한, 이 에칭 가공은, 접속부의 길이가 나중에 접속하는 반도체 소자 (2) 의 돌기 전극 (5) 의 길이보다 40㎛ 정도 더 커지도록 행해진다.
그 후에, 도 19(d) 에 도시한 바와 같이 후공정에서 반도체 소자 (2) 를 탑재했을 때에 노출되는 부분의 배선 패턴 (57) 상에 솔더 레지스트를 도포한다. 이에 따라 테이프 캐리어 (53) 가 제조된다.
다음으로, 전술한 실시형태 5 와 동일한 방법으로 반도체 소자 (2) 를 테이프 캐리어 (53) 상에 접속·탑재한다. 그리고, 테이프 캐리어 (53) 상에 반도체 소자 (2) 를 접속·탑재한 후에는, 반도체 소자 (2) 와 테이프 캐리어 (53) 사이에 생기는 간극에 절연성 수지 (4) 가 주입되어 밀봉된다. 이에 의해, 본 실시형태의 반도체 장치 (51) 가 제조된다.
또한, 전술한 기 반도체 장치 (51) 를 다른 전자부품과 접속해서 반도체 모듈 (59) 을 이루는 경우에, 도 17 에 도시한 바와 같이 배선 패턴 (57) 의 외부접속용 단자에 예를 들면, 액정 패널 (10) 이나 프린트 기판 (11) 등을 접속하면 된다.
전술한 바와 같이, 본 실시형태에 있어서의 COF형의 반도체 장치용의 테이프 캐리어 (53) 에서, 접속부의 배선 패턴 (57) 의 두께가 비접속부의 배선 패턴 (57) 의 두께보다 얇다. 특히, 비접속부의 배선 패턴 (57) 의 두께가 8∼18㎛ 인 것에 대해서, 접속부의 배선 패턴 (57) 의 두께는 3∼6㎛ 이다.
이에 의해, 종래의 COF형의 반도체 장치용의 테이프 캐리어와 비교하여, 에 칭 후의 배선 패턴 (57) 의 형상을 양호하게 할 수 있으며, 배선 패턴 (57) 과 반도체 소자 (2) 의 접속 상태를 양호하게 할 수 있다. 또한, 비접속부의 배선 패턴 (57) 의 기계적 강도도 종래와 비교해서 동등하게 향상시킬 수 있어, 배선 패턴 (57) 의 단선 또는 박리에 의한 불량을 종래의 50% 이하로 저감할 수 있다. 또한, 반도체 소자 (2) 와의 접속시에 발생하는 위치 어긋남도 저감 할 수 있다.
〔실시형태 7〕
본 발명의 제 7 실시형태에 대해서 도 16, 도 17 및 도 20(d) 에 따라 설명하면 이하와 같다.
도 16 은 본 실시형태에 관련되는 반도체 장치 (51) 의 개략적인 구성을 나타내는 단면도이다. 본 실시형태의 반도체 장치 (51) 는 배선 패턴 (57) 이 2층 (제 1 배선층 및 제 2 배선층) 으로 구성되어 있는 것으로, 전술한 실시형태 5 와 비교해서 기본적인 구성은 동일하다. 이 때문에, 실시형태 5 에서 설명한 부재에 관해서는 동일한 부호를 달아 그 설명을 생략한다. 또한, 본 실시형태에서, 주로 반도체 장치 (51) 의 제조 방법에 관하여 설명한다. 또한, 본 실시형태에서 사용하는 용어에 관해서도 전술한 실시형태 5 와 같은 의미로 해석한다.
본 실시형태에 있어서의 반도체 장치 (51) 의 제조 방법에 대해서 도 20(a)∼도 20(d) 에 따라 구체적으로 설명한다. 도 20(a)∼도 20(d) 는 본 실시형태에 있어서의 반도체 장치 (51) 의 제조 방법의 개략적인 구성을 나타내는 단면도이다. 본 실시형태의 반도체 장치 (51) 의 제조 방법은 절연 테이프 (6) 표면에 형성된 구리박을 에칭 가공함으로써 배선 패턴 (57) 을 형성 하기 전에, 비접속부 의 구리박의 두께를 전기 도금 등에 의해 접속부의 구리박의 두께보다 두껍게 하는 방법이다.
우선, 도 20(a) 에 도시한 바와 같이 절연 테이프 (6) 표면에 캐스팅법 또는 스퍼터법 (메탈라이징법) 등에 의해, 두께가 3∼6㎛ 가 되도록 제 1 구리박층 (72) 을 형성한다. 그리고, 도 20(b) 에 도시한 바와 같이 비접속부에 해당하는 부분의 제 1 구리박층 (72) 상에 추가로 제 2 구리박층 (73) 을 형성한다. 제 2 구리박층 (73) 은 제 1 구리박층 (72) 과 제 2 구리박층 (73) 의 두께 합이 8∼18㎛ 가 되도록 형성된다. 또한, 제 2 구리박층 (73) 은 접속부의 길이가 이후에 접속하는 반도체 소자 (2) 의 돌기 전극 (5) 의 길이보다 40㎛ 정도 더 커지도록 형성된다.
그리고, 도 20(c) 에 도시한 바와 같이 제 1 구리박층 (72) 및 제 2 구리박층 (73) 이 소정 패턴이 되도록 제 1 구리박층 (72) 및 제 2 구리박층 (73) 에 대한 에칭 가공을 하여, 원하는 배선 패턴 (57) 을 형성한다. 이에 따라, 제 1 배선층 (57a) 및 제 2 배선층 (57b) 으로 이루어지는 배선 패턴 (57) 이 형성된다. 이 배선 패턴 (57) 의 형성은 접속부 및 비접속부의 배선 패턴 (57) 을 형성해야 할 모든 영역에서 행해진다.
그 후에, 도 20(d) 에 도시한 바와 같이 후공정에서 반도체 소자 (2) 를 탑재했을 때에 노출되는 부분의 배선 패턴 (57) 상에 솔더 레지스트 (8) 를 도포한다. 이에 따라, 테이프 캐리어 (53) 가 제조된다.
다음으로, 전술한 실시형태 5 와 동일한 방법으로 반도체 소자 (2) 를 테이 프 캐리어 (53) 상에 접속·탑재한다. 그리고, 테이프 캐리어 (53) 상에 반도체 소자 (2) 를 접속·탑재한 후에는, 반도체 소자 (2) 와 테이프 캐리어 (53) 사이에 생기는 간극에 절연성 수지 (4) 가 주입되어 밀봉된다. 이에 따라, 본 실시형태의 반도체 장치 (51) 가 제조된다.
또한, 전술한 반도체 장치 (51) 를 다른 전자부품과 접속해서 반도체 모듈 (59) 을 이루는 경우에, 도 17 에 도시한 바와 같이 배선 패턴 (57) 의 외부접속용 단자에 예를 들면, 액정 패널 (10) 이나 프린트 기판 (11) 등을 접속하면 된다.
전술한 바와 같이, 본 실시형태에 있어서의 COF형의 반도체 장치용의 테이프 캐리어 (53) 에서, 접속부의 배선 패턴 (57) 의 두께가 비접속부의 배선 패턴 (57) 의 두께보다 얇다. 특히, 비접속부의 배선 패턴 (57) 의 두께가 8∼18㎛ 인 것에 대해서, 접속부의 배선 패턴 (57) 의 두께는 3∼6㎛ 이다.
따라서, 종래의 COF형의 반도체 장치용의 테이프 캐리어와 비교하여, 에칭 후의 배선 패턴 (57) 의 형상을 양호하게 할 수 있으며, 배선 패턴 (57) 과 반도체 소자 (2) 의 접속 상태를 양호하게 할 수 있다. 또한, 비접속부의 배선 패턴 (57) 의 기계적 강도도 종래와 비교해서 동등하게 향상시킬 수 있어, 배선 패턴 (57) 의 단선 또는 박리에 의한 불량을 종래의 50% 이하로 저감할 수 있다. 또한, 반도체 소자 (2) 와의 접속시에 발생되는 위치 어긋남도 저감할 수 있다.
〔실시형태 8〕
이하, 본 발명의 제 8 실시형태에 대해서 도 16, 도 17 및 도 21(d) 에 따라 설명한다.
도 16 은 본 실시형태에 관련되는 반도체 장치 (51) 의 개략적인 구성을 나타내는 단면도이다. 본 실시형태의 반도체 장치 (51) 는 배선 패턴 (57) 이 2층 (제 1 배선층 및 제 2 배선층) 으로 구성되어 있는 것으로서, 전술한 실시형태 5 와 비교해서 기본적인 구성은 동일하다. 이 때문에, 실시형태 5 에서 설명한 부재에 관해서는 동일한 부호를 달아 그 설명을 생략한다. 또한, 본 실시형태에서, 주로 반도체 장치 (51) 의 제조 방법에 관하여 설명한다. 또한, 본 실시형태에서 사용하는 용어에 관해서도 전술한 실시형태 5 와 같은 의미로 해석한다.
본 실시형태에 있어서의 반도체 장치 (51) 의 제조 방법에 대해서 도 21(a)∼도 21(d) 에 따라 구체적으로 설명한다. 도 21(a)∼도 21(d) 는 본 실시형태에 있어서의 반도체 장치 (51) 의 제조 방법의 개략적인 구성을 나타내는 단면도이다. 본 실시형태의 반도체 장치 (51) 의 제조 방법은 절연 테이프 (6) 표면에 형성된 구리박을 에칭 가공함으로써 배선 패턴 (57) 을 형성한 후에, 비접속부의 구리박의 두께를 전기 도금 등에 의해 접속부의 구리박의 두께보다 두껍게 하는 방법이다.
우선, 도 21(a) 에 도시한 바와 같이 절연 테이프 (6) 표면에 캐스팅법 또는 스퍼터법 (메탈라이징법) 등에 의해 두께가 3∼6㎛ 가 되도록 제 1 구리박층 (72) 을 형성한다.
다음으로, 도 21(b) 에 도시한 바와 같이 제 1 구리박층 (72) 이 소정 패턴이 되도록 제 1 구리박층 (72) 에 대한 에칭 가공을 하여, 원하는 패턴을 갖는 제 1 배선층 (57a) 을 형성한다. 이러한 제 1 배선층 (57a) 의 형성은 접속부 및 비접속부의 배선 패턴 (57) 을 형성해야 할 모든 영역에서 행해진다.
그리고, 도 21(c) 에 도시한 바와 같이 비접속부에 상당하는 부분의 제 1 배선층 (57a) 상에도 구리박을 쌓아 올려서 제 2 배선층 (57b) 을 형성한다. 따라서, 원하는 패턴의 형상으로 에칭 가공된 제 1 배선층 (57a) 및 제 2 배선층 (57b) 으로 이루어지는 배선 패턴 (57) 을 형성한다. 이러한 제 2 배선층 (57b) 은 예를 들어, 전기 도금에 의해 구리 도금을 석출시켜, 제 1 배선층 (57a) 상에 쌓아 올림으로써 형성된다. 또한, 제 2 배선층 (57b) 은, 제 1 배선층 (57a) 과 제 2 배선층 (57b) 의 두께 합이 8∼18㎛ 가 되도록 형성된다. 또한, 제 2 구리박층 (73) 은, 접속부의 길이가 나중에 접속하는 반도체 소자 (2) 의 돌기 전극 (5) 의 길이보다 40㎛ 정도 더 커지도록 형성된다.
그 후에, 도 21(d) 에 도시한 바와 같이 후공정에서 반도체 소자 (2) 를 탑재했을 때에 노출되는 부분의 배선 패턴 (57) 상에 솔더 레지스트 (8) 를 도포한다. 이에 따라, 테이프 캐리어 (53) 가 제조된다.
다음으로, 전술한 실시형태 5 와 동일한 방법으로 반도체 소자 (2) 를 테이프 캐리어 (53) 상에 접속·탑재한다. 그리고, 테이프 캐리어 (53) 상에 반도체 소자 (2) 를 접속·탑재한 후에는, 반도체 소자 (2) 와 테이프 캐리어 (53) 사이에 생기는 간극에 절연성 수지 (4) 가 주입되어 밀봉된다. 이에 따라, 본 실시형태의 반도체 장치 (51) 가 제조된다.
또한, 전술한 반도체 장치 (51) 를 다른 전자부품과 접속해서 반도체 모듈 (59) 을 이루는 경우에, 도 17 에 도시한 바와 같이 배선 패턴 (57) 의 외부접속용 단자에 예를 들어, 액정 패널 (10) 이나 프린트 기판 (11) 등을 접속하면 된다.
전술한 바와 같이, 본 실시형태에 있어서의 COF형의 반도체 장치용의 테이프 캐리어 (53) 에서, 접속부의 배선 패턴 (57) 의 두께가 비접속부의 배선 패턴 (57) 의 두께보다 얇다. 특히, 비접속부의 배선 패턴 (57) 의 두께가 8∼18㎛ 인 것에 대해서, 접속부의 배선 패턴 (57) 의 두께는 3∼6㎛ 이다.
따라서, 종래의 COF형의 반도체 장치용의 테이프 캐리어와 비교하여, 에칭 후의 배선 패턴 (57) 의 형상을 양호하게 할 수 있으며, 배선 패턴 (57) 과 반도체 소자 (2) 의 접속 상태를 양호하게 할 수 있다. 또한, 비접속부의 배선 패턴 (57) 의 기계적 강도도 종래와 비교해서 동등하게 향상시킬 수 있어, 배선 패턴 (57) 의 단선 또는 박리에 의한 불량을 종래의 50% 이하로 저감할 수 있다. 또한, 반도체 소자 (2) 와의 접속시에 발생되는 위치 어긋남도 저감할 수 있다.
또한, 본 발명에 관련되는 플렉시블 배선 기판에서, 전술한 배선층은 탑재 영역에서의 비접속부의 두께와 비탑재 영역에서의 비접속부의 두께가 동일한 것이 바람직하다. 전술한 구성에 의하면, 비접속부가 전체 영역에 걸쳐 같은 두께로 되어 있는 점에서 배선층의 기계적 강도를 보다 향상시킬 수 있어, 플렉시블 배선 기판을 절곡할 때에도 패턴의 단선 또는 박리의 발생을 방지할 수 있다.
본 발명에 관련되는 플렉시블 배선 기판에서, 전술한 패턴에 있어서 1 세트 이상의 인접하는 배선의 간격이 35㎛ 미만일 경우에 더욱 효과가 있다. 전술한 구성에 의하면, 배선층 패턴의 파인 피치화를 할 수 있다.
본 발명에 관련되는 플렉시블 배선 기판에서, 전술한 탑재 영역 또는 접속부 에 있어서의 배선층의 두께가 3∼6㎛ 의 범위내인 것이 바람직하다. 전술한 구성에 의하면, 탑재 영역 또는 접속부의 배선을 에칭할 경우라도, 단면이 양호한 형상으로 되도록 에칭할 수 있다. 또한, 패턴의 각 배선의 두께 편차를 저감할 수 있으므로, 전자부품과의 접속 상태를 양호하게 할 수 있다.
본 발명에 관련되는 플렉시블 배선 기판에서, 전술한 비탑재 영역 또는 비접속부에 있어서의 배선층의 두께가 8㎛ 이상인 것이 바람직하다. 전술한 구성에 의하면, 배선층의 기계적 강도를 향상시킬 수 있으므로, 플렉시블 배선 기판을 절곡할 때에도 패턴의 단선 또는 박리의 발생을 방지할 수 있다.
본 발명에 관련되는 플렉시블 배선 기판에서, 전술한 접속부는 인너 리드부이다. 전술한 구성에 의하면, 탑재 영역 내에는 접속부를 갖고 있고, 전자부품과의 접속 상태를 양호하게 할 수 있으며, 배선층의 기계적 강도를 향상시킬 수 있다.
본 발명에 관련되는 플렉시블 배선 기판에서, 전술한 전자부품이 전술한 접속부와 접속하기 위한 접속 부재를 가지고, 전술한 접속부에 있어서의 배선층은 접속부와 접속 부재의 접속 정밀도 및 접속 부재의 제조 사이즈의 공차를 고려한 범위에서 얇은 것이 바람직하다. 또한, 전술한 접속 정밀도가 ±15㎛ 이며, 전술한 접속 부재의 제조 사이즈의 공차가 ±10㎛ 일 경우에, 전술한 접속부에 있어서의 배선층은 적어도 접속 부재의 설계길이 + 40㎛ 의 범위에서 얇은 것이 바람직하다.
전술한 구성에 의하면, 접속부에 있어서의 배선층의 얇은 영역은 접속 정밀 도 및 접속 부재의 제조 사이즈의 공차를 고려한 범위로 되어 있다. 예를 들면, 전자부품의 접속부에 대한 접속 정밀도가 15㎛ 정도이며, 접속 부재의 제조 사이즈의 공차가 ±10㎛ 일 경우에는 접속부에 있어서의 배선층은 적어도 접속 부재의 설계길이 + 40㎛ 의 범위에서 얇다. 이에 의해, 전자부품의 접속 부재가 접속부에서 벗어나지 않고 접속시킬 수 있게 되어, 접속 불량으로 되는 것을 회피할 수 있다. 또한, 접속 정밀도는 접속부와 접속 부재를 접속할 때에 있어서의 위치 어긋남의 정밀도이다. 또한, 접속 부재의 제조 사이즈의 공차는 접속 부재를 제조할 때에 생기는 사이즈 오차의 범위이다. 또한, 접속 부재의 설계길이는 제조 사이즈의 공차를 고려하기 전의 제조시의 목적치 (설계값) 이며, 설계길이에 제조 사이즈의 공차를 가감한 것이 실제의 마무리 사이즈이다.
또한, 본 발명에 관련되는 플렉시블 배선 기판의 제조 방법에서, 전술한 박층화 공정은 배선층 형성 공정과 패턴 형성 공정 사이에 수행되는 것이 바람직하다. 전술한 구성에 의하면, 배선층의, 전자부품과의 접속 부분을 얇게 한 후에 패턴 형성 공정을 행한다. 이 경우, 비교적 큰 영역의 박층화를 행하기 위해, 정밀도가 높은 방법을 사용하는 않고 용이하게 박층화를 수행할 수 있다.
본 발명에 관련되는 플렉시블 배선 기판의 제조 방법에서, 전술한 박층화 공정은 패턴 형성 공정 후에 수행되는 것이 바람직하다. 전술한 구성에 의하면, 패턴을 형성한 후에 박층화를 하기 때문에, 패턴 두께의 편차를 저감할 수 있다.
본 발명에 관련되는 플렉시블 배선 기판의 제조 방법에서, 전술한 박층화 공정은 에칭법을 이용하여 수행되는 것이 바람직하다. 전술한 구성에 의하면, 배 선층의 박층화를 용이하게 수행할 수 있다.
본 발명에 관련되는 플렉시블 배선 기판의 제조 방법에서, 전술한 제 2 배선층 형성 공정은 제 1 배선층 형성 공정과 패턴 형성 공정 사이에서 수행되는 것이 바람직하다. 전술한 구성에 의하면, 전자부품과의 접속 부분 이외의 제 1 배선층 상에 제 2 배선층을 형성한 후에, 패턴 형성 공정을 행한다. 이 경우, 비교적 큰 영역의 제 2 배선층을 형성하기 위해 정밀도가 높은 방법을 사용하지 않고, 제 2 배선층의 적층을 용이하게 수행할 수 있다.
본 발명에 관련되는 플렉시블 배선 기판의 제조 방법에서, 전술한 제 2 배선층 형성 공정은 패턴 형성 공정 후에 수행되는 것이 바람직하다. 전술한 구성에 의하면, 패턴을 형성한 후에 배선층을 두껍게 하므로, 패턴의 두께 편차를 저감할 수 있다.
본 발명에 관련되는 플렉시블 배선 기판의 제조 방법에서, 전술한 제 2 배선층 형성 공정은 스퍼터법 (메탈라이징법) 을 이용하여 수행되는 것이 바람직하다. 전술한 구성에 의하면, 전자부품과의 접속 부분 이외의 배선층의 두께를 접속 부분의 배선층의 두께보다 두껍게 하는 것을 용이하게 수행할 수 있다.
또한, 본 발명에 관련되는 플렉시블 배선 기판은 전술한 구성을 가지므로 배선층 패턴의 에칭 형상이나 전자부품과의 접속 상태를 양호하게 함으로써 미세화 (파인 피치화) 하는 것이 가능하며, 배선층의 기계적 강도를 향상시킬 수 있어, 접속 불량을 방지함과 함께 플렉시블 배선 기판을 절곡할 때에도 배선층의 패턴이 단선 또는 박리되는 것을 방지할 수 있다는 효과를 나타낸다.
또한, 본 발명의 테이프 캐리어는 표면에 복수로 배치한 배선 패턴과 반도체 소자의 돌기 전극을 전기적으로 접속하고, 절연성 수지로 밀봉함으로써 COF 반도체 장치가 되는 박막의 절연 테이프이며, 전술한 반도체 소자를 접속·탑재하는 영역의 전술한 배선 패턴의 배선 피치가 35㎛ 미만이 되는 전술한 절연 테이프에 있어서, 전술한 반도체 소자를 접속·탑재하는 영역 이외의 전술한 배선 패턴의 두께보다 전술한 반도체 소자를 접속·탑재하는 영역의 전술한 배선 패턴의 두께를 얇게 형성하고 있는 COF 반도체 장치용 테이프 캐리어라고도 할 수 있다. 전술한 테이프 캐리어에서, 전술한 반도체 소자를 접속·탑재하는 영역의 전술한 배선 패턴의 두께를 3∼6㎛ 로 형성하고 있어도 된다.
또한, 본 발명의 테이프 캐리어의 제조 방법은 전술한 배선 패턴을 패턴 에칭에 의해 형성하기 전에, 나중에 전술한 반도체 소자를 접속·탑재하는 전술한 배선 패턴의 형성 영역의 두께를 하프 에칭에 의해 그 밖의 영역보다 얇게 한 후에, 그 밖의 영역을 포함시켜 전술한 배선 패턴을 패턴 에칭에 의해 형성하는 방법이라고도 할 수 있다.
전술한 제조 방법에서, 전술한 배선 패턴을 패턴 에칭에 의해 형성한 후에, 나중에 전술한 반도체 소자를 접속·탑재하는 영역의 전술한 배선 패턴의 두께를 하프 에칭에 의해 그 밖의 영역의 전술한 배선 패턴보다 얇게 형성하고 있어도 된다.
또한, 본 발명의 테이프 캐리어는 표면에 복수 배치한 배선 패턴과 반도체 소자의 돌기 전극을 전기적으로 접속하고, 절연성 수지로 밀봉함으로써 COF반도체 장치가 되는 박막의 절연 테이프이며, 전술한 반도체 소자를 접속·탑재하는 영역의 전술한 배선 패턴의 배선 피치가 35㎛ 미만이 되는 전술한 절연 테이프에 있어서, 전술한 반도체 소자를 접속·탑재하는 영역의 전술한 배선 패턴의 두께보다 전술한 반도체 소자를 접속·탑재하는 영역 이외의 전술한 배선 패턴의 두께를 두껍게 형성하고 있는 COF 반도체 장치용 테이프 캐리어라고도 할 수 있다. 전술한 테이프 캐리어에서, 전술한 반도체 소자를 접속·탑재하는 영역 이외의 전술한 배선 패턴의 두께를 8㎛ 이상으로 형성하고 있어도 된다.
또한, 본 발명의 테이프 캐리어의 제조 방법은 전술한 배선 패턴을 패턴 에칭하기 전에, 나중에 전술한 반도체 소자를 접속·탑재하는 영역 이외의 전술한 배선 패턴 형성 영역의 두께를 스퍼터법 (메탈라이징법) 에 의해, 전술한 반도체 소자를 접속·탑재하는 전술한 배선 패턴의 형성 영역보다 두껍게 쌓아 올린 후에, 전술한 배선 패턴을 패턴 에칭에 의해 형성하는 방법이라고도 할 수 있다.
전술한 제조 방법에서, 전술한 배선 패턴을 패턴 에칭에 의해 형성한 후에, 나중에 전술한 반도체 소자를 접속·탑재하는 영역 이외의 전술한 배선 패턴의 두께를 스퍼터법 (메탈라이징법) 에 의해, 전술한 반도체 소자를 접속·탑재하는 영역의 전술한 배선 패턴보다 두껍게 쌓아 올려 형성하고 있어도 된다.
본 발명은 전술한 각 실시형태에 한정되지 않고, 청구항에 나타낸 범위에서 여러가지의 변경이 가능하고, 다른 실시형태에 각각 개시된 기술적 수단을 적당하게 조합해서 얻어지는 실시형태도 본 발명의 기술적 범위에 포함된다.
이상과 같이, 본 발명에 관련되는 플렉시블 배선 기판의 제조 방법을 사용함 으로써 획득되는 플렉시블 배선 기판은 배선 패턴의 파인 피치화가 가능하며, 기계적 강도를 향상시킬 수 있고, 반도체 소자와의 전기적 접속을 양호하게 할 수 있다. 그 때문에, 본 발명에 관련되는 플렉시블 배선 기판은 소형화 및 박형화된 전자기기의 배선판 등으로서 특히 적합하게 사용할 수 있다.
따라서, 본 발명은 단지 플렉시블 배선 기판을 제조하는 산업분야 뿐만 아니라, 각종 전자·전기기기나 그 부품을 제조하는 산업분야에 적합하게 사용할 수 있다.
발명의 상세한 설명에서 이루어진 구체적인 실시형태 또는 실시예는 어디까지나 본 발명의 기술내용을 밝히는 것으로서, 이와 같은 구체적인 예에만 한정해서 협의로 해석되어서는 안되고, 본 발명의 사상과 다음에 기재하는 특허청구범위내에서, 다양하게 변경해서 실시할 수 있다.
본 발명은 플렉시블 배선 기판, 이를 사용한 반도체 장치 및 전자기기, 그리고 플렉시블 배선 기판의 제조 방법을 제공하여 배선 패턴의 파인 피치화가 가능하며, 배선 패턴을 양호한 형상으로 패턴 에칭할 수 있고, 배선 패턴 (인너 리드) 의 두께 편차도 저감할 수 있으며, 또한 배선 패턴의 기계적 강도를 향상시켜, 단선 또는 박리의 발생을 방지할 수 있는 효과가 있다.

Claims (34)

  1. 절연층 및 상기 절연층 상에 형성된 배선층을 구비한 플렉시블 배선 기판으로서,
    상기 배선층은 소정 패턴으로 형성됨과 함께, 전자부품을 접속 및 탑재하는 탑재 영역을 가지고,
    상기 탑재 영역에서의 배선층의 두께는 비탑재 영역에서의 배선층의 두께보다 얇은 것을 특징으로 하는 플렉시블 배선 기판.
  2. 제 1 항에 있어서,
    상기 패턴에 있어서의 1 세트 이상의 인접하는 배선의 간격이 35㎛ 미만인 것을 특징으로 하는 플렉시블 배선 기판.
  3. 제 1 항에 있어서,
    상기 탑재 영역에서의 배선층의 두께가 3∼6㎛ 의 범위내인 것을 특징으로 하는 플렉시블 배선 기판.
  4. 제 1 항에 있어서,
    상기 비탑재 영역에서의 배선층의 두께가 8㎛ 이상인 것을 특징으로 하는 플렉시블 배선 기판.
  5. 제 1 항에 있어서,
    상기 배선층은 상기 탑재 영역 내에 상기 전자부품과 접속하기 위한 접속부를 가지고,
    상기 접속부는 인너 리드부인 것을 특징으로 하는 플렉시블 배선 기판.
  6. 제 1 항에 기재된 플렉시블 배선 기판 및 상기 플렉시블 배선 기판의 접속부에 접속된 반도체 소자를 구비하고 있는 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 기재된 반도체 장치를 구비하고 있는 것을 특징으로 하는 전자기기.
  8. 절연층 및 상기 절연층 상에 형성된 배선층을 구비한 플렉시블 배선 기판으로서,
    상기 배선층은 소정 패턴으로 형성됨과 함께, 전자부품과 접속하기 위한 접속부를 가지고,
    상기 접속부에 있어서의 배선층의 두께는 비접속부에 있어서의 배선층의 두께보다 얇은 것을 특징으로 하는 플렉시블 배선 기판.
  9. 제 8 항에 있어서,
    상기 패턴에 있어서의 1 세트 이상의 인접하는 배선의 간격이 35㎛ 미만인 것을 특징으로 하는 플렉시블 배선 기판.
  10. 제 8 항에 있어서,
    상기 접속부에 있어서의 배선층의 두께가 3∼6㎛ 의 범위내인 것을 특징으로 하는 플렉시블 배선 기판.
  11. 제 8 항에 있어서,
    상기 비접속부에 있어서의 배선층의 두께가 8㎛ 이상인 것을 특징으로 하는 플렉시블 배선 기판.
  12. 제 8 항에 있어서,
    상기 접속부는 인너 리드부인 것을 특징으로 하는 플렉시블 배선 기판.
  13. 제 8 항에 있어서,
    상기 전자부품은 상기 접속부와 접속하기 위한 접속 부재를 가지고,
    상기 접속부에 있어서의 배선층은 상기 접속부와 상기 접속 부재의 접속 정밀도 및 상기 접속 부재의 제조 사이즈의 공차를 고려한 범위에서 얇게 되어 있는 것을 특징으로 하는 플렉시블 배선 기판.
  14. 제 13 항에 있어서,
    상기 접속 정밀도가 ±15㎛ 이고, 상기 접속 부재의 제조 사이즈의 공차가 ±10㎛ 일 경우에,
    상기 접속부에 있어서의 배선층은 적어도 상기 접속 부재의 설계길이인 + 40㎛ 의 범위에서 얇게 되어 있는 것을 특징으로 하는 플렉시블 배선 기판.
  15. 제 8 항에 기재된 플렉시블 배선 기판 및 상기 플렉시블 배선 기판의 접속부에 접속된 반도체 소자를 구비하고 있는 것을 특징으로 하는 반도체 장치.
  16. 제 15 항에 기재된 반도체 장치를 구비하고 있는 것을 특징으로 하는 전자기기.
  17. 절연층 및 상기 절연층 상에 형성된 배선층을 구비한 플렉시블 배선 기판으로서,
    상기 배선층은 소정 패턴으로 형성됨과 함께, 전자부품을 접속 및 탑재하는 탑재 영역 내에 상기 전자부품과 접속하기 위한 접속부를 가지고,
    상기 접속부만의 배선층의 두께만이 비접속부에 있어서의 배선층의 두께보다 얇은 것을 특징으로 하는 플렉시블 배선 기판.
  18. 제 17 항에 있어서,
    상기 배선층은 상기 탑재 영역에서의 비접속부의 두께와 비탑재 영역에서의 비접속부의 두께가 동일한 것을 특징으로 하는 플렉시블 배선 기판.
  19. 제 17 항에 있어서,
    상기 패턴에 있어서의 1 세트 이상의 인접하는 배선의 간격이 35㎛ 미만인 것을 특징으로 하는 플렉시블 배선 기판.
  20. 제 17 항에 있어서,
    상기 접속부에 있어서의 배선층의 두께가 3∼6㎛ 의 범위내인 것을 특징으로 하는 플렉시블 배선 기판.
  21. 제 17 항에 있어서,
    상기 비접속부에 있어서의 배선층의 두께가 8㎛ 이상인 것을 특징으로 하는 플렉시블 배선 기판.
  22. 제 17 항에 있어서,
    상기 접속부는 인너 리드부인 것을 특징으로 하는 플렉시블 배선 기판.
  23. 제 17 항에 있어서,
    상기 전자부품은 상기 접속부와 접속하기 위한 접속 부재를 가지고,
    상기 접속부에 있어서의 배선층은 상기 접속부와 상기 접속 부재의 접속 정밀도 및 상기 접속 부재의 제조 사이즈의 공차를 고려한 범위에서 얇게 되어 있는 것을 특징으로 하는 플렉시블 배선 기판.
  24. 제 23 항에 있어서,
    상기 접속 정밀도가 ±15㎛ 이고, 상기 접속 부재의 제조 사이즈의 공차가 ±10㎛ 일 경우에,
    상기 접속부에 있어서의 배선층은 적어도 상기 접속 부재의 설계길이 + 40㎛ 의 범위에서 얇게 되어 있는 것을 특징으로 하는 플렉시블 배선 기판.
  25. 제 17 항에 기재된 상기 플렉시블 배선 기판 및 상기 플렉시블 배선 기판의 접속부에 접속된 반도체 소자를 구비하고 있는 것을 특징으로 하는 반도체 장치.
  26. 제 25 항에 기재된 반도체 장치를 구비하고 있는 것을 특징으로 하는 전자기기.
  27. 절연층 상에 배선층을 형성하는 배선층 형성 공정 및 상기 배선층을 소정 패턴으로 형성하는 패턴 형성 공정을 포함하는 플렉시블 배선 기판의 제조 방법으로서,
    상기 배선층의, 전자부품과 접속하는 부분의 두께를 얇게 하는 박층화 공정 을 추가로 포함하는 것을 특징으로 하는 플렉시블 배선 기판의 제조 방법.
  28. 제 27 항에 있어서,
    상기 박층화 공정은 상기 배선층 형성 공정과 상기 패턴 형성 공정 사이에서 수행되는 것을 특징으로 하는 플렉시블 배선 기판의 제조 방법.
  29. 제 27 항에 있어서,
    상기 박층화 공정은 상기 패턴 형성 공정 후에 수행되는 것을 특징으로 하는 플렉시블 배선 기판의 제조 방법.
  30. 제 27 항에 있어서,
    상기 박층화 공정은 에칭법을 이용하여 수행되는 것을 특징으로 하는 플렉시블 배선 기판의 제조 방법.
  31. 절연층 상에 배선층을 형성하는 배선층 형성 공정 및 상기 배선층을 소정 패턴으로 형성하는 패턴 형성 공정을 포함하는 플렉시블 배선 기판의 제조 방법으로서,
    상기 배선층 형성 공정은 제 1 배선층을 형성하는 제 1 배선층 형성 공정; 및
    상기 제 1 배선층과 전자부품이 접속되는 부분 이외의 제 1 배선층 상에 제 2 배선층을 형성하는 제 2 배선층 형성 공정을 포함하는 것을 특징으로 하는 플렉시블 배선 기판의 제조 방법.
  32. 제 31 항에 있어서,
    상기 제 2 배선층 형성 공정은 상기 제 1 배선층 형성 공정과 상기 패턴 형성 공정 사이에서 수행되는 것을 특징으로 하는 플렉시블 배선 기판의 제조 방법.
  33. 제 31 항에 있어서,
    상기 제 2 배선층 형성 공정은 상기 패턴 형성 공정 후에 수행되는 것을 특징으로 하는 플렉시블 배선 기판의 제조 방법.
  34. 제 31 항에 있어서,
    상기 제 2 배선층 형성 공정은 스퍼터법 (메탈라이징법) 을 이용하여 수행되는 것을 특징으로 하는 플렉시블 배선 기판의 제조 방법.
KR1020050107600A 2004-11-11 2005-11-10 플렉시블 배선 기판, 플렉시블 배선 기판을 사용한 반도체장치 및 전자기기, 및 플렉시블 배선 기판의 제조방법 KR100667642B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JPJP-P-2004-00328173 2004-11-11
JP2004328173 2004-11-11
JPJP-P-2005-00299402 2005-10-13
JP2005299402A JP2006165517A (ja) 2004-11-11 2005-10-13 フレキシブル配線基板、それを用いた半導体装置および電子機器、並びにフレキシブル配線基板の製造方法

Publications (2)

Publication Number Publication Date
KR20060052592A true KR20060052592A (ko) 2006-05-19
KR100667642B1 KR100667642B1 (ko) 2007-01-12

Family

ID=36315485

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050107600A KR100667642B1 (ko) 2004-11-11 2005-11-10 플렉시블 배선 기판, 플렉시블 배선 기판을 사용한 반도체장치 및 전자기기, 및 플렉시블 배선 기판의 제조방법

Country Status (4)

Country Link
US (1) US7977805B2 (ko)
JP (1) JP2006165517A (ko)
KR (1) KR100667642B1 (ko)
TW (1) TWI278051B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100881606B1 (ko) * 2006-09-28 2009-02-04 미쓰미덴기가부시기가이샤 광 픽업
KR100955439B1 (ko) * 2006-09-08 2010-05-04 샤프 가부시키가이샤 반도체 장치용 테이프 캐리어, 반도체 장치의 제조 방법,반도체 장치 및 반도체 모듈 장치

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100837281B1 (ko) * 2007-05-23 2008-06-11 삼성전자주식회사 반도체 소자 패키지 및 그 제조 방법
JP2010239022A (ja) * 2009-03-31 2010-10-21 Mitsui Mining & Smelting Co Ltd フレキシブルプリント配線基板及びこれを用いた半導体装置
JP2011176112A (ja) * 2010-02-24 2011-09-08 Renesas Electronics Corp 半導体集積回路及びその製造方法
JP5644286B2 (ja) * 2010-09-07 2014-12-24 オムロン株式会社 電子部品の表面実装方法及び電子部品が実装された基板
KR101320973B1 (ko) 2012-04-26 2013-10-23 하나 마이크론(주) 집적회로 소자 패키지 및 이의 제조 방법
BR112014026170A2 (pt) 2012-04-26 2017-07-18 Hana Micron Co Ltd pacotes de dispositivo de circuito integrado e métodos de fabrico de pacotes de dispositivo de circuito integrado
CN103700642B (zh) * 2013-12-26 2017-05-10 颀中科技（苏州）有限公司 覆晶封装结构
JP2015153844A (ja) 2014-02-13 2015-08-24 日亜化学工業株式会社 発光装置
CN104465623B (zh) * 2014-12-17 2017-07-25 颀中科技（苏州）有限公司 覆晶封装结构
EP3035230A1 (en) 2014-12-19 2016-06-22 Cardlab ApS A method and an assembly for generating a magnetic field
MA41187A (fr) 2014-12-19 2021-04-07 Cardlab Aps Procédé et ensemble pour générer un champ magnétique et procédé de fabrication d'un ensemble
JP6630053B2 (ja) * 2015-03-25 2020-01-15 スタンレー電気株式会社 電子デバイスの製造方法
JP6473361B2 (ja) 2015-03-25 2019-02-20 スタンレー電気株式会社 電子デバイスの製造方法、および、電子デバイス
EP3082071A1 (en) 2015-04-17 2016-10-19 Cardlab ApS Device for and method of outputting a magnetic field
JP6491032B2 (ja) 2015-04-24 2019-03-27 スタンレー電気株式会社 抵抗器の製造方法、および、抵抗器
JP2016207904A (ja) * 2015-04-24 2016-12-08 スタンレー電気株式会社 回路基板の製造方法、電子デバイスの製造方法、および、電子デバイス
KR102535784B1 (ko) * 2018-02-02 2023-05-24 삼성디스플레이 주식회사 표시 장치 및 그것의 제조 방법
JP2020039002A (ja) * 2019-12-03 2020-03-12 スタンレー電気株式会社 電子デバイス
CN113692114B (zh) * 2021-08-31 2023-04-28 联想(北京)有限公司 电路板及其制作方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5065006A (en) * 1988-10-14 1991-11-12 Matsushita Electric Industrial Co., Inc. Image sensors with simplified chip mounting
JPH02122532A (ja) 1988-11-01 1990-05-10 Furukawa Electric Co Ltd:The テープキャリア
JPH02215145A (ja) * 1989-02-16 1990-08-28 Furukawa Electric Co Ltd:The テープキャリアの製造方法
JPH03131086A (ja) * 1989-10-17 1991-06-04 Seiko Epson Corp フレキシブル基板
JPH03157948A (ja) * 1989-11-16 1991-07-05 Seiko Epson Corp フレキシブル回路基板の製造方法
JPH04294556A (ja) 1991-03-23 1992-10-19 Nec Corp Ｔａｂ用フィルムキャリア
JPH0529397A (ja) 1991-07-24 1993-02-05 Hitachi Chem Co Ltd Ｔａｂテープキヤリア
JPH0547836A (ja) 1991-08-09 1993-02-26 Seiko Epson Corp 半導体装置の実装構造
JPH05183018A (ja) 1991-12-26 1993-07-23 Hitachi Cable Ltd Ｔａｂ用テープキャリアの製造方法
KR940011380B1 (ko) * 1992-01-08 1994-12-07 삼성전자 주식회사 반도체 리드 프레임
US5212402A (en) * 1992-02-14 1993-05-18 Motorola, Inc. Semiconductor device with integral decoupling capacitor
US5859471A (en) * 1992-11-17 1999-01-12 Shinko Electric Industries Co., Ltd. Semiconductor device having tab tape lead frame with reinforced outer leads
JPH1032227A (ja) 1996-07-15 1998-02-03 Seiko Epson Corp フレキシブル回路基板及びその製造方法、及び電子機器
JPH10125850A (ja) 1996-10-18 1998-05-15 Hitachi Ltd リードフレーム、半導体装置およびその製造方法
US6249046B1 (en) * 1997-02-13 2001-06-19 Seiko Epson Corporation Semiconductor device and method for manufacturing and mounting thereof, and circuit board mounted with the semiconductor device
JPH11251363A (ja) 1998-03-03 1999-09-17 Olympus Optical Co Ltd フリップチップ実装方法及びフリップチップ実装構造
US6077766A (en) * 1999-06-25 2000-06-20 International Business Machines Corporation Variable thickness pads on a substrate surface
US6291779B1 (en) * 1999-06-30 2001-09-18 International Business Machines Corporation Fine pitch circuitization with filled plated through holes
JP2001156408A (ja) * 1999-11-30 2001-06-08 Fujitsu Ltd プリント回路基板および配線形成方法
JP3494940B2 (ja) * 1999-12-20 2004-02-09 シャープ株式会社 テープキャリア型半導体装置、その製造方法及びそれを用いた液晶モジュール
JP3726891B2 (ja) 2001-10-05 2005-12-14 三井金属鉱業株式会社 電子部品実装用フィルムキャリアテープの実装構造および電子部品実装用フィルムキャリアテープの製造方法
JP3789383B2 (ja) 2002-04-10 2006-06-21 三井金属鉱業株式会社 電子部品実装用フィルムキャリアテープの検査方法
JP4333395B2 (ja) 2004-02-16 2009-09-16 凸版印刷株式会社 プリント配線板及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100955439B1 (ko) * 2006-09-08 2010-05-04 샤프 가부시키가이샤 반도체 장치용 테이프 캐리어, 반도체 장치의 제조 방법,반도체 장치 및 반도체 모듈 장치
KR100881606B1 (ko) * 2006-09-28 2009-02-04 미쓰미덴기가부시기가이샤 광 픽업

Also Published As

Publication number Publication date
JP2006165517A (ja) 2006-06-22
US7977805B2 (en) 2011-07-12
TW200629446A (en) 2006-08-16
KR100667642B1 (ko) 2007-01-12
US20060097368A1 (en) 2006-05-11
TWI278051B (en) 2007-04-01

Similar Documents

Publication Publication Date Title
KR100667642B1 (ko) 플렉시블 배선 기판, 플렉시블 배선 기판을 사용한 반도체장치 및 전자기기, 및 플렉시블 배선 기판의 제조방법
US7671454B2 (en) Tape carrier, semiconductor apparatus, and semiconductor module apparatus
US7250575B2 (en) Wiring board, semiconductor device and display module
US7816783B2 (en) Resin wiring substrate, and semiconductor device and laminated semiconductor device using the same
US7425766B2 (en) Film substrate, fabrication method thereof, and image display substrate
JP3523536B2 (ja) 半導体装置及びその製造方法、並びに液晶モジュール及びその搭載方法
JPH08186336A (ja) 回路基板、駆動回路モジュール及びそれを用いた液晶表示装置並びにそれらの製造方法
JP4283292B2 (ja) 半導体装置用テープキャリア、および半導体装置の製造方法
US8110752B2 (en) Wiring substrate and method for manufacturing the same
KR101477818B1 (ko) 배선 회로 기판 및 그 제조 방법
JP2008177618A (ja) フレキシブル配線基板、及びそれを用いた半導体装置および電子機器
US20070023877A1 (en) Chip on flex tape with dimension retention pattern
KR100413027B1 (ko) 테이프 캐리어 패키지 및 테이프 캐리어 패키지의 제조방법
JP4276740B2 (ja) 多層配線基板
JP3555502B2 (ja) Ｃｏｆ用ｔａｂテープキャリアの製造方法
JP4110391B2 (ja) 配線基板及びその製造方法、半導体装置及び電子モジュール並びに電子機器
JP2006253247A (ja) フレキシブルプリント配線板、およびその製造方法
US6853080B2 (en) Electronic device and method of manufacturing the same, and electronic instrument
JP2001267376A (ja) Ｆｐｃの製造方法及び表示装置
JP3726891B2 (ja) 電子部品実装用フィルムキャリアテープの実装構造および電子部品実装用フィルムキャリアテープの製造方法
JP3977072B2 (ja) 配線基板及び半導体装置並びにそれらの製造方法
JP2006032511A (ja) 基板及び実装基板
EP1665378A1 (en) Chip on flex tape with dimension retention pattern
JP3028413B1 (ja) 電子回路装置
JP2006332415A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121227

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20131218

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20141229

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20151228

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20161223

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20190102

Year of fee payment: 13