KR100413027B1 - 테이프 캐리어 패키지 및 테이프 캐리어 패키지의 제조방법 - Google Patents

테이프 캐리어 패키지 및 테이프 캐리어 패키지의 제조방법 Download PDF

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Abstract

본 발명의 테이프 캐리어는 반도체소자의 한 면 전체를 덮는 구조이고, 상기 반도체소자의 접속단자 및 외부 소자와 접속하기 위한 금속패턴을 갖는 테이프 캐리어에 있어서, 상기 반도체소자가 접속되는 면과 반대측 면에 상기 금속패턴이 노출되어 있는 구성이다. 이에 의해, 테이프 캐리어가 갖는 상하 2면 중, 반도체소자가 접속되는 면과 반대측 면에 노출되어 있는 배선 패턴에 반도체소자를 포함하는 회로소자를 접속할 수 있다. 또한, 반도체소자가 접속되는 면과 반대측 면에서도 금속패턴이 노출되어 있기 때문에, 이 면에 회로소자를 접속할 수 있고, 테이프 캐리어의 양면을 이용하여 패키지회로를 구성할 수 있다. 이에 의해, 패키지가 소형화되고, 종래 구조에 비해 비용 절감을 꾀할 수 있다.

Description

테이프 캐리어 패키지 및 테이프 캐리어 패키지의 제조방법{TAPE CARRIER PACKAGE AND MANUFACTURING METHOD FOR THE SAME}
본 발명은 COF (Chip 0n Film) 라 불리는 플렉시블 배선 기판 상에 반도체소자가 접속 및 탑재되는 테이프 캐리어(이하, "COF"라고 함), 테이프 캐리어의 제조방법 및 패키지의 제조방법에 관한 것이다.
플렉시블 배선 기판 상에 연속하여 반도체소자가 형성되는 TCP (Tape Carrier Package)에서는, 미리, 반도체소자의 탑재부분의 테이프 캐리어 부재에 관통구멍(이하, "디바이스 홀"이라 함)이 형성되고, 캔틸레버(cantilever) 형상으로 돌출된 이너 리드(inner lead)라고 불리는 배선 패턴의 첨단부분과 반도체소자전극이 접합된다. TCP는 예컨대, 액정 표시 장치를 구동하기 위한 반도체소자를 액정패널에 접속할 때 등에 널리 사용되고 있다.
최근, 중소형의 액정패널제품의 분야에서는 모듈의 소형화와 액정패널의 대형화가 함께 요청되고 있다. 이 요구에 부응하기 위해서는, 소위 설치 영역, 요컨대, 액정패널과 TCP와의 접합면적을 축소해야 한다. 그러나, 액정패널과 TCP를 단순히 접속하면, 출력단자부분을 제외한 TCP는 액정패널의 유리 테두리로부터 돌출된 상태로 된다. TCP의 돌출량이 크면 모듈이 커지고, 모듈면적에 대한 패널표시 면적의 비율이 낮아진다. 그래서, TCP의 돌출량을 작게 하기 위해서, 도5에 나타낸 바와 같이, TCP의 액정패널의 단부로부터의 돌출 부분을, 액정패널의 유리측면으로부터 이면을 향하여 굴곡지게 하는 설치 방법이 이용된다.
도5에 나타낸 바와 같이, TCP를 굴곡 시키는 구조의 설치 순서를 간단히 설명한다. 우선, 소자측 유리(13) 및 대향측 유리(14)로 이루어지는 액정패널에 있어서, 소자측 유리(13)의 단자부와 TCP를 구성하는 필름(16)을 ACF(15) (이방성 도전성 접착제) 등으로 접합한다. 이 때, 출력단자 부분을 제외한 필름(16)은 소자측 유리(13)의 단부로부터 돌출되기 때문에, 돌출 부분을 소자측 유리(13)의 측면으로부터 이면을 향하여 굴곡지게 한다. 다음에, 소자측 유리(13)의 이면측에 굴곡진 TCP 측의 배선패턴(4)과 전원공급 메인 기판(18)의 접속단자부를 땜납 및 커넥터 등으로 접속한다. 필름(16)에는 IC칩(1)이 탑재되고, 수지(2)로 고정되어 있고, 배선패턴(4)과 필름(16)은 접착제(17)에 의해 접착되어 있다.
또, 전원공급 메인 기판(18)의 소형화를 위해서, 도6에 나타낸 바와 같이,IC칩(1)과 입력 단자부와의 사이에 부품 탑재 영역(9)을 제공하고, 전원공급 메인 기판(18)의 TCP 측에 저항이나 콘덴서 등을 탑재하는 경우도 있다. 도6에는 TCP와 접속한 액정패널의 평면상태와 상기 TCP를 굴곡시키기 전후에 있어서 액정패널의 측면 상태를 설명한다.
한편, 대형 액정패널제품의 분야에서는, 액정패널을 구동하기 위해서 액정패널의 세로, 가로방향으로 다수 개의 TCP를 설치해야 한다. 이와 같은 경우에는, TCP는 단순히 굴곡 가능할 뿐만 아니라, 굴곡 시에 발생하는 응력을 억제할 필요가 있다. 도5에 나타낸 바와 같이, 굴곡 부분만큼 테이프 캐리어 부재를 미리 제거하고, 굴곡 시에 발생하는 응력을 저감시킴과 동시에 굴곡 부분의 패턴 단선을 방지하기 위해서 커버 코팅을 하는 구조의 TCP가 사용된다.
이러한 굴곡 형의 TCP에서는, TCP의 돌출량은 작게 할 수 있지만, 굴곡된 TCP의 두께에 의해 액정모듈로서의 두께가 증대한다. 따라서, 제품의 박형화를 우선하는 경우에는, 도7에 나타낸 페이스 다운설치 방식 또는 도8에 나타낸 페이스 업 설치 방식중 어떠한 것에 의해서도 액정패널에 대하여 편평하게 설치하는 TCP 구조가 이용된다. 도7 및 도8에 있어서, 필름(16)에는 커버 코팅(3), 배선패턴(4)이 적층되고, 접속 리드(19)에 의해 IC칩(1)과 배선패턴(4)이 접속되어 있다.
이와 같이, 액정패널에 대하여 TCP 구조를 편평하게 설치하는 때는, IC칩(1)의 두께, 형성된 접속 리드(19)의 깊이, 수지(2)의 두께를 조절함으로써 패키지 두께를 얇게 하고, 또 패키지 고안을 단순하고 축소화 함으로써 설치영역을 작게 하여 왔다. 그러나, 내파단 강도(strength against break)의 저하 등의 문제가 발생하여 IC칩(1)의 박형화에도 한계가 있기 때문에, 두께가 얇으면서도 굴곡 가능한 패키지가 요청되고 있다.
COF는, 이러한 요청 하에, TCP의 기능을 한정한 저비용 제품으로서 개발된 것이다. COF는 굴곡형 TCP와 동일 용도로 사용할 수 있도록, 40㎛ 정도로 얇은 필름상 테이프 캐리어 재료인 박막화 필름으로 구성되어 있다. COF에는 디바이스 홀은 없고, 반도체소자 전극과 접합하는 배선패턴은 테이프 캐리어 재료로 지지되어 있다.
일반적인 COF 테이프 캐리어의 형성 공정을 개설한다.
우선, 박막화된 2층 구조인 금속박 부착 필름 재료에 반송용 캐리어 테이프를 붙인다. 다음에, 레지스트 도포, 노광, 현상, 에칭, 레지스트 박리의 각 처리를 하여 금속박에 패턴을 형성한다. 또한, 노출한 금속박 패턴 중 반도체 소자 전극 등과 접속하지 않은 노출 부분에 레지스트를 도포하여 절연한다. 마지막으로, 금속박 패턴과 반도체 소자 전극 등의 접속을 안정화시키기 위해서 금속박 패턴의 전극 접속 부분에 도금처리를 한다.
TCP와 비교할 때 COF의 장점은, 테이프 캐리어의 형성 공정이 간단하다는 것과 재료 비용이 저렴하다는 것이다. 또한, COF는 테이프 캐리어 재료 자체가 유연하기 때문에, 반도체소자의 탑재부 주변을 제외하면, 어디에서도 구부릴 수 있다. 또한, 보강필름을 테이프 캐리어 이면에 붙이는 구조로 하면, 25㎛ 두께의 극히 얇은 필름을 채용할 수 있다.
한편, TCP와 비교할 때 COF의 단점은, COF는 필름 상에 디바이스 홀을 가지지 않기 때문에 반도체소자의 설치방향이, 도9에 나타낸 바와 같이, 페이스 다운으로 한정되는 것이다. 따라서, 일 평면 상에 패키지 디자인을 설계해야 하며, 테이프 캐리어 재료의 저감에 의한 비용 절감이나 설치 영역의 축소를 목적으로 패키지 면적을 작게 하기 위해서는, 배선패턴의 세선화, 반도체소자의 면적 축소화 등에 의해 설치효율을 향상시킬 수밖에 없다. 그러나, 이러한 수단에 의한 설치효율의 향상은 설계상 한계에 있기 때문에, 최저 필요한 패키지 면적은 필연적으로 정해진다. 대폭적인 패키지면적의 축소는 바람직하지 않은 문제점이 있다.
또한, 설계개선에 의해서, 일 평면상의 패키지 디자인으로 작은 패키지를 만들 수 있다고 해도, 하기의 새로운 문제점이 발생한다.
(1) 작은 패키지에 부품탑재영역을 제공하면, 탑재한 부품끼리의 간격이 좁아, 부품의 수정, 요컨대 부품의 수리·교환 등이 곤란해진다.
(2) 작은 패키지에서는, 액정패널과 패키지의 접합면적이 적어지기 때문에, 패키지 굴곡 시에 발생하는 응력에 의해 접합부분이 벗겨지기 쉽고, 접합불량을 초래하기 쉽다. 상기 문제점(2)의 대책으로서는, 박막화 필름을 다시 얇게 하여 응력을 작게 하는 방법이 있지만, 필름의 박막화에는 일정한 기술적 한계가 있다. 더구나, 필름을 너무 얇게 하면, 패키지의 가요성이 없어지고 취급 및 반송이 곤란해지기 때문에, 비용 상승 요인인 별도의 보강 캐리어 테이프 등이 필요해 진다.
이들 문제는, 다출력화의 요청에 따른 패키지의 대형화나, 배선의 화인 피치(fine pitch)화가 진행하여, 패키지에 요구되는 성능이 비싸게 됨에 따라서,점점 더 큰 문제로 되어 왔다.
본 발명은, 이상과 같은 종래의 문제점을 해결하기 위해서 이루어진 것으로, 그 목적은 양면에 반도체소자나 회로부품을 탑재함으로써 소형화나 비용 절감을 꾀하고, 또 굴곡 시 발생하는 응력을 작게 함으로써 외부 소자와의 접속안정성을 높일 수 있는 테이프 캐리어, 및 패키지와 테이프 캐리어와의 제조방법을 제공하는 데 있다.
도 1은 본 발명의 실시형태에 따른 COF 패키지의 단면 구조를 나타낸 설명도.
도 2a∼2f는 본 발명의 실시형태에 따른 패키지의 제조공정을 나타낸 설명도.
도 3은 본 발명의 실시형태에 따른 패키지를 스택(stack)구조로 한 경우의 단면 구조를 나타낸 설명도.
도 4는 본 발명의 실시형태에 따른 패키지를 부품 탑재형으로 한 경우의 단면 구조를 나타낸 설명도.
도 5는 굴곡 구조인 종래의 패키지를 액정패널에 설치한 상태를 나타낸 설명도.
도 6은 부품 탑재형인 종래의 패키지를 액정패널에 설치한 상태를 나타낸 설명도.
도 7은 페이스 다운(face down) 방식으로 설치한 종래의 패키지 단면 구조를 나타낸 설명도.
도 8은 페이스 업(face up) 방식으로 설치한 종래의 패키지 단면 구조를 나타낸 설명도.
도 9는 페이스 다운 방식으로 설치한 종래의 COF 패키지의 단면 구조를 나타낸 설명도.
도 10은 종래의 COF 패키지의 단면 구조를 나타낸 설명도.
***부호의 설명***
1,7 : IC칩(반도체 소자) 2: 수지
3: 보호층 4: 배선 패턴
5: 설치 가능 영역 6: 박막화 필름(베이스 필름)
10: 금속 박
본 발명의 테이프 캐리어는, 상기의 목적을 달성하기 위해서, 반도체소자의 한쪽 면 전체를 덮는 구조이고, 또한, 상기 반도체소자의 접속단자 및 외부 소자와 접속하기 위한 금속패턴을 갖는 테이프 캐리어에 있어서, 상기 반도체소자가 접속되는 면과 반대측 면에 상기 금속패턴이 노출되어 있는 구성이다.
본 발명에 의하면, 테이프 캐리어가 갖는 상하 2면중, 반도체소자가 접속되는 면과 다른 면에 노출되어 있는 금속패턴에 반도체소자를 포함하는 회로소자를 접속할 수 있다.
디바이스 홀을 가지지 않고 반도체소자의 한쪽 면 전체를 덮는 구성인 종래의 테이프 캐리어에 있어서, 반도체소자가 접속되는 면과 반대측의 면은 베이스 필름으로 덮이고, 내부 및 외부 소자와 접속되는 금속패턴은 노출되어 있지 않다. 이러한 테이프 캐리어는 디바이스 홀을 가지는 테이프 캐리어에 비해 제조비용이 싸다는 등의 이점을 갖고 있지만, 반도체소자의 설치방향이 페이스 다운에 한정된다. 따라서, 패키지회로 전체를 테이프 캐리어의 한 면상에 구성해야 하고, 테이프 캐리어나 패키지의 소형화에 한계가 있었다.
본 발명에 의하면, 반도체소자가 접속되는 면과 반대측 면에도 금속패턴이 노출되어 있기 때문에, 이 면에 회로소자를 접속할 수 있고, 테이프 캐리어의 양면을 사용하여 패키지회로를 구성할 수 있게 된다. 이에 의해, 패키지가 소형화되어 종래 구조에 비해 비용 절감을 꾀할 수 있다. 또한, 소정의 크기를 갖는 패키지이라면, 종래부터 설계 마진에 여유가 생길 수 있기 때문에, 부품끼리의 간격을 확대함으로써 부품의 수정을 용이하게 할 수 있다.
또한, 본 발명의 테이프 캐리어는 베이스 필름을 갖지 않기 때문에, 베이스 필름에 기인하는 응력만큼, 테이프 캐리어를 굴곡시킬 때 발생하는 응력은 작아진다. 이에 의해, 패키지를 굴곡 외부 소자와 접합하는 경우, 예컨대, 패키지를 굴곡 액정패널의 접속단자와 접합하는 경우, 패키지의 굴곡 응력에 기인하는 접합불량을 줄일 수 있다. 반대로, 패키지의 굴곡 응력이 작기 때문에, 액정패널 등의 접속단자와의 접합면적을 보다 작게 설계할 수 있어, 패키지의 소형화를 더욱 꾀할 수 있다.
본 발명의 다른 목적, 특징 및 우수한 점은 이하에 나타낸 기재에 의해서 충분히 알 수 있을 것이다. 또한, 본 발명의 장점은 첨부도면을 참조하여 다음 설명으로 명백하게 될 것이다.
[발명의 실시의 형태]
본 발명의 일 실시형태에 따라서, 도면을 참고로 설명하면, 이하와 같다.
도2a∼2f는, 본 발명의 COF(테이프 캐리어 및 패키지)를 제조할 때의 공정플로우챠트 및 각 공정에서의 COF의 A-A 단면 또는 B-B 단면의 상태를 나타내고 있다.
우선, 도2a에 나타낸 바와 같이, 원재료인 금속박(10)의 양면에 주석 또는 금으로 도금처리를 한다. 금속박(10)은 긴 구리 포일이고, 대표적인 두께로서는 5㎛, 8㎛, l2㎛, 15㎛, 18㎛, 35㎛의 두께가 있다.
금속박(10)으로서 두께 5∼35㎛의 것을 채용함으로써, 본 발명의 COF는 그 가요성을 유지하는 동안 충분히 얇고 굴곡되기 쉬운 구조가 된다. 그러므로, COF를 굴곡된 상태로 외부 소자와 접속하는 경우, COF의 응력이 작아진다. 이에 의해, COF의 외부 소자와의 접합 안정성을 높여 접속불량의 발생을 줄일 수 있다. 35㎛보다 두꺼운 금속박(10)은 패키지의 소형화에 불리한 반면, 두께5㎛ 미만의 것은 제조가 곤란하다. 또, 본 공정에서의 도금처리를 생략하여, 도2c 에 나타낸 후 공정의 패턴 형성 시에 도금처리를 해도 좋다.
다음에, 도2b에 나타낸 바와 같이, 긴 박막화 필름(6)(베이스 필름)에 금속박(10)을 접합시킨 후, 반송용 및 위치 결정용 구멍인 스프로켓 홀(8)을 형성한다. 박막화 필름(6)은 두께40㎛의 폴리이미드계의 절연성필름(면저항치는 109[Ω/m2]이상)이다. 박막화 필름(6)과 금속박(10)을 접합하는 수단으로서는, 접착제 이외에 증착, 압착을 적절히 조합하여 사용할 수 있다. 후 공정에서 박막화 필름(6)을 박리하기 때문에, 금속박(10)과 박막화 필름(6)과의 접착강도는 너무 강하지 않고 박리가 용이한 것이 바람직하다. 박리공정을 스무스하게 하기 위해서 바람직한 접착강도는 떼기 강도 시험, 요컨대, 금속박(10)에 접합시킨 박막화 필름(6)을 접착면에 수직 방향으로 잡아당겨 떼는 강도시험에 있어서 50∼200 g/cm2상당의 접착강도이다.
다음에, 도2c에 나타낸 바와 같이, 금속박(10)에 레지스트 도포, 노광, 현상, 에칭, 레지스트 박리의 각 처리를 함으로써, 배선패턴(4) (금속패턴)가 형성된 상태의 박막화 필름(6) (패턴필름)이 얻어진다. 또한, 전기적 및 외적인 보호를 위해서, 배선패턴(4)이 형성된 상태의 박막화 필름(6)중 IC칩(1)의 탑재부, 부품탑재영역(9), 접속부 이외의 영역에 폴리이미드계 수지로 이루어지는 커버 코팅(3) (보호층) 을 코팅한다.
다음에, 도2d에 나타낸 바와 같이, 배선패턴(4)과 IC칩(1)의 전극단자를 페이스 다운 방식의 범프에 의해 접속한 후, 수지(2)로 봉지 고정한다. 또한, 부품탑재영역(9)에 저항이나 콘덴서 등의 부품(12)을 적절히 탑재한다. 또, 본 공정 후에 검사공정을 해도 좋다. 본 실시형태와 같이, 박막화 필름(6)으로서 전기 저항치가 높은 재료(면저항치는 109〔Ω/m2〕이상)를 채용한 경우에는, 배선패턴(4) 등에 비해 박막화 필름(6)의 도전성은 무시할 수 있을 정도로 작아진다. 따라서, 박막화 필름(6)을 박리하기 전에 배선패턴(4)과 IC칩(1) 등과의 전기적, 기계적 접속성을 확인하거나, 독립한 배선패턴(4)끼리의 절연성을 확인하기 위한 검사공정을 제공한 경우에 있어서도, 박막화 필름(6)의 누설 전류에 의한 오판정을 피할 수 있고, 검사를 확실하고 용이하게 할 수 있다.
다음에, 도2e에 나타낸 바와 같이, 박막화 필름(6)을 박리하여, 금속박(10)의 배선패턴(4)을 노출시킨다. 이에 의해, 배선패턴(4)중 외부 소자와 접속되는 외부접속영역에는 커버 코팅(3)만이 적층된다. 또, 배선패턴(4)이나 커버 코팅(3)으로부터 별개로 선택적으로 에칭 가능한 재료를 박막화 필름(6)으로서 채용하고 있고, 본 공정에서 박막화 필름(6)만을 에칭함으로써 박막화 필름(6)을 제거해도 좋다.
다음에, 도2f에 나타낸 바와 같이, COF를 최종적인 외형 크기로 하기 위해서, 소망의 크기로 타발 가공(punch-out: 개별화 가공)하여 패키지화한다. 물론, 도2e의 박막화 필름(6)을 박리한 상태에서 최종적인 외형 크기로서 좋은 경우에는 본 공정은 생략할 수 있다. 또한, 도2f의 타발 단품상태에 비해 도2d에 나타낸 박막화 필름(6)을 갖는 강도가 있고 길이가 길어 취급이 용이하기 때문에, 도2e 및 도2f의 공정은 사용자에게 송부한 후에 실시되어도 좋다.
도1에 완성한 COF의 단면도를 나타낸다. 단지, IC칩(1)과 배선패턴(4)과의 접속부는 도시를 생략하고 있다. 마찬가지로, 도2d에 나타낸 공정에서 부품(12)을 탑재한 COF의 단면도를 도4에 나타낸다.
도1로부터 알 수 있는 바와 같이, 본 발명의 COF의 패키지 두께는 IC칩(1)과 배선패턴(4)과 접속부와의 두께의 합계치로 결정된다. 따라서, 도9에 나타낸 종래의 COF와 비교하면, 도1에 나타낸 본 발명의 COF는 박막화 필름(6)의 두께 분만큼 패키지를 얇게 할 수 있다. 단, 도4에 나타낸 구성에서, 부품(12)의 두께가 IC칩(1)보다 두꺼운 경우에는, 패키지의 두께는 주로 부품(12)의 두께에 따라서 결정된다.
도9에 나타낸 바와 같이, 종래의 COF에서는, 배선패턴(4)에 설치부재를 설치할 수 있는 영역은 IC칩(1)의 옆에 위치하고 있다. 도10에서도 종래의 COF를 나타내고 있지만, 동 도면에서는 도1에 해당하는 형식으로 상기 영역을 설치가능 영역(5)으로서 도시하고 있다. 한편, 본 발명의 COF에서는, 도1에 나타낸 바와 같이, IC칩(1)의 접속에 사용되고 있는 배선패턴(4)의 하부가 노출되어 있기 때문에, 상기 노출부분을 설치가능 영역(5)으로서 외부 소자와의 접속에 이용할 수 있다. 따라서, IC칩(1)의 바로 아래 부분에 있어서, 액정 표시 장치 등의 외부장치에 설치할 수 있게 되고, 설치효율을 높일 수 있는 동시에, 패키지 공정에서 발생하는 반송불량 및 취급불량도 줄일 수 있다.
또한, 도3에 나타낸 바와 같이, IC칩(1)과 함께 또 다른 IC칩(7)을 배선 패턴(4)의 양면에 플립 칩 설치 방식으로 설치할 수 있다. 요컨대, IC칩(1)이 접합된 배선패턴(4)의 반대 면에, IC칩(7)을 페이스 다운 형태로 접합하여 스택 구조로 할 수 있다. 이와 같이하면, IC칩(1) 및 IC칩(7)과 같은 복수의 반도체소자를 패키지에 탑재하는 경우에도, 패키지 상에서 반도체소자가 점유하는 면적을 작게 할 수 있고, 설치효율을 더 향상시킬 수 있다.
또한, 본 실시형태의 COF에서는, 도4에 나타낸 바와 같이, 본 발명의 테이프 캐리어는 금속패턴의 양면에 설치가능하기 때문에, 부품(12)이나 부품(12)을 고정하기 위한 땜납(11)을 탑재하는 영역을 제공하여도, 비교적 작은 패키지를 실현할 수 있다. 이에 의해, 패키지에 접속되는 전원공급 메인 기판 회로의 일부를 패키지 측에 제공할 수 있고, 작은 패키지와 전원공급 메인 기판의 소형화를 양립할 수 있다.
또한, 본 발명의 COF는 IC칩(1)나 부품(12)의 주변영역 이외는, 배선패턴(4)과 커버 코팅(3)만으로 구성되어 있는 영역을 갖는다. 따라서, 본 발명의 COF는 배선패턴(4)과 커버 코팅(3)만으로 구성되어 있는 영역을 응력이 작은 굴곡 영역으로서 사용될 수 있다.
이와 같이, 상기 테이프 캐리어는 상기 금속패턴과 상기 금속패턴에 적층된 보호층만으로 구성되어 있는 영역을 갖는 것이 바람직하다. 본 발명의 테이프 캐리어는 굴곡된 상태로 외부 소자와 접합하는 경우가 많다. 그래서, 상기 테이프 캐리어는 상기 금속패턴과 상기 금속패턴에 적층된 보호층만으로 구성되어 있는 영역, 요컨대, 접속배선으로서의 금속패턴과 상기 금속패턴을 전기적, 외적으로 보호하기 위한 보호층이라는 최소한의 구성으로 이루어지는 영역을 갖기 때문에 상기 영역을 응력이 작은 굴곡 영역으로서 사용할 수 있다. 이에 의해, 패키지를 굴곡 외부 소자와 접합하는 경우, 보다 효과적으로 패키지의 굴곡 응력에 기인하는 접합불량을 줄이거나 외부 접속단자와의 접합면적을 작게 설계할 수 있다.
또한, 상기 테이프 캐리어의 금속패턴의 양면에 도금처리가 행하여지는 것이 바람직하다. 상기 금속패턴은 외부 및 내부 소자와 접속되는 영역을 포함하지만, 금속패턴의 양면에 도금처리를 함으로써 금속패턴의 접속영역도 양면 도금 상태로 된다. 그러므로, 상기 접속영역의 어느 면에서도 반도체소자나 회로부품을 양호하고 안정한 상태로 접속할 수 있다. 이에 의해, 패키지의 양면에 반도체소자를 포함하는 회로부품을 배치하는 경우에, 패키지의 양면에서 신뢰성이 높은 부품접속을 할 수 있다. 또한, 금속패턴을 형성하기 전에 금속막의 양면 전체에 도금처리를 하는 공정을 채용할 수 있기 때문에, 도금처리가 간소화됨과 동시에 도금층의 오염도 적게 할 수 있다.
또한, 상기 금속패턴의 두께는 5∼35㎛인 것이 바람직하다. 상기 금속패턴은 상기 테이프 캐리어의 주요 구성을 형성하고 있기 때문에, 금속패턴의 두께를 상기와 같이 한정함으로써 테이프 캐리어는 가요성을 유지하기에 충분할 정도로 얇고, 굴곡시키기 쉬운 구조가 된다. 그러므로, 테이프 캐리어를 굴곡된 상태로 외부 소자와 접속하는 경우, 테이프 캐리어의 응력이 작아진다. 이에 의해, 테이프 캐리어의 외부 소자와의 접합 안정성을 높여 접속불량의 발생을 줄일 수 있다.
또한, 상기 테이프 캐리어는 부품탑재영역을 제공하는 것도 바람직하다. 예컨대, 반도체소자와 금속패턴의 외부접속 영역과의 사이에 부품탑재영역을 제공함으로써 테이프 캐리어에 저항이나 콘덴서 등의 부품을 탑재할 수 있다. 본 발명의 테이프 캐리어는 금속패턴의 양면에 설치가능하기 때문에 상기 부품탑재 영역을 제공하더라도 비교적 작은 패키지를 실현할 수 있다. 이에 의해, 패키지에 접속되는 전원공급 메인 기판 회로의 일부를 패키지 측에 제공할 수 있어 작은 패키지와 전원공급 메인 기판의 소형화를 양립할 수 있다.
또한, 상기 테이프 캐리어는 박리가 용이한 베이스 필름층을 갖는 것도 바람직하다. 테이프 캐리어에 박리가 용이한 베이스 필름층을 제공하면, 베이스 필름층을 따라 강도가 높은 상태로 반송이나 취급을 하여, 그 후 베이스 필름층을 박리하여 금속패턴에 회로부재를 설치하거나 외부 소자와의 접속을 할 수 있다.
이에 의해, 테이프 캐리어의 반송이나 취급이 용이하게 된다. 또한, 종래에는 베이스 필름이 최종 패키지에 포함되는 구조이기 때문에, 베이스 필름으로서 신뢰성이나 굴곡 성능 등의 성능이 높은 대단히 한정된 재료를 선정해야 하였다. 그러나, 본 발명의 경우에, 베이스 필름은 최종적으로 박리, 제거되는 것이므로, 일반적인 재료를 사용할 수 있게 되고, 비용 절감도 꾀할 수 있다.
또한, 상기 테이프 캐리어는 플립칩 설치 방식으로 상기 금속 패턴의 양면에 반도체 소자가 설치되어 있는 것도 바람직하다. 여기서, 플립칩 설치 방식으로 상기 금속 패턴의 양면에 반도체소자가 설치된다고 하는 것은, 반도체소자가 접합된 금속패턴의 반대 면에 별도의 반도체소자가 페이스 다운 형태로 접합되고, 스택 구조로 되는 것을 나타낸다. 그러므로, 캐리어에 복수의 반도체 소자를 설치하는 경우에도, 상기 반도체소자가 패키지 상에 점유하는 면적을 작게 할 수 있어 설치 효율이 향상된다. 이에 의해, 복수의 반도체소자를 설치하는 경우에도, 패키지의 소형화나 이것에 따른 비용 절감을 꾀할 수 있다.
본 발명의 패키지의 제조방법은 상기 테이프 캐리어를 개별화 가공하는 공정을 포함하는 것을 특징으로 하고 있다. 예컨대, 상기 테이프 캐리어에 개별화가공인 타발 가공을 함으로써 패키지가 제조된다. 이에 의해, 상기 테이프 캐리어가 갖는 기술적 효과를 그대로 실현할 수 있는 패키지가 얻어진다.
본 발명의 테이프 캐리어의 제조방법은 베이스 필름에 접착 또는 적층시킨 금속박을 패터닝하여, 소정의 금속패턴을 갖는 패턴 필름을 얻는 공정과, 상기 패턴필름으로부터 상기 베이스 필름을 박리하는 공정을 포함하는 것을 특징으로 하고 있다.
본 발명에 의하면, 베이스 필름에 반도체소자의 접속단자 및 외부 소자와 접속하기 위한 금속패턴이 적층 형성되고, 상기 금속패턴으로부터 베이스 필름이 박리된다. 그러므로, 상기 방법에 의해 제조된 테이프 캐리어는 종래의 테이프 캐리어에 비해 베이스 필름이 제거되어 있는 만큼, 테이프 캐리어를 구부렸을 때의 응력을 대폭 줄일 수 있다. 이에 의해, 테이프 캐리어를 타발하여 얻은 패키지를 굴곡 외부와 접합하는 경우, 예컨대, 패키지를 굴곡 액정패널의 접속단자와 접합하는 경우, 패키지의 굴곡 응력에 기인하는 접합불량을 줄일 수 있다. 반대로, 패키지의 굴곡 응력이 작기 때문에, 액정패널 등의 접속단자와의 접합면적을 보다 작게 설계할 수 있고, 더욱 패키지의 소형화를 꾀할 수 있다.
또한, 상기 방법에 의해 제조된 테이프 캐리어는 디바이스 홀을 가지지 않고, 반도체소자의 한 면 전체를 덮는 구성이더라도, 상기 반도체소자가 접속되는 면과 반대측 면에 금속패턴이 노출되어 있기 때문에, 반도체소자가 접속되는 면과 반대측 면에도 회로소자를 접속할 수 있어 테이프 캐리어의 양면을 사용하여 패키지회로를 구성할 수 있다.
이에 의해, 종래 구조에 비하여, 패키지를 소형화하는 것이 용이해지고 비용 절감을 꾀할 수 있다. 또한, 소정 크기의 패키지이면, 종래부터 설계마진에 여유가 생기기 때문에, 부품끼리의 간격을 확대함으로써 부품을 용이하게 수정할 수 있다.
또한, 상기 제조방법에 의하면, 베이스 필름층을 갖는, 강도가 높은 상태로 테이프 필름의 반송이나 취급을 하고, 그 후 베이스 필름을 박리하여, 금속패턴에 회로부재를 부착하거나 외부 소자와 접속을 할 수 있다. 이에 의해, 테이프 캐리어의 반송이나 취급이 용이해 진다.
또한, 종래에는 베이스 필름이 최종패키지에 포함되는 구조이기 때문에, 베이스 필름으로서 신뢰성이나 굴곡 성능 등의 성능이 높은 대단히 한정된 재료를 선정해야 하였다. 그러나, 상기 제조방법의 경우는, 베이스 필름은 최종적으로 박리, 제거되기 때문에, 일반적인 재료를 사용할 수 있게 되어 비용 절감을 꾀할 수도 있다.
또한, 상기 제조방법에 있어서, 베이스 필름은 상기 금속 패턴의 전기 특성검사 시에, 누설 전류를 발생하지 않는 면저항치를 갖는 것이 바람직하다. 이와 같이, 베이스 필름에 전기 저항치가 높은 재료를 채용함으로써, 배선패턴 부분 등에 비해 베이스 필름 부분의 도전성은 무시할 수 있을 정도로 작아 진다. 따라서, 베이스 필름을 박리하기 전에 배선패턴과 반도체소자 등의 전기적, 기계적 접속성을 확인하거나, 독립한 배선패턴끼리의 절연성을 확인하기 위한 검사공정을 제공한 경우에 있어서도, 베이스 필름 부분의 누설 전류에 의한 오판정을 피할 수 있어 검사를 확실하고 용이하게 할 수 있다.
본 발명의 테이프 캐리어는, 반도체소자의 접속단자 및 외부에 접속하기 위한 배선패턴을 갖는 테이프 캐리어에 있어서, 상기 반도체소자가 접속되는 면과 반대측 면에 상기 배선패턴이 노출되어 있는 것을 특징으로 하고 있다.
상기 구성에 의하면, 테이프 캐리어가 갖는 상하 2면중, 반도체소자가 접속되는 면과 반대측 면에 노출되어 있는 배선패턴에 반도체소자를 포함하는 회로소자를 접속할 수 있다.
상기 발명에 의하면, 반도체소자가 접속되는 면과 반대측의 면에도 금속패턴이 노출되어 있기 때문에, 이 면에 회로소자를 접속할 수 있고, 테이프 캐리어의 양면을 사용하여 패키지 회로를 구성할 수 있게 된다. 이에 의해, 패키지가 소형화되고, 종래 구조에 비하여 비용 절감을 꾀할 수 있다. 또한, 소정의 크기의 패키지이라면, 종래부터 설계 마진에 여유가 생기기 때문에, 부품끼리의 간격을 확대함으로써 부품의 수정을 용이하게 할 수 있다.
또한, 본 발명의 테이프 캐리어는 베이스 필름을 갖지 않기 때문에, 베이스 필름에 기인하는 응력 부분만큼, 테이프 캐리어를 굴곡할 때 발생하는 응력은 작아 진다. 이에 의해, 패키지를 굴곡 외부와 접합하는 경우, 예컨대, 패키지를 굴곡 액정패널의 접속단자와 접합하는 경우, 패키지의 굴곡 응력에 기인하는 접합불량을 줄일 수 있다. 반대로, 패키지의 굴곡 응력이 작기 때문에, 액정패널 등의 접속단자와의 접합면적을 보다 작게 설계할 수 있어, 더욱 패키지의 소형화를 꾀할 수 있다.
본 발명의 테이프 캐리어는, 양측의 면에 노출영역을 갖고, 또한 반도체소자의 접속단자 및 외부에 접속하기 위한 배선패턴을 갖는 테이프 캐리어이고, 한편의 측면은 연속 평면상인 것을 특징으로 하고 있다.
상기 의 구성에 의하면, 테이프 캐리어가 갖는 상하 2면중, 반도체소자가 접속되는 면과 반대 측 면에 노출되어 있는 배선패턴에 반도체소자를 포함하는 회로소자를 접속할 수 있다.
그런데, 상기 발명에 의하면, 반도체소자가 접속되는 면과 반대 측 면에도 금속 패턴이 노출되어 있기 때문에, 이 면에 회로소자를 접속할 수 있고, 테이프 캐리어의 양면을 사용하여 패키지회로를 구성할 수 있다. 이에 의해, 패키지가 소형화되어 종래 구조에 비해 비용 절감을 꾀할 수 있다. 또한, 소정의 크기의 패키지라면, 종래부터 설계마진에 여유가 생기기 때문에, 부품끼리의 간격을 확대함으로써 부품의 수정을 용이하게 할 수 있다.
더욱이, 본 발명의 테이프 캐리어는 베이스 필름을 갖지 않기 때문에, 베이스 필름에 기인하는 응력만큼, 테이프 캐리어를 굴곡할 때 발생하는 응력은 작아 진다. 이에 의해, 패키지를 굴곡 외부와 접합하는 경우, 예컨대, 패키지를 굴곡 액정 패널의 접속단자와 접합하는 경우, 패키지의 굴곡 응력에 기인하는 접합불량을 줄일 수 있다. 반대로, 패키지의 굴곡 응력이 작기 때문에 액정패널 등의 접속단자와의 접합면적을 보다 작게 설계할 수 있게 되어 패키지를 더 소형화할 수 있다.
본 발명의 테이프 캐리어의 제조방법은, 베이스 필름에 접착 또는 적층시킨 도전체를 패터닝하여 소정의 배선패턴을 갖는 패턴 필름을 얻는 공정과, 상기 패턴 필름으로부터 상기 베이스 필름을 박리하는 공정을 포함하는 것을 특징으로 하고 있다.
상기 발명에 의하면, 베이스 필름에 반도체소자의 접속단자 및 외부 소자와접속하기 위한 금속패턴이 적층 형성되고, 상기 금속패턴으로부터 베이스 필름이 박리된다. 그러므로, 상기 방법에 의해 제조된 테이프 캐리어는 종래의 테이프 캐리어에 비해 베이스 필름이 제거되어 있는 만큼, 테이프 캐리어를 굴곡시켰을 때의 응력을 대폭 줄일 수 있다. 이에 의해, 테이프 캐리어를 타발하여 얻은 패키지를 굴곡하여 외부 소자와 접합하는 경우, 예컨대, 패키지를 굴곡시켜 액정패널의 접속단자와 접합하는 경우, 패키지의 굴곡 응력에 기인하는 접합불량을 낮출 수 있다. 반대로, 패키지의 굴곡 응력이 작기 때문에, 액정패널 등의 접속단자와의 접합면적을 보다 작게 설계할 수 있고, 패키지를 더 소형화할 수 있다.
또한, 상기 방법에 의해 제조된 테이프 캐리어는 디바이스 홀을 갖지 않고, 반도체소자의 한 면 전체를 덮는 구성에서도, 상기 반도체소자가 접속되는 면과 반대측 면에 금속패턴이 노출되어 있기 때문에, 반도체소자가 접속되는 면과 반대측 면에도 회로소자를 접속할 수 있어, 테이프 캐리어의 양면을 사용하여 패키지 회로를 구성할 수 있게 된다.
이에 의해, 종래 구조에 비해, 패키지를 용이하게 소형화할 수 있어 비용 절감을 꾀할 수 있다. 또한, 소정크기의 패키지이라면, 종래부터 설계 마진에 여유가 생기기 때문에, 부품끼리의 간격을 확대함으로써 부품의 수정을 용이하게 할 수 있다.
또한, 상기 제조방법에 의하면, 베이스 필름층을 갖는, 강도가 높은 상태로 테이프 필름의 반송이나 취급을 하고, 그 후에 베이스 필름을 박리하여, 금속 패턴에 회로부재를 부착하거나 외부 소자와 접속할 수 있다. 이에 의해, 테이프 캐리어의 반송이나 취급이 용이해 진다.
또한, 종래에는 베이스 필름이 최종 패키지에 포함되는 구조이기 때문에, 베이스 필름으로서 신뢰성이나 굴곡 성능 등의 성능이 높은 대단히 한정된 재료를 선정해야 하였다. 그러나, 상기 제조방법의 경우는, 베이스 필름은 최종적으로 박리, 제거되므로, 일반적인 재료를 사용할 수 있게 되여 비용 절감을 꾀할 수도 있다.
박리강도를 측정하는 떼기 강도 시험으로 50∼200 g/cm2의 박리강도가 되도록, 상기 베이스 필름과 도전체를 접합시키는 공정, 또는 적층하는 공정을 포함하는 것이 보다 바람직하다.
이에 의해, 베이스 필름과 도전체와의 박리를 용이하게 할 수 있기 때문에, 스무스하게 배선 패턴을 노출시킬 수 있다. 또, 박리강도가 상기 범위보다도 크면, 테이프 캐리어와 베이스 필름과의 박리를 용이하게 할 수 없게 된다. 따라서, 테이프 캐리어의 생산 공정이 스무스하게 행하여지지 않고, 무리하게 박리시키는 것으로 테이프 캐리어에 필요한 부재의 일부까지가 박리되는 문제가 생긴다. 또한, 박리강도가 상기 범위보다도 작으면, 테이프 캐리어의 생산 공정 중에 테이프 캐리어와 베이스 필름과의 사이에 어긋남이 생겨, 생산불량이 생기는 등의 문제가 생긴다.
본 발명에서는, 상기 50∼200g/cm2범위의 박리강도로 접합되던가, 또는 적층되어 있기 때문에, 상기와 같은 문제가 생기는 것을 방지할 수 있고, 스무스하게 생산할 수 있다.
상기 베이스 필름에 선택적인 에칭이 가능한 재료를 사용하고, 베이스 필름을 에칭에 의해서 제거하는 공정을 포함하는 것이 보다 바람직하다.
이에 의해, 베이스 필름과 도전체와의 박리를 용이하게 할 수 있다. 또한, 베이스 필름과 도전체를 접합한 경우, 또는 적층한 경우의 박리강도를 고려할 필요 없이, 박리공정에서 생기는 생산불량 등의 문제를 배제할 수 있다.
발명의 상세한 설명의 항에 있어서 행해진 구체적인 실시형태 또는 실시예는, 어디까지나 본 발명의 기술내용을 분명히 하는 것이고, 그와 같은 구체예에만 한정하여 협의로 해석되어야 하는 것이 아니라, 본 발명의 정신과 다음에 기재하는 특허청구사항의 범위 내에서 여러 가지로 변경하여 실시할 수 있다.

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  16. 반도체소자 및 회로소자를 포함하는 전자부품과;
    상기 전자부품의 접속단자와 접속되어 있으며, 외부와 접속되기 위한 배선패턴;을 구비하고,
    상기 배선패턴상의 상기 전자부품이 접속되어 있지 않은 영역에 형성된 보호층과,
    배선패턴을 전기적 및 외적으로 보호하는 커버 코팅을 더 구비하고,
    상기 배선패턴의 상기 전자부품이 접속되는 면과는 반대쪽 면이 노출되어 있는 테이프 캐리어 패키지.
  17. 반도체소자 및 회로소자를 포함하는 전자부품과;
    상기 전자부품의 접속단자와 접속되어 있으며, 외부와 접속되기 위한 배선패턴;을 구비하는 테이프 캐리어 패키지에 있어서,
    상기 배선패턴상의 상기 전자부품이 접속되어 있지 않은 영역에 형성된 보호층과,
    배선패턴을 전기적 및 외적으로 보호하는 커버 코팅을 더 구비하고,
    베이스 필름이 없는 것을 특징으로 하는 테이프 캐리어 패키지.
  18. 반도체소자 및 회로소자를 포함하는 전자부품과;
    상기 전자부품의 접속단자와 접속되어 있으며, 외부와 접속되기 위한 배선패턴;으로 본질적으로 구성되고,
    상기 배선패턴상의 상기 전자부품이 접속되어 있지 않은 영역에 형성된 보호층과,
    배선패턴을 전기적 및 외적으로 보호하는 커버 코팅을 더 구비하는 테이프 캐리어 패키지.
  19. 삭제
  20. 삭제
  21. 제16항 내지 제18항중 어느 한 항에 있어서,
    상기 배선패턴상의 양면에 도금처리가 되어 있는 것을 특징으로 하는 테이프 캐리어 패키지.
  22. 제16항 내지 제18항중 어느 한 항에 있어서,
    상기 금속패턴의 두께가 5∼35㎛ 인 것을 특징으로 하는 테이프 캐리어 패키지.
  23. 제16항 내지 제18항중 어느 한 항에 있어서,
    상기 전자부품이 플립칩 실장방식으로 상기 배선패턴에 접속되어 있는 것을 특징으로 하는 테이프 캐리어 패키지.
  24. 제16항 내지 제18항중 어느 한 항에 있어서,
    적어도 2개 이상의 상기 전자부품이 상기 배선패턴에 접속되어 있는 것을 특징으로 하는 테이프 캐리어 패키지.
  25. 제16항 내지 제18항중 어느 한 항에 있어서,
    상기 배선패턴의 양면에 상기 전자부품이 접속되어 있는 것을 특징으로 하는 테이프 캐리어 패키지.
  26. 삭제
  27. a) 베이스 필름상에 도전체층을 접착 또는 적층하는 공정;
    b) 상기 도전체층을 패터닝하여 소정의 배선패턴을 형성하는 공정;
    c) 상기 배선패턴에 반도체소자 및 회로소자를 포함하는 전자부품을 접속하는 공정; 및
    d) 상기 베이스 필름을 제거하여, 상기 배선패턴의 상기 전자부품이 접속되는 면과는 반대쪽 면을 노출시키는 공정을 포함하며,
    여기에서 상기 배선패턴상의 상기 전자부품이 접속되어 있지 않은 영역에 형성된 보호층과, 배선패턴을 전기적 및 외적으로 보호하는 커버 코팅을 구비하는 테이프 캐리어 패키지의 제조방법.
  28. 삭제
  29. 제27항에 있어서,
    상기 도전체층은 금속박으로 이루어져 있으며,
    상기 공정 a) 전에 상기 금속박의 양면에 도금처리를 행하는 공정을 더 포함하는 테이프 캐리어 패키지의 제조방법.
  30. 제27항에 있어서,
    상기 공정 d)에서 상기 베이스 필름을 박리함으로써 제거하는 것을 특징으로 하는 테이프 캐리어 패키지의 제조방법.
  31. 제27항에 있어서,
    상기 베이스 필름은 상기 전자부품 및 배선패턴과 선택적인 에칭이 가능한 재료로 이루어져 있으며, 상기 공정 d)에서 상기 베이스 필름을 에칭함으로써 제거하는 것을 특징으로 하는 테이프 캐리어 패키지의 제조방법.
  32. 제30항에 있어서,
    상기 공정 a)에서 상기 베이스 필름의 박리강도가 떼기 강도시험에서 50~200 g/cm2가 되도록 접착 또는 적층하는 것을 특징으로 하는 테이프 캐리어 패키지의 제조방법.
  33. 제27항에 있어서,
    상기 공정 b)에 이어서 상기 전자부품이 접속되지 않은 영역의 배선패턴 및 베이스 필름 상에 보호층을 형성하는 공정을 더 포함하는 것을 특징으로 하는 테이프 캐리어 패키지의 제조방법.
  34. 제27항에 있어서,
    상기 공정 c)에서 복수의 전자부품을 접속하는 것을 특징으로 하는 테이프 캐리어 패키지의 제조방법.
  35. 제27항에 있어서,
    상기 공정 c)에 이어서 상기 배선패턴의 전기특성검사를 행하는 공정을 더 포함하며, 상기 베이스 필름은 상기 전기특성검사시에 누설전류가 생기지 않도록 하는 면저항치를 갖는 재료로 이루어진 것을 특징으로 하는 테이프 캐리어 패키지의 제조방법.
  36. 제27항에 있어서,
    상기 공정 c)에 이어서 상기 전자부품을 밀봉수지로 고정하는 공정을 더 포함하는 것을 특징으로 하는 테이프 캐리어 패키지의 제조방법.
  37. 제27항에 있어서,
    상기 공정 d)에 이어서 상기 노출된 반대쪽 면에 전자부품을 더 접속하는 공정을 포함하는 테이프 캐리어 패키지의 제조방법.
  38. 제27항, 또는 제37항중 어느 한 항에 있어서,
    상기 전자부품이 플립칩 실장방식으로 접속되는 것을 특징으로 하는 테이프 캐리어 패키지의 제조방법.
  39. 제27항 또는 제37항에 기재된 방법에 의해 제조된 테이프 캐리어 패키지를 원하는 크기로 개별화 가공하는 공정을 포함하는 패키지의 제조방법.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7173322B2 (en) * 2002-03-13 2007-02-06 Mitsui Mining & Smelting Co., Ltd. COF flexible printed wiring board and method of producing the wiring board
US20050205972A1 (en) * 2002-03-13 2005-09-22 Mitsui Mining & Smelting Co., Ltd. COF flexible printed wiring board and semiconductor device
JP3889700B2 (ja) * 2002-03-13 2007-03-07 三井金属鉱業株式会社 Ｃｏｆフィルムキャリアテープの製造方法
JP3726961B2 (ja) * 2002-06-26 2005-12-14 三井金属鉱業株式会社 Ｃｏｆフィルムキャリアテープ及びその製造方法
KR100505665B1 (ko) * 2003-01-14 2005-08-03 삼성전자주식회사 테스트용 패드가 이면에 형성된 테이프 패키지 및 그검사방법
JP3829939B2 (ja) * 2003-11-14 2006-10-04 セイコーエプソン株式会社 半導体装置の製造方法及び製造装置
JP2008109378A (ja) * 2006-10-25 2008-05-08 Matsushita Electric Ind Co Ltd 光学デバイスモジュールとその製造方法および光学デバイスユニットとその製造方法
GB0705287D0 (en) * 2007-03-20 2007-04-25 Conductive Inkjet Tech Ltd Electrical connection of components
KR101932732B1 (ko) * 2017-07-26 2018-12-26 아익시스코리아(주) 태양전지 패키지 및 그 제조 방법
US10777498B2 (en) * 2017-08-29 2020-09-15 Novatek Microelectronics Corp. Chip on film package with reinforcing sheet
TWI646637B (zh) * 2018-02-13 2019-01-01 頎邦科技股份有限公司 薄膜覆晶封裝結構及其可撓性基板
CN112447619A (zh) * 2019-09-04 2021-03-05 深圳市环基实业有限公司 一种采用非金属承载片的封装体及其工艺

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930000886B1 (ko) * 1989-06-23 1993-02-08 닛또 보오세끼 가부시끼가이샤 사출성형에 의한 인쇄배선기판용 전사쉬트 및 이의 제조방법
KR0142048B1 (ko) * 1994-09-30 1998-06-15 엄길용 액정표시장치용 탭패키지 실장방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2591370B2 (ja) 1991-06-27 1997-03-19 三菱電機株式会社 燃焼制御装置
CN1272837C (zh) * 1996-10-17 2006-08-30 精工爱普生株式会社 半导体器件和电路基板
JP3214470B2 (ja) * 1998-11-16 2001-10-02 日本電気株式会社 マルチチップモジュール及びその製造方法
JP3512655B2 (ja) * 1998-12-01 2004-03-31 シャープ株式会社 半導体装置およびその製造方法並びに該半導体装置の製造に使用される補強用テープ
US6154366A (en) * 1999-11-23 2000-11-28 Intel Corporation Structures and processes for fabricating moisture resistant chip-on-flex packages
US6423570B1 (en) * 2000-10-18 2002-07-23 Intel Corporation Method to protect an encapsulated die package during back grinding with a solder metallization layer and devices formed thereby

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930000886B1 (ko) * 1989-06-23 1993-02-08 닛또 보오세끼 가부시끼가이샤 사출성형에 의한 인쇄배선기판용 전사쉬트 및 이의 제조방법
KR0142048B1 (ko) * 1994-09-30 1998-06-15 엄길용 액정표시장치용 탭패키지 실장방법

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