TW539904B - Tape carrier, manufacturing method for the tape carrier, and manufacturing method - Google Patents
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Description
經濟部智慧財產局員工消費合作社印製 539904 A7 B7 五、發明說明(1 ) 發明之技術領域 本發明係關於一種將半導體元件,連接·裝載於稱爲COF (Chip On Film)之軟性配線基板上之捲帶載體(以下僅稱 COF)、捲帶載體之製造方法及封裝體之製造方法。、 發明之背景 連續於軟性配線基板上形成半導體元件之TCP (Tape Carrier Package),預先於半導體元件之裝載部分之捲帶載 體材料,鑽貫穿孔(以下僅稱裝置孔),接合突出成外伸形狀 之稱爲内引線之布線圖前端部分,與半導體元件電極。TCP 廣爲採用於將驅動液晶顯示裝置用半導體元件,連接於液 晶面板時等等。 近年來、中小型液晶面板製品之領域,要求模組之小型 化與液晶面板之大型化之並存。爲了因應此要求,需縮小 安裝區’即液晶面板與T C P之接合面積。但純粹連接液晶面 板與TCP時,除輸出端子部分之TCP,即成爲自液晶面板之 玻璃邊突出之狀態。TCP之突出量大時,模組加大,而面板 顯示面積對模組面積之比率降低。故爲了減少TCP之突出量 ,如圖5所示、漸使用將TCP之從液晶面板端部突出之部份 ,從液晶面板之玻璃側面向背面彎曲之安裝方法。 簡單説明圖5所示之彎曲TCP構造之安裝順序。首先、由 元件側玻璃13及相對側玻璃14而成之液晶面板,以ACF 15 (各向異性導電性黏接劑)等,接合元件側玻璃13之端子部與 構成TCP之薄膜16。此時、因除輸出端子部分之薄膜16,自 元件側玻璃13之端部突出,故將突出部份,從元件側玻璃 -4- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -------------裝--------訂---------轉 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 539904 A7 B7 五、發明說明() 13之側面向n面皆曲。其次、以錫坪及連接器等,連接向 元件側玻璃13背面側彎曲之TCP側布線圖4,與電源供給主 基板is之連接端子部。將1C晶片1裝載於薄膜16,以樹脂2 固定外,布線圖4與薄膜16係以黏接劑17黏接。 又以電源供給主基板18之小型化爲目的,如圖6所示、於 TCP之1C晶片1與輸入端子部之間設構件裝載區9,亦有在電 源供給主基板18之TCP側,裝載電阻及電容器等。圖6係與 TCP連接之液晶面板之平面狀態,與在彎曲該Tcp前後之液 晶面板之側面狀態圖。 一方面、於大型液晶面板製品之領域,爲驅動液晶面板 ,需於液晶面板之縱、橫方向安裝多數個TCP。此種情形時 、TCP不僅可彎曲,且需從小抑制彎曲時產生之應力。故如 圖5所示、預先僅切開彎曲部分之捲帶载體材料,減低彎曲 時產生之應力,並爲防止彎曲部分之圖案斷線,漸使用實 施覆蓋塗層構造之TCP。 此種彎曲型之TCP,雖可減少TCP之突出量,惟由彎曲之 TCP厚度,致液晶模組之厚度加大。故以製品薄型化爲優先 時,採用以圖7所示俯式安裝方式,或圖8所示仰式安裝方 式中之任何一種,對液晶面板平坦安裝之Tcp構造。圖7、 圖8中,於薄膜16積層覆蓋塗層3、布線圖4,以連接引線19 連接IC晶片1與布線圖4。 如此、將TCP構造平坦安裝於液晶面板時,控制Ic晶片夏 之厚度、連接引線19之成形深度、樹脂2之厚度,即可減小 封裝體厚度,此外、由實施封裝體設計之單純縮小化,即 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公爱) -------------裝--------訂---------綠、 (請先閱讀背面之注咅?事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 539904 A7 B7 五、發明說明(3) 可減小安裝面積。但因由於抗折強度之降低等問題,1C晶 片1之薄型化亦受到限制,致要求厚度薄可彎曲之封裝體。 COF係在此種要求下,以限定TCP功能之低成本產品開發 。COF爲了能與彎曲型TCP同一用途使用,由約40m之薄 膜狀捲帶載體材料之薄膜化薄膜構成。COF並無裝置孔, 與半導體元件接合之布線圖,係以捲帶載體材料裱褙。 就一般COF捲帶載體之製作步驟概略説明。 首先、將輸送用載體捲帶,貼在薄膜化2層構造之附金屬 1¾薄艇材料。其次、實施抗蚀塗布、曝光、顯像、j虫刻、 抗蝕剝離等各種處理,於金屬箔形成圖案。此外、將抗蝕 劑塗在未與半導體元件電極等連接之露出部分,予以絕緣 。最後、爲了使金屬箔圖案與半導體元件電極等之連接穩 定,在金屬箔圖案之電極連接部分,實施電鍍處理。 與TCP比較時之COF長處爲,捲帶載體之製作步驟簡單, 及材料成本低廉。又COF因捲帶載體材料本身柔軟,故除 半導體元件之裝載部周邊,任何處均可彎曲。此外、將補 強薄膜貼於捲帶載體背面之構造,亦可採用厚度25# m之極 薄之薄膜。 一方面、與TCP比較時之COF短處爲,因COF在薄膜上未 具有裝置孔,故半導體元件之安裝方向,即限定於如圖9所 示之俯式。故需在一平面上做封裝體之設計,爲了以減低 捲帶載體材料之成本降低,及縮小安裝面積爲目的,只有 以布線圖之細線化、半導體元件之面積縮小化,提高安裝 效率。但因依此種手段之安裝效率之提高,已達設計界限 -6- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閲讀背面之注意事項再填寫本頁) 裝---- 訂---------嫜 539904 A7 B7 五、發明說明() ,故最低所需封裝體面積必然已定,而有無法大幅縮小封 裝體面積之問題。 又即使以改善設計,能以一平面上之封裝體設計,實現 小之封裝體,惟將產生下述新問題。 ① 於小封裝體設構件裝載區時,裝載之構件間之間隔變小 ,構件之修正、即構件之修理·更換等困難。 ② 小封裝體因液晶面板與封裝體之接合面積變小,致因封 裝體彎曲時產生之應力,接合部分易剝離,而易引起接合 不良。上述問題②之對策有使薄膜化薄膜更薄以減小應力之 手法,惟薄膜之薄膜化有一定之技術界限。且過分減薄薄 膜時,因封裝體軟化,操作及搬運困難,故需要提高成本 要因之其他補強載體捲帶等。 此等課題隨著多輸出化需求附帶之封裝體之大型化,及 配線之細間距化之進展,要求封裝體之性能之提高,愈成 大問題。 經濟部智慧財產局員工消費合作社印製 --------------裝--------訂· (請先閱讀背面之注意事項再填寫本頁) 本發明爲解決如上先前手法之問題,其目的爲提供以兩 面裝載半導體元件及電路構件,以達成小型化及降低成本 ,更減小彎曲時之應力,以提高與外部之連接穩定性之捲 帶載體、封裝體與捲帶載體之製造方法。 發明之概述 本發明之捲帶載體,爲達成上述目的,其係覆蓋半導體 元件之一方全面之構造,且包含金屬圖案,俾與該半導體 元件之連接端子及外部連接,其特徵爲將該金屬圖案露出 上述半導體元件連接面之相反侧之面。 -7- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 539904 A7 B7 _ 5 五、發明說明() 依上述發明,可將含半導體元件之電路元件,連接於捲 帶載體具有之上下2面中,與半導體元件連接之面不同之面 ,露出之金屬圖案。 先前之未具有裝置孔,覆蓋半導體元件之一方全面之構 造之捲帶載體,其半導體元件連接之面相反侧之面係以基 膜覆蓋,而與内部及外部連接之金屬圖案並未露出。此種 捲帶载體與具有裝置孔之捲帶載體比較,雖具有製造成本 低廉等優點,惟半導體元件之安裝方向,將受限於俯式。 故需將封裝體整體構成於捲帶載體之一面上,致捲帶載體 及封裝體之小型化受限制。 依上述發明,因半導體元件連接之面相反侧之面亦露出 金屬圖案,故可將電路元件連接於此面,可用捲帶載體之 兩面,構成封裝體電路。因此、使封裝體小型化,比先前 之構造降低成本。又若爲一定尺寸之封裝體,因比先前設 計邊際寬裕,故擴大構件間之間隔,即易修正構件。 經濟部智慧財產局員工消費合作社印製 -------------裝--------訂. (請先閱讀背面之注意事項再填寫本頁) 此外、本發明之捲帶載體因未具基膜,故彎曲捲帶載體 時之應力,將減小起因基膜之應力之份。因此、彎曲封裝 體與外部接合時,可減少例如彎曲封裝體與液晶面板之連 接端子接合時之起因封裝體彎曲應力之接合不良。反之、 因封裝體之彎曲應力小,即可從小設計液晶面板等與連接 端子之接合面積,更可達成封裝體之小型化。 本發明之其他目的、特徵及優點,由以下所示記述應能 充分了解。又本發明之益處,依參考附圖之下列説明應可 明暸。 -8- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 539904 A7 ----— ___ 五、發明說明(6 ) ' 發明之實施形態 依圖説明本發明之一實施形態如下。 圖2(a)〜圖2(f)係本發明之c〇F (捲帶載體及封裝體)製造時 過程流程圖,及各過程之C0F之a_a斷面或b_b斷面之狀 態。 先如圖2(a)所示,於原材料之金屬羯1〇兩面,以錫或金實 施電鍍處理。金屬㈣縣形㈣,具代 終 ,有一、一厚、一、15/斗18 = 3 5 # m厚。 金屬箔1〇採用厚度5〜35#111者,本發明之c〇F可減薄至不 失硬性之程度,成爲易彎曲之構造。故以彎曲c〇f狀態與 外4連接時之COF之應力減小。由此、可提高(:〇{7與外部之 接合穩定性,減低連接不良之發生。比35" m厚之金屬箔1〇 對封裝體之小型化不利,—方面、未滿5"m厚者則製造困 難。又省略本步驟之電鍍處理,於圖2(c)所示後步驟之圖案 形成時,實施電鍍處理亦可。 經濟部智慧財產局員工消費合作社印制衣 I S-------- (請先閱讀背面之注意事項再填寫本頁) 其次、如圖2(b)所示,將金屬箔10貼於長形薄膜化薄膜6 (基膜)後,鑽輸送用及定位用孔之鏈輪孔8。薄膜化薄膜6係 厚度40# m之聚合系絕緣性膜(面電阻値爲1〇9 以上) 。薄膜化薄膜6與金屬箔1 〇相貼之方法,除黏接劑外可用適 當組合澱積、壓接。因於後步驟剝離薄膜化薄膜6,故金屬 羯10與薄膜化薄膜6之黏接強度並不過強,並容易剥離爲宜 。順利實施剥離步聲之較佳黏接強度,爲於剝離強度試驗 、即向垂直於黏接面方向,剥離相貼於金屬箔丨〇之薄膜 -9 - 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 5399〇4 A7 B7 五、 經濟部智慧財產局員工消費合作社印製 發明說明( 薄膜:6之強度试驗之相當於50〜200 g/cm2之黏接強度。 其次、如圖2(c)所示,於金屬箔1 〇貫施抗蚀塗布、曝光、 顯像、蝕刻、抗蝕剝離之各種處理,以得形成布線圖4 (金 屬圖案)狀悲之薄膜化薄膜6 (圖案膜)。此外、以電及外在 保護爲目的,形成布線圖4狀態之薄膜化薄膜6中,於IC晶 片1之裝載邵、構件裝載區9、連接部以外區,塗一層由聚 合系樹脂而成之覆蓋塗層3 (保護層)。 其次、如圖2(d)所示,以俯式方式之沖擊連接布線圖4與 1C晶片1之電極端子後,以樹脂2封住固定。此外、將電阻 及電容器等構件12,適當裝载於構件裝載區9。又在本步驟 後實施檢查步驟亦可。如本實施形態,薄膜化薄膜6採用高 電阻値材料(面電阻値爲109[Ω/ηι2]以上)時,薄膜化薄膜6 之導電性,比布線圖4等,其導電性將小至可忽視。故即使 設置在剝離薄膜化薄膜6前,確認布線圖4與1(:晶片【等之電 、機械連接性,或確認獨立之布線圖4間之絕緣性用檢查= 驟時,亦可避免薄膜化薄膜6之漏電流之誤判,而能確實且 容易實施檢查。 其次、如圖2(e)所示,剥離薄膜化薄膜6,露出金屬箔 之布線圖4。因此、布線圖4中、與外部連接之外部連接區 ’僅和層覆盖塗層3。又預先採用布線圖4及覆蓋塗層3、與 可選擇蚀刻之材料做爲薄膜化薄膜6,於本步驟僅㈣薄膜 化薄膜6,以去除薄膜化薄膜6亦可。 其次、如圖所示,爲了使c〇F形成最後外形尺寸,沖 穿加工(個別加工)成所希望之尺寸,予以封裝體m能 μ氏張尺石用^關豕鮮(cns)a4祕(2ι^7ρτ7 --------------裝--------訂· (請先閱讀背面之注咅?事項再填寫本頁) -10 - 539904 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明( 以剝離如圖2(e)之薄膜化薄膜6狀態下,做爲最後外形尺寸 時,即可省略本步驟。又因具有薄膜化薄膜6之圖2(d)之狀 態者之強度高於圖2(f)沖穿之單晶狀態者,長形操作容易, 故如圖2(e)及圖2(f)之步驟,在送達使用者後實施亦可。 圖1係芫成之COF之斷面圖。但圖上省略IC晶片1與布線圖 4之連接部。同樣、圖4係以圖2(d)所示步驟裝載構件12之 COF斷面圖。 由圖1可知,本發明之C0F封裝體厚度,由IC晶片1與布線 圖4與連接邵之厚度合計値決定。故與圖9所示先前之cop 比較,圖!所示本發明之C0F,僅能減薄薄膜化薄膜6之厚 度。但以圖4所示構造,構件12之厚度比…晶片1爲厚時, 封裝體厚度主要依構件12之厚度而定。 如圖9所示先前之C0F,可將安裝構件裝於布線圖*之區, 位於ic晶片!之旁邊位置。圖10雖亦表示先前之c〇f,惟於 同圖以對應圖1之形式,將上述區做爲可安裝區5表示。— 方面、本發明之COF係如圖i所示,因露出使用於與ic晶片 1連接之布線圖4下部,故可將該露出部分做爲可安裝區5, 利用於與外部之連接。故㈣晶片!之正下方部分,可安裝 於液晶顯示裝置等之外部裝置,可提高安裝效率,並可= 低封裝體步驟發生之搬運不良及操作不良。 又如圖3所示,除IC晶片β外’亦可以倒裝晶片安裝方 式更將1C晶片7安裝於布線圖4之兩面。 、 即可於1C晶片1接合 义布線圖4反面,以俯式接合IC晶片7, 成馬堆疊構造。如 此、則即使將如1C晶片1與1C晶片7之多 夕数+導體元件裝载 參紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) ^1 ϋ 1 1 n n ϋ n ϋ n ϋ l_i I ϋ an n n ϋ I ϋ ϋ ϋ ϋ ϋ 1 ϋ I I (請先閱讀背面之注意事項再填寫本頁) -11 - 539904 A7 五、發明說明( 於封裝體時,亦可縮小封裝體上半導體元件佔有之面積, 更可提高安裝效率。 又本實施形態之COF,係如圖4所示、因本發明之捲帶載 體,可安裝於金屬圖案兩面,故即使設有裝载構件12及固 定構件12用之焊錫11之區,亦可實現較小之封裝體。因此 、可在封裝體側,設置連接封裝體之電源供給主基板之電 路之一部分,而可使小封裝體與電源供給主基板之小型化 並存。 此外、本發明之COF,除1C晶片1及構件12之周邊區以外 ’具有僅由布線圖4與覆蓋塗層3構成之區。故本發明之 C〇F ’可將僅由布線圖4與覆蓋塗層3構成之區,做爲應力 小之彎曲區使用。 如此、上述捲帶載體,以具有僅由上述金屬圖案與積層 於孩金屬圖業之保護層構成之區爲宜。本發明之捲帶載體 ,多以彎曲狀態與外部接合。故上述捲帶載體,因具有僅 由上述金屬圖案與積層於該金屬圖案之保護層構成之區, 即做爲連接配線之金屬圖案,與以電、外在保護用保護層 义最小限度構造而成之區,故可將該區做爲應力小之彎曲 區使用。因此、彎曲封裝體與外部接合時,能更有效減低 起因封裝體彎曲應力之接合不良,或從小設計與外部連接 端子之接合面積。 又於上述捲帶載體之金屬圖案兩面,實施電鍍處理爲宜 。上述金屬圖案含與外部及内部連接之區,惟因於金屬圖 木兩面實施電鍍處理,故金屬圖案之連接區亦成兩面電鍍 -12- 本紙張尺度適用中國國家標準(CNS)A4規格(21〇 X 297公爱) (請先閱讀背面之注意事項再填寫本頁) -丨裝 ----訂---------广! 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 539904 A7 __ __ B7 五、發明說明(1(3) 狀態。故該連接區之任何面均能以良好且穩定狀態,連接 半導體元件及電路構件。由此、將含半導體元件之電路構 件,配置於封裝體兩面時,可在封裝體兩面實施信賴性高 之構件連接。此外、因在形成金屬圖案前,採用於金屬圖 案兩面全部實施電鍍處理之步驟,故能簡化電鍍處理,並 減少電鍍層之污染。 又上述金屬圖案之厚度以5〜35" m爲宜。上述金屬圖案因 佔有上述捲γ載體之主要構造,故由如上述限制金屬圖案 之厚度’可使捲帶载體減薄至不失其硬性之程度,成爲易 彎曲之構造。故以彎曲捲帶載體狀態與外部連接時之捲帶 載體之應力減小。由此、可提高捲帶載體與外部之接合穩 定性’減低連接不良之發生。 又上述捲帶載體亦以具有構件裝載區爲宜。例如由於在 半導體7C件與金屬圖案之外部連接區間,設構件裝載區, 即可將電阻及電容器等構件裝載於捲帶載體。本發明之捲 V載體因可安裝於金屬圖案兩面,故即使設該構件裝載區 亦可Α現車又小之封裝體。因此、可將連接封裝體之電源 仏t王基板電路之一部分,設於封裝體侧,而可使小封裝 體與電源供給主基板之小型化並存。 又上述捲帶載體亦以具有容易剝離之基膜層爲宜。捲帶 載體具備容易剝離之基膜層時,即能以具有基膜層之高強 度狀恶,搬運及操作,然後剝離基膜層,將電路構件裝於 金屬圖案,或與外部連接。 因此、捲帶载體之搬運及操作容易。又因先前爲將基膜 -13- 本紙張尺錢财規格(21〇 X 297公f ) • 11----II--- -- ^--------^--------- 請先閱讀背面之注意事項再填寫本頁) 539904 A7 _ B7__ 11 五、發明說明() 含於最後封裝體之構造,故基膜需選擇信賴性及彎曲性能 等較高,極受限制之材料。但本發明因基膜係在最後剝離 、去除,故可使用一般材料,而可降低成本。 又上述捲帶載體亦以倒裝晶片安裝方式,將半導體元件 安裝於上述金屬圖案兩面爲宜。茲所謂以倒裝晶片安裝方 式,將半導體元件安裝於上述金屬圖案兩面,即指將其他 半導體元件以俯式接合於半導體元件接合之金屬圖案反面 ,成爲堆疊構造之意。故即使將多數半導體元件安裝於載 體時,亦可減小該半導體元件佔有封裝體上之面積,提南 安裝效率。故即使安裝多數半導體元件時,亦可達成封裝 體之小型化及其附帶之成本之降低。 本發明之封裝體之製造方法,其特徵爲含個別加工上述 捲帶載體之步驟。例如由個別加工之沖穿加工於上述捲帶 載體,以製造封裝體。因此、可得能照樣實現上述捲帶載 體具有之技術效果之封裝體。 經濟部智慧財產局員工消費合作社印製 -------------裝--------訂· (請先閱讀背面之注意事項再填寫本頁) 本發明之捲帶載體之製造方法,其特徵爲包括:獲取圖 案膜之步驟,將黏接或積層於基膜之金屬箔予以圖案化, 以具備一定之金屬圖案;及剝離上述基膜之步驟,從上述 圖案膜剝離。 依上述發明,於基膜積層形成半導體元件之連接端子及 與外部連接用金屬圖案,從該金屬圖案剝離基膜。故依上 述方法製造之捲帶載體,與先前之捲帶載體比較,可大幅 減低去除基膜份之彎曲捲帶載體時之應力。因此、彎曲沖 穿捲帶載體所得封裝體,與外部接合時,可減低例如彎曲 -14- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 539904 A7 B7_ 12 五、發明說明() 封裝體,與液晶面板之連接端子接合時之起因封裝體彎曲 應力之接合不良。反之、因封裝體彎曲應力小,可設計更 小之與液晶面板等之連接端子之接合面積,更可達成封裝 體之小型化。 又依上述方法製造之捲帶載體,即使未具裝置孔,覆蓋 半導體元件一方之全面之構造,惟因金屬圖案露出上述半 導體元件連接之面相反側之面,故亦可將電路元件連接於 半導體元件連接之面相反侧之面,而可用捲帶載體兩面, 構成封裝體電路。 因此、與先前之構造比較,容易使封裝體小型化,而可 降低成本。此外、若爲一定尺寸之封裝體,因設計邊際比 先前寬裕,故由擴大構件間之間隔,即容易修正構件。 又依上述製造方法,能以具備基膜之高強度狀態,搬運 及操作捲帶膜,然後剝離基膜,將電路構件裝於金屬圖案 ,或與外部連接。由此、捲帶載體之搬運及操作容易。 此外、因先前爲將基膜含於最後封裝體之構造,故基膜 需選擇信賴性及彎曲性能等較高,極受限制之材料。但上 述製造方法,因基膜係在最後剝離、去除,故可使用一般 材料,而可降低成本。 經濟部智慧財產局員工消費合作社印製 ------------—裝--------訂· (請先閱讀背面之注意事項再填寫本頁) 又於上述製造方法,基膜以上述金屬圖案之電氣特性檢 查時,具有不發生漏電流之面電阻値爲宜。由於如此基膜 採用電阻値高之材料,故基膜部分之導電性,比布線圖部 分,小至可忽視。故即使設置在剝離基膜前,確認布線圖 與半導體元件等之電、機械連接性,或確認獨立之布線圖 -15- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 539904 A7 _B7__ 13 五、發明說明() 間之絕緣性用檢查步驟時,亦可避免因基膜部分之漏電流 之誤判,而能確實且容易實施檢查。 本發明之捲帶載體,其係具備布線圖,俾連接於半導體 元件之連接端子及外部,且彎曲自如,其特徵爲將該布線 圖露出上述半導體元件連接面之相反侧之面。 依上述構造,可將含半導體元件之電路元件,連接於露 出捲帶載體具有之上下2面中,連接半導體元件之面相反側 之面之布線圖。 故依上述發明,因金屬圖案亦露出連接半導體元件之面 相反側之面’故可將電路元件連接於此面,而可用捲帶載 體兩面構成封裝體電路。由此、可使封裝體小型化,比先 前之構造降低成本。又若爲一定尺寸之封裝體,因設計邊 際比先前寬裕,故由擴大構件間之間隔,即容易修正構件。 經濟部智慧財產局員工消費合作社印製 -------------裝--------訂· (請先閱讀背面之注意事項再填寫本頁) 此外、本發明之捲帶載體因未具基膜,故彎曲捲帶載體 時之應力,僅減小起因基膜之應力之份。因此、彎曲封裝 體,與外部接合時,即可減低例如彎曲封裝體,與液晶面 板之連接端子接合時之起因封裝體彎曲應力之接合不良。 反之、因封裝體彎曲應力小,可設計更小之與液晶面板等 之連接端子接合面積,更可達成封裝體之小型化。 本發明之捲帶載體,其係於兩側面具有露出區,且具備 布線圖,俾連接於半導體元件之連接端子及外部,其特徵 爲一方之侧面係連續平面狀。 依上述構造,可將含半導體元件之電路元件,連接於露 出捲帶載體具有之上下2面中,連接半導體元件之面相反侧 -16- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 539904 A7 B7__ 14 五、發明說明() 之面之布線圖。 故依上述發明,因金屬圖案亦露出連接半導體元件之面 相反側之面,故可將電路元件連接於此面,而可用捲帶載 體兩面構成封裝體電路。由此、可使封裝體小型化,比先 前之構造降低成本。又若爲一定尺寸之封裝體,因設計邊 際比先前寬裕,故由擴大構件間之間隔,即容易修正構件。 此外、本發明之捲帶載體因未具基膜,故彎曲捲帶載體 時之應力,僅減小起因基膜之應力之份。因此、彎曲封裝 體,與外部接合時,即可減低例如彎曲封裝體,與液晶面 板之連接端子接合時之起因封裝體彎曲應力之接合不良。 反之、因封裝體彎曲應力小,可設計更小之與液晶面板等 之連接端子接合面積,更可達成封裝體之小型化。 本發明之捲帶載體之製造方法,其特徵係包括··獲得圖 案膜之步驟,將黏接或積層於基膜之導電體予以圖案化, 以具備一定之配線圖案;及剝離上述基膜之步騍,從上述 圖案膜剝離。 經濟部智慧財產局員工消費合作社印制衣 --------------裝--------訂· (請先閱讀背面之注意事項再填寫本頁) 依上述發明,於基膜積層形成半導體元件之連接端子及 與外部連接用金屬圖案,從該金屬圖案剥離基膜。故依上 述方法製造之捲帶載體,與先前之捲帶載體比較,可大幅 減低去除基膜份之彎曲捲帶載體時之應力。因此、彎曲沖 穿捲帶載體所得封裝體,與外部接合時,可減低例如彎曲 封裝體,與液晶面板之連接端子接合時之起因封裝體彎曲 應力之接合不良。反之、因封裝體彎曲應力小,可設計更 小之與液晶面板等之連接端子之接合面積,更可達成封裝 -17- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 539904 A7 B7 15 五、發明說明( 體之小型化。 又依上述方法製造之捲帶載體,即使未具裝置孔,覆蓋 半導體元件一方之全面之構造,惟因金屬圖案露出上述半 導體元件連接之面相反側之面,故亦可將電路元件連接於 半導體元件連接之面相反側之面’而可用播帶載體兩面, 構成封裝體電路。 因此、與先前之構造比較,容易使封裝體小型化,而可 降低成本。此外、若爲一定尺寸之封裝體,因設計邊際比 先前寬裕,故由擴大構件間之間隔,即容易修正構件。 又依上述製造方法,能以具備基膜之高強度狀態,搬運 及操作捲帶膜,然後剝離基膜,將電路構件裝於金屬圖案 或興外邓連接C»由此、捲帶載體之搬運及操作容易。 此外、因先前爲將基膜含於最後封裝體之構造,故基膜 需選擇信賴性及彎曲性能等較高’極受限制之材料。但上 述製造方法,因基膜係在最後剝離、去除,故可使用一般 材料,而可降低成本。 最好包括:相貼上述基膜與導電體之步驟,以測定剝離 強度之剝離強度試驗,使其成爲5。〜細〆之剝離強度; 或積層之步,驟。 由於容易剝離基膜盘道泰 在一' 腰/、寸體,故能順利露出布線圖。又 =1:上述範圍時,即不容易剝離捲帶載體與基膜 捲社生產過程無法順利進行,若勉強剝離則連 離:乂二:構件之—部分亦剥離之問題發生。此外、剝 度小於上述範圍時’在捲帶载體之生產過程中,捲帶 ___________l!t--------1---------r— (請先閱讀背面之注意事項再填寫本頁) _ 經濟部智慧財產局員工消費合作社印製 -18- 本紙張尺度中關家標準規格(21[ X 297公釐、 16539904 A7 五、發明說明( 載體與基膜發生相錯,而發生生產不良等問題。 本發明因以上述50〜200 g/m2範圍之剝離強度相貼,或積 層,故能防止如上述問題之發生,而能順利生產。 最好包括使用能選擇蝕刻上述基膜之材料,以蝕刻去除 基膜之步驟。 ,:此、容易剝離基膜與導電體。又無需考慮相貼基膜與 導電體時,或積層#之剝離強度,可排除剝離過程發生之 生產不良等問題。 於發明之詳細説明項中之具體實施形態或實施例,到底 :使本發明之技藝内容明確者,並不限於其具體例而狹義 解釋,在本發明之精神與下述申請專利之範圍内,可予各 種變更實施。 圖式之簡要説明 圖1係本發明之實施形態有關之C0F封裝體之斷面構造説 明圖。 圖2(a)〜圖2(f)係本發明之實施形態有關之封裝體製造過程 説明圖。 圖3係本發明之實施形態有關之封裝體爲$疊構造時之斷 面構造説明圖。 圖4係本發明之實施形態有關之封裝體爲構件裝載型時之 斷面構造説明圖。 圖5係將皆曲構造之先前之封裝體裝於液晶面板之狀態説 明圖。 -ί Μ.-------- (請先閱讀背面之注意事項再填寫本頁) 圖 6係將構件裝載型《先前之封裝體裝於液晶 面板之狀 態 本紙張尺度適用中_豕料(CNS)A4規格⑵Q χ 297^^ -19- 539904 A7 _B7_ 五、發明說明() 説明圖。 圖7係以俯式安裝之先前封裝體斷面構造説明圖。 圖8係以仰式安裝之先前封裝體斷面構造説明圖。 圖9係以俯式安裝之先前COF封裝體斷面構造説明圖。 圖10係先前之COF封裝體斷面構造説明圖。 元件符號之説明 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -20- 1 1C晶片(半導體元件) 2 樹脂 3 覆蓋塗層(保護層) 4 布線圖(金屬圖案) 5 可安裝區 6 薄膜化膜(基膜) 7 1C晶片(半導體元件) 10 金屬羯 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐)
Claims (1)
- 539904公告本'申請專利範圍 經濟部智慧財產局員工消費合作社印製 種捲帶載體’其係覆蓋半導體元件之—方全面之構造 且包含金屬圖案,俾與該半導體元件之連 部連接,其特徵爲將該金屬圖案露出上述半導;::: 接面之相反側之面。 千寸肢凡件連 2. =申請專利範圍第丨項之捲帶载體,其中具有僅由上述全 屬圖案與積層於該金屬圖案之保護層構成之區。 3. 如申請專利範圍第i項之捲帶載體,其中 之兩面施予電鍍處理。 、至屬圖末 4· 範圍第1項之捲帶載體,其中上述金屬圖案之 乂予度爲5〜35/j m。 5· ^申請專利範圍p項之振帶載體,其中具備構件裝载 I種捲帶載體,其係於申請專利範圍第i项之採帶載體, 連接容易剝離之基膜層。 如申請專利範圍第i項之捲帶載體,其中以倒裝晶片 ,將半導體元件安裝於上述金屬圖案兩面。叩" 裝體之製造方法,其係包含將中請專利範圍第旧 <捲V载體,個別加工之步驟。 /、 -種捲帶載體之製造方法’其係包括:獲得 =將黏接或積料基膜之金屬箱予以圖案化,以㈣ 足之金屬圖案;及剝離上述基膜之步 膜剝離。 “腱、驟,從上述圖案 10·如申請專利範圍第9項之捲擊載體之製 土膜具有上述金屬圖案之電氣特性檢查時,不產生漏電 6 8. 9· -21 (210 χ 297^釐) 丨— !! — — !夂敦! —訂! I--線.* (請先閲讀背面之注意事項再填寫本頁) 539904 A8 B8 C8六、申請專利範圍 流之面電阻値。 (請先閱讀背面之注意事項再填寫本頁) 11. 一種捲帶載體,其係具備布線圖,俾連接於半導體元件 之連接端子及外部,且彎曲自如,其特徵爲將該布線圖 露出上述半導體元件連接面之相反側之面。 12. —種捲帶载體’其係於兩側面具有露出區,且具備布線 圖’俾連接於半導體元件之連接端子及外部,其特歡爲 一方之侧面係連續平面狀。 13· —種捲帶載體之製造方法,其係包括:獲得圖案膜之步 驟’將黏接或積層於基膜之導電體予以圖案化,以具備 一定之布線圖;及剥離上述基膜之步驟,從上述圖案膜 剝離。 14. 如申請專利範圍第13項之捲帶載體之製造方法,其中包 括··相貼上述基膜與導電體之步驟,以測定剝離強度之 剝離強度試驗,使其成爲50〜200 g/m2之剝離強度;或積 層之步驟。 15. 如申請專利範圍第13項之捲帶載體之製造方法,其中包 括使用能選擇蝕刻上述基膜之材料,以蝕刻去除基膜之 步驟。 經濟部智慧財產局員工消費合作杜印製 -22- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐)
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US7173322B2 (en) * | 2002-03-13 | 2007-02-06 | Mitsui Mining & Smelting Co., Ltd. | COF flexible printed wiring board and method of producing the wiring board |
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KR100505665B1 (ko) * | 2003-01-14 | 2005-08-03 | 삼성전자주식회사 | 테스트용 패드가 이면에 형성된 테이프 패키지 및 그검사방법 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP2591370B2 (ja) | 1991-06-27 | 1997-03-19 | 三菱電機株式会社 | 燃焼制御装置 |
KR0142048B1 (ko) | 1994-09-30 | 1998-06-15 | 엄길용 | 액정표시장치용 탭패키지 실장방법 |
AU4321997A (en) * | 1996-10-17 | 1998-05-15 | Seiko Epson Corporation | Semiconductor device, method of its manufacture, circuit substrate, and film carrier tape |
JP3214470B2 (ja) * | 1998-11-16 | 2001-10-02 | 日本電気株式会社 | マルチチップモジュール及びその製造方法 |
JP3512655B2 (ja) * | 1998-12-01 | 2004-03-31 | シャープ株式会社 | 半導体装置およびその製造方法並びに該半導体装置の製造に使用される補強用テープ |
US6154366A (en) * | 1999-11-23 | 2000-11-28 | Intel Corporation | Structures and processes for fabricating moisture resistant chip-on-flex packages |
US6423570B1 (en) * | 2000-10-18 | 2002-07-23 | Intel Corporation | Method to protect an encapsulated die package during back grinding with a solder metallization layer and devices formed thereby |
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