KR20060051448A - 관통 전극을 구비한 기판의 제조 방법 - Google Patents

관통 전극을 구비한 기판의 제조 방법 Download PDF

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KR20060051448A
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electrode
metal post
layer
metal layer
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KR1020050087527A
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나오유키 고이즈미
아키노리 시라이시
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신꼬오덴기 고교 가부시키가이샤
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Abstract

본 발명은 결점이 전혀 발생하지 않고, 반도체 기판에 관통 전극이 설치된 구조의 관통 전극을 구비한 기판의 제조 방법을 제공하는 것을 과제로 한다.
임시 기판(10) 위에 상기 임시 기판(10)으로부터 박리할 수 있는 상태로 금속 포스트(18a)를 형성하는 공정과, 금속 포스트(18a)에 대응하는 위치에 관통 구멍(20x)이 설치된 정규 기판(20)을 임시 기판(10) 위에 배치함으로써, 정규 기판(20)의 관통 구멍(20x)에 임시 기판(10) 위의 금속 포스트(18a)를 삽입하는 공정과, 임시 기판(10)을 금속 포스트(18a)로부터 박리함으로써, 정규 기판(20)을 관통하는 금속 포스트(18a)로 이루어지는 관통 전극(18)을 얻는 공정을 포함한다.
결점, 결함, 임시 기판, 금속 포스트, 정규 기판

Description

관통 전극을 구비한 기판의 제조 방법{METHOD OF MANUFACTURING A SUBSTRATE WITH THROUGH ELECTRODES}
도 1은 본 발명의 제 1 실시예의 관통 전극을 구비한 기판의 제조 방법을 나타내는 제 1 단면도.
도 2는 본 발명의 제 1 실시예의 관통 전극을 구비한 기판의 제조 방법을 나타내는 제 2 단면도.
도 3은 본 발명의 제 1 실시예의 관통 전극을 구비한 기판의 제조 방법을 나타내는 제 3 단면도.
도 4는 본 발명의 제 1 실시예에 따른 관통 전극을 구비한 기판을 인터포저(interposer)에 적용한 예를 나타내는 단면도.
도 5는 본 발명의 제 1 실시예에 따른 관통 전극을 구비한 기판을 반도체 디바이스에 적용하고, 이것을 3 차원적으로 적층하여 접속한 예를 나타내는 단면도.
도 6은 본 발명의 제 2 실시예의 관통 전극을 구비한 기판의 제조 방법을 나타내는 제 1 단면도.
도 7은 본 발명의 제 2 실시예의 관통 전극을 구비한 기판의 제조 방법을 나타내는 제 2 단면도.
도 8은 본 발명의 제 2 실시예에 따른 관통 전극을 구비한 기판을 MEMS 디바 이스의 실장 기판에 적용한 예를 나타내는 단면도.
도 9는 본 발명의 기타 실시예의 관통 전극을 구비한 기판의 제조 방법에서의 금속 포스트의 형성 방법을 나타내는 단면도.
*도면의 주요 부분에 대한 부호의 설명*
1, 1a, 1b : 관통 전극을 구비한 기판
10 : 임시 기판(temporal substrate)
12 : 박리층
14 : 시드(seed) 금속층
16 : 레지스트막
16x, 20x : 개구부
18a : 금속 포스트(post)
18 : 관통 전극
18x : 상측 접속부
18y : 하측 접속부
20 : 반도체 기판
20a : 볼록부
20b : 오목부
22 : 절연층
24a : 상형(upper die)
24b : 하형(lower die)
30 : 회로 기판
32 : 수지 기판
36, 52 : 외부 접속 단자
38 : 비어 포스트(via post)
34 : 배선 패턴
40 : 반도체 칩
42, 42a, 42b, 54 : 범프(bump)
44 : 밀봉 수지
50 : MEMS 디바이스
56 : 가동부(可動部)
본 발명은 관통 전극을 구비한 기판의 제조 방법에 관한 것이며, 보다 상세하게는, 기판의 두께 방향으로 관통하는 관통 전극에 의해 기판의 상하측을 도통(導通) 가능하게 하는 구조의 관통 전극을 구비한 기판의 제조 방법에 관한 것이다.
종래 기판의 두께 방향으로 관통 전극이 형성되어, 기판의 상하측을 도통 가능하게 하는 구조의 관통 전극을 구비한 기판이 있다. 특허 문헌 1에는, 수지 필름 중에 지지 시트(sheet)나 구리 포일(copper foil) 위에 형성된 돌기 형상 도체(導體)를 관통시킴으로써, 수지 필름을 관통하는 도전체가 형성된 구조의 전기 접속 장치를 제조하는 방법이 기재되어 있다.
또한, 특허 문헌 2 및 3에는, 합성수지 시트 위에 도전성 범프를 형성하고, 그 상하에 덧댐판(wear plate)을 배치하여 가열 및 가압함으로써, 도전성 범프를 합성수지 시트의 두께 방향으로 삽입하는 방법이 기재되어 있다.
[특허 문헌 1] 일본국 공개특허평 7-73920호 공보
[특허 문헌 2] 일본국 공개특허평 7-231163호 공보
[특허 문헌 3] 일본국 공개특허평 6-342977호 공보
그런데, 최근에는 반도체 기판(실리콘 등)에 관통 전극이 형성된 구조의 관통 전극을 구비한 기판이 개발되고 있다. 이러한 관통 전극을 구비한 기판은, 예를 들어 회로 기판과 이것에 실장되는 반도체 칩 사이에 배치되고, 반도체 칩이 관통 전극을 구비한 기판을 통하여 회로 기판에 전기적으로 접속된다. 또는, 반도체 소자가 형성된 반도체 기판을 적층하여 전기적으로 접속하기 위해, 반도체 기판에 관통 전극을 설치하는 경우도 있다.
이러한 관통 전극을 구비한 기판의 제 1 제조 방법으로서는, 먼저 관통 구멍이 형성된 반도체 기판을 절연층으로 피복하고, 그 반도체 기판의 하측에 금속 포일을 점착한다. 또한, 그 금속 포일을 도금 급전층으로 이용하는 전해 도금에 의해 관통 구멍 내에 관통 전극을 형성한 후에, 금속 포일을 제거함으로써, 관통 전극을 얻는다.
또한, 제 2 제조 방법으로서는, 먼저 반도체 기판에 이것을 관통하지 않는 블라인드 비어(blind via)를 형성하고, 또한 반도체 기판을 산화하여 그 표면에 절연층을 형성한다. 그 후에, CVD법에 의해 시드층을 반도체 기판의 상면에 형성하고, 전해 도금에 의해 블라인드 비어를 충전하는 금속층을 형성한다. 이어서, 반도체 기판을 배면(背面) 측으로부터 연삭(硏削)하여 블라인드 비어의 하측 금속층을 노출시키고, 또한 실리콘 기판의 상측 금속층을 제거함으로써, 관통 전극을 얻는다.
그러나, 상기한 제 1 제조 방법에서는, 전해 도금에 의해 관통 전극을 형성할 때에, 기판 내에서 관통 전극의 높이에 편차가 발생한다는 문제가 있다. 관통 전극의 상부를 연마 등에 의해 깎아 평탄화하는 방법을 생각할 수 있지만, 반도체 기판에 반도체 소자가 형성되어 있을 경우는, 반도체 소자에 손상을 줄 우려가 있다.
또한, 상기한 제 2 제조 방법에서는, 박판(薄板)의 반도체 기판(예를 들어 200 ㎛ 정도 이하) 편면(片面)에 비교적 고온(350 ℃ 이상)의 CVD법에 의해 시드층을 형성할 필요가 있기 때문에, 열처리에 의해 반도체 기판이 휘거나 반도체 소자에 손상을 줄 우려가 있다.
또한, 상기한 특허 문헌 1 내지 3의 제조 방법에서는, 반도체 기판에 관통 전극을 형성하는 것은 곤란하다.
본 발명은 이상의 과제를 감안하여 창작된 것으로서, 결점이 전혀 발생하지 않고, 반도체 기판 등에 관통 전극을 형성할 수 있는 관통 전극을 구비한 기판의 제조 방법을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해, 본 발명은 관통 전극을 구비한 기판의 제조 방법에 관한 것으로서, 임시 기판의 상방(上方)에 상기 임시 기판으로부터 박리할 수 있는 상태로 금속 포스트를 형성하는 공정과, 상기 금속 포스트에 대응하는 위치에 관통 구멍이 설치된 정규(正規) 기판을 상기 임시 기판 위에 배치함으로써, 상기 기판의 관통 구멍에 상기 임시 기판 위의 상기 금속 포스트를 삽입하는 공정과, 상기 임시 기판을 상기 금속 포스트로부터 박리함으로써, 상기 기판을 관통하는 상기 금속 포스트로 이루어지는 상기 관통 전극을 얻는 공정을 갖는 것을 특징으로 한다.
본 발명의 적합한 일 형태에서는, 임시 기판 위에 박리층 및 시드 금속층(금속 포일)이 차례로 형성된 후에, 시드 금속층 위에 전해 도금에 의해 금속 포스트가 형성된다. 그 후에, 금속 포스트에 대응하는 위치에 관통 구멍이 설치된 정규 기판(전면(全面)에 절연층이 형성된 반도체 기판 등)이 임시 기판 위에 배치되어, 정규 기판의 관통 구멍에 금속 포스트가 삽입된다. 이어서, 박리층과 시드 금속층의 계면(界面)으로부터 임시 기판이 박리되고, 또한 시드 금속층이 제거되거나, 또는 시드 금속층이 관통 전극에 접속되도록 패터닝된다. 관통 전극이 형성되는 정규 기판(반도체 기판)은 반도체 소자가 형성된 소자 기판일 수도 있고, 또는 반도체 소자가 형성되지 않은 단순한 기판일 수도 있다.
이와 같이, 본 발명의 적합한 형태에서는, 임시 기판 위에 박리층을 통하여 형성된 시드 금속층 위에 금속 포스트가 형성되고, 이 금속 포스트가 정규 기판의 관통 구멍에 삽입된 후에, 임시 기판이 박리되어 폐기된다. 이러한 방법을 채용함으로써, 관통 전극이 설치되는 정규 기판(반도체 기판) 위에 열처리를 수반하는 CVD에 의해 시드 금속층을 형성할 필요가 없고, 반도체 기판은 실온(室溫)으로 유지되기 때문에, 박판의 반도체 기판이 휘거나 반도체 기판에 형성된 반도체 소자에 손상을 주는 문제가 회피된다.
또한, 임시 기판 위에 금속 포스트를 미리 형성하여 둠으로써, 반도체 기판의 관통 구멍에 전해 도금에 의해 금속 포스트를 직접 형성할 필요가 없어지기 때문에, 제조 방법에 필요한 시간 및 노력의 감소를 도모할 수 있다.
또한, 금속 포스트의 높이에 편차가 발생하는 경우일지라도, 임시 기판 위에서 금속 포스트의 상부를 연마하거나 하여 레벨링(leveling)을 행할 수 있기 때문에, 반도체 기판에 반도체 소자가 형성되어 있는 경우일지라도, 금속 포스트를 레벨링할 때에 반도체 소자에 손상을 줄 우려도 없다.
본 발명의 관통 전극을 구비한 기판은, 반도체 기판에 관통 전극을 설치하여, 반도체 칩과 회로 기판을 정합(整合)시키는 인터포저로서 사용할 수도 있고, 반도체 소자가 형성된 반도체 기판에 관통 전극을 설치하여, 복수의 반도체 디바이스가 3 차원적으로 적층되어 관통 전극을 통하여 상호 접속되도록 할 수도 있다. 또는, 관통 전극을 구비한 기판의 중앙 주요부에 오목부를 설치함으로써, MEMS 디바이스의 가동부를 오목부에 수용하여 실장하는 실장 기판에 적용할 수도 있다.
이하, 본 발명의 실시예에 대해서 첨부 도면을 참조하여 설명한다.
(제 1 실시예)
도 1 내지 도 3은 본 발명의 제 1 실시예의 관통 전극을 구비한 기판의 제조 방법을 차례로 나타내는 단면도이다. 제 1 실시예의 관통 전극을 구비한 기판의 제조 방법은, 도 1의 (a)에 나타낸 바와 같이, 먼저 임시 기판(10)을 준비하고, 그 임시 기판(10) 위에 박리층(12)을 형성한다. 임시 기판(10)으로서는 반도체 기판(실리콘 웨이퍼나 실리콘 칩 등)이 적합하게 사용되며, 또한 박리층(12)으로서는 상온(常溫)에서 임시 기판(10) 및 박리층(12) 위에 형성되는 시드 금속층과 점착하고, 열을 가하면 시드 금속층과의 계면으로부터 박리할 수 있는 특성을 갖는 열박리 테이프가 적합하게 사용된다.
그 후에, 도 1의 (b)에 나타낸 바와 같이 박리층(12) 위에 시드 금속층(14)을 형성한다. 시드 금속층(14)으로서는, 구리(Cu) 등으로 이루어지는 금속 포일이 적합하게 사용되고, 박리층(12) 위에 점착된다. 이어서, 도 1의 (c)에 나타낸 바와 같이 시드 금속층(14) 위에 레지스트막(16)을 형성한다. 레지스트막(16)의 형성 방법으로서는, 레지스트 도포액을 스핀 코팅 등에 의해 형성할 수도 있고, 또는 드라이 필름 레지스트를 점착할 수도 있다.
이어서, 도 1의 (d)에 나타낸 바와 같이 레지스트막(16)에 대하여 노광 및 현상을 행함으로써, 레지스트막(16)에 개구부(16x)를 형성한다.
이어서, 도 2의 (a)에 나타낸 바와 같이 시드 금속층(14)을 도금 급전층으로 이용하는 전해 도금에 의해, 레지스트막(16)의 개구부(16x) 내에 Cu 등으로 이루어지는 금속 포스트(18a)를 형성한다. 그 후에, 레지스트막(16)이 박리액 또는 드라이 에싱(dry ashing)에 의해 제거된다. 이것에 의해, 도 2의 (b)에 나타낸 바와 같이 임시 기판(10) 위의 시드 금속층(14) 위에 세워 설치하는 금속 포스트(18a)가 노출된다. 금속 포스트(18a)는 나중에 반도체 기판을 관통하여 설치되는 관통 전극으로 된다.
또한, 금속 포스트(18a) 높이의 편차가 문제시될 경우는, 도 2의 (a)의 공정 후(레지스트막(16)을 제거하기 전)에, 금속 포스트(18a)의 상부를 CMP 등에 의해 연마함으로써 금속 포스트(18a)를 레벨링하여 높이의 편차를 저감시키도록 할 수도 있다. 이 경우, 임시 기판(10)에는 반도체 소자가 형성되어 있지 않기 때문에, 반도체 소자에 손상을 줄 우려는 없다.
또한, 도 2의 (c)에 나타낸 바와 같이, 관통 전극이 형성되는 정규 기판으로서, 관통 구멍(20x)이 형성된 반도체 기판(20)(두께가 예를 들어 200 ㎛ 이하인 실리콘 웨이퍼나 실리콘 칩 등)을 준비하고, 그 반도체 기판(20)을 열산화함으로써, 반도체 기판(20)의 양면 및 관통 구멍(20x)의 내면에 실리콘 산화층으로 이루어지는 절연층(22)을 형성한다. 반도체 기판(20)의 관통 구멍(20x)은 반도체 기판(20) 위에 개구부가 설치된 레지스트막을 마스크로 한 건식 에칭(RIE 등)에 의해 형성된다. 또한, 반도체 기판(20)의 관통 구멍(20x)은 상기한 임시 기판(10) 위에 형성된 금속 포스트(18a)에 대응하는 위치에 형성된다. 반도체 기판(20)은 반도체 소자 등이 형성된 소자 기판일 수도 있고, 또는 반도체 소자가 형성되지 않은 단순한 기판일 수도 있다.
그리고, 마찬가지로, 도 2의 (c)에 나타낸 바와 같이, 반도체 기판(20)의 관통 구멍(20x)이 임시 기판(10) 위의 금속 포스트(18a)에 대응하도록 위치 맞춤한 상태에서, 반도체 기판(20)을 임시 기판(10) 위에 배치한다. 이것에 의해, 도 2의 (d)에 나타낸 바와 같이, 반도체 기판(20)의 관통 구멍(20x)에 금속 포스트(18a)가 삽입된다. 이 때, 반도체 기판(20)의 두께는 금속 포스트(18a)의 높이보다도 얇게 설정되어 있고, 금속 포스트(18a)는 반도체 기판(20)의 상면으로부터 돌출되는 돌출부(18b)를 가진 상태에서 반도체 기판(20)의 관통 구멍(20x)에 삽입된다.
이어서, 도 3의 (a)에 나타낸 바와 같이, 하형(24b) 위에 도 2의 (d)의 구조체를 배치하고, 상형(24a)에 의해 그 구조체를 프레스(press)(가압)함으로써, 반도체 기판(20)의 상면으로부터 돌출되는 금속 포스트(18a)의 돌출부(18b)를 찌그러뜨린다. 이것에 의해, 도 3의 (b)에 나타낸 바와 같이, 금속 포스트(18a)의 돌출부(18b)가 횡방향으로 연장되어 상측 접속부(18x)가 형성된다. 또한, 반도체 기판(20)의 관통 구멍(20x) 내의 금속 포스트(18a)가 횡방향으로 연장됨으로써, 관통 구멍(20x)과 금속 포스트(18a) 사이의 틈이 매립되고, 이것에 의해 금속 포스트(18a)가 반도체 기판(20)의 관통 구멍(20x)에 고정된다.
이어서, 도 3의 (c)에 나타낸 바와 같이, 100∼200℃의 온도에서 열처리함으로써, 박리층(12)과 시드 금속층(14)의 계면으로부터 박리하고, 박리층(12)이 점착된 임시 기판(10)이 폐기된다.
그 후, 도 3의 (d)에 나타낸 바와 같이, 도 3의 (c)의 구조체로부터 시드 금속층(14)을 선택적으로 제거한다. 시드 금속층(14)은 습식 에칭 또는 연마에 의해 제거된다.
이렇게 하여, 임시 기판(10) 위에 형성된 금속 포스트(18a)가 반도체 기판 (20)의 관통 구멍(20x)에 설치되는 관통 전극(18)으로 되고, 관통 전극(18) 아래에 하측 접속부(18y)가 노출된다. 이것에 의해, 본 실시예의 관통 전극을 구비한 기판(1)이 얻어진다.
또한, 상기 형태에서는 시드 금속층(14)을 제거했지만, 시드 금속층(14)을 포토리소그래피 및 에칭에 의해 패터닝함으로써, 반도체 기판(20)의 하면에 관통 전극(18)에 접속되는 배선 패턴을 형성하여 하측 접속부로 할 수도 있다.
이상 설명한 바와 같이, 본 실시예의 관통 전극을 구비한 기판의 제조 방법에서는, 먼저 임시 기판(10) 위에 박리층(12) 및 시드 금속층(14)이 형성된 후에, 소요부에 개구부(16x)가 설치된 레지스트막(16)이 시드 금속층(14) 위에 형성된다. 이어서, 시드 금속층(14)을 도금 급전층으로 이용하는 전해 도금에 의해 레지스트막(16)의 개구부(16x)에 금속 포스트(18a)가 형성되고, 그 후에 레지스트막(16)이 제거된다.
이어서, 금속 포스트(18a)에 대응하는 부분에 관통 구멍(20x)이 설치되며, 전면이 절연층(22)으로 피복된 반도체 기판(20)을 준비하고, 그 반도체 기판(20)이 임시 기판(10) 위에 배치되어, 반도체 기판(20)의 관통 구멍(20x)에 금속 포스트(18a)가 삽입된다. 그 후에, 반도체 기판(20)의 상면으로부터 돌출되는 금속 포스트(18a)의 돌출부(18b)가 프레스에 의해 찌그러뜨려져, 상측 접속부(18x)가 형성되는 동시에, 금속 포스트(18a)가 반도체 기판(20)의 관통 구멍(20x)에 고정된다.
또한, 박리층(12)과 시드 금속층(14)의 계면으로부터 박리되어, 박리층(12)이 점착된 임시 기판(10)이 폐기된 후에, 시드 금속층(14)이 제거된다. 이것에 의 해, 금속 포스트(18a)의 하면이 노출되고, 금속 포스트(18a)가 반도체 기판(20)을 관통하는 관통 전극(18)으로 된다. 그리고, 관통 전극(18)의 상측 및 하측이 각각 상측 접속부(18x) 및 하측 접속부(18y)로 된다. 이렇게 하여, 반도체 기판(20)의 상하측을 도통 가능하게 하는 관통 전극(18)이 반도체 기판(20)의 관통 구멍(20x)에 형성된다. 복수의 관통 전극(18)은 반도체 기판(20)의 양면 및 관통 구멍(20x)의 내면에 형성된 절연층(22)에 의해 전기적으로 절연된다.
이와 같이, 본 실시예에서는 임시 기판(10) 위에 형성된 시드 금속층(14)을 도금 급전층으로서 이용하여 금속 포스트(18a)를 전해 도금에 의해 형성하기 때문에, 관통 전극(18)이 삽입되는 반도체 기판(20) 위에 열처리를 수반하는 CVD에 의해 시드 금속층을 형성할 필요가 없고, 반도체 기판(20)이 실온으로 유지되기 때문에, 박판의 반도체 기판(20)에 휨이 발생할 우려가 없어진다. 또한, 반도체 기판(20)에 반도체 소자가 형성되어 있는 경우일지라도, 반도체 기판(20)에는 열처리가 실시되지 않기 때문에, 반도체 소자에 손상을 줄 우려도 없다.
또한, 도 2의 (d)의 공정 후에, 금속 포스트(18a)를 레벨링하여 높이의 편차를 저감시키는 경우일지라도, 임시 기판(10)에는 반도체 소자가 형성되어 있지 않기 때문에, 반도체 소자에 손상을 줄 우려도 없고, 각종 레벨링 방법을 채용할 수도 있다.
또한, 레지스트막(16)의 개구부(16x) 내에 전해 도금에 의해 금속 포스트(18a)를 형성하는 공정은 비교적 긴 시간을 필요로 하지만, 임시 기판(10) 위에 미리 금속 포스트(18a)를 형성하여 둠으로써, 반도체 기판(20)에 관통 전극(18)을 형 성하는 시간과 노력을 단축시킬 수 있고, 제품 납기의 단축화를 도모할 수 있다.
도 4에는 본 발명의 제 1 실시예의 관통 전극을 구비한 기판(1)을 반도체 칩과 회로 기판을 정합시키는 인터포저에 적용한 예가 도시되어 있다.
도 4에 나타낸 바와 같이, 회로 기판(30)에서는 수지 기판(32)에 이것을 관통하는 비어 포스트(38)가 설치되어 있고, 수지 기판(32)의 상면에 형성된 배선 패턴(34)이 비어 포스트(via post)(38)를 통하여 수지 기판(30)의 하면 측에 형성된 외부 접속 단자(36)에 접속되어 있다.
그리고, 본 실시예의 관통 전극을 구비한 기판(1)의 관통 전극(18)의 하측 접속부(18y)가 범프(42a)를 통하여 회로 기판(30)의 배선 패턴(34)에 접속되어 있다. 또한, 관통 전극을 구비한 기판(1)의 관통 전극(18)의 상측 접속부(18x)에 범프(42b)를 통하여 반도체 칩(40)이 접속되어 있다.
이렇게 하여, 본 실시예의 관통 전극을 구비한 기판(1)은 회로 기판(30)과 이것에 실장되는 반도체 칩(40)(CPU 등) 사이에 배치되고, 반도체 칩(40)의 단자가 회로 기판(30)의 단자에 정합 또는 그리드(grid) 변환되어 전기적으로 접속된다.
또한, 도 5에 나타낸 바와 같이, 본 발명의 관통 전극을 구비한 기판은 반도체 소자 등이 형성된 관통 전극을 구비한 반도체 소자 기판(1a)(반도체 칩 등)일 수도 있다. 즉, 상기한 도 4와 동일한 회로 기판(30) 위에 본 실시예의 복수의 관통 전극을 구비한 반도체 소자 기판(1a)이 3 차원적으로 적층되어 실장되고, 각 관통 전극(18)이 범프(42)를 통하여 상호 접속된 상태에서, 회로 기판(30)의 배선 패턴(34)에 접속된다. 또한, 복수의 관통 전극을 구비한 반도체 소자 기판(1a)은 밀 봉 수지(44)에 의해 밀봉되어 있다.
이렇게 함으로써, 복수의 반도체 소자 기판 사이에서의 배선 길이가 단축되어 동작 주파수의 증대에 대응할 수 있는 동시에, 고밀도 실장화에 대응하는 칩 적층 타입 모듈을 저렴한 비용에 의해 높은 제조 수율로 제조할 수 있게 된다.
(제 2 실시예)
도 6은 본 발명의 제 2 실시예의 관통 전극을 구비한 기판의 제조 방법을 나타내는 단면도이다. 제 2 실시예에서는 본 발명의 관통 전극을 구비한 기판을 MEMS(Micro-electro-mechanical-systems) 디바이스용 실장 기판(실리콘 캡)에 적용하는 형태를 예시한다.
제 2 실시예의 관통 전극을 구비한 기판의 제조 방법은, 도 6의 (a)에 나타낸 바와 같이, 먼저, 제 1 실시예와 동일한 방법에 의해 임시 기판(10) 위에 박리층(12) 및 시드 금속층(14)을 형성한 후에, 시드 금속층(14) 위에 세워 설치하는 금속 포스트(18a)를 형성한다. 그 후에, 도 6의 (b)에 나타낸 바와 같이 관통 구멍(20x)이 설치된 반도체 기판(20)을 준비하고, 반도체 기판(20)의 양면 및 관통 구멍(20x)의 내면에 절연층(22)을 형성한다. 제 2 실시예에서는, 반도체 기판(20)으로서, 그 중앙 주요부에 오목부(20b)가 설치됨으로써 둘레부에 볼록부(20a)가 형성된 구조의 것이 사용된다.
이어서, 마찬가지로 도 6의 (b)에 나타낸 바와 같이 반도체 기판(20)의 볼록부(20a)가 설치된 면을 상측으로 하여, 반도체 기판(20)의 관통 구멍(20x)이 임시 기판(10) 위의 금속 포스트(18a)에 대응하도록 위치 맞춤한 상태에서, 반도체 기판 (20)을 임시 기판(10) 위에 배치한다. 이것에 의해, 도 6의 (c)에 나타낸 바와 같이, 임시 기판(10) 위의 금속 포스트(18a)가 돌출부(18b)를 가진 상태에서 반도체 기판(20)의 관통 구멍(20)에 삽입된다.
이어서, 도 7의 (a)에 나타낸 바와 같이, 제 1 실시예와 동일하게, 상형(24a) 및 하형(24b)에 의해 도 6의 (c)의 구조체를 사이에 끼워 프레스(press)(가압)한다. 이것에 의해, 도 7의 (b)에 나타낸 바와 같이, 반도체 기판(20)의 상면으로부터 돌출되는 금속 포스트(18a)의 돌출부(18b)가 찌그러뜨려져, 상측 접속부(18x)가 형성되는 동시에, 금속 포스트(18a)가 반도체 기판(20)의 관통 구멍(20x)에 고정된다.
이어서, 도 7의 (c)에 나타낸 바와 같이, 제 1 실시예와 동일하게, 박리층(12)과 시드 금속층(14)의 계면으로부터 박리함으로써, 박리층(12)이 점착된 임시 기판(10)을 폐기한다. 그 후에, 반도체 기판(20) 하면의 시드 금속층(14)을 포토리소그래피 및 에칭에 의해 패터닝한다. 이것에 의해, 금속 포스트(18a)가 관통 전극(18)으로 되고, 그 아래에 관통 전극(18)에 접속되는 하측 접속부(18y)가 형성된다.
이상에 의해, 제 2 실시예에 따른 관통 전극을 구비한 기판(1b)이 얻어진다.
제 2 실시예의 관통 전극을 구비한 기판(1b)은, 도 8에 나타낸 바와 같이 관통 전극(18)의 하측 접속부(18y)에 외부 접속 단자(52)가 설치된다. 그리고, 가동부(56)를 구비한 MEMS 디바이스(50)(가속도 센서)가 준비되고, 그 가동부(56)가 관통 전극을 구비한 기판(1a)의 오목부(20b)에 수용되도록 하여, MEMS 디바이스(50) 의 접속부(도시 생략)가 관통 전극(18)의 상측 접속부(18x)에 범프(54)를 통하여 접속된다. MEMS 디바이스(50)는 마이크로머시닝(micro-machining) 기술에 의해 제조되고, 가속도 센서 이외에, 압력 센서나 스위치 등이 있다. 이렇게 하여, MEMS 디바이스(50)의 가동부(56)가 관통 전극을 구비한 기판(1a)의 오목부(20b)(캐비티(cavity))에 수용되어 실장된다.
제 2 실시예의 관통 전극을 구비한 기판의 제조 방법은, 제 1 실시예와 동일한 효과를 나타내는 동시에, 가동부를 구비한 MEMS 디바이스용 실장 기판(실리콘 캡)을 용이하게 제조할 수 있다.
(기타 실시예)
도 9는 본 발명의 기타 실시예의 관통 전극을 구비한 기판의 제조 방법에서의 금속 포스트의 형성 방법을 나타내는 단면도이다.
상술한 제 1 및 제 2 실시예에서는 임시 기판(10) 위의 시드 금속층(14) 위에 전해 도금에 의해 금속 포스트(18a)를 형성했지만, 도 9에 나타낸 바와 같이, 임시 기판(10) 위의 시드 금속층(14) 위에 와이어 본딩법(wire bonding method)에 의해 볼 범프(ball bump)(19)를 형성할 수도 있다. 즉, 와이어 본더(wire bonder)의 캐필러리(capillary)로부터 금 등의 금속선을 소정 길이만큼 뽑아 내고, 이 금속선의 선단부를 방전에 의해 구형(球形)으로 둥글게 하며, 그 후 캐필러리를 하강시켜 금속선의 선단 구형부를 시드 금속층(14)에 접촉시키고, 가열과 초음파 진동에 의해 시드 금속층(14)에 접합한다. 이어서, 캐필러리를 끌어올리면서 금속선을 클램퍼(clamper)에 의해 고정시킴으로써 금속선을 떼어낸다. 이것을 복수회 행함 으로써, 도 9에 나타낸 바와 같은 볼 범프(19)가 형성된다. 그 후의 공정은 제 1 및 제 2 실시예와 동일하므로 생략한다.
이상 설명한 바와 같이, 본 발명에서는 결점이 전혀 발생하지 않고, 반도체 기판에 관통 전극을 형성할 수 있게 된다.

Claims (8)

  1. 임시 기판의 상방(上方)에 상기 임시 기판으로부터 박리할 수 있는 상태로 금속 포스트(post)를 형성하는 공정과,
    상기 금속 포스트에 대응하는 위치에 관통 구멍이 설치된 정규(正規) 기판을 상기 임시 기판 위에 배치함으로써, 상기 정규 기판의 관통 구멍에 상기 임시 기판 위의 상기 금속 포스트를 삽입하는 공정과,
    상기 임시 기판을 상기 금속 포스트로부터 박리함으로써, 상기 정규 기판을 관통하는 상기 금속 포스트로 이루어지는 상기 관통 전극을 얻는 공정을 갖는 것을 특징으로 하는 관통 전극을 구비한 기판의 제조 방법.
  2. 제 1 항에 있어서,
    상기 임시 기판 위에는 박리층 및 시드(seed) 금속층이 차례로 형성되어 있으며,
    상기 금속 포스트를 형성하는 공정은,
    상기 시드 금속층을 도금 급전층으로 이용한 전해 도금에 의해 소요부(所要部)에 상기 금속 포스트를 형성하는 공정이고,
    상기 관통 전극을 얻는 공정은,
    상기 임시 기판을 상기 금속 포스트로부터 박리할 때에, 상기 박리층과 상기 시드 금속층의 계면(界面)으로부터 박리하는 공정과,
    상기 시드 금속층을 제거하거나, 또는 상기 시드 금속층을 상기 관통 전극에 접속되도록 패터닝하는 공정을 포함하는 것을 특징으로 하는 관통 전극을 구비한 기판의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 정규 기판의 관통 구멍에 상기 금속 포스트를 삽입하는 공정에서, 상기 금속 포스트는 상기 정규 기판의 상면으로부터 돌출되는 돌출부가 설치된 상태에서 삽입되고,
    상기 임시 기판을 박리하는 공정 전에, 상기 돌출부를 프레스(press)에 의해 찌그러뜨려 상기 관통 전극의 상측 접속부를 형성하는 동시에, 상기 관통 전극을 상기 관통 구멍에 고정시키는 공정을 더 갖는 것을 특징으로 하는 관통 전극을 구비한 기판의 제조 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 정규 기판은 중앙 주요부에 오목부가 설치됨으로써 둘레부에 볼록부가 설치된 구조를 갖고, 또한 상기 관통 구멍은 상기 오목부가 형성된 영역에 설치되어 있으며,
    상기 정규 기판의 관통 구멍에 상기 금속 포스트를 삽입하는 공정에서, 상기 정규 기판의 상기 볼록부가 설치된 면을 상측으로 하여, 상기 정규 기판을 상기 임시 기판 위에 배치하는 것을 특징으로 하는 관통 전극을 구비한 기판의 제조 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 임시 기판은 반도체 기판이고, 상기 정규 기판은 양면 및 상기 관통 구멍의 내면에 절연층이 형성된 반도체 기판이며, 상기 시드 금속층은 금속 포일인 것을 특징으로 하는 관통 전극을 구비한 기판의 제조 방법.
  6. 제 5 항에 있어서,
    상기 정규 기판에는 반도체 소자가 형성되어 있는 것을 특징으로 하는 관통 전극을 구비한 기판의 제조 방법.
  7. 제 1 항에 있어서,
    상기 임시 기판 위에는 박리층과 시드 금속층이 형성되어 있으며,
    상기 금속 포스트를 형성하는 공정은 와이어 본딩법(wire bonding method)에 의해 상기 시드 금속층 위에 볼 범프(ball bump)를 형성하는 공정이며,
    상기 관통 전극을 얻는 공정은 상기 임시 기판을 상기 금속 포스트로부터 박리할 때에, 상기 박리층과 상기 시드 금속층의 계면으로부터 박리하는 공정과,
    상기 시드 금속층을 제거하거나, 또는 상기 시드 금속층을 상기 관통 전극에 접속되도록 패터닝하는 공정을 포함하는 것을 특징으로 하는 관통 전극을 구비한 기판의 제조 방법.
  8. 제 5 항 또는 제 6 항에 있어서,
    상기 반도체는 실리콘이며, 상기 시드 금속층 및 금속 포스트는 구리로 이루어지는 것을 특징으로 하는 관통 전극을 구비한 기판의 제조 방법.
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