KR20060049202A - 반도체기판의 제조방법, 및 반도체기판 - Google Patents

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Abstract

본 발명은 박리용 물질을 주입하여 반도체층을 박막화하는 동시에, 반도체소자부에 대한 박리용 물질에 의한 악영향을 배제하는 것이다.
반도체장치(S)의 제조방법은, 반도체기판(1)의 표면에 절연층인 게이트산화막(4)을 형성하는 절연층 형성공정과, 반도체기판(1)에 대하여, 반도체층에서의 상기 박리용 물질의 이동을 억제하기 위한 붕소이온을 주입하여, 이 반도체기판(1)에 확산억제층(35)을 형성하는 확산억제층 형성공정과, 확산억제층(35)의 붕소를 가열하여 활성화시키는 활성화공정과, 반도체기판(1)에 수소이온을 주입하여, 반도체기판(1)의 영역 중 확산억제층(35)을 개재하고 게이트산화막(4)과 반대쪽의 영역에 박리층(36)을 형성하는 박리층 형성공정과, 반도체기판(1)의 게이트산화막(4) 쪽에 유리기판(18)을 접착하는 접착공정과, 반도체기판(1)을 열처리함으로써 반도체기판(1)을 박리층(36)을 따라 분할하는 분할공정을 구비한다.

Description

반도체기판의 제조방법, 및 반도체기판 {METHOD FOR MANUFACTURING SEMICONDUCTOR SUBSTRATE AND SEMICONDUCTOR SUBSTRATE}
도 1은 제 1 실시예의 반도체장치를 모식적으로 나타내는 단면도.
도 2는 제 1 실시예의 반도체장치에 있어서, 채널영역을 형성하기 위한 붕소를 주입하는 공정을 나타내는 도.
도 3은 제 1 실시예의 반도체장치에 있어서, 절연층 형성공정 및 제 2 원소 이온주입공정을 나타내는 도.
도 4는 제 1 실시예의 반도체장치에 있어서, 게이트전극을 마스크로 하여 불순물을 주입하는 공정을 나타내는 도.
도 5는 제 1 실시예의 반도체장치에 있어서 게이트전극 및 사이드월을 마스크로 하여 불순물을 주입하는 공정을 나타내는 도.
도 6은 제 1 실시예의 반도체장치에 있어서, 활성화공정을 나타내는 도.
도 7은 제 1 실시예의 반도체장치에 있어서, 제 2 층간절연막을 형성하는 공정을 나타내는 도.
도 8은 제 1 실시예의 반도체장치에 있어서, 박리층 형성공정을 나타내는 도.
도 9는 제 1 실시예의 반도체장치에 있어서, 드레인전극 및 소스전극을 형성 하는 공정을 나타내는 도.
도 10은 제 1 실시예의 반도체장치에 있어서, 접착공정을 나타내는 도.
도 11은 제 1 실시예의 반도체장치에 있어서, 분할공정을 나타내는 도.
도 12는 제 1 실시예의 반도체장치에 있어서, 실리콘기판의 깊이 위치와, 붕소 농도와의 관계를 나타내는 그래프.
도 13은 제 2 실시예의 반도체장치를 모식적으로 나타내는 단면도.
도 14는 제 2 실시예의 반도체장치에 있어서, 절연층 형성공정을 나타내는 도.
도 15는 제 2 실시예의 반도체장치에 있어서, 확산억제층 형성공정 및 활성화공정을 나타내는 도.
도 16은 제 2 실시예의 반도체장치에 있어서, 박리층 형성공정을 나타내는 도.
도 17은 제 2 실시예의 반도체장치에 있어서, 접착공정을 나타내는 도.
도 18은 제 2 실시예의 반도체장치에 있어서, 분할공정을 나타내는 도.
도 19는 제 2 실시예의 반도체장치에 있어서, 제거공정을 나타내는 도.
도 20은 제 2 실시예의 반도체장치에 있어서, 채널영역을 형성하기 위한 붕소를 주입하는 공정을 나타내는 도.
도 21은 제 2 실시예의 반도체장치에 있어서, 게이트전극을 마스크로 하여 불순물을 주입하는 공정을 나타내는 도.
도 22는 제 2 실시예의 반도체장치에 있어서, 층간절연막을 형성하는 공정을 나타내는 도.
도 23은 제 2 실시예의 반도체장치에 있어서, 드레인전극 및 소스전극을 형성하는 공정을 나타내는 도.
도 24는 제 3 실시예의 반도체장치를 모식적으로 나타내는 단면도.
도 25는 제 3 실시예의 반도체장치에 있어서, 고농도불순물영역을 형성하는 공정을 나타내는 도.
도 26은 제 3 실시예의 반도체장치에 있어서, 활성화공정을 나타내는 도.
도 27은 제 3 실시예의 반도체장치에 있어서, 제 2 층간절연막을 형성하는 공정을 나타내는 도.
도 28은 제 3 실시예의 반도체장치에 있어서, 박리층 형성공정을 나타내는 도.
도 29는 제 3 실시예의 반도체장치에 있어서, 접착공정을 나타내는 도.
도 30은 제 3 실시예의 반도체장치에 있어서, 분할공정을 나타내는 도.
도 31은 제 3 실시예의 반도체장치에 있어서, 제거공정을 나타내는 도.
도 32는 제 3 실시예의 반도체장치에 있어,서 드레인전극 및 소스전극을 형성하는 공정을 나타내는 도.,
도 33은 실리콘기판 표면농도가 1017㎝-3 이하인 붕소원소의 이온주입 시 도즈량 및 주입에너지의 범위를 나타내는 도.
도 34는 복수의 소자가 형성된 유리기판을 모식적으로 나타내는 사시도.
도 35는 종래의 절연층을 형성하는 공정을 나타내는 도.
도 36은 종래의 유리기판에의 접착공정을 나타내는 도.
도 37은 종래의 수소 주입공정을 나타내는 도.
도 38은 종래 반도체층의 일부를 분할 제거하는 공정을 나타내는 도.
* 도면의 주요 부분에 대한 부호의 설명 *
S : 반도체장치(반도체기판) K : 기판
T : 반도체소자부 G : 반도체층-게이트전극부
I : 콘택트-전극부 1 : 반도체기판, 실리콘기판
4 : 게이트절연막(절연층) 5 : 붕소(확산억제용 물질)
13 : 수소(박리용 물질) 18 : 유리기판(기판)
20 : 반도체실리콘층(반도체층)
35 : 확산억제층(확산억제용 물질 함유층)
36 : 박리층(박리용 물질 함유층)
본 발명은 반도체기판의 제조방법, 및 반도체기판에 관한 것이다.
종래, 절연층의 표면에 단결정의 실리콘층이 형성된 실리콘기판인 SOI(Silicon On Insulator)기판이 알려져있다. SOI기판에 트랜지스터 등의 소자를 형성함으로써, 기생용량을 저감하는 동시에 절연저항을 높일 수 있다. 즉, 소자의 고 집적화나 고 성능화를 도모할 수 있다. 상기 절연층은, 예를 들어 실리콘 산화 막(SiO2)으로 형성된다.
상기 SOI기판은, 소자의 동작속도를 높이는 동시에 기생용량을 더욱 저감하기 위해, 단결정 실리콘층의 막 두께를 얇게 형성하는 것이 바람직하다. 그래서 종래부터, 한 조의 기판을 맞붙여 SOI기판을 제작하는 방법이 알려져있다(예를 들어, Michel Bruel, “Smart-Cut: A New Silicon On Insulator Material Technology Based on Hydrogen Implantation and Wafer Bonding”, Jpn. J.Appl. Phys., Vol.36(1997), pp.1636-1641 참조).
여기서, 상기 접착에 의한 SOI기판의 제작방법에 대하여, 도 35～도 38을 참조하여 설명한다. 그리고 SOI층의 박막화 방법은, 기계연마나 화학연마, 다공질실리콘을 이용한 수법 등 여러 가지 있지만, 여기서는 수소주입에 의한 방법에 대하여 나타낸다. 우선 도 35에 나타내는 바와 같이, 제 1 기판인 실리콘웨이퍼(101)의 표면을 산화처리 함으로써, 절연층인 산화실리콘(SiO2)층(102)을 형성한다. 다음에, 도 36에 나타내는 바와 같이, 산화실리콘(SiO2)층(102)을 통해 실리콘웨이퍼(101) 중으로 수소이온을 주입한다. 이로써 실리콘웨이퍼(101)의 소정 깊이위치에 박리층(104)을 형성한다. 이어서 RCA세정 등의 기판표면 세정처리를 실시한 후, 도 37에 나타내는 바와 같이, 상기 산화실리콘층(102)의 표면에 제 2 기판인, 예를 들어 유리기판(103)을 접착시킨다. 그 후 열처리를 실시함으로써, 박리층(104)에 미세균열이 형성되므로, 도 38에 나타내는 바와 같이 실리콘웨이퍼(101)의 일부를 상기 박리층(104)을 따라 분리시킨다. 이렇게 하여 실리콘웨이퍼(101)를 박막화하여 형성한다. 그리고 분리 후, 필요에 따라 연마, 에칭 등 각종 수법으로 원하는 막 두께로 박막화하고, 또 열처리 등에 의해, 수소주입으로 생성되는 결정결함 회복이나 실리콘 표면의 평활화 등을 행한다.
이상과 같이 하여, 유리기판(제 2 기판)(103)의 표면에 산화실리콘층(102)이 형성되는 동시에, 산화실리콘층(102)의 표면에 실리콘웨이퍼(101)의 일부가 얇게 형성된 SOI기판이 제작된다.
또 상기 SOI기판 제작방법에서, 수소와 동시에 붕소를 실리콘웨이퍼(101)로 주입하는 방법도 알려져 있다(예를 들어, G.K.Celler, “frontiers of silicon-on-insulator”, J. Appl. Phys., Vol.93(2003), pp.4965 참조). 이는 박리층(104)을 따라 분리시키기 위한 열처리온도를 저감시키는 것을 목적으로, 수소와 붕소를 동시에 주입하는 것이다.
그러나 상기 종래의 SOI기판 제작방법에서는, 실리콘웨이퍼 상에 미리 트랜지스터 등의 반도체소자부를 형성한 후, 수소를 주입하여 SOI기판을 형성하고자 하면, 실리콘웨이퍼의 일부를 박리시키기 위해 도입된 수소가 직접 또는 간접적으로 관여되고, 결과적으로 N형 불순물과 같은 작용을 해버린다. 그 결과, 반도체소자부에 대하여, 임계전압 시프트 등의 악영향을 끼쳐버린다는 문제가 있다.
그래서 상기 SOI기판을 가열함으로써 수소를 제거하는 것을 생각할 수 있다. 그러나 SOI기판으로부터 수소를 완전히 제거하기 위해서는, 약 800℃ 이상의 고온에서 가열처리할 필요가 있다. 또 이와 같은 고온환경 하에서는, 반도체소자부 자체의 불순물특성이 변화해버리므로, 실제로는, 반도체소자부가 형성된 SOI기판으로 부터 수소를 제거할 수는 없다. 또 제 2 기판은 800℃ 이상의 고온에 노출되게 되므로, 재료선택의 폭이 좁아져, 예를 들어 연화온도가 500～700℃ 정도의 유리 등을 사용할 수 없게 되어버린다.
본 발명은, 이러한 여러 점에 감안하여 이루어진 것으로, 그 목적으로 하는 바는, 기판에 박리층을 형성하고 이 기판의 일부를 박리하는 수법을 이용하여 제조하는 반도체기판에 대하여, 기판에 나중에 형성되거나 혹은 이미 형성된 반도체소자부가, 박리용 물질의 확산에 의해 받는 악영향을 배제하는 데 있다.
상기 목적을 달성하기 위해 본 발명에서는, 확산억제층을 형성함으로써, 반도체층의 일부를 분할 제거하기 위한 박리용 물질을, 반도체소자부가 형성되는 영역으로 이동시키지 않도록 한다.
구체적으로, 본 발명에 관한 반도체기판의 제조방법은, 기판에, 확산억제층과 박리층을 형성하고, 열처리를 실행함으로써 상기 박리층을 따라 상기 기판의 일부를 박리시키는 동시에, 상기 박리층에 배치된 박리용 물질이 상기 확산억제층을 초과하여 확산되는 것을 방지하는 것을 특징으로 한다.
또 본 발명에 관한 반도체기판의 제조방법은, 박리용 물질의 투과확산을 억제하는 확산억제층을 기판에 형성하는 공정과, 상기 박리용 물질을 함유하는 박리층을 상기 기판에 형성하는 공정과, 열처리를 실시함으로써 상기 박리층을 따라 상기 기판의 일부를 박리시키는 공정을 구비한다.
또한 본 발명에 관한 반도체기판의 제조방법은, 기판에, 확산억제층과 박리 층을 형성하고, 상기 기판을 다른 기판에 접합한 후에, 열처리를 실시함으로써 상기 박리층을 따라 상기 기판의 일부를 박리시키는 동시에, 상기 박리층에 배치된 박리용 물질이 상기 확산억제층을 초과해 확산되는 것을 억제하는 것을 특징으로 한다.
또 본 발명에 관한 반도체기판의 제조방법은, 박리용 물질의 투과확산을 억제하는 확산억제층을 기판에 형성하는 공정과, 상기 박리용 물질을 함유하는 박리층을 상기 기판에 형성하는 공정과, 상기 기판을 다른 기판에 접합한 후에, 열처리를 실시함으로써 상기 박리층을 따라 상기 기판의 일부를 박리시키는 공정을 구비한다.
상기 다른 기판은, 유리기판이라도 된다.
상기 기판은 단결정 실리콘기판인 것이 바람직하다.
상기 기판은, 상기 박리층을 따라 일부가 박리되기 전에, 반도체소자부의 적어도 일부가 형성되어도 된다.
상기 기판은, 상기 박리층을 따라 일부가 박리되기 전에, 반도체소자부의 전체가 형성되어도 된다.
상기 기판의 일부를 박리시킨 후에, 상기 박리층 및 상기 확산억제층을 상기 기판으로부터 제거하는 것이 바람직하다.
상기 박리층과 상기 확산억제층을 상기 기판으로부터 제거한 후에, 반도체소자부의 적어도 일부를 형성해도 된다.
상기 박리층은, 박리용 물질의 농도분포 피크를 포함하는 층인 것이 바람직 하다.
상기 박리용 물질은, 수소인 것이 바람직하다.
상기 박리용 물질은, 수소 및 희가스라도 된다.
상기 확산억제층에는, 박리용 물질의 확산을 억제하는 확산억제용 물질이 포함되며, 상기 확산억제용 물질은 붕소인 것이 바람직하다.
상기 확산억제층은, 붕소이온의 주입에너지를 E(KeV), 도즈량을 D(㎝-2)로 할 때,
D≤2.7×108×E2.78을 만족시키는 조건으로 이온주입 하여 형성되는 것이 바람직하다.
상기 확산억제층에는, 박리용 물질의 확산을 억제하는 확산억제용 물질인 붕소가 함유되며, 상기 반도체소자부 반도체층에서 상기 확산방지용물질의 농도는, 상기 반도체층의 표면에서 1×1017㎝-3 이하이도록 해도 된다.
상기 기판에 보호막을 형성한 후, 상기 반도체소자부의 일부인 반도체층을 이온주입으로 형성하고, 그 뒤에 상기 보호막을 제거하여 900 도 이상에서 절연막을 형성하며, 그 후에 상기 확산억제층을 형성하는 물질을 이온주입 하도록 해도 된다.
또 본 발명에 관한 반도체기판의 제조방법은, 기판에, 붕소이온을 함유하는 이온을 주입하여 확산억제층을 형성하는 확산억제층 형성공정과, 상기 확산억제층에 함유되는 붕소를 활성화하는 활성화 공정과, 수소이온을 함유하는 이온을 상기 기판에 주입하여, 상기 확산억제층의 이온주입을 행한 기판면과는 반대쪽에, 상기 확산억제층을 따라 박리층을 형성하는 박리층 형성공정과, 상기 기판을 열처리함으로써, 상기 박리층을 따라 상기 기판의 일부를 박리시키는 박리공정을 포함한다.
또한 본 발명에 관한 반도체기판의 제조방법은, 기판에, 붕소이온을 함유하는 이온을 주입하여 확산억제층을 형성하는 확산억제층 형성공정과, 상기 확산억제층에 함유되는 붕소를 활성화시키는 활성화 공정과, 수소이온을 함유하는 이온을 상기 기판에 주입하여, 상기 확산억제층의 이온주입을 행한 기판면과는 반대쪽에 박리층을 형성하는 박리층 형성공정과, 상기 기판을 다른 기판에 접착하는 접착공정과, 상기 기판을 열처리함으로써, 상기 박리층을 따라 상기 기판의 일부를 박리하는 박리공정을 포함한다.
또 본 발명에 관한 반도체기판의 제조방법은, 기판에, 반도체소자부의 적어도 일부를 형성하는 반도체소자부 형성공정과, 상기 반도체소자부를 따라 붕소이온을 함유하는 이온을 상기 기판에 주입하여 확산억제층을 형성하는 확산억제층 형성공정과, 상기 확산억제층에 함유되는 붕소를 활성화시키는 활성화 공정과, 상기 확산억제층의 반도체소자부 배치 쪽과는 반대쪽에, 수소이온을 함유하는 이온을 주입하여 박리층을 형성하는 박리층 형성공정과, 상기 기판을 열처리함으로써, 상기 박리층을 따라 상기 기판의 일부를 박리시키는 박리공정을 포함한다.
또한 본 발명에 관한 반도체기판의 제조방법은, 기판에, 반도체소자부의 적어도 일부를 형성하는 반도체소자부 형성공정과, 상기 반도체소자부를 따라, 붕소이온을 함유하는 이온을 상기 기판에 주입하여 확산억제층을 형성하는 확산억제층 형성공정과, 상기 확산억제층에 함유되는 붕소를 활성화시키는 활성화 공정과, 상기 확산억제층 반도체소자부의 적어도 일부를 형성한 쪽과는 반대쪽에, 수소이온을 함유하는 이온을 주입하여 박리층을 형성하는 박리층 형성공정과, 상기 기판을 다른 기판에 접착하는 접착공정과, 상기 기판을 열처리함으로써, 상기 박리층을 따라 상기 기판의 일부를 박리시키는 박리공정을 포함한다.
상기 반도체소자부 형성공정에 의해 형성되는 반도체소자부는, 반도체층이라도 된다.
상기 다른 기판은 유리기판이라도 된다.
상기 기판은 단결정 실리콘기판인 것이 바람직하다.
또 본 발명에 관한 반도체기판은, 단결정 실리콘재료로 이루어지며, 수소를 함유하는 박리층에 의해 일부가 박리되는 반도체기판이며, 반도체소자부의 적어도 일부를 갖는 동시에, 이 반도체소자부를 따라 붕소의 농도분포 피크가 층형상으로 형성된다.
또한 본 발명에 관한 반도체기판은, 단결정 실리콘기판에, 적어도 일부가 형성된 반도체소자부와, 상기 반도체소자부를 따라, 붕소의 농도분포 피크가 층형상으로 형성되는 동시에, 상기 붕소의 농도분포 피크에서 볼 때 상기 반도체소자부가 형성된 쪽과는 반대쪽에 수소의 농도분포 피크가 층형상으로 형성된다.
또 본 발명에 관한 반도체기판은, 반도체층이 형성된 단결정 실리콘재료로 이루어지는 반도체기판이며, 상기 반도체층에 형성된 수소 및 붕소의 농도분포가 한 면으로부터 다른 면을 향해 경사진다.
또한 본 발명에 관한 반도체기판은, 반도체층과, 박리층을 가지며, 열처리함으로써 상기 박리층을 따라 일부가 박리된 단결정 실리콘기판을 유리기판에 접착시켜 구성된 반도체기판이며, 상기 단결정 실리콘기판에 형성된 수소 및 붕소의 농도분포가 한 면으로부터 다른 면을 향해 경사진다.
또 본 발명에 관한 반도체기판은, 단결정 실리콘기판에, 적어도 반도체층을 포함하는 반도체소자부와, 상기 반도체소자부를 따라 형성되며, 열처리에 의해 상기 단결정 실리콘기판의 일부를 박리시키기 위한 박리용 물질인 수소를 함유하는 박리층과, 상기 박리층과 상기 반도체소자부 사이에 형성되며, 상기 열처리에 의해 상기 수소가 상기 반도체소자부로 확산되는 것을 억제하는 확산억제용 물질인 붕소를 함유하는 확산억제층을 구비한다.
상기 반도체소자부는 반도체층과 게이트전극을 포함하며, 상기 반도체층의 게이트전극 쪽 표면의 상기 확산억제용 물질 농도는, 상기 반도체층 표면에서 1×1017㎝-3 이하인 것이 바람직하다.
상기 반도체소자부는 반도체층을 포함하며, 상기 반도체층의 상기 확산억제용 물질 농도는, 상기 반도체층의 표면에서 1×1017㎝-3 이하이도록 해도 되나.
또한 본 발명에 관한 반도체기판은, 박리층을 형성하고 열처리함으로써 상기 박리층을 따라 일부가 박리된 단결정 실리콘기판이, 유리기판에 접착되어 구성된 반도체기판이며, 유리기판에 접착된 단결정 실리콘기판은, 수소 및 붕소의 농도분포가 한 면으로부터 다른 면을 향해 경사진다.
상기 단결정 실리콘기판에 형성되는 반도체소자부와, 상기 유리기판에 형성되는 반도체소자부가, 동일 공정에서 형성된 층을 포함하도록 해도 된다.
또 본 발명에 관한 반도체기판은, 단결정 실리콘재료로 이루어지며, 수소의 농도분포 피크가 층형상으로 형성되는 동시에, 상기 수소의 농도분포 피크가 층형상으로 형성된 위치보다 표면 쪽에, 붕소의 농도분포 피크가 층형상으로 형성된다.
또한 본 발명에 관한 반도체기판은, 단결정 실리콘기판에, 열처리에 의해 상기 단결정 실리콘기판의 일부를 박리시키기 위한 박리용 물질인 수소를 함유하는 박리층과, 상기 열처리에 의해, 상기 박리층을 따라 일부가 박리된 단결정 실리콘기판으로 상기 수소가 확산되는 것을 억제하는 확산억제용 물질인 붕소를 함유하는 확산억제층을 구비한다.
상기 단결정 실리콘기판 표면의 확산억제용 물질인 붕소의 농도는, 상기 단결정 실리콘기판의 표면에서 1×1017㎝-3 이하인 것이 바람직하다.
또 본 발명에 관한 반도체기판은, 기판에, 확산억제층과, 박리층이 형성되고, 열처리를 실시함으로써 상기 박리층을 따라 상기 기판의 일부가 박리될 때에, 상기 박리층에 배치된 박리용 물질은 상기 확산억제층을 초과해 확산되는 것이 억제된다.
또한 본 발명에 관한 반도체기판은, 박리용 물질의 투과확산을 억제하는 확산억제층과, 상기 박리용 물질을 함유하는 박리층이 기판에 형성되며, 열처리를 실시함으로써 상기 박리층을 따라 상기 기판의 일부가 박리된다.
또 본 발명에 관한 반도체기판은, 기판에, 확산억제층과, 박리층이 형성되며, 상기 기판을 다른 기판에 접합시킨 후에 열처리를 실시함으로써 상기 박리층을 따라 상기 기판의 일부를 박리하는 동시에, 상기 박리층에 배치된 박리용 물질이 상기 확산억제층을 초과해 확산되는 것을 억제한다.
또한 본 발명에 관한 반도체기판은, 박리용 물질의 투과확산을 억제하는 확산억제층과, 상기 박리용 물질을 함유하는 박리층이 기판에 형성되며, 상기 기판을 다른 기판에 접합시킨 후에, 열처리를 실시함으로써 상기 박리층을 따라 상기 기판의 일부가 박리된다.
또 본 발명에 관한 반도체기판은, 기판과, 이 기판에 접합된 다른 기판을 구비하는 반도체기판이며, 상기 기판은, 확산억제층을 형성하는 확산억제층 형성공정과, 상기 확산억제층에 함유되는 확산억제용 물질을 활성화시키는 활성화 공정과, 상기 확산억제층을 따라 박리층을 형성하는 박리층 형성공정과, 상기 기판을 열처리함으로써, 상기 박리층을 따라 상기 기판의 일부를 박리하는 박리공정으로 형성된 것이다.
또한 본 발명에 관한 반도체기판은, 기판에, 붕소이온을 함유하는 이온을 주입하여 확산억제층을 형성하는 확산억제층 형성공정과, 상기 확산억제층에 함유되는 붕소를 활성화시키는 활성화 공정과, 수소이온을 함유하는 이온을 주입하여, 상기 확산억제층의 이온주입을 하는 면과는 반대쪽에 상기 확산억제층을 따라 박리층을 형성하는 박리층 형성공정과, 상기 기판을 열처리함으로써, 상기 박리층을 따라 상기 기판의 일부를 박리시키는 박리공정을 실시함으로써 형성된다.
또 본 발명에 관한 반도체기판은, 기판에, 붕소이온을 함유하는 이온을 주입하여 확산억제층을 형성하는 확산억제층 형성공정과, 상기 확산억제층에 함유되는 붕소를 활성화시키는 활성화 공정과, 수소이온을 함유하는 이온을 주입하여, 상기 확산억제층의 이온주입을 하는 면과는 반대쪽에 박리층을 형성하는 박리층 형성공정과, 상기 기판을 다른 기판에 접착하는 접착공정과, 상기 기판을 열처리함으로써, 상기 박리층을 따라 상기 기판의 일부를 박리시키는 박리공정을 실시함으로써 형성된다.
또한 본 발명에 관한 반도체기판은, 기판에, 반도체소자부의 적어도 일부를 형성하는 반도체소자부 형성공정과, 상기 반도체소자부를 따라, 붕소이온을 함유하는 이온을 주입하여 확산억제층을 형성하는 확산억제층 형성공정과, 상기 확산억제층에 함유되는 붕소를 활성화시키는 활성화 공정과, 상기 확산억제층의 반도체소자부 배치 쪽과는 반대쪽에 수소이온을 함유하는 이온을 주입하여 박리층을 형성하는 박리층 형성공정과, 상기 기판을 열처리함으로써, 상기 박리층을 따라 상기 기판의 일부를 박리시키는 박리공정을 실시함으로써 형성된다.
또 본 발명에 관한 반도체기판은, 기판에, 반도체소자부의 적어도 일부를 형성하는 반도체소자부 형성공정과, 상기 반도체소자부를 따라, 붕소이온을 함유하는 이온을 주입하여 확산억제층을 형성하는 확산억제층 형성공정과, 상기 확산억제층에 함유되는 붕소를 활성화하는 활성화 공정과, 상기 확산억제층의 반도체소자부의 적어도 일부를 형성한 쪽과는 반대쪽에 수소이온을 함유하는 이온을 주입하여 박리층을 형성하는 박리층 형성공정과, 상기 기판을 다른 기판에 접착하는 접착공정과, 상기 기판을 열처리함으로써, 상기 박리층을 따라 상기 기판의 일부를 박리시키는 박리공정을 실시함으로써 형성된다.
상기 확산억제층은, 상기 박리층과 함께 제거되는 것이 바람직하다.
상기 다른 기판은, 유리기판이라도 된다.
상기 기판은, 단결정 실리콘기판인 것이 바람직하다.
-작용-
다음에 본 발명의 작용에 대하여 설명하기로 한다.
여기서, 본 명세서 및 특허청구의 범위 등에서 “반도체기판”이란, 반도체층을 형성할 수 있는 층, 또는 반도체층을 갖는 기판을 이르는 것으로 한다. 즉, “반도체기판”이라 할 때는, 실리콘웨이퍼에 나중에 반도체층을 형성하는 것, 실리콘웨이퍼에 반도체층을 형성한 것, 실리콘웨이퍼에 반도체소자부의 일부를 형성한 것, 실리콘웨이퍼에 반도체소자부의 전부를 형성한 것, 상기의 실리콘웨이퍼 중 어느 하나 혹은 이들을 조합시켜 웨이퍼인 채 또는 다이싱 등으로 분단시킨 후에 다른 기판에 접착한 것, 상기 다른 기판에 접착한 후에 다시 소자형성공정을 실시한 것 등을 모두 포함하는 개념으로서 이용한다.
본 발명의 반도체기판 제조방법에서는, 박리용 물질의 확산에 의한 실리콘웨이퍼 표면 쪽으로의 이동을 억제하기 위한 확산억제층을 형성하기 위해, 확산억제용 물질을 반도체기판 중으로 도입한다. 여기서, 박리용 물질은 예를 들어 수소이며, 이온주입 등으로 반도체기판 중으로 도입된다. 또 확산억제용 물질은 예를 들어 붕소이며, 이온주입 등으로 반도체기판 중으로 도입된다.
이와 같이 확산억제용 물질을 반도체기판 중에 형성한 후, 열처리에 의한 박리공정을 실시하도록 하면, 열처리에 수반하여 박리용 물질이 확산됐을 때에, 확산억제용 물질에 의해 박리용 물질의 이동을 막을 수 있다.
따라서 박리용 물질이, 반도체기판의 반도체층이 나중에 형성될 개소, 혹은 이미 형성된 반도체층으로 이동하기 어려워져, 박리용 물질이 임계값 제어성에 악영향을 끼칠 가능성을 저감하는 것이 가능해진다.
그리고 박리된 후는, 제거공정에서, 확산억제층을 박리층과 함께 제거하는 것이 바람직하다. 이로써, 박리층에 함유된 박리용 물질 혹은 확산억제층에 함유된 확산억제용 물질이 임계값 제어성에 악영향을 끼칠 가능성을 방지할 수 있다.
또 반도체소자부를 형성하는 소자형성공정을, 상기 접착공정보다 전에 실시하는 것이 바람직하다. 이로써, 반도체소자부를 고 정밀도로 미리 형성한 후에, 다른 기판에 접착시켜 옮기는 것이 가능해진다. 예를 들어 IC공정에서 제작한 서브미크론 소자를 유리기판 상에 고 정밀도로 형성하는 것이 가능해진다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
(실시예)
이하, 본 발명의 실시예를 도면에 기초하여 상세하게 설명하기로 한다. 또 본 발명은 이하의 실시예에 한정되는 것은 아니다.
(제 1 실시예)
도 1～도 11은 본 발명에 관한 제 1 실시예에 관한 단면도이다. 본 제 1 실 시예에서는, 한쪽 기판에 반도체소자부(T)를 모두 형성한 후, 다른 쪽 기판(K)(이하, 기판(K)이라 칭함)에 접착시켜 반도체장치(S)를 형성하는 경우에 대하여 설명한다. 또 설명의 편의상, 상하좌우의 위치 혹은 방향을 나타내는 기재에 대해서는, 도면을 정면에서 본 경우를 기준으로 기재한다.
그리고 통상, 반도체소자부(T)는 복수 개의 NMOS트랜지스터 및/또는 PMOS트랜지스터가 동일기판 상에 복수 제작된 구조인 것이지만, 설명을 알기 쉽게 간략화 하기 위해 1 개의 NMOS트랜지스터를 형성하는 경우를 예로 하여 설명한다. PMOS트랜지스터에 대해서는 나타내지 않지만, 이온주입 시의 불순물도전형을 적절하게 변경함으로써 NMOS트랜지스터와 마찬가지로 형성할 수 있다. 여기서 이 기재는 단일 트랜지스터를 형성하는 경우를 제외시킬 의도가 아니다. 또 여기서는 소자분리나 웰 형성공정에 대하여 기재하지 않지만, 소자분리나 웰 형성을 행하도록 해도 상관없다.
도 1은, 반도체소자부(T)를 기판(K)에 접착시켜 반도체기판(S)을 형성한 후의 상태를 모식적으로 나타내는 단면도이다. 즉, 반도체기판(S)은, 기판(K)과, 고밀도이며 고 정밀도로 형성된 반도체소자부(T)를 포함하여 구성된다.
상기 기판(K)으로서, 유리기판(18)을 예시할 수 있다.
상기 반도체소자부(T)는, 보호막(19), 반도체층(20), 게이트절연막(4), 게이트전극(6), 사이드월(9), 제 1 층간절연막(11), 제 2 층간절연막(12), 제 3 층간절연막(14), 소스전극(16s), 드레인전극(16d), 및 절연막(17)을 구비하며, 채널영역(23) 및 저농도불순물영역(8)에 의해 LDD(Lightly Doped Drain)구조를 갖는 MOS트 랜지스터(NMOS트랜지스터)를 구성한다.
상기 게이트전극(6)은, 제 1 층간절연막(11)과 게이트절연막(4) 사이에 형성된다. 즉, 도 1에 나타내는 바와 같이, 제 2 층간절연막(12)에는 오목부(12a)가 형성되며, 이 오목부(12a)의 표면을 따라 제 1 층간절연막(11)이 오목형상으로 형성된다. 상기 게이트전극(6)은, 오목부(12a)의 내부에 제 1 층간절연막(11)을 개재하고 형성된다. 또 게이트전극(6)의 좌우 측면에는 사이드월(9)이 각각 형성된다. 그리고 사이드월(9) 및 게이트전극(6)의 상면은 제 1 층간절연막(11)의 표면과 같은 평면을 구성한다. 또 이들 사이드월(9), 게이트전극(6), 및 제 1 층간절연막(11) 상에는, 게이트절연막(4)을 개재하고 반도체층(20)이 형성된다.
상기 반도체층(20)은, 예를 들어 불순물을 갖는 단결정 실리콘층으로 구성된다. 그리고 반도체층(20)은, 채널영역(23)과, 채널영역(23)의 양 바깥쪽에 형성된 저농도 불순물영역(8)과, 저농도 불순물영역(8)의 양 바깥쪽에 형성된 고농도불순물영역(10)을 구비한다.
채널영역(23)은, 게이트절연막(4)을 개재하고 게이트전극(6)에 대향하도록 형성되며, 예를 들어 붕소 등의 P형 불순물원소가 1～5×1017㎝-3 정도의 농도가 되도록 주입된다. 또 저농도 불순물영역(8)은, 상기 게이트절연막(4)을 개재하고 각 사이드월(9)에 대향하도록 형성된다. 저농도 불순물영역(8) 및 고농도 불순물영역(10)에는 인 등의 N형 불순물 원소가 주입되며, 저농도 불순물영역(8)은 예를 들어 1～5×1018㎝-3 정도, 고농도 불순물영역(10)은 1×1019～1×1020㎝-3 정도로, 저농도 불순물영역(8)은 고농도불순물영역(10)보다 낮은 농도로 형성된다. 바꾸어 말하면, 반도체층(20)에서 불순물농도는, 채널영역(23), 저농도 불순물영역(8), 고농도불순물영역(10) 순으로 높아진다.
그리고 상기 각 고농도 불순물영역(10)의 한쪽이 드레인영역(10d)을 구성하는 한편, 다른 쪽이 소스영역(10s)을 구성한다. 또 드레인영역(10d)에는 드레인전극(16d)이 접속되는 동시에, 소스영역(10s)에는 소스전극(16s)이 접속된다.
즉, 도 1에 나타내는 바와 같이, 드레인영역(10d) 및 소스영역(10s)의 하방에는, 제 3 층간절연막(14), 제 2 층간절연막(12), 제 1 층간절연막(11), 게이트산화막(4)을 상하로 관통하는 콘택트홀(15)이 각각 형성된다. 또 드레인영역(10d) 및 소스영역(10s)과 전기적으로 접속하기 위해 콘택트홀(15) 내에 금속 등의 도전재료가 충전되어, 상기 드레인전극(16d) 및 소스전극(16s)이 형성된다. 오목부(17a)는 홈 형상으로 이어짐으로써, 오목부(17a) 내의 도전재료가 배선을 구성하도록 된다. 이상과 같이 하여 반도체소자부(T)는 구성된다.
여기서 유리기판(18)에 대하여, 반도체소자부(T)의 구조가 상하반전된 구조라도 된다.
-제조방법-
다음에, 본 실시예의 반도체기판(S) 및 반도체소자부(T)의 제조방법에 대하여, 도 1～도 12를 참조하여 설명한다.
반도체소자부(T)의 제조방법은, 예를 들어 이온주입에 의한 확산억제층 형성공정과, 활성화공정과, 예를 들어 이온주입에 의한 박리층 형성공정과, 접착공정( 맞붙이는 공정)과, 분할공정(박리공정)과, 제거공정을 구비한다.
더 구체적으로, 반도체소자부(T)의 제조방법은, 박리용 물질인 수소, 또는 수소 및 희가스를 단결정 실리콘층에 주입하여 가열함으로써, 단결정 실리콘기판의 일부를 분할제거하는 공정을 포함하는 제조방법이며, 수소의 투과확산을 억제하는 확산억제층(35)을 단결정 실리콘층에 형성하는 공정과, 수소를 함유하는 박리층(36)을 단결정 실리콘층에 형성하는 공정과, 열처리를 실시함으로써, 박리층(36)을 따라 단결정 실리콘층의 일부를 박리하는 공정을 구비한다.
본 실시예에서 반도체소자부(T)를 형성하는 소자부 형성공정은, 접착공정보다 전에 실시된다.
우선, 도 2에 나타내는 바와 같이, 실리콘웨이퍼(단결정 실리콘기판)(1)의 표면에 보호막인 산화막(2)을 20㎚ 두께로 형성한다. 그 후, MOS트랜지스터의 임계값을 제어할 목적에서, 반도체층(20)의 채널영역(23)을 형성하기 위한 불순물원소인 붕소(3)를 이온주입 한다. 이온주입의 조건은, 예를 들어 주입 에너지를 10～30KeV 정도로 하며, 도즈량을 1～5×1012㎝-2 정도로 한다. 이로써 반도체층(20a)을 산화막(2) 하방의 실리콘웨이퍼(1) 내에 형성한다.
다음으로, 절연층 형성공정에서는, 도 3에 나타내는 바와 같이, 산화막(2)을 제거한 후에, 실리콘웨이퍼(1)(후의 반도체층(20))의 표면에 절연층인 게이트절연막(4)을 형성한다. 게이트절연막(4)은, 예를 들어 산화막이며, 1000℃의 산화분위기 중에서 열처리를 실시함으로써, 실리콘웨이퍼(1) 상에 20㎚ 정도의 두께로 형성 한다.
그 후, 확산억제층 형성공정에서는, 도 3에 나타내는 바와 같이, 실리콘웨이퍼(1)에 대하여, 실리콘웨이퍼(1)에서의 박리용 물질(본 예에서는 수소) 이동을 억제하기 위한 확산방지용 물질인 붕소(5)를 이온주입 등으로 형성한다. 이로써, 실리콘웨이퍼(1)에 붕소를 함유하는 확산억제층(35)을 형성한다. 확산억제층(35)은, 반도체층(20a)보다 깊은 하방위치에 형성한다. 바꾸어 말하면 반도체층(20a)은, 확산억제층(35)과 게이트절연막(4) 사이에 형성된다. 이와 같이 1000℃의 산화분위기 중에서 열처리를 실시하여 게이트절연막(4)을 형성한 후에, 수소의 이동을 억제하기 위한, 붕소를 함유하는 확산억제층(35)을 형성함으로써, 열처리에 의해 확산억제층의 붕소원소가 실리콘웨이퍼 표면으로 확산되는 것을 최대한 억제할 수 있으므로, MOS트랜지스터의 임계전압 등 전기특성의 제어성이 악화되는 것을 회피한다. 또 게이트절연막(4) 형성 시의 열처리온도가 낮아, 붕소원소의 열확산 영향이 작을 경우에는, 확산억제층(35)의 형성을 게이트절연막(4) 형성공정보다 이전에 실시해도 상관없다.
상기 확산억제층(35)은, 반도체소자부(T)인 NMOS트랜지스터의 전기특성에 영향을 끼치지 않는 깊이로 형성된다. 즉, 후공정의 열처리로 인해 확산억제층(35)의 붕소가 실리콘웨이퍼(1)의 표면으로 확산되어 NMOS트랜지스터의 임계전압에 영향을 끼치지 않도록 주입 에너지를 설정한다.
여기서, 처리공정 모의실험에서 얻어진, 붕소를 단결정 실리콘기판에 이온주입 했을 때의 단결정 실리콘기판 깊이 위치와, 붕소 농도와의 관계를 도 12에 나타 낸다. 붕소는 5×1014㎝-2의 도즈량으로 주입한 후, 900℃에서 10 분간 열처리를 실시한 것으로, 주입 에너지를, 100, 200, 300, 400, 500KeV로 설정한 경우에 대하여, 각각 깊이방향의 농도분포를 조사했다.
도 12에 나타내는 바와 같이 붕소농도는, 단결정 실리콘기판의 표면에서 깊어짐에 따라 서서히 높아져, 소정의 깊이에서 피크에 달한다. 그 후, 붕소농도는 깊어짐에 따라 낮아짐을 알 수 있다. 이 분포는, 실리콘웨이퍼 표면 쪽이 그 반대쪽보다 완만한 곡선을 그려 감소하는 양상을 보인다. 즉, 주입 피크위치를 중심으로 깊이방향으로 비대칭인 피어슨 분포(Pearson distribution curve)가 된다. 또 상기 확산억제층은, 상기 농도분포 중 소정 농도 이상이 되는 범위로서 규정된다. 소정 농도란, 예를 들어 주입 피크위치 농도의 10 분의 1이다. 또한 주입 에너지가 클수록, 붕소 농도가 높아지는 피크 깊이가, 깊은 위치로 이동함을 알 수 있다.
그런데, 실리콘웨이퍼(1) 표면에 있어서 반도체소자부 완성시점의 붕소 농도는 1×1017㎝-3 이하인 것이 바람직하다. 붕소 농도가 1×1017㎝-3보다 높을 경우에는, MOS트랜지스터의 채널영역(23) 불순물농도가 지나치게 높아지므로, 임계값의 제어가 어려워져, 원하는 임계값을 얻기 어려워지기 때문이다.
또 실리콘웨이퍼 표면의 확산억제용 붕소원소 농도는, 이온주입조건의 도즈량, 주입 에너지, 및 반도체소자 형성공정 중 열처리조건의 함수로서 부여된다. 예를 들어, 900℃ 10 분간 열처리에서, 채널영역(23)의 게이트전극(6) 쪽 표면농도가 1×1017㎝-3 이하를 만족시키는 붕소의 도즈량 및 주입 에너지영역은 도 33 의 실선보다 하방의 영역이 된다. 따라서 900℃ 10 분간 열처리에서 실리콘웨이퍼(1)의 표면농도 1×1017㎝-3 이하를 만족시키는 붕소의 도즈량(D)(㎝-2)과 주입 에너지(E)(KeV)의 조건은,
D≤2.7×10 8 ×E2.78 ........ (1)
이다.
또한 일반적으로 IC의 MOS트랜지스터에서 채널영역(23)의 불순물농도는 1～5×1017㎝-3 정도인 점에서, 수소에 기인하여 발생하는 N형 불순물농도가 1×1017㎝-3 정도 미만이라면, 전기특성에 끼치는 영향은 작아질 것으로 생각된다. 따라서 수소에 기인하여 발생하는 N형 불순물농도가 1×1017㎝-3 정도 이상일 경우에 대책을 마련하면 좋을 것으로 생각된다. 1×1017㎝-3 정도를 도즈량으로 환산하면, 붕소원소의 필요 도즈량의 하한은 1×1012㎝-2가 된다.
이상을 정리하면, 붕소원소 도즈량을 D(㎝-2), 주입 에너지를 E(KeV)로 했을 때, 바람직한 붕소이온의 주입조건은,
1×10 12 ㎝ -2 ≤D≤2.7×10 8 ×E2.78 ........ (2)
이다. 이는 도 33의 사선부분에 상당한다.
따라서 상기 (2)의 조건을 만족시키도록 이온을 주입하면, 적합하게 작동하는 채널영역을 실리콘웨이퍼에 형성하는 것이 가능해진다. 그리고 상기에는 채널 영역(23)의 게이트전극(6) 쪽 확산억제용 붕소 표면농도가 1×1017㎝-3 이하를 만족시키는 것에 대하여 기재했지만, 이에 한정되지 않는다. 즉, 반도체층(20)의 확산억제용 붕소 표면농도가 1×1017㎝-3 이하를 만족시키도록 해도, 적합하게 작동시킬 수 있다.
그 후, 도 4에 나타내는 바와 같이, 게이트절연막(4)의 표면에 게이트전극(6)을 형성한다. 우선, 폴리실리콘을 300㎚ 정도의 두께로 CVD법 등으로 퇴적시킨다. 또 상기 폴리실리콘층에 N형 불순물을 확산시켜 N형 폴리실리콘으로 한 후, 포토리소그래피 등으로 게이트전극(6)을 패턴 형성한다.
이어서, 도 4에 나타내는 바와 같이, 게이트전극(6)을 마스크로 하여 N형 불순물원소(7)를 이온 주입하고, 불순물농도가 반도체층(20a)과는 다른 반도체층(20b)(후의 저농도 불순물영역(8))을 형성한다. 이 때, 이온주입 되지 않은 게이트전극(6) 하방의 반도체층(20a)은 채널영역(23)이 된다.
다음에, 도 5에 나타내는 바와 같이, 게이트전극(6) 좌우의 측벽부분에 예를 들어 SiO2와 같은 절연성재료로 구성되는 사이드월(9)을 형성한다. 이어서, 상기 게이트전극(6) 및 사이드월(9)을 마스크로 하여 N형 불순물원소를 이온주입하여, 고농도 불순물영역(10)을 형성한다. 이 때, 사이드월(9)로 마스킹되어 불순물이 주입되지 않은 반도체층(20b)은, 저농도 불순물영역(8)으로서 형성된다.
다음으로 도 6에 나타내는 바와 같이, 상기 게이트절연막(4), 게이트전극 (6), 및 사이드월(9)을 피복하도록, 예를 들어 SiO2와 같은 절연성재료로 이루어지는 제 1 층간절연막(11)을 100㎚ 정도의 두께로 CVD 등으로 형성한다.
그 후, 활성화공정을 실시한다. 활성화공정에서는, 이온주입으로 실리콘웨이퍼 중으로 도입된 불순물원소를 열처리에 의해 활성화한다. 열처리로는, 예를 들어 900℃에서 10 분간의 처리를 실시하는 것이 바람직하다. 이로써, 확산억제층(35)의 붕소이온이 가열에 의해 활성화된다. 또 열처리온도는, 붕소이온의 확산을 되도록 억제하기 위해 보다 저온인 것이 바람직하다. 또한 RTA(Rapid Thermal Annealing) 등의 단시간 열처리도 바람직하다. 이로써, 주입된 붕소이온은, 실리콘원소(Si)의 치환위치로 안정되어 도너 불순물이 된다.
다음 도 7에 나타내는 바와 같이, 상기 제 1 층간절연막(11)을 피복하도록 제 2 층간절연막(12)을 형성한 후, 제 2 층간절연막(12)의 표면을, 예를 들어 CMP(Chemical Mechanical Polishing) 등으로 평탄화한다. 여기서 표면을 평탄화하는 방법은 CMP에 한정되지 않는다. 또 제 2 층간절연막(12)을 형성하는 대신에 제 1 층간절연막(11)을 두껍게 형성하고, 이 제 1 층간절연막(11)의 표면을 CMP에 의해 평탄화하도록 해도 상관없다.
다음에 박리층 형성공정에서는, 도 8에 나타내는 바와 같이, 박리용 물질인 수소이온(13)을 이온주입에 의해 실리콘웨이퍼(1)의 내부로 도입한다. 이로써, 실리콘웨이퍼(1)의 영역 중 확산억제층(35)을 개재하고 게이트절연막(4)과 반대쪽의 영역에 박리층(36)을 형성한다. 주입조건으로서, 예를 들어 도즈량을 1×1016㎝-2 이상 6×1016㎝-2 이하로 하고, 주입 에너지를 150KeV 이상으로 하는 것이 바람직하다. 왜냐 하면 도즈량이 1×1016㎝-2보다 작을 경우에는, 열처리 시에 수소주입 피크위치에서 미세균열이 발생하지 않아, 실리콘웨이퍼의 분리가 불가능해진다는 문제가 있기 때문이며, 도즈량이 6×1016㎝-2보다 클 경우에는, 실리콘기판 표면 부근에 이온주입에 의한 결정결함이 다수 형성되어, 결정성이 악화된다는 문제가 있기 때문이다. 상기 조건에서 이온주입을 실시함으로써, 실리콘층의 원하는 깊이에, 수소를 함유하는 박리층(36)의 형성이 가능해진다. 여기서 박리층(36)은, 박리용 물질의 농도분포 피크를 포함하는 층을 말한다.
그 후, 도 9에 나타내는 바와 같이, 상기 제 2 층간절연막(12)을 피복하도록 제 3 층간절연막(14)을 형성한다. 이어서 상기 드레인영역(10d) 및 소스영역(10s)의 상방위치에서, 제 3 층간절연막(14), 제 2 층간절연막(12), 제 1 층간절연막(11), 게이트절연막(4)을 상하로 관통하는 콘택트홀(15)을 개구한다. 그리고 각 콘택트홀(15)의 내부에 금속 등의 도전재료를 충전시킴으로써, 드레인전극(16d) 및 소스전극(16s)을 형성한다. 여기서, 도시는 생략하지만, 이 후, 200㎚ 정도의 질화막을 형성하고, 그 다음에 수소화처리를 실시해도 된다.
계속해서 도 10에 나타내는 바와 같이, 제 3 층간절연막(14) 상에, 드레인전극(16d) 및 소스전극(16s)을 피복하도록 SiO2 등의 절연막(17)을 형성하고, 이 절연막(17)의 표면을 CMP 등으로 평탄화한다. 그 후, 실리콘웨이퍼(1)를 다이싱 (dicing) 등으로 원하는 크기로 절단한다. 이하, 이 절단 후의 실리콘웨이퍼(1)를 실리콘기판(1)으로서 기재한다.
그리고 RCA세정 등 실리콘기판(1)의 표면 세정처리를 실시한 후, 위치를 조정한다. 그리고 접착공정을 실시하여, 반도체소자부(T)의 절연막(17) 표면을 유리기판(18)에 접착시킨다. 이와 같이 하여, 도 10에 나타내는 바와 같이, 실리콘기판(1)의 표면에 유리기판(18)을 접착시킨다.
다음으로 박리공정을 실시한다. 박리공정에서는, 도 11에 나타내는 바와 같이, 예를 들어 600℃의 온도환경 하에서 수분간 정도 열처리함으로써, 실리콘기판(1)의 일부를 박리층(36)을 따라 박리시킨다. 이로써 실리콘기판(1)은 박막화되며, 반도체소자부(T)(NMOS트랜지스터)는, 반도체층(20)과 함께 유리기판(18) 상에 배치되게 된다. 트랜지스터의 특성에 영향을 끼치지 않도록 수소의 확산을 억제하기 위해서는, 상기 열처리온도를 되도록 저온으로 하는 동시에, 열처리시간을 짧게 하는 것이 바람직하다.
다음, 제거공정에서, 도 1에 나타내는 바와 같이, 확산억제층(35) 및 박리층(36)을 반도체층(20)이 노출될 때까지 에칭 등으로 제거한다.
제거방법으로는, 드라이에칭이나 습식에칭, 또는 이들 양쪽을 조합시키는 것이 가능하다. 단, 드라이에칭만에 의하면, 반도체실리콘층(20)의 표면이 손상을 입을 우려가 있으므로, 드라이에칭 후에 적당한 습식에칭을 실시하는 것이 바람직하다. 실리콘기판(1)의 일부가 제거된 결과, 반도체실리콘층(20)의 막 두께는 50～200㎚ 정도가 된다. 또 제거방법으로서, CMP(Chemical Mechanical Polishing)를 적용해도 된다.
이와 같이 제거공정이 실시된 결과, 반도체층(20) 내에서의, 수소원소 기인으로 발생하는 N형불순물 농도를, 트랜지스터의 특성에 영향을 끼치지 않는 1×1017㎝-3 이하로 억제할 수 있다.
여기서, 수소원소 기인으로 발생하는 N형불순물 농도를 보다 낮게 하는 것이 바람직하다. 그 후, 반도체층(20)의 표면에 절연성 보호막(19)을 형성한다. 또 반도체층(20)과 보호막(19)의 계면상태를 개선하기 위해, 보호막(19)을 형성하기 전에 반도체층(20)의 표면을 산화시켜 산화막을 형성해도 된다.
이상과 같이 실리콘기판(1)에, 확산억제층(35)과 박리층(36)을 형성하고, 열처리를 실시함으로써 박리층(36)을 따라 실리콘기판(1)의 일부를 박리시키는 동시에, 박리층(36)에 배치된 박리용 물질인 수소 등이 확산억제층(35)을 초과해 확산되는 것을 억제하는 수법을 이용하여 반도체장치(S)를 제조한다.
또 이 제조방법으로 제조되는 반도체장치(S), 혹은 그 중간 과정에서 제조되는 실리콘웨이퍼, 실리콘기판은 모두 본 발명에서 말하는 “반도체기판”의 개념에 포함되는 것이지만, 어느 반도체기판에서도 이 제조방법을 이용하여 형성한 경우는, 박리층 및 확산억제층을 이온주입으로 형성하므로, 반도체기판에 형성된 수소 및 붕소의 농도분포가, 기판의 한쪽 면으로부터 다른 한쪽 면을 향해 경사지게 된다.
-제 1 실시예의 효과-
이상 설명한 바와 같이, 이 제 1 실시예에 의하면, 박리공정의 열처리 시에 확산억제층(35)에 배치된 붕소의 작용에 의해, 박리용 물질인 수소를 포획할 수 있으므로, 수소가 확산억제층(35)을 초과해 반도체층(20) 쪽으로 확산되는 것을 방지할 수 있다. 따라서 박리공정에서, 수소가 반도체층(20)으로 확산됨에 기인하여 반도체층(20)의 전기특성이 악영향을 받는 것을 억제하기가 가능하다.
또, 제거공정에서, 확산억제층(35)을 반도체층(20)에 잔류된 수소와 함께 제거하도록 하므로, 반도체소자부(T)가 수소에 의해 악영향을 받을 우려를 보다 확실하게 방지할 수 있다.
또한 반도체층(20)을 유리기판(18)에 옮기기 전에, 반도체소자부(T)를 미리 형성하도록 하므로, IC공정에서 서브미크론 소자로서 제작한 반도체소자부(T)를 유리기판(18) 상에 형성할 수 있다. 따라서 통상 유리기판에 다결정 실리콘층이나 비정질 실리콘층을 형성하여 반도체소자부를 형성하는 경우와 달리, 단결정 실리콘기판 상에 형성한 트랜지스터와 동등, 혹은 박막화를 실시함으로써 그 이상의 성능을 갖는 트랜지스터를, 트랜지스터의 임계값 제어성을 악화시키는 일없이 형성할 수 있다.
(제 2 실시예)
도 13～도 23은 본 발명에 관한 반도체기판의 제 2 실시예에 관한 반도체장치, 및 그 제조방법을 나타내는 단면도이다. 또 이후의 각 실시예에서는, 도 1～도 11과 같은 부분에 동일 부호를 부여하여, 그 상세한 설명을 생략한다.
본 실시예는, 반도체층(20)을 나중에 형성하는 실리콘기판층(L)을 미리 기판 (K)에 옮긴 후에, 반도체소자부(T)의 형성공정을 실시하도록 한 것이다.
그리고 통상, 반도체소자부(T)는 복수 개의 NMOS트랜지스터 및/또는 PMOS트랜지스터가 동일기판 상에 복수 제작된 구조인 것이지만, 설명을 알기 쉽게 간략화 하기 위해 1 개의 NMOS트랜지스터를 형성하는 경우를 예로 하여 설명한다. PMOS트랜지스터에 대해서는 나타내지 않지만, 이온주입 시의 불순물도전형을 적절하게 변경함으로써 NMOS트랜지스터와 마찬가지로 형성할 수 있다. 여기서 이 기재는 단일 트랜지스터를 형성하는 경우를 제외시킬 의도는 아니다. 또 여기서는 소자분리나 웰 형성공정에 대하여 기재하지 않지만, 소자분리나 웰 형성을 행하도록 해도 상관없다.
도 13은, 기판(K)과, 실리콘기판층(L)을 포함하는 반도체소자부(T)로 구성된 반도체장치(S)를 모식적으로 나타내는 단면도이다.
기판(K)은, 유리기판(18)을 예시할 수 있다.
상기 반도체소자부(T)는, 산화막(41), 반도체층(20), 게이트절연막(42), 게이트전극(6), 층간절연막(43), 소스전극(16s), 드레인전극(16d), 및 실리콘질화막(44)을 구비하며, 채널영역(23), 드레인영역(10d), 및 소스영역(10s)에 의해 MOS트랜지스터(NMOS트랜지스터)를 구성한다.
반도체층(20)은, 채널영역(23)과, 채널영역(23)의 양 바깥쪽에 형성된 고농도불순물영역(10)을 구비한다. 고농도 불순물영역(10)은 드레인영역(10d)과 소스영역(10s)으로 구성된다. 그리고 상기 층간절연막(43)에는, 드레인영역(10d) 및 소스영역(10s)의 각 상방위치에 콘택트홀(15)이 형성되며, 각 콘택트홀(15)의 내부 에, 드레인영역(10d)에 접속된 드레인전극(16d)과, 소스영역(10s)에 접속된 소스전극(16s)이 형성된다.
그리고 상기 층간절연막(43) 상에는, 드레인전극(16d) 및 소스전극(16s)을 피복하도록 실리콘질화막(44)이 형성된다.
-제조방법-
다음에, 본 실시예의 반도체장치(S), 및 실리콘기판층(L)을 포함하는 반도체소자부(T)의 제조방법에 대하여, 도 13～도 23을 참조하여 설명한다.
본 실시예의 실리콘기판층(L) 제조방법은, 상기 제 1 실시예와 마찬가지로, 확산억제층 형성공정과, 활성화공정과, 박리층 형성공정과, 접착공정(맞붙이는 공정)과, 박리공정(분할공정)과, 제거공정을 구비한다. 또 본 실시예의 반도체장치(S) 제조방법은, 상기 제 1 실시예와 마찬가지로, 상기 실리콘기판층(L)의 제조방법에 더불어, 추가로 게이트절연막, 게이트전극, 소스 및 드레인영역 형성, 층간절연막 형성, 콘택트홀 형성, 소스 및 드레인전극 형성, 실리콘질화막 형성 등 게이트절연막 이후의 소자부 형성공정을 구비하지만, 상기 제 1 실시예와는, 이들 게이트절연막 이후의 소자부 형성공정을 실시하는 타이밍이 다르다.
즉, 상기 제 1 실시예에서는, 확산억제층 형성공정과, 활성화공정, 및 박리층 형성공정과 병행하여 소자부 형성공정을 실시하도록 하지만, 본 실시예에서는, 게이트절연막 형성 이후의 소자부 형성공정을 제거공정 뒤에 실시한다.
우선, 절연층 형성공정에서, 도 14에 나타내는 바와 같이, 실리콘웨이퍼(1)에, 기판 표면을 보호하기 위한 절연층인 산화막(41)을 20㎚ 정도의 두께로 형성한 다.
그 후, 확산억제층 형성공정에서는, 도 15에 나타내는 바와 같이, 확산억제용 물질인 붕소(5)를 실리콘웨이퍼(1)에 주입하여, 확산억제층(35)을 형성한다. 붕소(5)의 주입조건은 상기 제 1 실시예와 거의 마찬가지이다. 그 결과, 실리콘웨이퍼(1)의 표면에서 확산억제용 물질의 농도가 1×1017㎝-3 이하라면, 나중에 반도체소자부를 형성할 때에도 거의 임계값 제어에 영향을 끼치지 않는 것으로 할 수 있다.
이어서, 열처리 등에 의한 활성화공정에서, 확산억제층(35)의 붕소를 활성화 한다. 상기 실시예와 마찬가지의 조건을 사용할 수 있다. 또 열처리온도는, 붕소의 확산을 최대한 억제하기 위해 보다 저온인 것이 바람직한 점도 마찬가지다.
그리고 도 20에 나타내는 후공정에서 실시되는, 실리콘웨이퍼(1) 중에 채널영역(23)을 형성하기 위한 붕소(3)의 이온주입 공정을 상기 열처리 전에 실시해도 된다. 이 이점으로서, 접착공정 후에 유리기판(18) 상에서 실시되는 이온주입 공정이 이온도핑장치에 의해 실시될 경우에는, 원하는 불순물원소 이외의 원소가 동시에 채널영역(23)으로 도입되는 문제가 있어, 임계전압 제어가 어려워지는 문제가 있지만, 이온주입장치일 경우에는, 질량분리장치에 의해 원하는 원소만을 주입할 수 있으므로, 임계전압 제어성이 향상되는 점을 들 수 있다.
다음으로, 박리층 형성공정에서는, 도 16에 나타내는 바와 같이, 박리용 물질(13)인 수소원소를 이온주입 등으로 실리콘웨이퍼(1)의 내부로 도입시킨다. 이 로써, 확산억제층(35)보다 하방위치에 박리층(36)을 형성한다.
여기까지의 공정으로 형성된 실리콘웨이퍼(1)는, 유리기판 상에 단결정 실리콘박막을 형성하는 경우에 유용하다. 즉, 예를 들어 실온에서 유리기판에 접착시킨 후, 600℃ 정도의 열처리를 실시함으로써, 막 두께 균일성이 우수한 단결정 실리콘박막을 용이하게 유리기판 상에 형성하는 것이 가능해진다. 이 때, 열확산에 의해 단결정 실리콘박막 쪽으로 이동하고자 하는 수소원소를 붕소 이온이 저지하므로, 수소원소에 기인하여 단결정 실리콘박막이 N형화 되는 것을 방지할 수 있다. 그 결과, 그 후에 형성하는 NMOS 및 PMOS 트랜지스터의 임계값을 원하는 값으로 용이하게 제어할 수 있는 동시에, 수소원소에 기인하는 임계값 변동을 억제하여 재현성 좋게 트랜지스터를 형성할 수 있다. 또 지금까지의 공정에 의해 형성된 실리콘웨이퍼(1)는 실리콘웨이퍼의 형상이므로, 다른 장소로 이동할 경우에도, 실리콘웨이퍼용 캐리어 등에 수납시켜 용이한 휴대이동이 가능한 등, 취급이 쉽다는 등의 이점이 있다.
그리고 실리콘웨이퍼(1)를 다이싱 등으로 분단시켜 실리콘기판(1)으로 한다. 그리고 RCA세정 등으로 실리콘기판(1)의 표면 세정처리를 한 후, 접착공정을 실시한다. 접착공정에서는, 도 17에 나타내는 바와 같이, 기판을 상하로 반전시켜 하면(즉, 산화막(41))의 표면에 유리기판(18)을 접착시킨다. 그 후, 분할공정에서는 예를 들어 600℃의 온도환경 하에서 수분간 정도 열처리를 함으로써, 도 18에 나타내는 바와 같이, 실리콘기판(1)을 박리층(36)을 따라 분할하여 박리시킨다. 그리고 유리기판(18) 쪽에 남은 실리콘기판(1)의 일부가 박막 실리콘기판(1a)으로서 형 성된다.
다음, 제거공정에서, 도 19에 나타내는 바와 같이, 박막 실리콘기판(1a)에 대하여, 확산억제층(35) 및 박리층(36)을 제 1 실시예와 마찬가지로 에칭 등으로 제거한다. 이상의 공정에 의해 실리콘기판층(L)이 제조된다. 또 확산억제층(35)의 제거에 이어, 에칭 등으로 실리콘기판층(L)을 원하는 막 두께로 조정해도 된다.
계속해서, 이하의 반도체소자 형성공정을 실시하여 반도체장치(S)를 제조한다.
즉, 도 20에 나타내는 바와 같이, 박막 실리콘기판(1a)의 표면을 보호하기 위해 CVD법 등으로 산화막(46)을 20㎚ 정도 형성한 후, 박막 실리콘기판(1a)의 채널영역(23)을 형성하기 위한 불순물원소인 붕소(3)를 이온주입 한다. 이로써, 반도체층(20a)을 산화막(46) 하방의 박막 실리콘기판(1a) 중에 형성한다.
다음으로 도 21에 나타내는 바와 같이, 산화막(46)을 제거한 후에, 박막 실리콘기판(1a)의 표면에 게이트절연막(42)을 형성한다. 게이트절연막(42)은, CVD법 등으로 SiO2막을 60㎚ 정도의 두께로 형성한다. 다음에, 고농도의 N형 또는 P형의 불순물을 함유하는 폴리실리콘, 또는 W, Ta, TaN 등의 금속재료나, 실리사이드 등의 재료를 이용하여 게이트전극(6)을 형성한다.
그 후, 게이트전극(6)을 마스크로 하여 N형 불순물원소를 반도체층(20a)에 주입하여, 고농도 불순물영역(10)을 형성한다. 고농도 불순물영역(10)은, 드레인영역(10d)과 소스영역(10s)으로 구성된다. 이 때, 게이트전극(6) 하방의 반도체층(20a)은 채널영역(23)이 된다. 또 고농도 불순물영역(10)과 채널영역(23) 사이에 N형 저농도 불순물영역을 형성함으로써 LDD구조로 하는 것도 가능하다.
이어서 도 22에 나타내는 바와 같이, 게이트산화막(42) 상에, 층간절연막(43)을 700㎚ 정도 두께로 형성한다. 그 후, 레이저, RTA, 및 가열로 등에 의해 열처리를 실시함으로써 불순물원소를 활성화시킨다.
다음에 도 23에 나타내는 바와 같이, 층간절연막(43) 및 게이트산화막(42)을 상하로 관통하는 콘택트홀(15)을, 드레인전극(10d) 및 소스전극(10s)의 상방위치에 형성한다. 그리고 상기 각 콘택트홀(15)에 금속 등의 도전재료를 충전시킴으로써, 드레인전극(16d) 및 소스전극(16s)을 형성한다.
그 후, 도 13에 나타내는 바와 같이, 실리콘질화막(44)을 200㎚ 정도 두께로 형성하여 수소화처리를 한다. 이상과 같이 하여 반도체장치(S)를 제조한다.
또 이 제조방법으로 제조되는 반도체장치(S), 혹은 그 중간 과정에서 제조되는 실리콘웨이퍼, 실리콘기판, 및 박막 실리콘기판이 접착된 유리기판은 모두 본 발명에서 말하는 “반도체기판”의 개념에 포함되는 것이지만, 어느 반도체기판에서도 이 제조방법을 이용하여 형성한 경우는, 박리층 및 확산억제층을 이온주입으로 형성하므로, 수소 및 붕소의 농도분포가 기판의 한쪽 면으로부터 다른 쪽 면을 향해 경사지게 된다.
-제 2 실시예의 효과-
따라서 이 실시예에 의하면, 활성화된 붕소에 의해 수소를 포획할 수 있으므로, 나중에 반도체층(20)을 형성하는 영역으로 수소가 이동하는 것을 방지할 수 있다. 그 결과, 그 후의 소자형성공정에서, 임계값 제어성이 악화되지 않고, 양호한 특성의 트랜지스터를 형성하는 것이 가능해진다.
또, 상기 제조방법에 의하면, 임계값 제어성이 좋고, 특성 편차가 작은 박막 단결정 실리콘기판을 유리기판 상에 형성할 수 있으므로, 유리기판 상에 형성된 다결정 실리콘이나 비정질 실리콘과는 달리, 단결정 실리콘기판 상에 형성하는 트랜지스터와 동등, 혹은 그 이상의 고성능 전기특성을 갖는 트랜지스터를 형성할 수 있다.
또 박막 단결정 실리콘기판을 복수 개 유리기판에 접착하는 것도 가능하므로, 유리기판의 크기에 제한되는 일없이, 임의의 위치에 단결정 실리콘층을 유리기판 상에 형성하는 것이 가능하며, 예를 들어 어떤 크기의 유리기판이라도, 박막 단결정 실리콘기판을 용이하게 배치하는 것도 가능해진다.
(제 3 실시예)
도 24～도 32는 본 발명에 관한 반도체기판의 제 3 실시예에 관한 반도체장치, 및 그 제조방법을 나타내는 단면도이다.
본 실시예에서는, 접착공정의 앞 공정에서 반도체소자부(T)의 일부를 형성하는 한편, 상기 접착공정의 후 공정에서 그 밖의 일부를 형성하도록 한다.
도 24는, 기판(K)과 반도체소자부(T)로 구성된 반도체장치(S)를 모식적으로 나타내는 단면도이다. 여기서 통상, 반도체소자부(T)는 복수 개의 NMOS트랜지스터 및/또는 PMOS트랜지스터가 동일기판 상에 복수 제작된 구조인 것이지만, 설명을 알기 쉽게 간략화 하기 위해 1 개의 NMOS트랜지스터를 형성하는 경우를 예로 하여 설명한다. PMOS트랜지스터에 대해서는 나타내지 않지만, 이온주입 시의 불순물도전 형을 적절하게 변경함으로써 NMOS트랜지스터와 마찬가지로 형성할 수 있다. 또 이 기재는 단일 트랜지스터를 형성하는 경우를 제외시킬 의도는 아니다. 또한 여기서는 소자분리나 웰 형성공정에 대하여 기재하지 않지만, 소자분리나 웰 형성을 행하도록 해도 상관없다.
기판(K)으로서, 유리기판(18)을 예시할 수 있다.
상기 반도체소자부(T)는, 제 2 층간절연막(12), 제 1 층간절연막(11), 게이트전극(6), 사이드월(9), 게이트절연막(4),반도체층(20), 층간절연막(53), 소스전극(16s), 드레인전극(16d), 및 실리콘질화막(54)을 구비하며, 채널영역(23) 및 LDD영역을 갖는 MOS트랜지스터(NMOS트랜지스터)를 구성한다.
즉, 상기 제 1 실시예와 마찬가지로 게이트전극(6)은, 상기 제 1 층간절연막(11)과 게이트산화막(4) 사이에 형성되며, 좌우 측면에는, 사이드월(9)이 각각 형성된다. 또 반도체층(20)은, 채널영역(23)과, 채널영역(23)의 양 바깥쪽에 형성된 저농도 불순물영역(8)과, 저농도 불순물영역(8)의 양 바깥쪽에 형성된 고농도 불순물영역(10)을 구비한다.
상기 반도체층(20)에는, 도 24에 나타내는 바와 같이, 고농도 불순물영역(52d, 52s)이 드레인영역(10d) 및 소스영역(10s)과 각각 상하로 중첩되도록 형성된다. 그리고 층간절연막(53)에 형성된 콘택트홀(15)에는 드레인전극(16d) 및 소스전극(16s)이 형성된다.
상기 드레인전극(16d)은 고농도 불순물영역(52d)을 통해 드레인영역(10d)에 접속되는 한편, 상기 소스전극(16s)은 고농도 불순물영역(52s)을 통해 소스영역 (10s)에 접속된다. 따라서 고농도 불순물영역(52d)과 드레인전극(16d) 및 고농도 불순물영역(52s)과 소스전극(16s)은 전기적으로 접속된다. 이들 드레인전극(16d) 및 소스전극(16s)은, 층간절연막(53)과 함께 실리콘질화막(54)으로 피복된다.
반도체소자부(T)는, 도 24에 나타내는 바와 같이, 반도체층-게이트전극부(G)와, 콘택트-전극부(I)로 구성된다.
이상과 같이 하여 반도체장치(S) 및 반도체소자부(T)는 구성된다.
-제조방법-
다음에, 본 실시예의 반도체장치(S) 제조방법과, 반도체층-게이트전극부(G), 및 콘택트-전극부(I)로 구성되는 반도체소자부(T)의 제조방법에 대하여, 도 24～도 32를 참조하여 설명한다.
본 실시예에서는, 접착공정의 앞공정에서, 반도체소자부(T)의 반도체층-게이트전극부(G)를 형성하는 한편, 접착공정의 후공정에서, 반도체소자부(T)의 콘택트-전극부(I)를 형성한다.
본 실시예의 반도체소자부(T) 제조방법은, 상기 제 1 실시예와 마찬가지로, 절연층 형성공정과, 확산억제층 형성공정과, 활성화공정과, 박리층 형성공정과, 맞붙이는 공정(접착공정)과, 분할공정(박리공정)과, 제거공정을 구비한다.
우선, 상기 제 1 실시예에서의 사이드월(9) 및 고농도 불순물영역(10) 형성까지의 공정과 동일한 공정을 실시한다(도 2～도 5 참조).
그 후, 도 25에 나타내는 바와 같이, 레지스트마스크(51)를 패턴형성한 후에, N형 불순물(55)을 고농도 불순물영역(10)의 하방에 인접한 소정의 영역에 이온 주입에 의해 도입한다. 이렇게 하여 고농도 불순물영역(52d, 52s)을 형성한다. 이와 같이, 고농도 불순물영역(52d, 52s)을 형성함으로써, NMOS트랜지스터의 소스영역(10s) 및 드레인영역(10d)을 구성하는 고농도 불순물영역(10)과, 유리기판(18)에의 접착공정 이후의 후공정에서 형성할 금속배선인 소스전극(16s) 및 드레인전극(16d)과의 접촉을 확실하게 접속하기가 가능해진다.
예를 들어, N형불순물(55)의 이온주입조건으로는, 이온 종을 인으로 하고, 주입에너지를 45KeV, 도즈량을 2×1015㎝-2, 및 이온 종을 인으로 하고, 주입에너지를 100KeV, 도즈량을 2×1015㎝-2로 하여 2 회 주입한다. 이로써, 고농도 불순물영역(10)으로부터 하방으로 깊이 약 170㎚까지의 범위에 대하여, 전기적으로 도통을 취할 수 있다. 여기서 고농도 불순물영역(52d, 52s)의 형성공정이 필수는 아니다.
다음에 도 26에 나타내는 바와 같이, 레지스트마스크(51)를 제거한 후에, 제 1 층간절연막(11)을 100㎚ 정도의 두께로 형성하고, 게이트산화막(4)이나 게이트전극(6) 등을 피복한다. 그 후, 활성화공정에서 열처리를 실시하여, 이온주입에 의해 실리콘웨이퍼 중으로 도입된 확산억제층(35)의 붕소를 함유하는 불순물원소를 활성화한다. 열처리로는, 예를 들어 900℃에서 10 분간 처리를 한다.
이어서 도 27에 나타내는 바와 같이, 제 2 층간절연막(12)을 형성한 후, 표면을 평탄화한다. 다음에 박리층 형성공정에서는, 도 28에 나타내는 바와 같이 상기 제 1 실시예와 마찬가지로 하여, 박리용 물질인 수소원소(13)를 이온주입에 의해 실리콘웨이퍼(1)의 내부로 도입시킨다. 이로써 확산억제층(35)보다 하방위치에 박리층(36)을 형성한다.
그리고 실리콘웨이퍼(1)를 다이싱 등으로 절단하여 실리콘기판(1)으로 한다. 그 다음에 RCA세정 등으로 실리콘기판(1)의 표면 세정처리를 한 후, 접착공정을 실시한다.
접착공정에서는, 도 29에 나타내는 바와 같이, 실리콘기판을 상하로 반전시켜 하면의 제 2 층간절연막(12) 표면에 유리기판(18)을 접착시킨다. 이어서 박리공정에서는 도 30에 나타내는 바와 같이, 상기 제 1 실시예와 마찬가지로 하여, 실리콘기판(1)을 박리층(36)을 따라 분할한다. 그 결과, 유리기판(18) 쪽에, 반도체층(20)으로부터 게이트전극부까지의 부분(G)을 포함하는 실리콘기판(1)의 일부가 배치된다.
계속해서 제거공정에서, 도 31에 나타내는 바와 같이, 유리기판(18) 상에 배치된 실리콘기판(1)에 대하여 에칭 등을 실시하여, 확산억제층(35)과 박리층(36)을 제거하고, 고농도 불순물영역(52d, 52s)을 노출시킨다.
그 후, 도 32에 나타내는 바와 같이, 반도체층(20)의 표면에 CVD법 등으로 층간절연막(53)을 700㎚ 정도 두께로 형성한다. 이어서 콘택트홀(15)을 고농도 불순물영역(52d, 52s)에 도달하도록 형성한 후, 콘택트홀(15)에 금속 등의 도전성재료를 충전시킴으로써 드레인전극(16d) 및 소스전극(16s)을 형성한다.
다음으로 도 24에 나타내는 바와 같이, 실리콘질화막(54)을 200㎚ 정도 두께로 형성하고, 수소화처리를 실시한다. 이상과 같이 하여, 반도체장치(S) 및 반도체소자부(T)를 제조한다.
그리고 이 제조방법에 의해 제조되는 반도체장치(S), 혹은 그 중간과정에서 제조되는 실리콘웨이퍼, 실리콘기판은 모두 본 발명에서 말하는 “반도체기판”의 개념에 포함되는 것이지만, 어느 반도체기판에 있어서도 이 제조방법을 이용하여 형성한 경우는, 박리층 및 확산억제층을 이온주입으로 형성하므로, 수소 및 붕소의 농도분포가 기판의 한쪽 면으로부터 다른 쪽 면을 향해 경사지게 된다.
-제 3 실시예의 효과-
따라서 이 실시예에 의하면 다른 실시예와 마찬가지로, 박리용 물질의 악영향이 없고, 임계값 제어성이 우수하므로, 임계값 편차가 작은 반도체 실리콘박막을 반도체층에 이용할 수 있다.
또 게이트전극 형성까지의 공정에서 실리콘 IC공정에서 제작한 서브미크론의 게이트 길이를 갖는 고성능 트랜지스터를 유리기판 상에 형성할 수 있다. 이 때, 반도체층은 단결정 실리콘이므로, 트랜지스터의 전기특성은 실리콘 상에 제작한 트랜지스터에 비해 손색없는 것이 된다.
또 콘택트 형성 이후의 전극형성공정을 접착공정 후에 실시하는 점에서, 도 34에 나타내는 바와 같이, 유리기판(61) 상에 미리 수동소자 혹은 능동소자 등의 소자(62)를 형성해두면, 수동소자 또는 능동소자 등의 소자(62)와 단결정 실리콘층을 갖는 반도체소자(63)를, 공통의 콘택트 및 금속배선 형성공정으로 동시에 형성하고 또 서로 전기적으로 접속시킬 수 있으므로, 원가면에서도 유리하다.
또 위치조정을 정밀도 좋게 접착함으로써, 유리기판 상의 소자와 단결정 실리콘층 상의 소자를 미크론 오더의 근거리로 접속 가능하므로, 집적도의 향상도 가 능해진다. 또한 분할공정에서 600℃ 정도의 열처리가 배선재료에 끼치는 영향을 고려할 필요가 없으므로, 배선재료의 선택 폭을 넓힐 수 있다. 그 결과, 예를 들어 알루미늄 등 융점이 낮은 재료를 전극으로 사용 가능하므로, 알루미늄의 저 저항율에 의해 전극의 전기저항을 대폭 낮출 수 있어, 트랜지스터특성 및 신뢰성을 향상시킬 수 있다.
(그 밖의 실시예)
상기 실시예에서는, 박리용 물질로서 수소이온을 적용했지만, 수소 대신에 수소와, 적어도 1 종류 이상의 불활성원소(예를 들어 헬륨, 네온, 아르곤, 크세논, 라돈 등)를 주입하도록 해도 된다. 헬륨이온 등의 불활성가스 원소는 전기적으로 불활성이며, 불활성가스 원소의 병용에 의해 수소원소 농도를 감소시킬 수 있으므로, 수소원소 때문에 트랜지스터 등의 반도체소자부(T)에 끼치는 악영향의 정도를 경감할 수 있는 이점이 있다. 단, 주입공정을 2 회 실시할 필요가 발생하는 불이익이 있다. 따라서 제조 용이화의 관점에서는, 상술한 바와 같이 박리용 물질에는 수소를 적용하는 것이 바람직하다.
또 상기 실시예에서는, 실리콘 반도체기판의 경우에 대하여 나타냈지만, 본 발명은 다른 원소에 의한 화합물반도체도 포함한 반도체기판에도 적용할 수 있다.
또한 상기 실시예에서는, 미리 유리기판 상에 수동소자 혹은 능동소자 등이 형성돼있어도 된다.
또 상기 실시예에서는, MOS구조에 대해서만 나타냈지만, 바이폴라트랜지스터, 사이리스터, 접합트랜지스터, 포토닉 디바이스 등 각종 반도체소자의 형성에서 도, 본 발명을 적용하는 것이 가능하다.
본 발명에 의하면, 기판에 박리층을 형성하여 기판의 일부를 박리시키는 반도체기판에 있어서, 기판에 나중에 형성되는 혹은 이미 형성된 반도체소자부가, 박리층에 배치된 박리용 물질의 확산에 의해 받는 악영향을 배제할 수 있다.
본 발명은, 반도체기판의 제조방법, 및 반도체기판에 대하여 유용하며, 특히 단결정 실리콘기판에 소정의 원소이온을 주입하여 박리층을 형성하고, 열처리에 의해 기판의 일부를 박리시켜 박막화하는 공정을 포함하는 것에 적합하다.

Claims (108)

  1. 기판의 내부에, 확산억제층과 박리층을 형성하고, 열처리를 실행함으로써 상기 박리층을 따라 상기 기판의 일부를 박리시키는 동시에, 상기 박리층에 배치된 박리용 물질이 상기 확산억제층을 초과하여 확산되는 것을 억제하는 것을 특징으로 하는 반도체기판의 제조방법.
  2. 제 1 항에 있어서,
    상기 기판은 단결정 실리콘기판인 것을 특징으로 하는 반도체기판의 제조방법.
  3. 제 1 항에 있어서,
    상기 기판은, 상기 박리층을 따라 일부가 박리되기 전에, 반도체소자부의 적어도 일부가 형성되는 것을 특징으로 하는 반도체기판의 제조방법.
  4. 제 1 항에 있어서,
    상기 기판은, 상기 박리층을 따라 일부가 박리되기 전에, 반도체소자부의 전체가 형성되는 것을 특징으로 하는 반도체기판의 제조방법.
  5. 제 1 항에 있어서,
    상기 기판의 일부를 박리시킨 후에, 상기 박리층 및 상기 확산억제층을 상기 기판으로부터 제거하는 것을 특징으로 하는 반도체기판의 제조방법.
  6. 제 1 항에 있어서,
    상기 박리층과 상기 확산억제층을 상기 기판으로부터 제거한 후에, 반도체소자부의 적어도 일부를 형성하는 것을 특징으로 하는 반도체기판의 제조방법.
  7. 제 1 항에 있어서,
    상기 박리층은, 박리용 물질의 농도분포 피크를 포함하는 층인 것을 특징으로 하는 반도체기판의 제조방법.
  8. 제 1 항에 있어서,
    상기 박리용 물질은, 수소인 것을 특징으로 하는 반도체기판의 제조방법.
  9. 제 1 항에 있어서,
    상기 박리용 물질은, 수소 및 희가스인 것을 특징으로 하는 반도체기판의 제조방법.
  10. 제 1 항에 있어서,
    상기 확산억제층에는, 박리용 물질의 확산을 억제하는 확산억제용 물질이 포 함되며,
    상기 확산억제용 물질은 붕소인 것을 특징으로 하는 반도체기판의 제조방법.
  11. 제 10 항에 있어서,
    상기 확산억제층은, 붕소이온의 주입에너지를 E(KeV), 도즈량을 D(㎝-2)로 할 때,
    D≤2.7×108×E2.78을 만족시키는 조건으로 이온주입하여 형성되는 것을 특징으로 하는 반도체기판의 제조방법.
  12. 제 3 항에 있어서,
    상기 확산억제층에는, 박리용 물질의 확산을 억제하는 확산억제용 물질인 붕소가 함유되며, 상기 반도체소자부의 반도체층에서의 상기 확산억제용 물질 농도는, 상기 반도체층의 표면에서 1×1017㎝-3 이하인 것을 특징으로 하는 반도체기판의 제조방법.
  13. 제 4 항에 있어서,
    상기 확산억제층에는, 박리용 물질의 확산을 억제하는 확산억제용 물질인 붕소가 함유되며, 상기 반도체소자부의 반도체층에서의 상기 확산억제용 물질 농도는, 상기 반도체층의 표면에서 1×1017㎝-3 이하인 것을 특징으로 하는 반도체기판의 제조방법.
  14. 제 3 항에 있어서,
    상기 기판에 보호막을 형성한 후, 상기 반도체소자부의 일부인 반도체층을 이온주입으로 형성하고, 그 뒤에 상기 보호막을 제거하여 900 도 이상에서 절연막을 형성하며, 그 후에 상기 확산억제층을 형성하는 물질을 이온주입하는 것을 특징으로 하는 반도체기판의 제조방법.
  15. 박리용 물질의 투과확산을 억제하는 확산억제층을 기판에 형성하는 공정과,
    상기 박리용 물질을 함유하는 박리층을 상기 기판에 형성하는 공정과,
    열처리를 실시함으로써 상기 박리층을 따라 상기 기판의 일부를 박리시키는 공정을 구비하는 것을 특징으로 하는 반도체기판의 제조방법.
  16. 제 15 항에 있어서,
    상기 기판은 단결정 실리콘기판인 것을 특징으로 하는 반도체기판의 제조방법.
  17. 제 15 항에 있어서,
    상기 기판은, 상기 박리층을 따라 일부가 박리되기 전에, 반도체소자부의 적어도 일부가 형성되는 것을 특징으로 하는 반도체기판의 제조방법.
  18. 제 15 항에 있어서,
    상기 기판은, 상기 박리층을 따라 일부가 박리되기 전에, 반도체소자부의 전체가 형성되는 것을 특징으로 하는 반도체기판의 제조방법.
  19. 제 15 항에 있어서,
    상기 기판의 일부를 박리시킨 후에, 상기 박리층 및 상기 확산억제층을 상기 기판으로부터 제거하는 것을 특징으로 하는 반도체기판의 제조방법.
  20. 제 15 항에 있어서,
    상기 박리층과 상기 확산억제층을 상기 기판으로부터 제거한 후에, 반도체소자부의 적어도 일부를 형성하는 것을 특징으로 하는 반도체기판의 제조방법.
  21. 제 15 항에 있어서,
    상기 박리층은, 박리용 물질의 농도분포 피크를 포함하는 층인 것을 특징으로 하는 반도체기판의 제조방법.
  22. 제 15 항에 있어서,
    상기 박리용 물질은, 수소인 것을 특징으로 하는 반도체기판의 제조방법.
  23. 제 15 항에 있어서,
    상기 박리용 물질은, 수소 및 희가스인 것을 특징으로 하는 반도체기판의 제조방법.
  24. 제 15 항에 있어서,
    상기 확산억제층에는, 박리용 물질의 확산을 억제하는 확산억제용 물질이 포함되며,
    상기 확산억제용 물질은 붕소인 것을 특징으로 하는 반도체기판의 제조방법.
  25. 제 24 항에 있어서,
    상기 확산억제층은, 붕소이온의 주입에너지를 E(KeV), 도즈량을 D(㎝-2)로 할 때,
    D≤2.7×108×E2.78을 만족시키는 조건으로 이온주입하여 형성되는 것을 특징으로 하는 반도체기판의 제조방법.
  26. 제 17 항에 있어서,
    상기 확산억제층에는, 박리용 물질의 확산을 억제하는 확산억제용 물질인 붕소가 함유되며, 상기 반도체소자부의 반도체층에서의 상기 확산억제용 물질 농도는, 상기 반도체층의 표면에서 1×1017㎝-3 이하인 것을 특징으로 하는 반도체기판의 제조방법.
  27. 제 18 항에 있어서,
    상기 확산억제층에는, 박리용 물질의 확산을 억제하는 확산억제용 물질인 붕소가 함유되며, 상기 반도체소자부의 반도체층에서의 상기 확산억제용 물질 농도는, 상기 반도체층의 표면에서 1×1017㎝-3 이하인 것을 특징으로 하는 반도체기판의 제조방법.
  28. 제 17 항에 있어서,
    상기 기판에 보호막을 형성한 후, 상기 반도체소자부의 일부인 반도체층을 이온주입으로 형성하고, 그 뒤에 상기 보호막을 제거하여 900 도 이상에서 절연막을 형성하며, 그 후에 상기 확산억제층을 형성하는 물질을 이온주입하는 것을 특징으로 하는 반도체기판의 제조방법.
  29. 기판에, 확산억제층과 박리층을 형성하고, 상기 기판을 다른 기판에 접합한 후에, 열처리를 실시함으로써 상기 박리층을 따라 상기 기판의 일부를 박리시키는 동시에, 상기 박리층에 배치된 박리용 물질이 상기 확산억제층을 초과하여 확산되는 것을 억제하는 것을 특징으로 하는 반도체기판의 제조방법.
  30. 제 29 항에 있어서,
    상기 다른 기판은, 유리기판인 것을 특징으로 하는 반도체기판의 제조방법.
  31. 제 29 항에 있어서,
    기판은 단결정 실리콘기판인 것을 특징으로 하는 반도체기판의 제조방법.
  32. 제 29 항에 있어서,
    상기 기판은, 상기 박리층을 따라 일부가 박리되기 전에, 반도체소자부의 적어도 일부가 형성되는 것을 특징으로 하는 반도체기판의 제조방법.
  33. 제 29 항에 있어서,
    상기 기판은, 상기 박리층을 따라 일부가 박리되기 전에, 반도체소자부 전체가 형성되는 것을 특징으로 하는 반도체기판의 제조방법.
  34. 제 29 항에 있어서,
    상기 기판의 일부를 박리시킨 후에, 상기 박리층 및 상기 확산억제층을 상기 기판으로부터 제거하는 것을 특징으로 하는 반도체기판의 제조방법.
  35. 제 29 항에 있어서,
    상기 박리층과 상기 확산억제층을 상기 기판으로부터 제거한 후에, 반도체소 자부의 적어도 일부를 형성하는 것을 특징으로 하는 반도체기판의 제조방법.
  36. 제 29 항에 있어서,
    상기 박리층은, 박리용 물질의 농도분포 피크를 포함하는 층인 것을 특징으로 하는 반도체기판의 제조방법.
  37. 제 29 항에 있어서,
    상기 박리용 물질은, 수소인 것을 특징으로 하는 반도체기판의 제조방법.
  38. 제 29 항에 있어서,
    상기 박리용 물질은, 수소 및 희가스인 것을 특징으로 하는 반도체기판의 제조방법.
  39. 제 29 항에 있어서,
    상기 확산억제층에는, 박리용 물질의 확산을 억제하는 확산억제용 물질이 함유되며,
    상기 확산억제용 물질은 붕소인 것을 특징으로 하는 반도체기판의 제조방법.
  40. 제 39 항에 있어서,
    상기 확산억제층은, 붕소이온의 주입에너지를 E(KeV), 도즈량을 D(㎝-2)로 할 때,
    D≤2.7×108×E2.78을 만족시키는 조건으로 이온주입하여 형성되는 것을 특징으로 하는 반도체기판의 제조방법.
  41. 제 32 항에 있어서,
    상기 확산억제층에는, 박리용 물질의 확산을 억제하는 확산억제용 물질인 붕소가 함유되며, 상기 반도체소자부의 반도체층에서의 상기 확산억제용 물질 농도는, 상기 반도체층의 표면에서 1×1017㎝-3 이하인 것을 특징으로 하는 반도체기판의 제조방법.
  42. 제 33 항에 있어서,
    상기 확산억제층에는, 박리용 물질의 확산을 억제하는 확산억제용 물질인 붕소가 함유되며, 상기 반도체소자부의 반도체층에서의 상기 확산억제용 물질 농도는, 상기 반도체층의 표면에서 1×1017㎝-3 이하인 것을 특징으로 하는 반도체기판의 제조방법.
  43. 제 32 항에 있어서,
    상기 기판에 보호막을 형성한 후, 상기 반도체소자부의 일부인 반도체층을 이온주입으로 형성하고, 그 뒤에 상기 보호막을 제거하여 900 도 이상에서 절연막 을 형성하며, 그 후에 상기 확산억제층을 형성하는 물질을 이온주입하는 것을 특징으로 하는 반도체기판의 제조방법.
  44. 박리용 물질의 투과확산을 억제하는 확산억제층을 기판에 형성하는 공정과,
    상기 박리용 물질을 함유하는 박리층을 상기 기판에 형성하는 공정과,
    상기 기판을 다른 기판에 접합한 후에, 열처리를 실시함으로써 상기 박리층을 따라 상기 기판의 일부를 박리시키는 공정을 구비하는 것을 특징으로 하는 반도체기판의 제조방법.
  45. 제 44 항에 있어서,
    상기 다른 기판은, 유리기판인 것을 특징으로 하는 반도체기판의 제조방법.
  46. 제 44 항에 있어서,
    상기 기판은 단결정 실리콘기판인 것을 특징으로 하는 반도체기판의 제조방법.
  47. 제 44 항에 있어서,
    상기 기판은, 상기 박리층을 따라 일부가 박리되기 전에, 반도체소자부의 적어도 일부가 형성되는 것을 특징으로 하는 반도체기판의 제조방법.
  48. 제 44 항에 있어서,
    상기 기판은, 상기 박리층을 따라 일부가 박리되기 전에, 반도체소자부의 전체가 형성되는 것을 특징으로 하는 반도체기판의 제조방법.
  49. 제 44 항에 있어서,
    상기 기판의 일부를 박리한 후에, 상기 박리층 및 상기 확산억제층을 상기 기판으로부터 제거하는 것을 특징으로 하는 반도체기판의 제조방법.
  50. 제 44 항에 있어서,
    상기 박리층과 상기 확산억제층을 상기 기판으로부터 제거한 후에, 반도체소자부의 적어도 일부를 형성하는 것을 특징으로 하는 반도체기판의 제조방법.
  51. 제 44 항에 있어서,
    상기 박리층은, 박리용 물질의 농도분포 피크를 포함하는 층인 것을 특징으로 하는 반도체기판의 제조방법.
  52. 제 44 항에 있어서,
    상기 박리용 물질은, 수소인 것을 특징으로 하는 반도체기판의 제조방법.
  53. 제 44 항에 있어서,
    상기 박리용 물질은, 수소 및 희가스인 것을 특징으로 하는 반도체기판의 제조방법.
  54. 제 44 항에 있어서,
    상기 확산억제층에는, 박리용 물질의 확산을 억제하는 확산억제용 물질이 포함되며,
    상기 확산억제용 물질은 붕소인 것을 특징으로 하는 반도체기판의 제조방법.
  55. 제 54 항에 있어서,
    상기 확산억제층은, 붕소이온의 주입에너지를 E(KeV), 도즈량을 D(㎝-2)로 할 때,
    D≤2.7×108×E2.78을 만족시키는 조건으로 이온주입하여 형성되는 것을 특징으로 하는 반도체기판의 제조방법.
  56. 제 47 항에 있어서,
    상기 확산억제층에는, 박리용 물질의 확산을 억제하는 확산억제용 물질인 붕소가 함유되며, 상기 반도체소자부의 반도체층에서의 상기 확산억제용 물질 농도는, 상기 반도체층의 표면에서 1×1017㎝-3 이하인 것을 특징으로 하는 반도체기판의 제조방법.
  57. 제 48 항에 있어서,
    상기 확산억제층에는, 박리용 물질의 확산을 억제하는 확산억제용 물질인 붕소가 함유되며, 상기 반도체소자부 반도체층에서 상기 확산억제용 물질의 농도는, 상기 반도체층의 표면에서 1×1017㎝-3 이하인 것을 특징으로 하는 반도체기판의 제조방법.
  58. 제 47 항에 있어서,
    상기 기판에 보호막을 형성한 후, 상기 반도체소자부의 일부인 반도체층을 이온주입으로 형성하고, 그 뒤에 상기 보호막을 제거하여 900 도 이상에서 절연막을 형성하며, 그 후에 상기 확산억제층을 형성하는 물질을 이온주입하는 것을 특징으로 하는 반도체기판의 제조방법.
  59. 기판에, 붕소를 함유하는 이온을 주입하여 확산억제층을 형성하는 확산억제층 형성공정과,
    상기 확산억제층에 함유되는 붕소를 활성화시키는 활성화 공정과,
    수소를 함유하는 이온을 상기 기판에 주입하여, 상기 확산억제층의 이온주입을 실시한 기판면과는 반대 쪽에 상기 확산억제층을 따라 박리층을 형성하는 박리층 형성공정과,
    상기 기판을 열처리함으로써, 상기 박리층을 따라 상기 기판의 일부를 박리시키는 박리공정을 포함하는 것을 특징으로 하는 반도체기판의 제조방법.
  60. 제 59 항에 있어서,
    상기 기판은 단결정 실리콘기판인 것을 특징으로 하는 반도체기판의 제조방법.
  61. 기판에, 붕소를 함유하는 이온을 주입하여 확산억제층을 형성하는 확산억제층 형성공정과,
    상기 확산억제층에 함유되는 붕소를 활성화시키는 활성화 공정과,
    수소를 함유하는 이온을 상기 기판에 주입하여, 상기 확산억제층의 이온주입을 실시한 기판면과는 반대쪽에 박리층을 형성하는 박리층 형성공정과,
    상기 기판을 다른 기판에 접착하는 접착공정과,
    상기 기판을 열처리함으로써, 상기 박리층을 따라 상기 기판의 일부를 박리시키는 박리공정을 포함하는 것을 특징으로 하는 반도체기판의 제조방법.
  62. 제 61 항에 있어서,
    상기 다른 기판은, 유리기판인 것을 특징으로 하는 반도체기판의 제조방법.
  63. 제 61 항에 있어서,
    상기 기판은 단결정 실리콘기판인 것을 특징으로 하는 반도체기판의 제조방법.
  64. 기판에, 반도체소자부의 적어도 일부를 형성하는 반도체소자부 형성공정과,
    상기 반도체소자부를 따라 붕소를 함유하는 이온을 상기 기판에 주입하여 확산억제층을 형성하는 확산억제층 형성공정과,
    상기 확산억제층에 함유되는 붕소를 활성화시키는 활성화 공정과,
    상기 확산억제층의 반도체소자부 배치 쪽과는 반대쪽에, 수소를 함유하는 이온을 주입하여 박리층을 형성하는 박리층 형성공정과,
    상기 기판을 열처리함으로써, 상기 박리층을 따라 상기 기판의 일부를 박리시키는 박리공정을 포함하는 것을 특징으로 하는 반도체기판의 제조방법.
  65. 제 64 항에 있어서,
    상기 반도체소자 형성공정에 의해 형성되는 반도체소자부는, 반도체층인 것을 특징으로 하는 반도체기판의 제조방법.
  66. 제 64 항에 있어서,
    상기 기판은 단결정 실리콘기판인 특징으로 하는 반도체기판의 제조방법.
  67. 기판에, 반도체소자부의 적어도 일부를 형성하는 반도체소자부 형성공정과,
    상기 반도체소자부를 따라 붕소를 함유하는 이온을 상기 기판에 주입하여 확산억제층을 형성하는 확산억제층 형성공정과,
    상기 확산억제층에 함유되는 붕소를 활성화시키는 활성화 공정과,
    상기 확산억제층 반도체소자부의 적어도 일부를 형성한 쪽과는 반대쪽에, 수소를 함유하는 이온을 주입하여 박리층을 형성하는 박리층 형성공정과,
    상기 기판을 다른 기판에 접착하는 접착공정과,
    상기 기판을 열처리함으로써, 상기 박리층을 따라 상기 기판의 일부를 박리시키는 박리공정을 포함하는 것을 특징으로 하는 반도체기판의 제조방법.
  68. 제 67 항에 있어서,
    상기 반도체소자 형성공정에 의해 형성되는 반도체소자부는, 반도체층인 것을 특징으로 하는 반도체기판의 제조방법.
  69. 제 67 항에 있어서,
    상기 다른 기판은 유리기판인 것을 특징으로 하는 반도체기판의 제조방법.
  70. 제 67 항에 있어서,
    상기 기판은 단결정 실리콘기판인 것을 특징으로 하는 반도체기판의 제조방법.
  71. 단결정 실리콘재료로 이루어지며, 수소를 함유하는 박리층에서 일부가 박리되는 반도체기판이며,
    반도체소자부의 적어도 일부를 갖는 동시에, 이 반도체소자부를 따라 붕소의 농도분포 피크가 층형상으로 형성되는 것을 특징으로 하는 반도체기판.
  72. 단결정 실리콘기판에, 적어도 일부가 형성된 반도체소자부와,
    상기 반도체소자부를 따라, 붕소의 농도분포 피크가 층형상으로 형성되는 동시에, 상기 붕소의 농도분포 피크에서 볼 때, 상기 반도체소자부가 형성된 쪽과는 반대쪽에 수소의 농도분포 피크가 층형상으로 형성되는 것을 특징으로 하는 반도체기판.
  73. 반도체층이 형성된 단결정 실리콘재료로 이루어지는 반도체기판이며,
    상기 반도체층에 형성된 수소 및 붕소의 농도분포가 한 면으로부터 다른 한 면을 향해 경사지는 것을 특징으로 하는 반도체기판.
  74. 반도체층과, 박리층을 가지며, 열처리함으로써 상기 박리층을 따라 일부가 박리된 단결정 실리콘기판을, 유리기판에 접착시켜 구성된 반도체기판이며,
    상기 단결정 실리콘기판에 형성된 수소 및 붕소의 농도분포가 한 면으로부터 다른 한 면을 향해 경사지는 것을 특징으로 하는 반도체기판.
  75. 단결정 실리콘기판에, 적어도 반도체층을 포함하는 반도체소자부와,
    상기 반도체소자부를 따라 형성되며, 열처리에 의해 상기 단결정 실리콘기판의 일부를 박리시키기 위한 박리용 물질인 수소를 함유하는 박리층과,
    상기 박리층과 상기 반도체소자부 사이에 형성되며, 상기 열처리에 의해 상기 수소가 상기 반도체소자부로 확산되는 것을 억제하는 확산억제용 물질인 붕소를 함유하는 확산억제층을 구비하는 것을 특징으로 하는 반도체기판.
  76. 제 75 항에 있어서,
    상기 반도체소자부는 반도체층과 게이트전극을 포함하며,
    상기 반도체층의 게이트전극 쪽 표면에서의 상기 확산억제용 물질 농도는, 상기 반도체층의 표면에서 1×1017㎝-3 이하인 것을 특징으로 하는 반도체기판.
  77. 제 75 항에 있어서,
    상기 반도체소자부는 반도체층을 포함하며,
    상기 반도체층에서의 상기 확산억제용 물질 농도는, 상기 반도체층의 표면에서 1×1017㎝-3 이하인 것을 특징으로 하는 반도체기판.
  78. 박리층을 형성하고 열처리함으로써 상기 박리층을 따라 일부가 박리된 단결정 실리콘기판이, 유리기판에 접착되어 구성된 반도체기판이며,
    유리기판에 접착된 단결정 실리콘기판은, 수소 및 붕소의 농도분포가 한 면으로부터 다른 한 면을 향해 경사지는 것을 특징으로 하는 반도체기판.
  79. 제 78 항에 있어서,
    상기 단결정 실리콘기판에 형성되는 반도체소자부와, 상기 유리기판에 형성되는 반도체소자부가, 동일 공정에서 형성된 층을 포함하는 것을 특징으로 하는 반도체기판.
  80. 단결정 실리콘재료로 이루어지며, 수소의 농도분포 피크가 층형상으로 형성되는 동시에, 상기 수소의 농도분포 피크가 층형상으로 형성된 위치보다 표면 쪽에, 붕소의 농도분포 피크가 층형상으로 형성되는 것을 특징으로 하는 반도체기판.
  81. 단결정 실리콘기판에, 열처리에 의해 상기 단결정 실리콘기판의 일부를 박리시키기 위한 박리용 물질인 수소를 함유하는 박리층과,
    상기 열처리에 의해, 상기 박리층을 따라 일부가 박리된 단결정 실리콘기판으로 상기 수소가 확산되는 것을 억제하는 확산억제용 물질인 붕소를 함유하는 확산억제층을 구비하는 것을 특징으로 하는 반도체기판.
  82. 제 81 항에 있어서,
    상기 단결정 실리콘기판 표면의 확산억제용 물질인 붕소의 농도는, 상기 단 결정 실리콘기판의 표면에서 1×1017㎝-3 이하인 것을 특징으로 하는 반도체기판.
  83. 기판에, 확산억제층과, 박리층이 형성되고, 열처리를 실시함으로써 상기 박리층을 따라 상기 기판의 일부가 박리될 때에, 상기 박리층에 배치된 박리용 물질은 상기 확산억제층을 초과해 확산되는 것이 억제되는 것을 특징으로 하는 반도체기판.
  84. 박리용 물질의 투과확산을 억제하는 확산억제층과, 상기 박리용 물질을 함유하는 박리층이 기판에 형성되며,
    열처리를 실시함으로써 상기 박리층을 따라 상기 기판의 일부가 박리되는 것을 특징으로 하는 반도체기판.
  85. 기판에, 확산억제층과, 박리층이 형성되며, 상기 기판을 다른 기판에 접합한 후에 열처리를 실시함으로써 상기 박리층을 따라 상기 기판의 일부를 박리시키는 동시에, 상기 박리층에 배치된 박리용 물질이 상기 확산억제층을 초과해 확산되는 것이 억제되는 것을 특징으로 하는 반도체기판.
  86. 제 85 항에 있어서,
    상기 확산억제층은, 상기 박리층과 함께 제거되는 것을 특징으로 하는 반도 체기판.
  87. 제 85 항에 있어서,
    상기 기판은, 단결정 실리콘기판인 것을 특징으로 하는 반도체기판.
  88. 박리용 물질의 투과확산을 억제하는 확산억제층과, 상기 박리용 물질을 함유하는 박리층이 기판에 형성되며,
    상기 기판을 다른 기판에 접합한 후에, 열처리를 실시함으로써 상기 박리층을 따라 상기 기판의 일부가 박리되는 것을 특징으로 하는 반도체기판.
  89. 제 88 항에 있어서,
    상기 확산억제층은, 상기 박리층과 함께 제거되는 것을 특징으로 하는 반도체기판.
  90. 제 88 항에 있어서,
    상기 기판은, 단결정 실리콘기판인 것을 특징으로 하는 반도체기판.
  91. 기판과, 이 기판에 접착된 다른 기판을 구비하는 반도체기판이며,
    상기 기판은, 확산억제층을 형성하는 확산억제층 형성공정과, 상기 확산억제층에 함유되는 확산억제용 물질을 활성화시키는 활성화 공정과, 상기 확산억제층을 따라 박리층을 형성하는 박리층 형성공정과, 상기 기판을 열처리함으로써, 상기 박리층을 따라 상기 기판의 일부를 박리하는 박리공정으로 형성되는 것임을 특징으로 하는 반도체기판.
  92. 제 91 항에 있어서,
    상기 확산억제층은, 상기 박리층과 함께 제거되는 것을 특징으로 하는 반도체기판.
  93. 제 91 항에 있어서,
    상기 다른 기판은, 유리기판인 것을 특징으로 하는 반도체기판.
  94. 제 91 항에 있어서,
    상기 기판은, 단결정 실리콘기판인 것을 특징으로 하는 반도체기판.
  95. 기판에, 붕소를 함유하는 이온을 주입하여 확산억제층을 형성하는 확산억제층 형성공정과, 상기 확산억제층에 함유되는 붕소를 활성화시키는 활성화 공정과, 수소를 함유하는 이온을 주입하여, 상기 확산억제층의 이온주입을 실시하는 면과는 반대 쪽에 상기 확산억제층을 따라 박리층을 형성하는 박리층 형성공정과, 상기 기판을 열처리함으로써, 상기 박리층을 따라 상기 기판의 일부를 박리하는 박리공정을 실시함으로써 형성되는 것을 특징으로 하는 반도체기판.
  96. 제 95 항에 있어서,
    상기 확산억제층은, 상기 박리층과 함께 제거되는 것을 특징으로 하는 반도체기판.
  97. 제 95 항에 있어서,
    상기 기판은, 단결정 실리콘기판인 것을 특징으로 하는 반도체기판.
  98. 기판에, 붕소를 함유하는 이온을 주입하여 확산억제층을 형성하는 확산억제층 형성공정과, 상기 확산억제층에 함유되는 붕소를 활성화시키는 활성화 공정과, 수소를 함유하는 이온을 주입하여, 상기 확산억제층의 이온주입을 실시하는 면과는 반대쪽에 박리층을 형성하는 박리층 형성공정과, 상기 기판을 다른 기판에 접착하는 접착공정과, 상기 기판을 열처리함으로써, 상기 박리층을 따라 상기 기판의 일부를 박리하는 박리공정을 실시함으로써 형성되는 것을 특징으로 하는 반도체기판.
  99. 제 98 항에 있어서,
    상기 확산억제층은, 상기 박리층과 함께 제거되는 것을 특징으로 하는 반도체기판.
  100. 제 98 항에 있어서,
    상기 다른 기판은, 유리기판인 것을 특징으로 하는 반도체기판.
  101. 제 98 항에 있어서,
    상기 기판은, 단결정 실리콘기판인 것을 특징으로 하는 반도체기판.
  102. 기판에, 반도체소자부의 적어도 일부를 형성하는 반도체소자부 형성공정과, 상기 반도체소자부를 따라, 붕소를 함유하는 이온을 주입하여 확산억제층을 형성하는 확산억제층 형성공정과, 상기 확산억제층에 함유되는 붕소를 활성화시키는 활성화 공정과, 상기 확산억제층의 반도체소자부 배치 쪽과는 반대쪽에 수소를 함유하는 이온을 주입하여 박리층을 형성하는 박리층 형성공정과, 상기 기판을 열처리함으로써, 상기 박리층을 따라 상기 기판의 일부를 박리하는 박리공정을 실시함으로써 형성되는 것을 특징으로 하는 반도체기판.
  103. 제 102 항에 있어서,
    상기 확산억제층은, 상기 박리층과 함께 제거되는 것을 특징으로 하는 반도체기판.
  104. 제 102 항에 있어서,
    상기 기판은, 단결정 실리콘기판인 것을 특징으로 하는 반도체기판.
  105. 기판에, 반도체소자부의 적어도 일부를 형성하는 반도체소자부 형성공정과, 상기 반도체소자부를 따라, 붕소를 함유하는 이온을 주입하여 확산억제층을 형성하는 확산억제층 형성공정과, 상기 확산억제층에 함유되는 붕소를 활성화하는 활성화 공정과, 상기 확산억제층 반도체소자부의 적어도 일부를 형성한 쪽과는 반대쪽에 수소를 함유하는 이온을 주입하여 박리층을 형성하는 박리층 형성공정과, 상기 기판을 다른 기판에 접착하는 접착공정과, 상기 기판을 열처리함으로써, 상기 박리층을 따라 상기 기판의 일부를 박리하는 박리공정을 실시함으로써 형성되는 것을 특징으로 하는 반도체기판.
  106. 제 105 항에 있어서,
    상기 확산억제층은, 상기 박리층과 함께 제거되는 것을 특징으로 하는 반도체기판.
  107. 제 105 항에 있어서,
    상기 다른 기판은, 유리기판인 것을 특징으로 하는 반도체기판.
  108. 제 105 항에 있어서,
    상기 기판은, 단결정 실리콘기판인 것을 특징으로 하는 반도체기판.
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