KR20060044548A

KR20060044548A - 표시 드라이버 및 전자 기기

Info

Publication number: KR20060044548A
Application number: KR1020050023607A
Authority: KR
Inventors: 마사후미 후쿠다; 다다시 야스에
Original assignee: 세이코 엡슨 가부시키가이샤
Priority date: 2004-03-23
Filing date: 2005-03-22
Publication date: 2006-05-16
Also published as: CN1674067A; CN100382122C; JP2005274759A; JP4148170B2; KR100648915B1; US20050212785A1; US7551155B2

Abstract

레이아웃 면적이 작고, 비용 퍼포먼스에 뛰어나고, 횡 스크롤 표시나 좌우 반전 표시 등의 표시를 용이하게 처리할 수 있는 표시 드라이버 및 전자 기기를 제공하는 것으로서, 표시 메모리(200)로부터 n비트(n은 2 이상의 정수) 단위로 순차 입력되는 n비트의 표시 데이터에 대해 디코드 처리를 실시하는 디코더(100)와, 디코더(100)의 출력 데이터를 래치하는 복수의 래치 회로(LA1∼LAx)와, 디코더(100)로부터의 출력을 각 래치 회로(LA1∼LAx)가 래치하기 위한 래치 펄스를 발생하는 어드레스 디코더(400)와, 복수의 데이터선 구동부(DRV)를 포함하고, n비트의 표시 데이터는, 한번의 워드 라인 제어에 의해 표시 메모리(200)로부터 읽혀져 디코더(100)에 입력되고, 디코더(100)는 n비트의 표시 데이터에 대해 디코드 처리를 실시한 데이터를 각 래치 회로(LA1∼LAx)에 순차로 출력하고, 어드레스 디코더(400)는, n비트의 표시 데이터가 읽혀질 때의 표시 메모리(200)의 어드레스 정보 및 제어 회로(300)에서 임의로 설정되는 격납처 지정 정보에 의거해 선택된 래치 회로에 래치 펄스를 출력한다.

Description

표시 드라이버 및 전자 기기{DISPLAY DRIVER AND ELECRTIC INSTRUMENT}

도 1은 본 실시 형태에 관한 표시 드라이버의 블록도,

도 2는 본 실시 형태에 관한 어드레스 디코더와 복수의 래치 회로와의 접속을 도시하는 도면,

도 3은 본 실시 형태에 관한 시프트 레지스터의 일부를 도시하는 도면,

도 4는 본 실시 형태에 관한 표시 메모리에 격납되어 있는 표시 데이터와 표시 패널의 화소의 대응 관계를 도시하는 도면,

도 5는 FRC 디코더와 MLS 디코더의 동작을 설명하기 위한 블록도,

도 6은 본 실시 형태에 관한 표시 기간, 프레임 기간 및 필드 기간의 관계를 도시하는 도면,

도 7은 본 실시 형태에 관한 표시 패턴 테이블의 일례를 도시하는 도면,

도 8은 본 실시 형태에 관한 FRC 디코더의 동작을 설명하기 위한 도면,

도 9는 본 실시 형태에 관한 래치 회로에 래치 펄스가 입력될 때의 타이밍 챠트,

도 10은 도 9에 도시되는 기간의 일부의 상세를 도시하는 타이밍 챠트,

도 11은 본 실시 형태에 관한 어드레스 디코더를 도시하는 도면,

도 12는 본 실시 형태에 관한 어드레스 변환 회로를 도시하는 도면,

도 13은 본 실시 형태에 관한 횡 스크롤 표시를 설명하기 위한 도면,

도 14는 본 실시 형태에 관한 횡 스크롤 표시를 설명하기 위한 다른 도면,

도 15는 본 실시 형태에 관한 횡 스크롤 표시를 설명하기 위한 다른 도면,

도 16은 본 실시 형태에 관한 횡 스크롤 표시를 설명하기 위한 다른 도면,

도 17은 본 실시 형태에 관한 좌우 반전 표시를 설명하기 위한 도면,

도 18은 본 실시 형태에 관한 좌우 반전 표시를 설명하기 위한 다른 도면,

도 19는 본 실시 형태에 관한 어드레스 변환 회로를 도시하는 다른 도면,

도 20은 본 실시 형태에 관한 표시 메모리를 도시하는 도면,

도 21은 본 실시 형태에 관한 표시 메모리에 형성되는 메모리 셀과 표시 데이터의 관계를 도시하는 도면,

도 22는 비교예의 표시 드라이버를 도시하는 도면,

도 23은 비교예의 표시 메모리를 도시하는 도면,

도 24는 비교예의 표시 메모리의 일부를 도시하는 회로도,

도 25는 본 실시 형태의 변형예에 관한 표시 드라이버를 도시하는 도면,

도 26은 본 실시 형태에 관한 전자 기기를 도시하는 도면.

<도면의 주요한 부분에 대한 부호의 설명>

10 : 표시 드라이버 100 : 디코더

110 : FRC 디코더 112 : FRCROM

120 : MLS 디코더 200 : 표시 메모리

300 : 제어 회로 400 : 어드레스 디코더

410 : 어드레스 변환 회로 500 : 표시 패널

4000 : 전자 기기 4100 : 주사 드라이버

4200 : 컨트롤러 4300 : 전원

D : 데이터 입력 DA1 : 표시 데이터

DA2 : 표시 데이터 DR2 : 제1 방향

DR3 : 제2 방향 DRV : 데이터선 구동부

FF : 플립 플롭 LA1∼LAx : 래치 회로

LP1 : 래치 펄스 MA1 : 표시 데이터

Q : 데이터 출력 SCD : 횡 스크롤 데이터

SR : 시프트 레지스터 VSD1 : 구동 전압 선택 데이터

WL1∼WLQ : 워드 라인

본 발명은, 표시(display) 드라이버 및 전자 기기에 관한 것이다.

최근, 전자 기기의 고기능화에 따라, 표시 패널의 수요가 증가하고 있다. 표시 패널의 구동 방식에는 다양한 형태가 있는데, 그 일례로서 일본국 특개평 7-281636호 공보에 기재되어 있는 구동 회로가 알려져 있다. 일본국 특개평 7-281636호 공보에는, 예를 들면 표시 패널이 640×480화소인 경우에, 10개의 칼럼 드라이버를 이용해 표시 패널을 구동하는 회로가 도시되어 있다. 각 칼럼 드라이 버에는 연산 회로가 설치되어 있다. 이 연산 회로는, 예를 들면 메모리로부터 읽어낸 7행×480열분의 표시 데이터를 일제히 처리하기 때문에, 연산 회로의 회로가 복잡하게 되어, 회로 면적도 증대한다.

또한, 표시 패널이 고해상도화되면, 표시 데이터의 데이터량도 증대하기 때문에, 표시 패널의 구동 회로도 복잡하게 된다. 회로가 복잡화함으로써, 칩 면적의 증대나, 설계 시간 등에 의해 제조 비용의 증대가 문제가 된다. 특히, 일본국 특개평 7-281636호 공보에 기재되어 있는 구동 회로에서는, 연산 회로의 면적이 매우 커져 버린다. 또한, 일본국 특개평 7-281636호 공보에 기재되어 있는 구동 회로에서, 표시 패널에 횡 스크롤 표시나 좌우 반전 표시 등을 행하는 경우, 이들 표시를 행할 때마다 표시 메모리를 고쳐 쓸 필요가 있다.

본 발명은, 이상과 같은 기술적 과제에 비추어 이루어진 것으로, 그 목적으로 하는 바는, 레이아웃이 면적이 작고, 비용 퍼포먼스에 뛰어나고, 횡 스크롤 표시나 좌우 반전 표시 등의 표시를 용이하게 처리할 수 있는 표시 드라이버 및 전자 기기를 제공하는 것에 있다.

본 발명은, 표시 메모리로부터 n비트(n은 2이상의 정수) 단위로 순차 입력되는 n비트의 표시 데이터에 대해 디코드 처리를 실시하는 디코더와, 상기 디코더에 의해서 디코드 처리가 실시된 데이터를 래치하는 복수의 래치 회로와, 상기 디코더로부터의 출력을 상기 복수의 래치 회로가 래치하기 위한 래치 펄스를 발생하는 어 드레스 디코더와, 상기 복수의 래치 회로의 각각에 래치되어 있는 데이터에 의거해 표시 패널의 데이터선을 구동하는 복수의 데이터선 구동부를 포함하고, 상기 n비트의 표시 데이터는, 상기 표시 메모리에 대해 한번의 워드 라인 제어를 행함으로써 상기 표시 메모리로부터 읽혀져 상기 디코더에 출력되고, 상기 디코더는, 상기 표시 메모리로부터 n비트 단위로 순차 출력되는 상기 n비트의 표시 데이터에 대해 디코드 처리를 실시하고, 상기 디코드 처리가 실시된 데이터를 상기 복수의 래치 회로에 순차로 출력하고, 상기 어드레스 디코더는, 상기 n비트의 표시 데이터가 읽혀질 때의 상기 표시 메모리의 어드레스 정보와, 제어 회로에서 임의로 설정되는 격납처 지정 정보에 의거해, 상기 복수의 래치 회로 중의 어느 하나를 선택하고, 선택된 래치 회로에 상기 래치 펄스를 출력하고, 상기 복수의 데이터선 구동부의 각각은, 상기 디코드 처리가 실시된 데이터가 상기 복수의 래치 회로에 격납된 후에 상기 복수의 데이터선 구동부의 각각에 대응하는 데이터선을 구동하는 표시 드라이버에 관계된다.

본 발명에 의하면, n비트의 표시 데이터가 한번의 워드 라인 제어에 의해서 읽혀지고, n비트의 표시 데이터에 대해 디코드 처리가 행해진다. 상기 디코더가, 순차로 입력되는 n비트 표시 데이터에 대해 디코드 처리를 행하고, 상기 복수의 래치 회로에 대해 순차로 상기 디코드 처리가 실시된 데이터를 출력함으로써, 데이터선 구동부마다 디코더를 설치할 필요가 없어져, 상기 디코더의 수를 적게 할 수 있다. 또한, 상기 어드레스 디코더는, 상기 표시 메모리의 어드레스 정보와, 제어 회로에서의 격납처 지정 정보에 의거해 래치 회로를 선택할 수 있기 때문에, 격납 처 지정 정보를 설정함으로써, 디코드 처리된 데이터를 임의의 래치 회로에 래치시킬 수 있다.

또한, 본 발명에서, 상기 제어 회로에서 임의로 설정되는 격납처 지정 정보는, 횡 스크롤 데이터를 포함하고, 상기 표시 메모리의 어드레스 정보에 의해, 상기 디코드 처리된 데이터의 격납처를 표시하는 래치 어드레스 데이터가 설정되고, 상기 어드레스 디코더는, 어드레스 변환 회로를 포함하고, 상기 어드레스 변환 회로는, 상기 횡 스크롤 데이터 및 상기 래치 어드레스 데이터를 받아, 표시 패널에 대해 화상을 제1 방향으로 횡 스크롤시키는 경우에는, 상기 횡 스크롤 데이터와 상기 래치 어드레스 데이터를 가산 처리하고, 그 결과에 의거해 상기 복수의 래치 회로 중의 어느 하나를 선택하고, 선택된 래치 회로에 상기 래치 펄스를 출력하고, 표시 패널에 대해 화상을 상기 제1 방향과는 반대 방향인 제2 방향으로 횡 스크롤시키는 경우에는, 상기 횡 스크롤 데이터와 상기 래치 어드레스 데이터를 감산 처리하고, 그 결과에 의거해 상기 복수의 래치 회로 중의 어느 하나를 선택하고, 선택된 래치 회로에 상기 래치 펄스를 출력하도록 해도 된다. 이와 같이 하면, 표시 메모리에 격납되어 있는 표시 데이터를 고쳐 쓰지않고, 횡 스크롤 표시를 행할 수 있다.

또한, 본 발명에서, 상기 제어 회로에서 임의로 설정되는 격납처 지정 정보는, 좌우 반전 데이터를 포함하고, 상기 표시 메모리의 어드레스 정보에 의해, 상기 디코드 처리된 데이터의 격납처를 표시하는 래치 어드레스 데이터가 설정되고, 상기 어드레스 디코더는, 어드레스 변환 회로를 포함하고, 상기 어드레스 변환 회 로는, 상기 좌우 반전 데이터 및 상기 래치 어드레스 데이터를 받아, 상기 좌우 반전 데이터와 상기 래치 어드레스 데이터를 감산 처리하고, 그 결과에 의거해 상기 복수의 래치 회로 중 어느 하나를 선택하고, 선택된 래치 회로에 상기 래치 펄스를 출력하도록 해도 된다. 이와 같이 하면, 표시 메모리에 격납되어 있는 표시 데이터를 고쳐 쓰지않고, 좌우 반전 표시를 할 수 있다.

또한, 본 발명에서, 상기 제어 회로에서 임의로 설정되는 격납처 지정 정보는, 좌우 반전 데이터를 더 포함하고, 상기 어드레스 변환 회로는, 상기 좌우 반전 데이터 및 상기 래치 어드레스 데이터를 받아, 상기 좌우 반전 데이터와 상기 래치 어드레스 데이터를 감산 처리하고, 상기 어드레스 디코더는, 표시 패널에 대해 화상을 횡 스크롤 표시시키는 경우에는, 상기 횡 스크롤 데이터와 상기 래치 어드레스 데이터를 가산 처리 또는 감산 처리한 결과에 의거해 선택된 래치 회로에 래치 펄스를 출력하고, 표시 패널에 대해 화상을 좌우 반전 표시시키는 경우에는, 상기 좌우 반전 데이터와 상기 래치 어드레스 데이터를 감산 처리한 결과에 의거해 선택된 래치 회로에 래치 펄스를 출력하도록 해도 된다. 이와 같이 하면, 표시 메모리에 격납되어 있는 표시 데이터를 고쳐 쓰지않고, 횡 스크롤 표시 또는 좌우 반전 표시를 할 수 있다.

또한, 본 발명에서, 상기 디코더는, 멀티 라인 동시 선택 구동용 디코더를 포함하고, 상기 멀티 라인 동시 선택 구동용 디코더는, 상기 n비트의 표시 데이터에 포함되는 m(m은 2이상의 정수) 화소의 표시 데이터에 의거해, 주사선의 멀티 라인 동시 선택 구동에 대응하기 위한 복수의 구동 전압 중에서 구동 전압을 선택하 기 위한 구동 전압 선택 데이터를 생성하고, 상기 구동 전압 선택 데이터를 상기 복수의 래치 회로에 출력하도록 해도 된다.

이와 같이 하면, 상기 복수의 래치 회로에 대해 멀티 라인 동시 선택 구동용 디코더의 수를 적게 할 수 있으므로, 회로 면적이 작은 표시 드라이버를 제공할 수 있다.

또한, 본 발명에서, 상기 복수의 데이터선 구동부의 각각은, 상기 복수의 구동 전압 중에서, 상기 복수의 래치 회로에 격납되어 있는 상기 구동 전압 선택 데이터에 의거해 데이터선 구동 전압을 선택하고, 상기 복수의 데이터선 구동부의 각각은, 상기 데이터선 구동 전압을 이용해 데이터선을 구동하도록 해도 된다.

이와 같이 하면, 상기 복수의 래치 회로에 상기 구동 전압 선택 데이터를 격납함으로써, 표시 패널에 대해 멀티 라인 동시 선택 구동을 할 수 있다.

또한, 본 발명에서, 상기 디코더는, 계조 디코더를 포함하고, 상기 계조 디코더는, 상기 n비트의 표시 데이터 및 프레임 정보에 의거해, 상기 n비트의 표시 데이터의 대상이 되는 화소의 표시 패턴을 결정하도록 해도 된다.

이와 같이하면, n비트의 표시 데이터에 의거한 계조 표현을 행할 수 있다.

또한, 본 발명에서, 상기 계조 디코더는, 상기 표시 패턴에 의거해 0 또는 1의 데이터를 상기 복수의 래치 회로 중 적어도 어느 1개에 출력하도록 해도 된다.

또한, 본 발명에서, 상기 디코더는, m(m은 2이상의 정수)개의 주사선을 동시 선택 구동하는 멀티 라인 동시 선택 구동 방식에 대응하기 위한 멀티 라인 동시 선택 구동용 디코더를 더 포함하고, 상기 멀티 라인 동시 선택 구동용 디코더는, 상 기 계조 디코더에 의해서 결정된 표시 패턴에 의거해, 데이터선을 구동하기 위한 데이터선 구동 전압을 선택하기 위한 구동 전압 선택 데이터를 상기 복수의 래치 회로에 출력하도록 해도 된다.

이와 같이 하면, 표시 패널에 대해 n비트의 표시 데이터에 의거한 계조 표현 및 멀티 라인 동시 선택 구동을 행할 수 있다.

또한, 본 발명에서, 상기 복수의 데이터선 구동부의 각각은, 주사선의 멀티 라인 동시 선택 구동에 대응하기 위한 복수 종의 구동 전압 중에서, 상기 복수의 래치 회로에 격납되어 있는 상기 구동 전압 선택 데이터에 의거해 데이터선 구동 전압을 선택하고, 상기 복수의 데이터선 구동부의 각각은, 상기 데이터선 구동 전압을 이용해 데이터선을 구동하도록 해도 된다.

또한, 본 발명에서, 상기 n비트의 표시 데이터로부터 추출되는 m화소의 표시 데이터에 있어서의 각 화소의 계조는, k(k는 2이상의 정수) 비트의 계조 데이터로 표시되고, 상기 계조 디코더는, 상기 k비트의 계조 데이터와 프레임 정보에 의거해, 2종류의 표시 상태를 나타내는 계조 패턴을 결정하는 계조 ROM을 포함하고, 상기 계조 디코더는, 상기 계조 ROM에 의거해 m화소의 각 화소에 대해서 상기 계조 패턴을 결정하고, 결정된 상기 계조 패턴에 의거해 m화소의 각 화소의 표시 상태를 0 또는 1로 표시한 m비트의 표시 데이터를 상기 멀티 라인 동시 선택 구동용 디코더에 출력하고, 상기 멀티 라인 동시 선택 구동용 디코더는, 상기 m비트의 표시 데이터에 의거해, 상기 구동 전압 선택 데이터를 생성하여, 상기 복수의 래치 회로에 출력하도록 해도 된다.

또한, 본 발명에서, 상기 n비트의 표시 데이터는, 제어 회로로부터의 클록 신호의 상승 에지 또는 하강 에지의 한쪽에 동기(同旗)하여, 상기 표시 메모리로부터 읽혀지고, 상기 어드레스 디코더는, 상기 클록 신호의 상승 에지 또는 하강 에지의 다른쪽에 동기하여, 상기 래치 펄스를 출력하도록 해도 된다.

본 발명에 의하면, 어드레스 디코더의 래치 펄스를 출력하는 타이밍과 표시 메모리로부터 표시 데이터를 읽어내는 타이밍을 클록 신호에 따라서 엇갈리게 할 수 있기 때문에, 상기 디코더에 의해서 디코드 처리된 데이터가 대상으로 하는 래치 회로에 대해, 어드레스 디코더는 래치 펄스를 출력할 수 있다.

또한, 본 발명은, 상기의 어느 하나의 표시 드라이버와, 표시 패널과, 상기 표시 패널의 주사선을 구동하는 주사 드라이버와, 상기 표시 드라이버 및 상기 주사 드라이버를 제어하는 컨트롤러와, 전원 회로를 포함하는 전자 기기에 관계된다.

<발명을 실시하기 위한 최선의 형태>

이하, 본 발명의 일실시 형태에 관해서, 도면을 참조하여 설명한다. 또한, 이하에 설명하는 실시의 형태는, 특허 청구의 범위에 기재된 본 발명의 내용을 부당하게 한정하는 것은 아니다. 또한 이하에 설명되는 구성의 전부가 본 발명의 필수 구성 요건으로 한정되지 않는다.

1. 표시 드라이버

도 1은 표시 드라이버(10)의 블록도이다. 본 실시 형태에서, 표시 드라이버(10)는, 디코더(100), 표시 메모리(200), 제어 회로(300), 어드레스 디코더(400), 데이터선 구동부(DRV) 및 복수의 래치 회로(LA1∼LAx)(x는 2이상의 정수)를 포함한 다.

디코더(100)는, FRC 디코더(넓은 의미로는 계조 디코더)(110) 및 MLS 디코더(넓은 의미로는 멀티 라인 동시 선택 구동용 디코더)(120)를 포함한다. FRC 디코더(110)는, 계조 표시 방식으로서 FRC(Frame-Rate-Contro1) 방식을 이용한다. 본 실시 형태의 FRC 디코더(110)는, 각 화소에 대해서, 2비트의 계조 데이터(넓은 의미로는 k비트의 계조 데이터)를 이용해 4계조의 계조 표현이 가능한데, 이에 한정되지 않는다. 예를 들면, 계조 데이터의 데이터 길이를 4비트로 설정하고, 16계조의 계조 표현을 행해도 된다. 이와 같이, FRC 디코더(110)에 대해, 계조 표현하고 싶은 계조수에 따라 계조 데이터의 데이터 길이를 설정하면 된다. 또한, MLS 디코더(120)는, 구동 방식으로서 MLS(Multi-Line-Selection) 구동 방식(멀티 라인 동시선택 구동방식)을 이용한다. 본 실시 형태의 MLS 디코더(120)는, 표시 패널의 주사 라인에 대해서 예를 들면 4라인 동시 선택 구동을 행하는데, 이에 한정되지 않는다. 예를 들면, 3, 5∼8라인 동시 선택 구동 등, 동시 선택하는 라인수는 적절히 설정할 수 있다. 또한, 본 실시 형태는 컬러 표시에 대응시키는 것도 가능하고, 본 실시 형태의 1화소를, 컬러 표시의 RGB에서 R화소, G화소, B화소 중의 어느 하나의 1화소로 해도 된다.

표시 메모리(200)에는 표시 패널에 화상을 표시하기 위한 표시 데이터가 격납되어 있다. 표시 데이터(DA1)는 n비트의 데이터(동일한 의미로는 n비트의 표시 데이터)로 구성되고, 표시 메모리(200)의 예를 들면 워드 라인(WL1)을 선택했을 때에 읽혀지는 데이터이다. 즉, 1개의 워드 라인을 선택했을 때에 적어도 하나의 표 시 데이터(DA1)를 표시 메모리(200)로부터 읽어 낼 수 있다. 본 실시 형태에서는, 예를 들면, 방향 Y에 따라 워드 라인이 표시 메모리(200)에 연장 형성되어 있다. 표시 메모리(200)에는, 방향 X에 따라 복수의 워드 라인(WL1∼WLQ)(Q는 2이상의 정수)이 배열되어 있지만, 이에 한정되지 않고, 예를 들면 1개의 워드 라인이어도 된다.

표시 데이터(DA1)는, 예를 들면 복수의 화소(넓은 의미로는 m화소, m은 2이상의 정수)분의 계조 데이터를 가진다.

표시 메모리(200)는, 제어 회로(300)의 제어 신호를 받아, 제어 신호에 의거해 예를 들면 워드 라인(WL1)을 선택하고, n비트의 표시 데이터(DA1)를 디코더(100)에 출력한다. 제어 회로(300)의 제어 신호는, 표시 메모리(200)의 복수의 워드 라인으로부터 워드 라인을 선택하는 선택 신호(넓은 의미로는 표시 메모리의 어드레스 정보)를 포함한다.

디코더(100)는, 표시 메모리(200)로부터 읽혀진 n비트의 표시 데이터(DA1)에 대해 디코드 처리를 행한다.

FRC 디코더(110)는, n비트의 표시 데이터(DA1)에 포함되는 m화소분의 계조 데이터를 디코드 처리한다.

MLS 디코더(120)는, FRC 디코더(110)의 처리 결과에 의거해, 구동 전압 선택 데이터를 생성하고, 복수의 래치 회로(LA1∼LAx)에 출력한다. 예를 들면, MLS 구동 방식에 있어서, 동시 선택 구동의 수를 4라인으로 한 경우, 데이터선 구동부(DRV)가 사용하는 전압은 예를 들면 5종류이기 때문에, 구동 전압 선택 데이터는 3 비트의 데이터로 된다.

어드레스 디코더(400)는, 예를 들면 워드 라인을 선택하는 선택 신호(표시 메모리의 어드레스 정보)를 받는다. 어드레스 디코더(400)는 어드레스 변환 회로(410)를 포함하지만, 이에 한정되지 않는다. 어드레스 디코더(400)는, 예를 들면 어드레스 변환 회로(410)를 생략하도록 구성되어도 된다. 어드레스 변환 회로(410)의 상세한 것은 후에 기술한다. 어드레스 디코더(400)는, 워드 라인을 선택하는 선택 신호에 의거해 복수의 래치 회로(LA1∼LAx)에서 하나의 래치 회로를 선택하고, 선택된 래치 회로에 래치 펄스를 출력한다. 래치 펄스를 받은 래치 회로는, 구동 전압 선택 데이터를 래치한다. 또한, 이러한 선택 신호(어드레스 정보)를 이용하지 않고 래치 펄스를 출력하는 구성으로 하는 것도 가능하다.

예를 들면, 표시 메모리(200)의 워드 라인(WL1)이 선택됨으로써, 표시 데이터(DA1)가 디코더(100)에 입력된다. 표시 데이터(DA1)는 디코더(100)에 의해서 디코드 처리가 실시되고, 디코드 처리된 데이터는 구동 전압 선택 데이터로서 버스(LB1)에 출력된다. 여기서, 워드 라인(WL1)이 선택될 때의 선택 신호가 어드레스 디코더(400)에 출력된다. 어드레스 디코더(400)는, 이 워드 라인(WL1)을 선택하는 신호에 의거해, 버스(LB2)를 통해 래치 펄스(LP1)를 래치 회로(LA1)에 출력한다. 즉, 래치 회로(LA1)는, 표시 데이터(DA1)를 디코드 처리함으로써 얻어지는 구동 전압 선택 데이터를 래치한다. 이러한 데이터 래치가, 복수의 워드 라인(WL1∼WLQ)을 순차로 선택함으로써 행해진다.

데이터선 구동부(DRV)는, 래치 회로(LA1∼LAx)에 격납된 구동 전압 선택 데 이터에 의거해, 표시 패널의 각 데이터선을 구동한다. 이하의 도면에서 동 부호는 같은 의미를 나타낸다.

도 2는, 어드레스 디코더(400)와 복수의 래치 회로(LA1∼LAx)의 접속을 도시하는 도면이다. 어드레스 변환 회로(410)는, 횡 스크롤 데이터(SCD)와, 표시 메모리(200)의 선택된 워드 라인의 어드레스 정보를 포함하는 워드 라인 선택 신호(WLS)에 대해 연산 처리를 행하고, 그 연산 결과에 의거해 래치 회로를 선택한다. 이 횡 스크롤 데이터(SCD)를 설정함으로써, 표시 패널에 표시 데이터를 횡 스크롤시켜 표시시킬 수 있다. 횡 스크롤 표시의 상세에 대해서는 후에 기술한다.

어드레스 디코더(400)는, 제어 회로(300)로부터의 워드 라인 선택 신호(WLS)를 받아, 어드레스 변환 회로(410)에 의해서 선택된 래치 회로에 래치 펄스를 출력한다. 이 때, 어드레스 변환 회로(410)는, 워드 라인 선택 신호와는 별도로 횡 스크롤 데이터(SCD)를 제어 회로(300)로부터 받는다. 워드 라인 선택 신호에 포함되는 워드 라인의 어드레스 정보는, 각 래치 회로(LA1∼LAx)에 할당된 어드레스 중의 어느 하나의 어드레스를 지정할 수 있는 정보를 포함한다. 이 정보에 의해, 어드레스 디코더(400)는, 워드 라인의 어드레스 정보로부터, 각 래치 회로(LA1∼LAx)에 할당된 어드레스 중의 어느 하나의 어드레스를 얻을 수 있다. 또한, 횡 스크롤 데이터(SCD)가 예를 들면 0의 값이면, 횡 스크롤 표시는 되지 않고, 통상의 표시(예를 들면 횡 스크롤 표시나 좌우 반전 표시를 행하지 않은 표시)가 이루어진다. 구체적으로는, 예를 들면 워드 라인(WL1)이 선택된 경우, 디코더(100)에 의해서 구동 전압 선택 데이터(VSD1)가 버스(LB1)에 출력된다. 횡 스크롤 데이터(SCD)가 예를 들면 0의 값일 때, 어드레스 변환 회로(410)는, 래치 회로(LA1)에 할당되어 있는 어드레스에 의거하여, 래치 회로(LA1)를 선택한다. 이에 따라, 어드레스 디코더(400)는, 래치 회로(LA1)에 래치 펄스(LP1)를 출력하고, 래치 회로(LA1)에 구동 전압 선택 데이터(VSD1)가 격납된다. 이에 따라, 데이터선 구동부(DRV1)가 데이터선을 구동하여, 표시 데이터(DA1)에 대응하는 화소가 표시된다.

어드레스 디코더(400) 및 래치 회로(LA1∼LAx) 대신에, 시프트 레지스트를 이용하는 것도 가능하다. 도 3은, 시프트 레지스터(SR) 구성의 일부를 도시하는 도면이다. 복수의 플립 플롭(FF)(넓은 의미로는 래치 회로)이 직렬로 접속되고, 시프트 레지스터(SR)가 구성되어 있다. 전단의 플립 플롭(FF)의 데이터 출력(Q)(넓은 의미로는 출력 단자)이 후단의 플립 플롭(FF)의 데이터 입력(D)(넓은 의미로는 입력 단자)에 접속되어 있다. 구동 전압 선택 데이터는, 디코더(100)로부터 버스(LB3)를 통해 시프트 레지스터(SR)에 입력된다. 각 플립 플롭(FF)의 클록 입력(C)에 입력되는 클록 신호에 동기하여, 각 플립 플롭(FF)에 격납되어 있는 데이터가 방향 DR1에 대해 우측으로 시프트된다. 각 플립 플롭(FF)의 사이에 설치된 출력선(OL)은 예를 들면 라인 래치 회로 등을 통해 데이터선 구동부(DRV)에 접속된다. 예를 들면 1주사 라인분의 데이터가 시프트 레지스터(SR)에 격납된 후에 라인 래치 회로 등에 래치 펄스를 출력함으로써 라인 래치 회로 등에 구동 전압 선택 데이터가 격납된다. 이에 따라, 데이터선 구동부(DRV)는, 라인 래치 회로 등에 격납된 구동 전압 선택 데이터에 따라서 데이터선을 구동시킬 수 있다.

도 4는 통상 표시(예를 들면 횡 스크롤 표시나 좌우 반전 표시를 행하지 않 은 표시)일 때의 표시 메모리(200)에 격납되어 있는 표시 데이터와, 표시 패널(500)의 화소와의 대응 관계를 도시하는 도면이다. 표시 메모리(200)의 표시 데이터(DA1)는, 디코더(100)에 의해서 디코드 처리된다. 통상 표시에서, 디코드 처리된 데이터는, 구동 전압 선택 데이터(VSD1)로서 래치 회로(LA1)에 격납된다. 데이터선 구동부(DRV1)는, 전압 선택 데이터(VSD1)에 의거해 데이터선(DL1)을 구동한다. 이 때, 동시 선택되는 m개의 화소(PA1)가, 데이터선(DL1)에 의해서 전압 제어된다. 즉, 표시 메모리(200)의 표시 데이터(DA1)는, 표시 패널(500)의 m개의 화소(PA1)와 대응한다. 마찬가지로, 표시 메모리(200)의 표시 데이터(DA2)는, 표시 패널(500)의 m개의 화소(PA2)와 대응한다.

예를 들면, 1화소에 대해 k비트(k는 1이상의 정수)의 계조 데이터를 이용하는 경우, 워드 라인(WL1)을 선택함으로써 얻어지는 n비트의 표시 데이터(DA1)는, m개의 화소(PA1)를 표시하기 위해서, (k×m) 비트로 구성되어 있다. 즉, 표시 메모리(200)에 대해 한번의 워드 라인 선택을 행함으로써(k×m) 비트의 표시 데이터가 디코더(100)에 출력되고, m개의 화소를 표시 패널(500)에 표시시키기 위한 디코드 처리가 디코더(100)에 의해 행해진다.

2. 디코더

도 5는, FRC 디코더(110)와 MLS 디코더(120)의 동작을 설명하는 블록도이다. 도 5에는, n비트의 표시 데이터가 예를 들면 8비트의 표시 데이터(DA1)인 경우가 도시되어 있다. 부호 D0∼D7는, 8비트의 표시 데이터(DA1)의 각 비트의 데이터를 나타낸다. 본 실시 형태의 디코더(100)는, 예를 들면, 4계조 표현, 4라인 동시 선 택 구동 방식(넓은 의미로는 m개의 주사선을 동시 선택 구동하는 멀티 라인 동시선택 구동 방식)을 이용하므로, 8비트의 표시 데이터(DA1)는, 4화소분의 표시 데이터를 포함하고, 4화소의 각 화소의 계조는 2비트의 계조 데이터로 표시되어 있다. 여기서, 8비트의 표시 데이터(DA1)의 대상이 되는 4화소를 제1∼제4화소라고 부른다. 즉, 표시 데이터(DA1)의 D0, D1는, 제1 화소의 계조 데이터이고, D2 및 D3는 제2 화소의 계조 데이터이다. 마찬가지로, 표시 데이터(DA1)의 D4∼D7도 제3, 제4 화소의 계조 데이터이다.

8비트의 표시 데이터(DA1)는, FRC 디코더(110)에 의해서 디코드 처리된다. FRC 디코더(110)는, FRCROM(넓은 의미로는 계조 ROM)(112)을 포함하는데, 이에 한정되지 않는다. FRC 디코더(110)는, 제어 회로(300)로부터 프레임 정보를 받는다. 프레임 정보에는, 표시 데이터(DA1)가 디코드 처리되는 시점에서의 프레임 번호가 포함되어 있다. FRCROM(112)은, 프레임 번호 및 화소의 계조 데이터에 의거해 1화소에 대해 1비트의 데이터(넓은 의미로는 표시 패턴)를 결정하기 위한 표시 패턴 테이블을 격납하는 기억 회로이다.

FRC 디코더(110)는, 이 프레임 정보와, 제1∼제4 화소의 계조 데이터(D0∼D7)로부터, FRCROM(112)에 격납되어 있는 표시 패턴 테이블(도 7 참조)에 의거해, 4비트(넓은 의미로는 m비트)의 표시 데이터(MA1)(넓은 의미로는 m화소의 표시 데이터)를 출력한다. 도 5에서, 부호(MD0∼MD3)는, 표시 데이터(MA1)의 각 비트의 데이터를 표시한다.

MLS 디코더(120)는, 4비트의 표시 데이터(MA1)에 대해 디코드 처리를 행하 여, 구동 전압 선택 데이터(VSD1)를 생성하고, 복수의 래치 회로(LA1∼LAx)에 출력한다. 또한, 구동 전압 선택 데이터(VSD1)는, 복수의 래치 회로(LA1∼LAx) 중, 예를 들면 어드레스 디코더(400)로부터 래치 펄스(LP1)를 받은 래치 회로(LA1)에 래치된다.

FRC 계조법(프레임 계조법)은, 1화면을 표시하는 표시 기간을 표시 기간 1T로 하였을 때, 표시 기간 1T를 복수의 프레임 기간으로 분할하고, 각 프레임 기간에 있어서 화소를 표시시키는지 여부를 제어한다. FRC 계조법은, 화소가 표시되어 있는 프레임 기간의 수를 조정함으로써 계조 표현을 실현한다. 또한, 전술된 프레임 정보에 포함되는 프레임 번호는, 각 프레임 기간을 택일적으로 표시하기 위한 번호이다. 예를 들면 도 6에는, 표시 기간 1T를 4개의 프레임 기간으로 분할했을 때의 예를 도시한다. 예를 들면 4계조의 계조 표현을 행하는 경우, 2비트의 계조 데이터(11)일 때는, 도 6의 각 프레임 기간(프레임 1∼프레임 4)의 예를 들면 모든 프레임 기간에서 화소를 표시시키면 된다. 2비트의 계조 데이터가 (01)이면, 도 6의 각 프레임 기간(프레임 1∼프레임 4) 중, 예를 들면 어느 1개의 프레임 기간에서 화소를 표시시키면 된다.

또한, 본 실시 형태에서는, 예를 들면 4라인 동시 선택 구동을 행하므로, FRC 디코더(110)에 의해서 디코드 처리된 데이터는, MLS 디코더(120)로 디코드 처리가 실시된다. 이 경우, 각 프레임 기간(프레임 1∼프레임 4)은, 4개의 필드 기간(F1∼F4)을 포함한다. 각 프레임 기간마다 FRC 디코더(110)로 디코드 처리된 데이터에 의거해, 각 필드 기간에서 구동 전압 선택 데이터가 생성되고, 4라인 동시 선택 구동이 행해진다.

도 7에 표시 패턴 테이블의 일례를 도시한다. FRC 디코더(110)는, FRCROM(112)에 격납된 표시 패턴 테이블에 따라서, 표시 데이터(MA1)를 출력한다. 표시 패턴 테이블은, 예를 들면 도 7과 같이, 프레임 번호와 계조 데이터에 의거해 1비트의 값을 결정하기 위한 테이블이다. 예를 들면, 도 6의 프레임 기간(프레임1)으로 표시 데이터를 디코드 처리할 때, 즉 프레임 번호가 1일 때는, 화소의 계조 데이터(00)에 대해서는 0의 값을 출력한다. 프레임 번호가 4일 때는, 화소의 계조 데이터(00)에 대해서는 0의 값을 출력하고, 화소의 계조 데이터(10)에 대해서는 1의 값을 출력한다.

도 8에 도시되는 각 표시 데이터(MA1-1∼MAl-4)는, 표시 데이터(DA1)의 각 데이터(D0∼D7)의 값이 예를 들면 (00011011)인 경우의 각 프레임 기간에서 디코드 출력되는 표시 데이터(MA1)를 나타낸다. 도 7의 표시 패턴 테이블에 따르면, 프레임 1의 기간에서는, 표시 데이터(MAl-1)의 각 데이터(MD0∼MD3)의 값이 (0111)로 디코드 출력된다. 프레임 2의 기간에서는, 표시 데이터(MA1-2)의 각 데이터(MD0∼MD3)의 값이(0001)로 출력된다. 마찬가지로, 표시 데이터(MAl-3, MA1-4)의 각 데이터(MD0∼MD3)의 값은, (0011), (0111)로 출력된다.

또한, 도 8에서는, 표시 데이터의 각 데이터의 값이 1인 경우는 화소가 표시되고, 각 데이터의 값이 0인 경우는 화소가 표시되지 않는 것을 나타내는데, 그 반대여도 된다.

다음에, 표시 메모리(200)로부터 n비트의 표시 데이터가 순차로 디코드 처리 되고, 구동 전압 선택 데이터가 복수의 래치 회로(LA1∼LAx)에 출력되는 흐름을 도 9, 도 10을 이용해 설명한다.

도 9는 통상 표시에 있어서의 복수의 래치 회로(LA1∼LAx)에 래치 펄스가 입력될 때의 타이밍 챠트이다. 워드 라인 선택 신호는, 표시 메모리(200)의 복수의 워드 라인에서 워드 라인을 선택하기 위한 선택 신호(넓은 의미로는 표시 메모리의 어드레스 정보)이다. 부호 E1로 표시되는 워드 라인 선택 신호에 의거해, 래치 회로(LA1)에 구동 전압 선택 데이터가 래치된다. 표시 메모리(200)의 워드 라인(WL1∼WLQ)이 순차로 선택됨으로써, 복수의 래치 회로(LA1∼LAx)에 구동 전압 선택 데이터가 래치된다. 복수의 래치 회로(LA1∼LAx)에 구동 전압 선택 데이터가 래치된 후, 부호 E2로 표시되는 출력 인에이블 신호가 복수의 데이터선 구동부(DRV)에 출력되고, 복수의 데이터선 구동부(DRV)에 의해서 복수의 데이터선이 구동된다.

도 10은, 도 9의 부호 SD로 표시되는 기간을 확대한 타이밍 챠트이다. 기간 SD는, 예를 들면 클록 신호의 1주기에 상당한다. 부호 E3으로 표시되는 클록 신호의 상승 에지에 동기하여, 워드 라인 선택 신호가 제어 회로(300)로부터 표시 메모리(200)에 출력된다. 표시 메모리(200)에서는, 워드 라인 선택 신호에 의거해 예를 들면 워드 라인(WL1)이 선택된다. 이에 따라, 예를 들면 부호 E4로 표시되는 타이밍에서, 표시 데이터(DA1)가 FRC 디코더(110)에 입력되고, FRC 디코더(110)에 의해서 디코드 처리된다. FRC 디코더(110)에 의해서 디코드 처리된 데이터는, 예를 들면 부호 E5로 표시되는 타이밍에서 MLS 디코더(120)에 입력되고, MLS 디코더(120)에 의해서 디코드 처리된다. MLS 디코더(120)에 의해서 디코드 처리된 데이 터는, 예를 들면 구동 전압 선택 데이터(VSD1)로서 복수의 래치 회로(LA1∼LAx)에 출력된다.

부호 E6으로 표시되는 클록 신호의 하강 에지에 동기하여, 예를 들면 부호 E7로 표시되는 래치 펄스(LP1)가 어드레스 디코더(400)로부터 래치 회로(LA1)에 출력된다. 이에 따라, 래치 회로(LA1)는, MLS 디코더(120)에 의해서 생성된 구동 전압 선택 데이터(VSD1)를 래치할 수 있다.

부호 E6으로 표시되는 클록 신호의 하강 에지보다도 전의 기간에, MLS 디코더(120)는 FRC 디코더(110)로부터의 출력 데이터를 디코드 처리하고 있다. 이 때문에, 부호 E6으로 표시되는 클록 신호의 하강 에지의 타이밍에서 MLS 디코더(120)는 전압 선택 데이터(VSD1)를 출력할 수 있다.

또한, 워드 라인 선택 신호는 클록 신호의 상승 에지에 동기하여 출력되고, 예를 들면 래치 펄스(LP1)는 클록 신호의 하강 에지에 동기하여 출력되는데, 이에 한정되지 않는다. 예를 들면, 워드 라인 선택 신호가 클록 신호의 하강 에지에 동기하도록 출력되고, 래치 펄스(LP1)가 클록 신호의 상승 에지에 동기하여 출력되어도 된다.

또한, 예를 들면 워드 라인 선택 신호가 클록 신호의 상승 에지에 동기하여 출력되고, 래치 펄스(LP1)는 클록 신호의 하강 에지에 동기하지 않고, 워드 라인 선택 신호와 동일한 클록 신호의 상승 에지에서 FRC 디코더(110) 및 MLS 디코더(120)로 처리를 행하는데 충분한 시간을, 예를 들면 딜레이 회로에 의해 확보한 후, 펄스를 발생하도록 해도 된다.

또한, 클록 신호의 상승 하강 에지와 다른 신호의 상승 하강 에지가 동기하는 것은, 클록 신호의 상승 하강 에지와 다른 신호의 상승 하강 에지의 시간차가 균일한 것을 포함하고, 클록 신호의 하강 에지와 동시에 다른 신호의 상승 하강 에지가 설정되어 있는 것도 포함한다.

3. 어드레스 디코더

도 11의 어드레스 디코더(400)는, 예를 들면 어드레스 변환 회로(410)를 포함한다. 이에 따라, 표시 메모리(200)에 기입되어 있는 표시 데이터를 새롭게 고쳐 쓰지 않고, 표시 패널에 대해 용이하게 횡 스크롤 표시, 좌우 반전 표시가 가능해진다.

우선, 횡 스크롤 표시에 대해서 설명한다. 래치 어드레스 데이터(LAD)는, 래치 회로에 할당되어 있는 어드레스의 데이터를 나타낸다. 어드레스 디코더(400)는, 워드 라인의 어드레스 정보를 받음으로써, 각 래치 회로(LA1∼LAx)에 할당된 어드레스 중 어느 하나의 어드레스를 얻을 수 있다. 어드레스 변환 회로(410)는, 래치 어드레스 데이터(LAD)와 횡 스크롤 데이터(SCD)에 대해 연산 처리를 행한다. 예를 들면, 이 연산 결과의 데이터의 각 비트의 데이터를 C1∼Cx로 표시하면, 어드레스 변환 회로(410)는, 각 데이터(C1∼Cx)를 반전시킨 데이터인 데이터(XC1∼XCx)를 복수의 논리 회로(AND)에 출력한다. 각 논리 회로(AND)는 적어도 x개의 입력을 구비한다. 어드레스 변환 회로(410)로부터의 출력 데이터(XC1∼XCx)를 받은 각 논리 회로(AND)가, 배타적으로 실제 값(예를 들면 값 1, 하이레벨의 신호 등)을 출력하도록, 각 논리 회로(AND)에는 배타적인 조합으로 몇 개의 인버터(INV3)가 형성되 어 있다. 각 논리 회로(AND)의 출력은, 래치 회로(LA1∼LAx)에 접속되어 있다. 이에 따라, 래치 회로(LA1∼LAx)는, 배타적으로 래치 펄스를 받을 수 있다.

도 12는 어드레스 변환 회로(410)를 도시하는 도면이다. 어드레스 변환 회로(410)는, 연산 회로(420)를 포함한다. 연산 회로(420)는, 가산 회로(422) 및 감산 회로(424)를 포함하는데, 이에 한정되지 않는다. 가산 회로(422) 또는 감산 회로(424)중 어느 것을 생략하는 것도 가능하다. 래치 어드레스 데이터(LAD) 및 횡 스크롤 데이터(SCD)를 받은 어드레스 변환 회로(410)는, 연산 회로(420)에서 연산 처리를 행한다. 연산 회로(420)는, 래치 어드레스 데이터(LAD) 및 횡 스크롤 데이터(SCD)에 대해 가산 처리 또는 감산 처리를 행한다. 가산 처리를 행하는 경우는, 예를 들면 가산 회로(422)가 래치 어드레스 데이터(LAD)와 횡 스크롤 데이터(SCD)를 가산한다. 또한, 감산 처리를 행하는 경우는, 예를 들면 감산 회로(424)가 래치 어드레스 데이터(LAD)에서 횡 스크롤 데이터(SCD)를 감산한다. 이들 가산 결과 또는 감산 결과가 연산 회로(420)의 출력 데이터로서 출력된다. 연산 회로(420)의 출력 데이터의 각 비트의 데이터(C1∼Cx)는, 예를 들면 인버터 등에서 반전되어, 데이터(XC1∼XCx)로서 출력된다.

다음에 도 13∼도 16을 이용해 횡 스크롤 표시의 흐름을 설명한다. 도 13은 횡 스크롤 데이터(SCD)가 예를 들면 0의 값일 때의 n비트의 표시 데이터(DA1)에 의해서 표시되는 m개의 화소(PA1)를 도시하는 도면이다. 횡 스크롤 표시시키지 않는 경우는, 횡 스크롤 데이터(SCD)를 예를 들면 0의 값에 설정하면 된다. 이에 따라, 래치 어드레스 데이터(LAD)에 따라서 래치 펄스가 래치 회로(LA1)에 출력되기 때문 에, n비트의 표시 데이터(DA1)는 디코더(100)에 디코드 처리되어, 래치 회로(LA1)에 래치된다. 즉, 데이터선 구동부(DRV1)에 의해서 데이터선이 구동되어, 표시 패널(500)의 m개의 화소(PA1)가 표시된다.

도 14는 방향 X에 따라 우측 방향인 방향 DR2(넓은 의미로는 제1 방향)로 1화소분 횡 스크롤 표시시키는 경우를 도시하는 도면이다. 방향 DR2로 1화소분 횡 스크롤 표시시키는 경우는, 횡 스크롤 데이터(SCD)를 예를 들면 1의 값으로 설정하면 된다. 도 12의 연산 회로(420)가, 래치 어드레스 데이터(LAD)와 횡 스크롤 데이터(SCD)를 예를 들면 가산 처리한다. 이에 따라 어드레스 변환 회로(410)의 출력은, 도 13의 경우와 달리, 래치 회로(LA2)를 표시하는 데이터로 된다. 어드레스 디코더(400)는 어드레스 변환 회로(410)의 출력에 따라서, 래치 회로(LA2)에 래치 펄스를 출력한다. 이에 따라, n비트의 표시 데이터(DA1)는 디코더(100)에 디코드 처리되어 래치 회로(LA2)에 래치된다. 즉, 데이터선 구동부(DRV2)가 데이터선을 구동하여, m개의 화소(PA2)가 표시된다. 즉, 도 13의 m개의 화소(PA1)와 도 14의 m개의 화소(PA2)를 비교하면 알 수 있듯이, 횡 스크롤 데이터(SCD)를 1의 값으로 함으로써, X방향에 따라 우측 방향에 1화소분 횡 스크롤 표시시킬 수 있다.

도 15는 횡 스크롤 데이터(SCD)가 예를 들면 0의 값일 때의 n비트의 표시 데이터(DA2)에 의해서 표시되는 m개의 화소(PA2)를 도시하는 도면이다. n비트의 표시 데이터(DA2)는, 예를 들면 도 1의 표시 메모리(200)의 워드 라인(WL2)이 선택됨으로써 출력되는 표시 데이터이다. 이 때, 워드 라인(WL2)이 선택된 경우의 워드 라인의 어드레스 정보에 의해서, 어드레스 디코더(400)는 래치 회로(LA2)에 할당되 는 래치 어드레스 데이터(LAD)를 얻는다. 즉, 횡 스크롤 데이터(SCD)가 예를 들면 0의 값인 경우에, 어드레스 디코더(400)는 래치 펄스를 래치 회로(LA2)에 출력하기 때문에, n비트의 표시 데이터(DA2)는 디코더(100)에 디코드 처리되어 래치 회로(LA2)에 래치된다. 이에 따라, 데이터선 구동부(DRV2)는 데이터선을 구동하여 표시 패널(500)의 m개의 화소(PA2)를 표시시킨다.

n비트의 표시 데이터(DA2)를, X방향에 따라 좌우 방향인 방향 DR3(넓은 의미로는 제2 방향)으로 1화소분 횡 스크롤 표시시키는 경우를 도 16에 도시한다. 방향 DR3으로 1화소분 횡 스크롤 표시시키는 경우는, 횡 스크롤 데이터(SCD)를 예를 들면 1의 값에 설정하면 된다. 도 12의 연산 회로(420)가, 래치 어드레스 데이터(LAD)로부터 횡 스크롤 데이터(SCD)를 예를 들면 감산 처리한다. 이에 따라, 어드레스 변환 회로(410)의 출력이 도 15의 경우와 달리, 래치 회로(LA1)를 표시하는 데이터로 된다. 어드레스 디코더(400)는 어드레스 변환 회로(410)의 출력에 따라서, 래치 회로(LA1)에 래치 펄스를 출력한다. 이에 따라, n비트의 표시 데이터(DA2)는 디코더(100)에 디코드 처리되어 래치 회로(LA1)에 래치된다. 즉, 데이터선 구동부(DRV1)가 데이터선을 구동하여, m개의 화소(PA1)가 표시된다.

상술된 내용은 1화소분의 횡 스크롤 표시에 한정되지 않는다. X방향에 따라 우측 방향 또는 좌측 방향으로, 예를 들면 2화소분 횡 스크롤 표시시키고 싶은 경우는, 횡 스크롤 데이터(SCD)를 2의 값으로 설정하면 된다. 예를 들면, 데이터선의 수가 64개인 경우, 데이터선의 수는 6비트로 표시할 수 있다. 이 경우의 표시 데이터(DA2)에 대응하는 래치 어드레스 데이터(LAD)는 예를 들면 (000001)로 표시 할 수 있다. 이에 대해, 2화소분의 횡 스크롤 표시의 횡 스크롤 데이터(SCD)는 예를 들면 (000010)로 표시할 수 있다. 이 경우에, 도 12의 연산 회로(420)가 표시 데이터(DA2)로부터 횡 스크롤 데이터(SCD)를 예를 들면 감산 처리하면, 2의 보수 표현을 이용하면 (000001)-(000010)=(000001)+(111110)=(111111)로 된다. (111111)은 X방향에 대해 가장 좌측을 첫 번째 데이터선으로 한 경우, X방향에 대해 가장 우측의 데이터선에 대응하는 래치 회로가 할당되어 있는 어드레스라고 할 수 있다. 즉, 어떤 표시 데이터를 횡 스크롤 표시시킬 때에, X방향에 대해 가장 좌측의 데이터선을 구동시키고, 그 다음에 X방향에 대해 가장 우측의 데이터선을 구동시킬 수 있다. 반대로, X방향에 대해 가장 우측의 데이터선을 구동시키고, 그 다음에 X방향에 대해 가장 좌측의 데이터선을 구동시키는 것도 가능하다.

즉, X방향에 따라 우측 방향 또는 좌측 방향으로 예를 들면 ss(ss는 1이상의 정수) 화소분 횡 스크롤 표시시키고 싶은 경우, 횡 스크롤 데이터(SCD)의 값을 ss의 값으로 설정하면 된다.

또한, X방향에 따라 우측 방향으로 횡 스크롤 표시시키는 경우, 횡 스크롤 데이터(SCD)를 예를 들면 (-1)의 값으로 설정하고, 연산 회로(420)에서 감산 처리를 행하는 방법이라도 된다. 즉 횡 스크롤 데이터(SCD)의 값을 음의 값으로 설정하고, 감산 회로(424)에서 감산 처리를 행하면, X방향에 따라 우측 방향으로 횡 스크롤 표시시킬 수 있다. 또한, X방향에 따라 좌측 방향으로 횡 스크롤 표시시키는 경우, 횡 스크롤 데이터(SCD)를 예를 들면 (-1)의 값으로 설정하고, 가산 회로(422)에서 가산 처리를 하는 방법이어도 된다. 즉 횡 스크롤 데이터(SCD)의 값을 음의 값으로 설정하고, 가산 회로(422)에서 가산 처리를 행하면, X방향에 따라 좌측 방향으로 횡 스크롤 표시시킬 수 있다.

다음에 좌우 반전 표시에 관해서 설명한다. 도 17은 좌우 반전 표시를 설명하기 위한 블록도이다. 도 17은 설명의 간략화를 위해, 4개의 데이터선 구동부(DRV1∼DRV4), 4개의 래치 회로(LA1∼LA4), 각 데이터선 구동부(DRV1∼DRV4)에 의해서 표시 구동되는 4개의 표시 에어리어(A∼D)가 도시되어 있는데, 이에 한정되지 않는다. 어드레스 변환 회로(410)를 포함한 표시 드라이버에 있어서, 통상 표시의 경우는, 상술된 본 실시 형태와 마찬가지로, 워드 라인(WL1)이 선택됨으로써, 표시 데이터(DA1)는 디코더(100)에 의해서 디코드 처리되고, 디코드 처리된 데이터는, 래치 회로(LA1)에 래치된다. 이 때, 워드 라인의 어드레스 정보에 포함되는 래치 어드레스 데이터(LAD) 및 래치 회로(LA1)에 할당된 어드레스는, 예를 들면 0의 값이다. 즉, 어드레스 디코더(400)는, 래치 어드레스 데이터(LAD)와 동일한 값의 어드레스가 할당된 래치 회로(LA1)에 래치 펄스(LP1)를 출력한다. 이에 따라, 데이터선 구동부(DRV1)가 표시 패널(510)의 표시 에어리어(A)를 구동한다. 표시 메모리(200)로부터 표시 데이터가 순차로 읽혀짐으로써, 표시 에어리어(A∼D)가 표시된다.

좌우 표시 반전을 행하는 경우는, 표시 데이터(DA1)가 읽혀질 때의 래치 어드레스 데이터(LAD) 및 표시 패널(510)의 데이터선의 수에 의거해 결정된 래치 회로에 래치 펄스가 출력된다. 도 18은 도 17에 표시되어 있는 표시 패널(510)에 대해 좌우 반전 표시시킨 경우를 도시하는 도면이다.

좌우 반전 표시의 경우, 워드 라인(WL1)이 선택됨으로써, 표시 데이터(DA1)는 디코더(100)에 의해서 디코드 처리되고, 디코드 처리된 데이터는, 래치 회로(LA4)에 래치된다. 이 때, 워드 라인의 어드레스 정보에 포함되는 래치 어드레스 데이터(LAD)는 전술과 마찬가지로 0이다. 그러나, 도 18에 의하면 래치 회로(LA4)에 할당된 어드레스는 3이고, 어드레스 디코더(400)로부터 래치 펄스가 래치 회로(LA4)에 출력된다. 이는, 어드레스 변환 회로(410)의 작용에 의하기 때문이다. 좌우 반전 표시의 경우, 어드레스 변환 회로(410)는, 래치 어드레스 데이터(LAD)와 데이터선의 수에 의거해, 4개의 래치 회로(LA1∼LA4)에서 래치 회로(LA4)를 선택하여, 래치 회로(LA4)에 래치 펄스를 출력한다. 표시 패널(510)의 데이터선의 수를 S(S는 2이상의 정수)로 하면, 래치 회로(LA4)를 선택할 때, 어드레스 변환 회로(410)의 연산 회로(420)가, 예를 들면, (S-1)-LAD를 연산한다. 즉, 도 18의 경우, (4-1)-0=3을 얻는다. 이 결과에 의거해, 3의 어드레스값이 할당된 래치 회로(LA4)가 선택되어, 래치 펄스가 래치 회로(LA4)에 입력된다.

즉, 데이터선의 수(S)에서 1의 값을 감산한 값(넓은 의미로는 좌우 반전 데이터)에서 래치 어드레스 데이터(LAD)의 값을 감산함으로써, 좌우 반전 표시시키기 위한 래치 회로의 어드레스를 얻을 수 있다. 표시 메모리(200)로부터 순차로 읽혀지는 표시 데이터에 대해 상술과 같은 처리를 행함으로써, 좌우 반전 표시가 용이하게 가능해진다.

또한, 도 19에 도시되는 어드레스 변환 회로(412)를 이용해도 좌우 반전 표시를 용이하게 실현할 수 있다. 도 19의 어드레스 변환 회로(412)에는, 도 12의 어드레스 변환 회로(410)에 형성되어 있는 인버터 대신에 예를 들면 배타적 논리합 회로(EXOR)가 설치되어 있다. 각 배타적 논리합 회로(EXOR)의 한쪽 입력에는 반전 모드 신호(RM)가 입력된다. 각 배타적 논리합 회로(EXOR)의 다른쪽 입력에는 연산 회로(420)의 출력 데이터(C1∼Cx)가 입력된다. 여기서, 반전 모드 신호(RM)는 통상 표시인 경우에는 하이레벨의 신호(또는 논리값 1)로 설정되고, 좌우 반전 표시인 경우에는 로우 레벨의 신호(또는 논리값 0)로 설정되는 것으로 정의한다.

예를 들면 통상 표시시키고 싶은 경우는, 반전 모드 신호(RM)가 논리값 1로 설정되기 때문에, 각 배타적 논리합 회로(EXOR)의 한쪽에는 논리값 1이 입력된다. 각 배타적 논리합 회로(EXOR)의 다른쪽에 논리값 0이 입력된 배타적 논리합 회로(EXOR)의 출력은 논리값 1이 된다. 또한 각 배타적 논리합 회로(EXOR)의 다른쪽에 논리값 1이 입력된 배타적 논리합 회로(EXOR)의 출력은 논리값 0이 된다. 즉, 각 배타적 논리합 회로(EXOR)는 인버터로서 기능하기 때문에, 도 12의 어드레스 변환 회로(410)와 동등한 기능을 갖게 된다.

한편, 좌우 반전 표시시키고 싶은 경우는, 반전 모드 신호(RM)가 논리값 0으로 설정되기 때문에, 각 배타적 논리합 회로(EXOR)의 한쪽에는 논리값 0이 입력된다. 이 경우, 각 배타적 논리합 회로(EXOR)의 출력은, 각 배타적 논리합 회로(EXOR)의 다른쪽에 입력된 논리값으로 된다. 예를 들면 각 배타적 논리합 회로(EXOR)의 다른쪽에 논리값 1이 입력된 배타적 논리합 회로(EXOR)의 출력은 논리값 1이다. 즉, 연산 회로(420)의 출력 데이터(C1∼Cx)가 반전되지 않고, 데이터(C1∼Cx)가 어드레스 변환 회로(412)의 출력이 된다.

도 11에 도시되어 있는 어드레스 변환 회로(410)와 마찬가지로, 어드레스 변환 회로(412)의 출력 데이터는, 어드레스 디코더(400)의 복수의 논리 회로(AND)에 출력된다. 그러나, 반전 모드 신호(RM)가 논리값 0인 경우는, 도 11의 각 논리 회로(AND)에는 반전되지 않은 데이터인 데이터(C1∼Cx)가 입력된다. 예를 들면, 데이터(C1∼Cx)가 모두 논리값 0인 경우, 모든 입력에 인버터(INV3)가 접속되어 있는 논리 회로(AND)의 출력이 논리값 1로 된다. 즉, 래치 회로(LAx)에 접속되어 있는 논리 회로(AND)의 출력이 논리값 1로 되고, 복수의 래치 회로(LA1∼LAx)에서 래치 회로(LAx)가 선택된다.

그런데, 통상 표시시키는 경우에서, 데이터(C1∼Cx)가 모두 논리값 0인 경우, 그 반전 데이터인 XC1∼XCx는 모두 논리값 1로 되기 때문에, 도 11의 래치 회로(LA1)에 접속된 논리 회로(AND)의 출력이 논리값 1로 된다. 즉, 어드레스 변환 회로(410)의 출력 데이터(C1∼Cx)가 모두 논리값 0인 경우, 래치 회로(LA1)에 래치 펄스가 입력되게 된다.

즉, 반전 모드 신호(RM)에 따라, 선택되는 래치 회로가 방향 X에서 좌우 반대로 되어, 좌우 반전 표시가 용이하게 가능해진다. 또한, 이 어드레스 변환 회로(412)는, 연산 회로(420)에서 횡 스크롤 표시시키기 위한 연산도 가능하므로, 좌우 반전 표시시킨 상태에서의 횡 스크롤 표시도 간단하게 가능해진다.

상술된 본 실시 형태 및 변형예에 의하면, 복수의 래치 회로(LA1∼LAx)를 임의로 선택함으로써, 예를 들면 표시 메모리의 표시 데이터를 고쳐 쓰지 않고 선택된 래치 회로에 대응하는 데이터선을 구동시켜 표시 패널에 표시 데이터를 표시시 킬 수 있다. 횡 스크롤 표시, 좌우 반전 표시 등과 같이, 표시 데이터의 대상이 되는 화소의 위치가 실시간으로 변경되는 경우, 비교예에서는, 화소의 위치가 변경될 때 마다 표시 메모리의 표시 데이터를 갱신할 필요가 있어, 제어 등을 복잡하게 하고, 또한 프로세스 등에 부하를 거는 문제가 있다. 그런데, 본 실시 형태 및 그 변형예는, 예를 들면 표시 메모리의 표시 데이터를 고쳐 쓰지 않고, 횡 스크롤 표시나 좌우 반전 표시가 가능하다.

4. 표시 메모리

도 20에 표시 메모리(200)를 도시한다. 표시 메모리(200)에는, 복수의 비트 라인(BL)이 형성되어 있다. 각 비트 라인(BL)은 방향 X에 따라 연장되어 형성되어 있다. 예를 들면 워드 라인(WL1)이 선택되면, 복수의 비트 라인(BL)으로부터 n비트의 데이터가 출력된다.

도 21에 표시 메모리(200)에 형성되는 복수의 메모리 셀과 표시 데이터(DA1)와의 관계를 도시한다. 도 21은 표시 메모리(200)의 일부를 도시한다. 비트 라인(NBL1∼NBL4)의 각각에는, 비트 라인(BL1∼BL4)의 각각에 입력되는 신호가 반전된 반전 신호가 입력된다. 표시 메모리(200)의 각 메모리 셀은, N형 트랜지스터(NTR1, NTR2) 및 인버터(INV1, INV2)를 포함한다. 예를 들면 메모리 셀(MC1)은, 비트 라인(BL1, NBL1)에서 데이터의 읽고 쓰기가 행해진다. 즉, 메모리 셀(MC1)은, 데이터의 입력 및 출력을 동일 계통의 라인에서 행하기 때문에, 여기서는 1포트의 메모리 셀이라고 부른다.

워드 라인(WL1)이 선택되면, 메모리 셀(MC1)의 N형 트랜지스터(NTR1, NTR2) 의 게이트가 온 상태로 된다. 이에 따라 메모리 셀(MC1)로부터 데이터를 읽어내거나, 메모리 셀(MC1)에 데이터를 기입할 수 있다. 이러한 1포트의 메모리 셀이 복수 배열된 표시 메모리(200)에 표시 데이터(DA1)가 격납된다. n비트의 표시 데이터(DA1)의 데이터(D0)는, 예를 들면 메모리 셀(MC1)에 격납된다. n비트의 표시 데이터(DA1)의 데이터(D1)는, 예를 들면 메모리 셀(MC2)에 격납된다. 마찬가지로, 표시 데이터(DA1)의 데이터(D2, D3)는, 예를 들면, 메모리 셀(MC3, MC4)에 격납된다.

표시 메모리(200)에 격납되어 있는 표시 데이터(DA1)는, 워드 라인(WL1)을 선택함으로써 디코더(100)에 출력된다. 예를 들면, 비트 라인(BL1, NBL1)의 출력을 센스 증폭기 등으로 읽어냄으로써, 표시 데이터(DA1)의 데이터(D0)를 읽어 낼 수 있다. 표시 데이터(DA1)의 데이터(D2∼D3)에 대해서도 마찬가지로, 비트 라인(BL2∼4), 비트 라인(NBL2∼4)의 출력으로부터 읽어낼 수 있다.

5. 비교예와의 대비

도 22는 비교예의 표시 드라이버(1000)를 도시하는 도면이다. 표시 메모리(1000)는, 예를 들면 표시 메모리(210), 복수의 디코더(1100), 복수의 래치 회로(1200) 및 복수의 데이터선 구동부(1300)를 포함한다. 디코더(1100)는 예를 들면, 계조 데이터를 디코드하는 계조 디코더 및 데이터선 구동부(1300)의 구동 전압을 선택하는 데이터를 생성하는 멀티 라인 동시 선택 구동 디코더를 포함한다.

표시 메모리(210)에는, 방향 X에 따라 워드 라인이 연장 형성되어 있다. 또한, 방향 Y에 따라 비트 라인(QBL)이 표시 메모리(210)에 연장 형성되고, 복수의 비트 라인(QBL)이, 방향 X에 따라 배열되어 있다. 표시 메모리(210)에는, 방향 Y에 따라 복수의 워드 라인(WLX)이 배열되어 있는데, 설명의 간략화를 위해, 도 22에는 1개의 워드 라인(WLX1)이 도시되어 있다.

워드 라인(WLX1)이 선택되면, 표시 메모리(210)에 격납되어 있는 n비트의 표시 데이터(DA1)로부터, 워드 라인(WLX1)에 접속하는 메모리 셀에 격납된 1비트의 데이터(DA1-1)가 디코더(1100A)에 출력된다. 마찬가지로, n비트의 표시 데이터(DA2∼DAx)(x는 2이상의 정수)로부터 워드 라인(WLX1)에 접속하는 각 메모리 셀에 격납된 1비트의 데이터가, 각 비트선(QBL)을 통해 대응하는 각 디코더(1100)에 출력된다.

즉, 한번의 워드 라인 선택으로, 복수의 디코더(1100)의 각각에 1비트의 표시 데이터를 출력한다. 예를 들면, 디코더(1100)가 표시 데이터를 디코드 처리하기 위해서 필요한 정보량이 n비트인 경우, 각 디코더(1100)에 래치 회로 등을 설치하고, 워드 라인을 n회 선택하여, n비트의 데이터를 디코더(1100)에 격납시키면 된다.

그런데, 표시 패널이 고해상도화되면, 데이터선의 증가에 따라 디코더(1100)의 수도 증가한다. 이 디코더(1100) 수의 증가는, 칩 면적의 증대를 야기하여, 제조 비용을 증대시킨다. 본 실시 형태의 표시 드라이버(10)에서는, 예를 들면 1개의 디코더(100)가 구동 전압 선택 데이터를 복수의 래치 회로(LA1∼LAx)에 출력하기 때문에, 대폭적인 칩 면적 축소가 가능하다. 칩 면적의 축소는, 제조 비용 삭감 이외, 레이아웃의 자유도를 향상시킬 수 있다.

다음에, 비교예의 표시 드라이버(1000)의 표시 메모리(210)에 표시 데이터를 기입하는 동작을 설명한다. 도 23은, 비교예의 표시 메모리(210)를 도시하는 도면이다. 표시 메모리(210)는, 복수의 비트 라인(QBL) 이외에, 복수의 워드 라인(WLY)을 포함한다. 각 워드 라인(WLY)은, 표시 메모리(210)에 방향 Y에 따라 연장 형성되어 있다. n비트의 표시 데이터(DA1)를 표시 메모리(210)에 기입하는 경우, 워드 라인(WLY-1)이 선택되고, 워드 라인(WLY-1)에 접속된 메모리 셀에 표시 데이터(DA1)가 기입된다. 즉, n비트의 표시 데이터(DA1)의 각 비트의 데이터는, 방향 Y에 따라 배열된 메모리 셀에 격납된다. 이 표시 데이터(DA1)의 각 비트의 데이터가 격납되는 메모리 셀의 배열은, 본 실시 형태의 표시 메모리(200)에 격납되어 있는 n비트의 표시 데이터(DA1)와 동일하다.

즉, 비교예의 표시 드라이버(1000)를 사용하는 경우와 마찬가지로 표시 메모리(200)에 표시 데이터(DA1)를 기입할 수 있다. 예를 들면, 비교예의 표시 드라이버(1000)를 이용하기 위해서 작성한 메모리 제어용의 프로그램을, 본 실시 형태의 표시 드라이버(10)에도 용이하게 적용할 수 있다. 이와 같이 표시 메모리에 대한 표시 데이터의 기입 방법에 있어서, 비교예의 표시 드라이버(1000)와 호환성을 가지게 함으로써, 설계 시간의 단축이 가능하다.

또한, 본 실시 형태의 표시 메모리(200)는, 비교예의 표시 메모리(210)에 비해 표시 메모리의 단위 면적당 기억할 수 있는 데이터량이 확대되어 있다. 즉, 1비트당 메모리 셀의 레이아웃 사이즈가 축소되어, 표시 메모리에 설치되는 배선 수도 삭감되어 있다. 이에 따라, 예를 들면 표시 메모리(200)를 포함하는 표시 드라 이버(10)는, 비교예의 표시 드라이버(1000)에 비해, 칩 면적의 대폭적인 축소가 가능하여, 제조 비용 삭감의 효과를 발휘한다.

상술의 효과를 설명하기 위해서, 비교예의 표시 메모리(210)의 일부를 도시하는 회로도를 도 24에 도시한다. 표시 메모리(210)에는, 전술과 같이, 복수의 워드 라인(WLY), 복수의 비트 라인(QBL), 복수의 워드 라인(WLX)이 형성되어 있다. 또한, 표시 메모리(210)에는, 방향 X에 따라 연장 형성된 비트 라인(BL, NBL)이 다수 형성되어 있는데, 도 24에는 그 일부로서 비트 라인(BL1∼BL4, NBL1∼NBL4)이 도시되어 있다. 표시 메모리(210)에 있어서, 1비트의 데이터를 격납할 수 있는 메모리 셀은, N형 트랜지스터(NTR1, 2) 및 P형 트랜지스터(PTR3, 4)를 포함한다. 또한, 표시 메모리(210)의 메모리 셀은 인버터(INV1, INV2)를 포함한다.

이 표시 메모리(210)에 표시 데이터를 기입할 때는, 방향 Y에 따라 연장 형성된 워드 라인(WLY)이 선택되고, 방향X에 따라 연장 형성된 비트 라인(BL, NBL)을 통해 각 메모리 셀에 데이터가 기입된다. 표시 메모리(210)로부터 표시 데이터를 읽어낼 때는, 방향 X에 따라 연장 형성된 워드 라인(WLX)이 선택되고, 방향 Y에 따라 연장 형성된 비트 라인(QBL)을 통해 각 메모리 셀에 격납되어 있는 데이터가 출력된다. 이와 같이, 하나의 메모리 셀에 대해 데이터가 예를 들면 비트 라인(BL1, NBL1)의 2계통으로부터 입력되고, 메모리 셀에 격납되어 있는 데이터가 비트 라인(BL1, NBL1)과는 별도 계통인 예를 들면 비트 라인(QBL)의 1계통에서 출력되는 것을, 여기서는, 1.5포트의 메모리 셀이라고 부른다.

여기서, 도 21에 도시되는 1포트의 메모리 셀을 보면, 도 21의 1포트의 메모 리 셀에는, 비교예의 1.5 포트의 메모리 셀에 형성되는 2개의 P형 트랜지스터(PTR3, PTR4)가 형성되어 있지 않다. 또한, 비교예의 표시 메모리(210)에 형성되는 복수의 워드 라인(WLX) 및 복수의 비트 라인(QBL)이, 본 실시 형태의 표시 메모리(200)에는 형성되어 있지 않다. 즉, 표시 메모리(200)와 표시 메모리(210)가 동 용량의 데이터를 기억할 수 있는 경우, 본 실시 형태의 표시 메모리(200)는, 비교예의 표시 메모리(210)에 비해 대폭 칩 사이즈를 축소할 수 있다.

6. 변형예

도 1의 표시 드라이버(10)는, 디코더(100), 표시 메모리(200), 제어 회로(300), 어드레스 디코더(400), 데이터선 구동부(DRV) 및 래치 회로(LA1∼LAx)를 포함하는데, 이에 한정되지 않는다. 예를 들면 표시 드라이버(10)는, 전술의 회로 등의 어느 것을 생략하는 것이나, 다른 회로를 포함하는 것도 가능하다. 예를 들면, 표시 드라이버(10)는, 표시 메모리(200)나, 제어 회로(300)나, 어드레스 디코더(400)를 생략할 수 있다.

또한, 도 1의 디코더(100)는, FRC 디코더(110) 및 MLS 디코더(120)를 포함하는데, 이에 한정되지 않는다. 예를 들면, 디코더(100)에서는, FRC 디코더(110) 또는 MLS 디코더(120)를 생략할 수 있다.

도 25에, 본 실시 형태의 표시 드라이버(10)의 변형예를 도시한다. 본 실시 형태의 변형예인 표시 드라이버(2000)는, 표시 메모리(200), 디코더(101, 102), 어드레스 디코더(400), 복수의 래치 회로, 복수의 데이터선 구동부를 포함하는데, 이에 한정되지 않는다. 예를 들면, 표시 드라이버(2000)는, 표시 메모리(200)가 생 략되어 구성되어도 된다. 표시 메모리(200)로부터 n비트의 표시 데이터(DA1) 및 n비트의 표시 데이터(DA2)의 합계 2n 비트의 데이터를 읽어낸다. 2n 비트의 데이터 중, 예를 들면 n비트의 표시 데이터(DA1)를 디코더(101)에 출력하고, 예를 들면 n비트의 표시 데이터(DA2)를 디코더(102)에 출력한다. 표시 패널의 해상도가 높아지면, 1표시 기간 중에 표시 데이터의 디코드 처리가 쫓아가지 못하게 되어 표시 패널의 표시 상태에 영향을 미치게 할 가능성이 있다. 그러나, 표시 드라이버(2000)를 이용함으로써, 표시 패널이 보다 해상도가 높은 경우라도, 표시 데이터의 디코드 처리를 디코더(101, 102)에 분산시킬 수 있기 때문에, 고화질의 표시 데이터를 표시 패널에 표시할 수 있다. 또한, 어드레스 디코더(400) 및 어드레스 변환 회로(410)의 작용에 의해, 횡 스크롤 표시나 좌우 반전 표시가 가능하다.

7. 전자 기기

도 26은 본 실시 형태에 관한 표시 드라이버(10)를 포함하는 전자 기기의 구성을 도시하는 블록도이다. 도 27의 전자 기기(4000)는, 표시 드라이버(10)와, 표시 패널(500)과, 표시 패널(500)의 주사선을 구동하는 주사 드라이버(4100)와, 표시 드라이버(10) 및 주사 드라이버(4100)에 제어 신호 등을 공급하는 컨트롤러(4200)와, 전원(4300)을 포함하는데, 이에 한정되지 않는다. 예를 들면, 컨트롤러(4200)나 전원이 생략되어도 되고, 다른 디바이스가 형성되어도 된다.

전자 기기(4000)에는, 표시 드라이버(10)가 형성되므로, 전자 기기(4000)의 제조 비용을 삭감하는 것이 가능하다.

또한, 본 발명은, 상기 실시 형태에서 설명된 것에 한정되지 않고, 다양한 변형 실시가 가능하다. 예를 들면, 명세서 또는 도면 중의 기재에 있어서 넓은 의미나 동일한 의미의 용어(계조 디코더, 계조 ROM, 멀티 라인 동시 선택 구동용 디코더, 표시 메모리의 어드레스 정보, 래치 회로 등)로서 인용된 용어는, 명세서 또는 도면 중의 다른 기재에 있어서도 넓은 의미나 동일한 의미의 용어(FRC 디코더, FRCROM, MLS 디코더, 워드 라인을 선택하는 선택 신호, 플립 플롭 등)로 바꿀 수 있다.

본 발명에 의해 레이아웃이 면적이 작고, 비용 퍼포먼스에 뛰어나고, 횡 스크롤 표시나 좌우 반전 표시 등의 표시를 용이하게 처리할 수 있는 표시 드라이버 및 전자 기기를 제공할 수 있다.

Claims

표시 메모리로부터 n비트(n은 2이상의 정수) 단위로 순차로 입력되는 n비트의 표시 데이터에 대해 디코드 처리를 실시하는 디코더와,

상기 디코더에 의해서 디코드 처리가 실시된 데이터를 래치하는 복수의 래치 회로와,

상기 디코더로부터의 출력을 상기 복수의 래치 회로가 래치하기 위한 래치 펄스를 발생하는 어드레스 디코더와,

상기 복수의 래치 회로의 각각에 래치되어 있는 데이터에 의거해 표시 패널의 데이터선을 구동하는 복수의 데이터선 구동부를 포함하고,

상기 n비트의 표시 데이터는, 상기 표시 메모리에 대해 한번의 워드 라인 제어를 행함으로써 상기 표시 메모리로부터 읽혀져 상기 디코더에 출력되고,

상기 디코더는, 상기 표시 메모리로부터 n비트 단위로 순차로 출력되는 상기 n비트의 표시 데이터에 대해 디코드 처리를 실시하고, 상기 디코드 처리가 실시된 데이터를 상기 복수의 래치 회로에 순차로 출력하고,

상기 어드레스 디코더는, 상기 n비트의 표시 데이터가 읽혀질 때의 상기 표시 메모리의 어드레스 정보와, 제어 회로에서 임의로 설정되는 격납처 지정 정보에 의거해, 상기 복수의 래치 회로 중의 어느 하나를 선택하고, 선택된 래치 회로에 상기 래치 펄스를 출력하고,

상기 복수의 데이터선 구동부의 각각은, 상기 디코드 처리가 실시된 데이터 가 상기 복수의 래치 회로에 격납된 후에 상기 복수의 데이터선 구동부의 각각에 대응하는 데이터선을 구동하는 것을 특징으로 하는 표시 드라이버.
제 1항에 있어서,

상기 제어 회로에서 임의로 설정되는 격납처 지정 정보는, 횡 스크롤 데이터를 포함하고,

상기 표시 메모리의 어드레스 정보에 의해, 상기 디코드 처리된 데이터의 격납처를 표시하는 래치 어드레스 데이터가 설정되고,

상기 어드레스 디코더는, 어드레스 변환 회로를 포함하고,

상기 어드레스 변환 회로는,

상기 횡 스크롤 데이터 및 상기 래치 어드레스 데이터를 받아,

표시 패널에 대해 화상을 제1 방향으로 횡 스크롤시키는 경우에는, 상기 횡 스크롤 데이터와 상기 래치 어드레스 데이터를 가산 처리하고, 그 결과에 의거해 상기 복수의 래치 회로 중의 어느 하나를 선택하고, 선택된 래치 회로에 상기 래치 펄스를 출력하고,

표시 패널에 대해 화상을 상기 제1 방향과는 반대 방향인 제2 방향으로 횡 스크롤시키는 경우에는, 상기 횡 스크롤 데이터와 상기 래치 어드레스 데이터를 감산 처리하고, 그 결과에 의거해 상기 복수의 래치 회로 중의 어느 하나를 선택하고, 선택된 래치 회로에 상기 래치 펄스를 출력하는 것을 특징으로 하는 표시 드라이버.
제 1항에 있어서,

상기 제어 회로에서 임의로 설정되는 격납처 지정 정보는, 좌우 반전 데이터를 포함하고,

상기 표시 메모리의 어드레스 정보에 의해, 상기 디코드 처리된 데이터의 격납처를 표시하는 래치 어드레스 데이터가 설정되고,

상기 어드레스 디코더는, 어드레스 변환 회로를 포함하고,

상기 어드레스 변환 회로는,

상기 좌우 반전 데이터 및 상기 래치 어드레스 데이터를 받아, 상기 좌우 반전 데이터와 상기 래치 어드레스 데이터를 감산 처리하고, 그 결과에 의거해 상기 복수의 래치 회로 중의 어느 하나를 선택하고, 선택된 래치 회로에 상기 래치 펄스를 출력하는 것을 특징으로 하는 표시 드라이버.
제 2항에 있어서,

상기 제어 회로에서 임의로 설정되는 격납처 지정 정보는, 좌우 반전 데이터를 더 포함하고,

상기 어드레스 변환 회로는, 상기 좌우 반전 데이터 및 상기 래치 어드레스 데이터를 받아, 상기 좌우 반전 데이터와 상기 래치 어드레스 데이터를 감산 처리하고,

상기 어드레스 디코더는,

표시 패널에 대해 화상을 횡 스크롤 표시시키는 경우에는, 상기 횡 스크롤 데이터와 상기 래치 어드레스 데이터를 가산 처리 또는 감산 처리한 결과에 의거해 선택된 래치 회로에 래치 펄스를 출력하고,

표시 패널에 대해 화상을 좌우 반전 표시시키는 경우에는, 상기 좌우 반전 데이터와 상기 래치 어드레스 데이터를 감산 처리한 결과에 의거해 선택된 래치 회로에 래치 펄스를 출력하는 것을 특징으로 하는 표시 드라이버.
제 1항 내지 제 4항 중 어느 한 항에 있어서,

상기 디코더는, 멀티 라인 동시 선택 구동용 디코더를 포함하고,

상기 멀티 라인 동시 선택 구동용 디코더는, 상기 n비트의 표시 데이터에 포함되는 m(m은 2이상의 정수) 화소의 표시 데이터에 의거해, 주사선의 멀티 라인 동시 선택 구동에 대응하기 위한 복수의 구동 전압 중에서 구동 전압을 선택하기 위한 구동 전압 선택 데이터를 생성하고, 상기 구동 전압 선택 데이터를 상기 복수의 래치 회로에 출력하는 것을 특징으로 하는 표시 드라이버.
제 5항에 있어서,

상기 복수의 데이터선 구동부의 각각은, 상기 복수의 구동 전압 중에서, 상기 복수의 래치 회로에 격납되어 있는 상기 구동 전압 선택 데이터에 의거해 데이터선 구동 전압을 선택하고,

상기 복수의 데이터선 구동부의 각각은, 상기 데이터선 구동 전압을 이용해 데이터선을 구동하는 것을 특징으로 하는 표시 드라이버.
제 1항 내지 제 4항 중 어느 한 항에 있어서,

상기 디코더는, 계조 디코더를 포함하고,

상기 계조 디코더는, 상기 n비트의 표시 데이터 및 프레임 정보에 의거해, 상기 n비트의 표시 데이터의 대상이 되는 화소의 표시 패턴을 결정하는 것을 특징으로 하는 표시 드라이버.
제 7항에 있어서,

상기 계조 디코더는, 상기 표시 패턴에 의거해 0 또는 1의 데이터를 상기 복수의 래치 회로 중 적어도 어느 1개에 출력하는 것을 특징으로 하는 표시 드라이버.
제 7항에 있어서,

상기 디코더는, m(m은 2이상의 정수)개의 주사선을 동시 선택 구동하는 멀티 라인 동시 선택 구동 방식에 대응하기 위한 멀티 라인 동시 선택 구동용 디코더를 더 포함하고,

상기 멀티 라인 동시 선택 구동용 디코더는, 상기 계조 디코더에 의해서 결정된 표시 패턴에 의거해, 데이터선을 구동하기 위한 데이터선 구동 전압을 선택하기 위한 구동 전압 선택 데이터를 상기 복수의 래치 회로에 출력하는 것을 특징으 로 하는 표시 드라이버.
제 9항에 있어서,

상기 복수의 데이터선 구동부의 각각은, 주사선의 멀티 라인 동시 선택 구동에 대응하기 위한 복수 종의 구동 전압 중에서, 상기 복수의 래치 회로에 격납되어 있는 상기 구동 전압 선택 데이터에 의거해 데이터선 구동 전압을 선택하고,

상기 복수의 데이터선 구동부의 각각은, 상기 데이터선 구동 전압을 이용해 데이터선을 구동하는 것을 특징으로 하는 표시 드라이버.
제 10항에 있어서,

상기 n비트의 표시 데이터로부터 추출되는 m화소의 표시 데이터에 있어서의 각 화소의 계조는, k(k는 2이상의 정수) 비트의 계조 데이터로 표시되고,

상기 계조 디코더는, 상기 k비트의 계조 데이터와 프레임 정보에 의거해, 2종류의 표시 상태를 나타내는 계조 패턴을 결정하는 계조 ROM을 포함하고,

상기 계조 디코더는, 상기 계조 ROM에 의거해 m화소의 각 화소에 대해 상기 계조 패턴을 결정하고, 결정된 상기 계조 패턴에 의거해 m화소의 각 화소의 표시 상태를 0 또는 1로 표시한 m비트의 표시 데이터를 상기 멀티 라인 동시 선택 구동용 디코더에 출력하고,

상기 멀티 라인 동시 선택 구동용 디코더는, 상기 m비트의 표시 데이터에 의거해, 상기 구동 전압 선택 데이터를 생성하고, 상기 복수의 래치 회로에 출력하는 것을 특징으로 하는 표시 드라이버.
제 1항 내지 제 4항 중 어느 한 항에 있어서,

상기 n비트의 표시 데이터는, 제어 회로에서의 클록 신호의 상승 에지 또는 하강 에지의 한쪽에 동기하여, 상기 표시 메모리로부터 읽혀지고,

상기 어드레스 디코더는, 상기 클록 신호의 상승 에지 또는 하강 에지의 다른쪽에 동기하여, 상기 래치 펄스를 출력하는 것을 특징으로 하는 표시 드라이버.
제 5항에 있어서,

상기 n비트의 표시 데이터는, 제어 회로에서의 클록 신호의 상승 에지 또는 하강 에지의 한쪽에 동기하여, 상기 표시 메모리로부터 읽혀지고,

상기 어드레스 디코더는, 상기 클록 신호의 상승 에지 또는 하강 에지의 다른쪽에 동기하여, 상기 래치 펄스를 출력하는 것을 특징으로 하는 표시 드라이버.
제 7항에 있어서,

상기 n비트의 표시 데이터는, 제어 회로에서의 클록 신호의 상승 에지 또는 하강 에지의 한쪽에 동기하여, 상기 표시 메모리로부터 읽혀지고,

상기 어드레스 디코더는, 상기 클록 신호의 상승 에지 또는 하강 에지의 다른쪽에 동기하여, 상기 래치 펄스를 출력하는 것을 특징으로 하는 표시 드라이버.
제 1항 내지 제4항 중 어느 한 항에 기재되어 있는 표시 드라이버와, 표시 패널과, 상기 표시 패널의 주사선을 구동하는 주사 드라이버와, 상기 표시 드라이버 및 상기 주사 드라이버를 제어하는 컨트롤러와, 전원 회로를 포함하는 것을 특징으로 하는 전자 기기.
제 5항에 기재되어 있는 표시 드라이버와, 표시 패널과, 상기 표시 패널의 주사선을 구동하는 주사 드라이버와, 상기 표시 드라이버 및 상기 주사 드라이버를 제어하는 컨트롤러와, 전원 회로를 포함하는 것을 특징으로 하는 전자 기기.
제 7항에 기재되어 있는 표시 드라이버와, 표시 패널과, 상기 표시 패널의 주사선을 구동하는 주사 드라이버와, 상기 표시 드라이버 및 상기 주사 드라이버를 제어하는 컨트롤러와, 전원 회로를 포함하는 것을 특징으로 하는 전자 기기.