JP2001318653A

JP2001318653A - 画像表示装置

Info

Publication number: JP2001318653A
Application number: JP2000134594A
Authority: JP
Inventors: Akifumi Nagao; 彰文長尾; Katsumi Nagashima; 勝己長嶋
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2000-05-08
Filing date: 2000-05-08
Publication date: 2001-11-16

Abstract

(57)【要約】【課題】表示画面回転を行った場合、ＣＰＵからのア
クセススピードが低下する。また、ビデオメモリをアク
セスするためのバス幅を増加した場合でもバス幅増加に
よる高速化ができない。【解決手段】ビデオメモリ内に格納するデータの並び
を変更し、ＣＰＵからアクセスされるアドレスを回転変
換するアドレス変換部と表示アドレス制御部から発生さ
れる表示アドレスから読み出したデータを蓄えるバッフ
ァと、バッファ内のデータを表示アドレス制御部からの
信号によって選択するセレクタによって構成され、バッ
ファの個数をｎ個としバッファの容量をｍビットとした
場合にビデオメモリのバス幅がｎ×ｍビットであり、表
示色のビット幅がｐビットの場合ＣＰＵインターフェー
スのデータバス幅がｎ×ｐビットである画像表示装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶パネル等の表
示部を縦長あるいは横長に変更するために９０度回転
し、表示画面の縦横を入れ替え表示を行う画像表示装置
に関するものである。

【０００２】

【従来の技術】以下に従来の表示部回転機能を持つ画像
表示装置について表示部を９０度回転させて表示する場
合について図１１を用いて説明をする。

【０００３】図１１は従来の画像表示装置の例を示す図
である。

【０００４】図１１において、ＣＰＵ９００はアドレ
ス、データ等を含むＣＰＵ信号９１６をＣＰＵインター
フェイスへ出力する。

【０００５】ＣＰＵインターフェイス（以下ＣＰＵＩ
Ｆ）９０１はＣＰＵ９００と画像表示装置とのインター
フェイスである。

【０００６】ＣＰＵアドレス９０２はＣＰＵＩＦ９０１
から出力されたＣＰＵデータ９０３のアドレスである。

【０００７】ＣＰＵデータ９０３はＣＰＵＩＦ９０１か
らビデオメモリ（以下ＶＲＡＭ）９１１へ書き込むデー
タである。

【０００８】ＣＰＵＩＦ９０１からの書き込み要求信号
９１４によりＣＰＵデータ９０３がＶＲＡＭ９１１に書
き込まれる。

【０００９】表示アドレス制御部９０４は表示データを
読み出すアドレスを計算し、表示アドレス９０５を出力
する。表示アドレス制御部９０４は表示アドレス９０５
を１づつカウントアップするアップカウンタで構成され
ている。

【００１０】表示アドレス変換部９０６は表示アドレス
９０５を入力し表示部を９０度回転した場合のアドレス
に変換し表示変換アドレス９０７を出力する。

【００１１】メモリアクセス制御部（以下ＭＥＭＩＦ）
９０８はＣＰＵアドレス９０２とＣＰＵデータ９０３と
表示変換アドレス９０７とＣＰＵＩＦ９０１からの書き
込み要求信号９１４を入力しビデオデータが格納されて
いるＶＲＡＭ９１１へのアクセスを制御する。

【００１２】ＭＥＭＩＦ９０８からはメモリアドレス９
０９とメモリデータ９１０とメモリのリード・ライト制
御信号９１５を出力する。メモリデータ９１０は双方向
バスでありＶＲＡＭ９１１より出力されるデータの入力
信号ともなる。

【００１３】表示データ９１２はＭＥＭＩＦ９０８によ
り読み出されたデータであり、表示部９１３へ出力され
る。

【００１４】この様に構成された画像表示装置におい
て、以下にその動作を説明する。図１２（ａ）はＶＲＡ
Ｍ９１１におけるＣＰＵＩＦ９０１からのＣＰＵアドレ
ス９０２と表示位置との関係を示したものである。

【００１５】表示部の大きさは、横が４画素で縦が８画
素で構成されるものとする。横方向の表示位置をＡ，
Ｂ，Ｃ、Ｄの順に割り振り、縦方向の表示位置を１，
２，３，４，５，６，７，８の順に割り振る。ＶＲＡＭ
９１１のデータの位置は表示部の画素位置と１対１に対
応している。

【００１６】今、ＶＲＡＭ９１１内では図１２（ａ）に
示すようにＡ，Ｂ，Ｃ，Ｄの方向でアドレスが連続して
増加するものとする。ＣＰＵ９００からアクセスした場
合ＣＰＵアドレス９０２の値０が（Ａ，１）に対応する
として、ＣＰＵアドレス９０２を０から１づつアドレス
を増加させるに従い（Ａ，１）から順番に（Ｂ，１），
（Ｃ，１）、（Ｄ，１）、（Ａ，２）、（Ｂ，２）の順
にＶＲＡＭ９１１内のアドレスが移動するものとする。

【００１７】一方、図１２（ｂ）は表示部を９０度時計
回りに回転させた図となっている。表示部は（Ａ，８）
の位置を基点とし、（Ａ，７）、（Ａ，６）の順にデー
タを受け取り（Ａ，１）までの１ライン分を表示する。
その後Ｂ、Ｃ、Ｄラインのデータを順次受け取ることで
１画面の表示を行う。

【００１８】表示部への表示を行うためには、表示アド
レス制御部９０４も表示アドレス９０５を０から１づつ
アドレスを順番に増加させる。

【００１９】表示アドレス変換部９０６では、たとえ
ば、（Ａ，８）の表示位置では表示アドレス９０５の値
（００Ｈ）を表示変換アドレス９０７（１ＣＨ）に、
（Ａ、７）では表示アドレス（０１Ｈ）を表示変換アド
レス９０７（１８Ｈ）に変換する。

【００２０】それぞれのアドレスを２進数で表すと（０
０Ｈ）は（０００００Ｂ）であり、（１ＣＨ）は（１１
１００Ｂ）、（０１Ｈ）は（００００１Ｂ）、（１８
Ｈ）は（１１０００Ｂ）である。（０００００Ｂ）が
（１１１００Ｂ）に、（００００１Ｂ）が（１１０００
Ｂ）に変換される。言い換えると、表示アドレス９０５
の２進数で表現されたビットの値は表示アドレスのビッ
ト４，ビット３，ビット２，ビット１，ビット０をそれ
ぞれビット２の反転,ビット１の反転、ビット０の反
転、ビット４，ビット３，の順に入れ替える変換を行
う。この変換を行うことで、表示アドレス９０５が０か
ら１づつ順次増加するに従い、表示アドレス変換部９０
６で変換された表示変換アドレス９０７はＶＲＡＭ９１
１内のアドレス位置で（Ａ，８）から順次（Ａ，７）、
（Ａ，６）,（Ａ，５）、（Ａ，４）、（Ａ，３）、
（Ａ，２）、（Ａ，１）、（Ｂ，８）,（Ｂ，７）と移
動することになる。すなわちＣＰＵアドレス９０２はＶ
ＲＡＭ９１１内を連続アドレスとして扱えるが、表示変
換アドレス９０７は連続アドレスとならない。

【００２１】ＣＰＵ９００からＶＲＡＭ９１１への書き
込み命令の実行時に、ＣＰＵ信号９１６はＣＰＵＩＦ９
０１により取り込まれＣＰＵアドレス９０２とＣＰＵデ
ータ９０３と書き込み要求信号９１４を出力し、実行さ
れる。ＭＥＭＩＦ９０８はＣＰＵアドレス９０２で示さ
れるアドレスをメモリアドレス９０９に出力しＣＰＵデ
ータ９０３で示されるデータをメモリデータ９１０に出
力しＣＰＵ９００からの書き込み要求信号９１４をメモ
リのリード・ライト信号９１５に出力する。この動作に
よりＣＰＵ９００からＶＲＡＭ９１１にＣＰＵデータ９
０３の書きこみを行う。

【００２２】一方表示アドレス制御部９０４では表示を
行うため、表示開始位置０から１づつカウントアップを
開始し、８画素×４画素の３１（１ＦＨ）までカウント
して再度０に戻る動作を行う。表示アドレス９０５と表
示変換アドレス９０７との関係は、図１２（ａ）、
（ｂ）に示すとおりでありＡ列から順番にＢ、Ｃ、Ｄ列
のデータをＶＲＡＭ９１１より読み出していることがわ
かる。この変換により、表示部へ時計廻りに回転させた
画像を表示させることができる。

【００２３】

【発明が解決しようとする課題】しかしながら、従来例
の構成では表示変換アドレス９０７の値が非連続となる
ために、ＶＲＡＭ９１１のデータバス幅を大きくし一度
に連続するアドレスのデータを読み出せる様にした場合
でも、ＶＲＡＭ９１１より一度に読み出したデータのう
ち実際に必要なデータは１画素分のみとなりＶＲＡＭ９
１１の多ビット化を行っても表示データの読み出しに必
要なメモリアクセス回数が削減できず、メモリアクセス
の高速化ができないという問題があった。

【００２４】

【発明が解決するための手段】本発明は、前記課題を解
決するために発明されたもので、ＣＰＵからのデータバ
ス幅を複数の画素データに対応するバス幅としＶＲＡＭ
に書き込み、ＶＲＡＭのデータバス幅を複数の画素デー
タに対応するバス幅としＶＲＡＭより読み出すことによ
りＶＲＡＭのアクセス回数を減らし画像表示の速度を向
上させる画像表示装置である。

【００２５】請求項１記載の発明は、ＣＰＵからＣＰ
Ｕデータをビデオメモリに書き込み、ビデオメモリから
表示データを読み出し表示するものであって、表示部が
９０度回転可能な画像表示装置において、ＣＰＵから複
数画素データを含むＣＰＵデータ、前記ＣＰＵからの書
き込みアドレスおよび書き込み要求信号の内少なくとも
１つの信号を入力し画像表示装置へ伝達する機能を備え
たＣＰＵインターフェイスと、表示部を９０度回転した
場合には、ＣＰＵからビデオメモリへの書き込みアドレ
スを所定のアドレス変換処理を行い、ビデオメモリに書
き込むアドレスを生成する機能を備えたＣＰＵアドレス
変換部と、ビデオメモリから複数画素データを含む表示
データの読み出しアドレスを生成する機能を備えた表示
アドレス制御部と、前記ＣＰＵインターフェイスおよび
前記表示アドレス制御部からの前記ビデオメモリへのア
クセスの制御を行う機能を備えたビデオメモリ制御部
と、前記ビデオメモリから読み出された表示データを一
時保持するバッファと、前記バッファに一時保持された
前記表示データを選択して表示部へデータを出力するセ
レクタと、セレクタから送られたデータを表示する表示
部より構成され、画像表示の高速化を可能にした画像表
示装置である。

【００２６】請求項２に記載の発明は、ＣＰＵからＣ
ＰＵデータをビデオメモリに書き込み、ビデオメモリか
ら表示データを読み出し表示するものであって、表示部
が９０度回転可能な画像表示装置を制御する装置におい
て、ＣＰＵから複数画素データを含むＣＰＵデータ、前
記ＣＰＵからの書き込みアドレスおよび書き込み要求信
号の内少なくとも１つの信号を入力し画像表示装置へ伝
達する機能を備えたＣＰＵインターフェイスと、表示部
を９０度回転した場合には、ＣＰＵからビデオメモリへ
の書き込みアドレスを所定のアドレス変換処理を行い、
ビデオメモリに書き込むアドレスを生成する機能を備え
たＣＰＵアドレス変換部と、ビデオメモリから複数画素
データを含む表示データの読み出しアドレスを生成する
機能を備えた表示アドレス制御部と、前記ＣＰＵインタ
ーフェイスおよび前記表示アドレス制御部からの前記ビ
デオメモリへのアクセスの制御を行う機能を備えたビデ
オメモリ制御部と、前記ビデオメモリから読み出された
表示データを一時保持するバッファと、前記バッファに
一時保持された前記表示データを選択して表示部へデー
タを出力するセレクタより構成され、画像表示の高速化
を可能にした画像表示制御装置である。

【００２７】請求項３に記載の発明は、垂直方向の表示
ライン位置を示す表示ライン信号および水平方向の表示
画素位置を示す水平セレクト信号を出力する前記表示ア
ドレス制御部と、前記バッファの個数がｎ個、１画素の
ビット数がｐビット、前記バッファの１個の容量がｍビ
ットの場合、前記ＣＰＵインターフェイスからのＣＰＵ
データを書き込むＣＰＵデータはｎ×ｐビットのバス幅
を有し、前記ビデオメモリのビデオデータはｎ×ｍビッ
トのバス幅を有し、前記表示ライン信号と前記水平セレ
クト信号を入力し、前記バッファに保持された前記表示
データの中から画素表示データを選択し表示部へ出力す
るセレクタを備えた請求項１に記載の画像表示装置およ
び請求項２に記載の画像表示制御装置であって、画像表
示速度の高速化とバッファの容量の最適化を計った画像
表示装置および画像表示制御装置である。

【００２８】請求項４に記載の発明は、垂直方向の表示
ライン位置を示す表示ライン信号、水平方向の表示画素
位置を示す水平セレクト信号およびビデオメモリへのア
クセスを行うラインであることを示す水平アクセスライ
ン信号を出力する前記表示アドレス制御部と、前記ビデ
オメモリ制御部へ表示データを要求する表示アクセス要
求信号を指定されたライン位置以外では無効とするマス
ク部と、前記バッファの個数がｎ個、１画素のビット数
がｐビット、前記バッファの１つの容量が（表示部の横
幅の画素数）×（ｐビット）に等しいビット数の場合、
前記ＣＰＵインターフェイスからのＣＰＵデータを書き
込むＣＰＵデータはｎ×ｐビットのバス幅を有し、前記
ビデオメモリのビデオデータはｎの整数倍のバス幅を有
し、前記水平アクセスライン信号を入力し前記バッファ
に保持した表示データの中から水平表示データを選択し
出力する水平位置セレクタと、前記表示ライン信号と水
平セレクト信号を入力し前記水平表示データの中から画
素表示データを選択し表示部へ出力するセレクタを備え
た請求項１に記載の画像表示装置および請求項２に記載
の画像表示制御装置であって、この構成によって画面回
転を行った場合でもＣＰＵからのアクセスの高速化とビ
デオメモリのバス幅の多ビット化による表示スピードの
向上を同時に実現できるようになる。

【００２９】

【発明の実施の形態】（第１の実施例）以下本発明の第
１の実施例について図を用いて説明する。

【００３０】図１（ａ）は第１の実施例における画像表
示装置を示したブロック図である。

【００３１】図１（ｂ）は（ａ）のバッファとセレクタ
の回路ブロック図である。

【００３２】いま、１画素が８ビットで示される場合に
ついて説明する。この場合、ＣＰＵデータ１０３のバス
幅は３２ビットであり、ビデオデータ信号１１２のバス
幅は１２８ビットである。

【００３３】ＣＰＵ１００は画像データを作成し、ＣＰ
Ｕ信号１５４をＣＰＵインターフェイスに送出する。

【００３４】ＣＰＵインターフェイス（以下ＣＰＵＩ
Ｆ）１０１はＣＰＵ１００と画像表示装置とのインター
フェイスであり、ＣＰＵ信号１５４を入力し、ＣＰＵ
アドレス１０２とＣＰＵデータ１０３と書き込み要求信
号１４１を出力する。

【００３５】ＣＰＵアドレス変換部１０４はＣＰＵアド
レス１０２を入力して表示画面回転に対応するＣＰＵア
ドレス変換の計算を行う部分でありＣＰＵ変換アドレス
１０５を出力する。しかし、表示部を回転しない場合
は、ＣＰＵアドレス変換の計算は行わない。

【００３６】表示アドレス制御部１０６は表示アドレス
を１づつカウントアップするアップカウンタで構成され
ている。前記表示アドレス制御部１０６は表示部の水
平、垂直方向の画素数等の情報をすでに設定している
が、外部から設定することも可能である。

【００３７】表示アクセス要求信号１０７は表示アドレ
ス制御部１０６からの出力で表示データのフェッチを要
求する信号である。表示アドレス信号１０８は表示アド
レス制御部１０６からの出力で表示データのフェッチを
行うアドレスを指示するアドレス信号である。

【００３８】メモリインターフェイス（以下ＭＥＭＩ
Ｆ）１０９はＣＰＵＩＦ１０１からの書き込み要求信号
１４１と表示アドレス制御部１０６からの表示アクセス
要求信号１０７を調停してＶＲＡＭ１１０へアクセスを
行う。ここでアクセスとは、ＶＲＡＭ１１０へのリード
・ライト制御信号１４２を出力し、ＶＲＡＭ１１０に対
してメモリアドレス１１１を出力しＶＲＡＭ１１０への
書きこみ及びＶＲＡＭ１１０からの読み出しをビデオデ
ータ信号１１２で行なう。

【００３９】ビデオデータ信号１１２は１２８ビットで
構成されており、読み出し時１２８ビットの表示データ
１４３をＭＥＭＩＦ１０９より出力する。

【００４０】第１の表示データ１１３は１２８ビットの
表示データ１４３のビット１２７から９６までの３２ビ
ットを選択して出力する。第２の表示データ１１４は１
２８ビットの表示データ１４３のビット９５から６４ま
での３２ビットを選択して出力する。第３の表示データ
１１５は１２８ビットの表示データ１４３のビット６３
から３２までの３２ビットを選択して出力する。第４の
表示データ１１６は１２８ビットの表示データ１４３の
ビット３１から０までの３２ビットを選択して出力す
る。

【００４１】３２ビットの第１のバッファ１１７は、第
１の表示データ１１３を入力し第１のセレクタ１２１へ
出力する。３２ビットの第２のバッファ１１８は、第２
の表示データ１１４を入力し第２のセレクタ１２２へ出
力する。３２ビットの第３のバッファ１１９は、第３の
表示データ１１５を入力し第３のセレクタ１２３へ出力
する。３２ビットの第４のバッファ１２０は、第４の表
示データ１１６を入力し第４のセレクタ１２４へ出力す
る。

【００４２】セレクタ１２６は表示アドレス制御部１０
６より出力される現表示ライン数の下２ビット（以下表
示ライン信号）１２５と水平表示許可信号１２９と水平
セレクト信号１４５を入力し、表示開始アドレス時にア
クティブになる水平許可信号１２９がアクティブになっ
た時から１画素処理毎に水平セレクト信号１４５が０
０，０１、１０、１１とカウントするに従って、第１の
セレクタ１２１、第２のセレクタ１２２、第３のセレク
タ１２３、第４のセレクタ１２４を順次選択し、さらに
表示ライン信号１２５が００の時には第１のセレクタ１
２１、第２のセレクタ１２２、第３のセレクタ１２３、
第４のセレクタ１２４のビット７から０の８ビットを選
択し、表示ライン信号１２５が０１の時には第１のセレ
クタ１２１、第２のセレクタ１２２、第３のセレクタ１
２３、第４のセレクタ１２４のビット１５から８の８ビ
ットを選択し、表示ライン信号１２５が１０の時には第
１のセレクタ１２１、第２のセレクタ１２２、第３のセ
レクタ１２３、第４のセレクタ１２４のビット２３から
１６の８ビットを選択し、表示ライン信号１２５が１１
の時には第１のセレクタ１２１、第２のセレクタ１２
２、第３のセレクタ１２３、第４のセレクタ１２４のビ
ット３１から２４の８ビットを選択するセレクタであり
表示部１２８に対して画素表示データ１２７を出力す
る。

【００４３】以上のように構成された画像表示装置にお
いて以下にその動作を説明する。

【００４４】図２は画面回転による画素アドレス、表示
アドレス、変換ＣＰＵアドレスの関係を説明する図であ
る。

【００４５】図２（ａ）は表示画面回転前のＣＰＵアド
レスと画素アドレスを示している。

【００４６】図２（ａ）に示したようにＣＰＵ１００か
らは横８画素縦１６画素の縦長画面のデータをＶＲＡＭ
１１０に書き込みを行うとする。ここで表示画面を９０
度回転を行うと図２（ｂ）に示すように横１６画素縦８
画素の横長画面となる。図２（ｂ）は９０度回転後の変
換ＣＰＵアドレスと画素のアドレスを示している。表示
データ１４３のバス幅は１２８ビットであるので、１表
示アドレスによって１６画素データ（４変換ＣＰＵアド
レスに対応するデータ）が読み出される。

【００４７】図３はＣＰＵアドレス１０２が０であると
きのデータフォーマットについて記載したものである。
ＣＰＵデータ１０３は３２ビットで１画素が８ビットな
ので４画素のデータが含まれることになる。表示画面を
回転させるとＣＰＵデータ１０３は縦方向のデータとな
る。すなわちＣＰＵデータ１０３のビット７から０は０
ライン目、ビット１５から８は１ライン目、ビット２３
から１６は２ライン目、ビット３１から２４は３ライン
目のデータとなる。

【００４８】図４はＣＰＵアドレス変換部１０４にてＣ
ＰＵアドレス１０２がどのように変換されるかを示した
ものである。

【００４９】ＣＰＵアドレス１０２を縦長画面の横サイ
ズである８画素で割りその商と余りを求める。８画素は
ＣＰＵアドレスでは２アドレス分なので（ＣＰＵアドレ
ス１０２）/２の商と余りを求める。縦長画面の縦サイ
ズである１６画素すなわち１６を余りに乗じたものと１
６から商を引いたものを加算したものがＣＰＵ変換アド
レス１０５である。積を×、商を/、余りを＾で表した
場合、ＣＰＵ変換アドレス１０５＝（１６（ＣＰＵアドレス
１０２）/２）＋（（ＣＰＵアドレス１０２）＾２）×
１６１となる。

【００５０】ＣＰＵアドレス変換部１０４では上記計算
を行い、変換されたＣＰＵ変換アドレス１０５を出力す
る。

【００５１】ＭＥＭＩＦ１０９ではＣＰＵ変換アドレス
１０５とＣＰＵデータ１０３と書き込み要求信号１４１
を入力し、ＣＰＵ変換アドレス１０５をメモリアドレ
ス１１１に、ＣＰＵデータ１０３をビデオデータ信号
１１２に、書き込み要求信号１４１をリード・ライト制
御信号１４２に出力する。この動作によりＶＲＡＭ１１
０内に目的とするビデオデータが書きこまれる。

【００５２】図５には表示動作に関する動作説明がなさ
れている。表示アドレス制御部１０４では、０から順番
にアドレスをカウントし１づつ増加させながら表示アド
レス信号１０８を出力する。

【００５３】表示アクセス要求信号１０７は４カウント
毎にアクティブになりＭＥＭＩＦ１０９は表示アドレス
信号１０８で示されるアドレスを取りこむ。ＭＥＭＩＦ
１０９では表示アドレス信号１０８を４で割った（２ビ
ット右にシフト）値でＶＲＡＭ１１０からデータを１２
８ビットで読み出す。

【００５４】表示アドレス信号１０８が０の場合にはＶ
ＲＡＭ１１０のアドレス０を、表示アドレス信号１０８
が４の場合にはＶＲＡＭ１１０のアドレス１を読み出す
ことになる。

【００５５】読み出されたビデオデータ信号１１２は、
第１の表示データ１１３を介して第１のバッファ１１
７、第２の表示データ１１４を介して第２のバッファ１
１８、第３の表示データ１１５を介して第３のバッファ
１１９、第４の表示データ１１６を介して第４のバッフ
ァ１２０に貯えられる。

【００５６】表示開始アドレス時に出力される表示許可
信号１２９がＨＩＧＨになったタイミングよりまず、第
５のセレクタ１４４は第１のセレクタ１２１を選択し、
さらに表示ライン信号１２５が（００）のため第１のバ
ッファ１１７のビット７から０の画素アドレス（７８
Ｈ）が選択され画素表示データ１２７に出力される。

【００５７】次の画素表示では第２のセレクタ１２２が
選択され表示ライン信号１２５が（００）のため第２の
バッファ１１８のビット７から０の画素アドレス（７０
Ｈ）が選択される。

【００５８】図６には、ＶＲＡＭ１１０とバッファの関
係を示している。

【００５９】図６（ａ）はメモリアドレス１１１の値が
０の場合を示しており、第１のバッファ１１７には画素
アドレス（７８Ｈ）から（７ＢＨ）が、第２のバッファ
１１８には画素アドレス（７０Ｈ）から（７３Ｈ）が、
第３のバッファ１１９には画素アドレス（６８Ｈ）から
（６３Ｈ）が、第４のバッファ１２０には画素アドレス
（６０Ｈ）から（６３Ｈ）が、貯えられ、表示ライン信
号１２５が（００）の場合、画素表示データ１２７に画
素アドレス（７８Ｈ）、（７０Ｈ）、（６８Ｈ）、（６
０Ｈ）のデータが順次出力されることを示している。

【００６０】４画素分の表示が終わるとＶＲＡＭ１１０
より次のメモリアドレスのデータ１２８ビットを読み出
し前記表示動作を行う。

【００６１】図６（ｂ）はメモリアドレス１１１の値が
１の場合を示している。

【００６２】以降順次メモりアドレスを１づつ増加し、
表示を行い、１６画素分のデータが表示されると次のラ
イン表示となる。表示ライン信号１２５が（０１）とな
り、第１のセレクタ１２１、第２のセレクタ１２２、第
３のセレクタ１２３、第４のセレクタ１２４のビット１
５から８を選択する動作となる。この様な動作を繰り返
し表示を行っていく。

【００６３】本発明の第１の実施例においては、ＣＰＵ
１００からＶＲＡＭ１１０への書き込みは４画素ごとに
１回行われ、ＶＲＡＭ１１０からの読み出しは４画素表
示ごとに行われる。従来の例と比較するとＶＲＡＭ１１
０への書き込みは４分の１に、読み出しは４分の１に減
少することができより高速の表示が可能となる。

【００６４】なお、本実施例においてＣＰＵ１００のバ
ス幅を３２ビット、メモリのバス幅を１２８ビット、バ
ッファのビット数を３２ビット×４個、１画素を８ビッ
トとしたがバッファの個数をｎ個とし１画素のビット数
をmビットとした場合にメモリのバス幅がｎ×ｍビット
であり、１画素のビット数がｐビットの場合ＣＰＵイン
ターフェイスのデータバス幅がｎ×ｐビットの整数倍で
あれば任意の数でよい。また画面のサイズも任意のサイ
ズでよい。回転方向も９０度であれば左右どちらの方向
に回転させてもよい。

【００６５】（第２の実施例）以下本発明の第２の実施
例について図を用いて説明する。

【００６６】図７は第２の実施例における画像表示装置
を示した構成図である。

【００６７】図７（ａ）は第２の実施例における全体図図７（ｂ）は（ａ）のバッファとセレクタの回路ブロッ
ク図以上のように構成された画像表示装置において以下にそ
の動作を説明する。

【００６８】第２の実施例は第１の実施例にマスク部１
３０と水平位置セレクタ１３３を付け加えた形となって
いる。マスク部１３０は表示アクセス要求信号１０７と
表示アクセスライン信号１３１を入力し表示アクセスラ
イン信号１３１が００以外のときには表示アクセス要求
信号１０７をマスクし第２の表示アクセス要求信号１３
２を出力する。

【００６９】また第１のバッファ１５０、第２のバッフ
ァ１５１、第３のバッファ１５２、第４のバッファ１５
３はそれぞれ画面横幅に等しい画素数のビットすなわち
１６画素＝１６×８＝１２８ビットの容量を持つ。

【００７０】水平アクセスライン信号１３４は表示アド
レス制御部１０６より出力される現在表示中の水平画素
位置を示す信号の下位２ビットを除いた信号である。

【００７１】水平位置セレクタ１３３は水平アクセスラ
イン信号１３４により第１のバッファ１５０、第２のバ
ッファ１５１、第３のバッファ１５２、第４のバッファ
１５３の水平表示位置を選択する。水平アクセスライン
信号１３４が（００）の時にはビット３１から０が、水
平アクセスライン信号１３４が（０１）の時にはビット
６３から３２が、水平アクセスライン信号１３４が（１
０）の時にはビット９５から６４が、水平アクセスライ
ン信号１３４が（１１）の時にはビット１２７から９６
が選択され、第１のバッファ１５０のデータは第１の水
平セレクトデータ１３５に、第２のバッファ１５１のデ
ータは第２の水平セレクトデータ１３６に、第３のバッ
ファ１５２のデータは第３の水平セレクトデータ１３７
に、第４のバッファ１５３のデータは第４の水平セレク
トデータ１３８にそれぞれ出力される。

【００７２】以上のように構成された画像表示装置にお
いて以下にその動作を説明する。

【００７３】表示画面回転方法、ＣＰＵデータのフォー
マット、ＶＲＡＭ１１０とＣＰＵアドレス１０２の関係
は第１の実施例と同様である。

【００７４】図８は表示開始からの表示動作を示したも
のである。表示アドレス制御部１０４では、０から順番
にアドレスをカウントし１づつ増加させながら表示アド
レス信号１０８を出力する。

【００７５】表示アクセス要求信号１０７は４カウント
毎にアクティブとなりアクティブとなるときにＭＥＭＩ
Ｆ１０９は表示アドレス信号１０８で示されるアドレス
を取りこむ。ＭＥＭＩＦ１０９では表示アドレス信号１
０８を４で割った（２ビット右にシフト）値でＶＲＡＭ
１１０からデータを１２８ビットで読み出す。

【００７６】表示アドレス信号１０８が０の場合にはＶ
ＲＡＭ１１０のアドレス０を表示アドレス信号１０８が
４の場合にはＶＲＡＭ１１０のアドレス１を読み出すこ
とになる。

【００７７】読み出されたデータは、第１のバッファ１
５０、第２のバッファ１５１、第３のバッファ１５２、
第４のバッファ１５３に貯えられる。表示アドレス制御
部１０４における表示アクセス要求信号１０７の発生は
４クロック毎に行われ、読み出されたデータは４ライン
分のデータが第１のバッファ１５０、第２のバッファ１
５１、第３のバッファ１５２、第４のバッファ１５３に
全て貯えられる。

【００７８】マスク部１３０では、最初のラインでは表
示アクセスライン信号１３１が（００）であるため、表
示アクセス要求信号１０７はそのまま第２の表示アクセ
ス要求信号１３２に出力する。しかし２，３，４ライン
では表示アクセスライン信号１３１がそれぞれ（０
１）、（１０）、（１１）となるためマスク部１３０で
は表示アクセス要求信号１０７がマスクされ、第２の表
示アクセス要求信号１３２はインアクティブ状態のまま
である。水平アクセスライン信号１３４は４クロック毎
に（００）、（０１）、（１０）、（１１）と変化す
る。

【００７９】第１のバッファ１５０は、ＶＲＡＭ１１０
からデータを読み出すたびにxxxxxxxxxxxx7B7A7978H、x
xxxxxxx5B5A59587B7A7978H、xxxx3B3A39385B5A59587B7A
7978H、1B1A19183B3A39385B5A59587B7A7978Hと変化して
いる。

【００８０】図９にはＶＲＡＭ１１０とバッファの関係
を示している。メモリアドレスが０の時、第１のバッフ
ァに７８から７Ｂが貯えられ、メモリアドレスが１の
時、第１のバッファに５８から５Ｂが追加して貯えら
れ、メモリアドレスが２の時、第１のバッファに３８か
ら３Ｂが追加して貯えられ、メモリアドレスが３の時、
第１のバッファに１８から１Ｂが追加して貯えられる。

【００８１】水平アクセスライン信号１３４は４クロッ
ク毎に（００）、（０１）、（１０）、（１１）と変化
するにあわせて、第１の水平セレクトデータ１３５は7B
7A7978H、5B5A5958H、3B3A3938H、1B1A1918Hがそれぞれ
選択される。

【００８２】第２、第３、第４の水平セレクトデータに
ついても同様の動作である。２ライン、３ライン、４ラ
イン目については、１ライン目で全てデータを読み出し
てあるため、第１のバッファ１５０は常に1B1A19183B3A
39385B5A59587B7A7978Hを出力している。第２のバッフ
ァ１５１は常に73727170535251503332313013121110Hを
出力している。第３のバッファ１５２は常に6B6A69684B
4A49482B2A29280B0A0908Hを出力している。第４のバッ
ファ１５３は常に63626160434241402322212003020100H
を出力している。

【００８３】図１０は1画面表示におけるマスク部１３
０の動作を示したものである。セレクタ１２６の動作は
第１の実施例と同様である。

【００８４】本発明の第２の実施例においては、ＣＰＵ
１００からＶＲＡＭ１１０への書き込みは４画素ごとに
１回行われ、ＶＲＡＭ１１０からの読み出しは４×１６
画素＝６４画素表示ごとに４回行われる。従来の例と比
較するとＶＲＡＭ１１０への書き込みは４分の１に、読
み出しは１６分の１に減少することができより高速の表
示が可能となる。

【００８５】なお、本実施例においてＣＰＵ１００のバ
ス幅を３２ビット、メモリのバス幅を１２８ビット、バ
ッファのビット数を１２８ビット×４個、１画素を８ビ
ットとしたが、バッファの個数をｎ個とした場合にメモ
リのバス幅がｎの整数倍であり、１画素のビット幅がｐ
ビットの場合ＣＰＵインターフェイスのデータバス幅が
ｎ×ｐビットの整数倍であれば任意の数でよい。

【００８６】

【発明の効果】以上のようにの第１の本発明によれば、
ＣＰＵ１００からのデータ転送速度を劣化させることな
く表示画面回転表示を行う事ができる。

【００８７】また第２の本発明によれば、第１の本発明
の効果に加えて表示データの読み出しに対しても余分な
アクセスを発生しないのでビデオメモリバス幅の多ビッ
ト化による表示スピードの向上が実現できるようにな
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すブロック図（ａ）第１の実施例の全体図（ｂ）は（ａ）のバッファとセレクタの回路ブロック図

【図２】画面回転を説明する図（ａ）変換前のＣＰＵアドレスと画素アドレスの関係を
示す図（ｂ）回転後の画素アドレス、変換ＣＰＵアドレス、表
示アドレスを示す図

【図３】ＣＰＵアドレス０のＣＰＵデータのフォーマッ
トを示す図

【図４】変換ＣＰＵアドレスとＶＲＡＭ内位置を示す図

【図５】本発明の第１の実施例における表示動作の説明
図

【図６】本発明の第１の実施例におけるＶＲＡＭとバッ
ファの関係を示す図（ａ）メモリアドレス０におけるＶＲＡＭとバッファの
関係を示す図（ｂ）メモリアドレス１におけるＶＲＡＭとバッファの
関係を示す図

【図７】本発明の第２の実施例を示すブロック図（ａ）第２の実施例における全体図（ｂ）は（ａ）のバッファとセレクタの回路ブロック図

【図８】本発明の第２の実施例における表示動作の説明
図

【図９】本発明の第２の実施例におけるＶＲＡＭとバッ
ファの関係を示す図

【図１０】本発明の第２の実施例におけるマスク部の動
作説明図

【図１１】従来例を示すブロック図

【図１２】従来例における表示メモリのアドレスとＣＰ
Ｕアドレスの図（ａ）表示アドレスと表示位置を示す図（ｂ）ＣＰＵアドレスと表示位置を示す図

【符号の説明】

１００ＣＰＵ１０１ＣＰＵインターフェイス（ＣＰＵＩＦ）１０２ＣＰＵアドレス１０３ＣＰＵデータ１０４ＣＰＵアドレス変換部１０５ＣＰＵ変換アドレス１０６表示アドレス制御部１０７表示アクセス要求信号１０８表示アドレス信号１０９メモリインターフェイス（ＭＥＭＩＦ）１１０ビデオメモリ（ＶＲＡＭ）１１１メモリアドレス１１２ビデオデータ信号１１３第１の表示データ１１４第２の表示データ１１５第３の表示データ１１６第４の表示データ１１７第１のバッファ１１８第２のバッファ１１９第３のバッファ１２０第４のバッファ１２１第１のセレクタ１２２第２のセレクタ１２３第３のセレクタ１２４第４のセレクタ１２５表示ライン信号１２６セレクタ１２７画素表示データ１２８表示部１２９水平表示許可信号１３０マスク部１３３水平位置セレクタ１３１表示アクセスライン信号１３２第２の表示アクセス要求信号１３３水平位置セレクタ１３４水平アクセスライン信号１３５第１の水平セレクトデータ１３６第２の水平セレクトデータ１３７第３の水平セレクトデータ１３８第４の水平セレクトデータ１４１書き込み要求信号１４２リード・ライト制御信号１４３１２８ビット表示データ１４４第５のセレクタ１４５水平セレクト信号１５０第１のバッファ１５１第２のバッファ１５２第３のバッファ１５３第４のバッファ１５４ＣＰＵ信号１５５バッファ１５６バッファ９０１ＣＰＵインターフェイス（ＣＰＵＩＦ）９０２ＣＰＵアドレス９０３ＣＰＵデータ９０４表示アドレス制御部９０５表示アドレス９０６表示アドレス変換部９０７表示変換アドレス９０８メモリアクセス制御部（ＭＥＭＩＦ）９０９メモリアドレス９１０メモリデータ９１１ビデオメモリ（ＶＲＡＭ）９１２表示データ９１３表示部９１４ＣＰＵからの書き込み要求信号９１５リード・ライト制御信号９１６ＣＰＵ信号

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０９Ｇ 5/36 Ｇ０９Ｇ 5/36 ５２０ＫＦターム(参考） 5B057 CA02 CA08 CA12 CA16 CB02 CB08 CB12 CB16 CC01 CD04 CH11 5C006 AA02 AB05 AC24 AF03 AF04 BB11 BC16 BF02 FA12 5C080 AA10 BB05 DD08 EE23 FF09 GG12 JJ01 JJ02 5C082 AA01 BB15 BB22 CA44 CA81 DA54 DA64 MM09 MM10

Claims

【特許請求の範囲】

【請求項１】ＣＰＵからＣＰＵデータをビデオメモリ
に書き込み、ビデオメモリから表示データを読み出し表
示するものであって、表示部が９０度回転可能な画像表
示装置において、ＣＰＵから複数画素データを含むＣＰ
Ｕデータ、前記ＣＰＵからの書き込みアドレスおよび書
き込み要求信号の内少なくとも１つの信号を入力し画像
表示装置へ伝達する機能を備えたＣＰＵインターフェイ
スと、表示部を９０度回転した場合には、ＣＰＵからビ
デオメモリへの書き込みアドレスを所定のアドレス変換
処理を行い、ビデオメモリに書き込むアドレスを生成す
る機能を備えたＣＰＵアドレス変換部と、ビデオメモリ
から複数画素データを含む表示データの読み出しアドレ
スを生成する機能を備えた表示アドレス制御部と、前記
ＣＰＵインターフェイスおよび前記表示アドレス制御部
からの前記ビデオメモリへのアクセスの制御を行う機能
を備えたビデオメモリ制御部と、前記ビデオメモリから
読み出された表示データを一時保持するバッファと、前
記バッファに一時保持された前記表示データを選択して
表示部へデータを出力するセレクタと、セレクタから送
られたデータを表示する表示部より構成された画像表示
装置。
【請求項２】ＣＰＵからＣＰＵデータをビデオメモリ
に書き込み、ビデオメモリから表示データを読み出し表
示するものであって、表示部が９０度回転可能な画像表
示装置を制御する装置において、ＣＰＵから複数画素デ
ータを含むＣＰＵデータ、前記ＣＰＵからの書き込みア
ドレスおよび書き込み要求信号の内少なくとも１つの信
号を入力し画像表示装置へ伝達する機能を備えたＣＰＵ
インターフェイスと、表示部を９０度回転した場合に
は、ＣＰＵからビデオメモリへの書き込みアドレスを所
定のアドレス変換処理を行い、ビデオメモリに書き込む
アドレスを生成する機能を備えたＣＰＵアドレス変換部
と、ビデオメモリから複数画素データを含む表示データ
の読み出しアドレスを生成する機能を備えた表示アドレ
ス制御部と、前記ＣＰＵインターフェイスおよび前記表
示アドレス制御部からの前記ビデオメモリへのアクセス
の制御を行う機能を備えたビデオメモリ制御部と、前記
ビデオメモリから読み出された表示データを一時保持す
るバッファと、前記バッファに一時保持された前記表示
データを選択して表示部へデータを出力するセレクタよ
り構成された画像表示制御装置。
【請求項３】垂直方向の表示ライン位置を示す表示ラ
イン信号および水平方向の表示画素位置を示す水平セレ
クト信号を出力する前記表示アドレス制御部と、前記バ
ッファの個数がｎ個、１画素のビット数がｐビット、前
記バッファの１個の容量がｍビットの場合、前記ＣＰＵ
インターフェイスからのＣＰＵデータを書き込むＣＰＵ
データはｎ×ｐビットのバス幅を有し、前記ビデオメモ
リのビデオデータはｎ×ｍビットのバス幅を有し、前記
表示ライン信号と前記水平セレクト信号を入力し、前記
バッファに保持された前記表示データの中から画素表示
データを選択し表示部へ出力するセレクタを備えた請求
項１に記載の画像表示装置および請求項２に記載の画像
表示制御装置。
【請求項４】垂直方向の表示ライン位置を示す表示ラ
イン信号、水平方向の表示画素位置を示す水平セレクト
信号およびビデオメモリへのアクセスを行うラインであ
ることを示す水平アクセスライン信号を出力する前記表
示アドレス制御部と、前記ビデオメモリ制御部へ表示デ
ータを要求する表示アクセス要求信号を指定されたライ
ン位置以外では無効とするマスク部と、前記バッファの
個数がｎ個、１画素のビット数がｐビット、前記バッフ
ァの１つの容量が（表示部の横幅の画素数）×（ｐビッ
ト）に等しいビット数の場合、前記ＣＰＵインターフェ
イスからのＣＰＵデータを書き込むＣＰＵデータはｎ×
ｐビットのバス幅を有し、前記ビデオメモリのビデオデ
ータはｎの整数倍のバス幅を有し、前記水平アクセスラ
イン信号を入力し前記バッファに保持した表示データの
中から水平表示データを選択し出力する水平位置セレク
タと、前記表示ライン信号と水平セレクト信号を入力し
前記水平表示データの中から画素表示データを選択し表
示部へ出力するセレクタを備えた請求項１に記載の画像
表示装置および請求項２に記載の画像表示制御装置。