KR20060044385A - 화합물 반도체의 제조 방법 및 반도체 장치의 제조 방법 - Google Patents

화합물 반도체의 제조 방법 및 반도체 장치의 제조 방법 Download PDF

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Abstract

기판과, 이 기판에 대하여 2% 이상의 격자 부정합비를 갖는 화합물 반도체층을 포함하는 화합물 반도체의 제조 방법에 있어서, 이 방법은 기판상에 격자 부정합비가 두께 방향으로 선정된 분포를 가지고 왜곡(strain)을 감소시키는 버퍼층을 형성하는 제1 에피택셜 성장 단계와; 버퍼층 상에 화합물 반도체층을 형성하는 제2 에피택셜 성장 단계를 포함한다. 이 제1 에피택셜 성장 단계는 600℃ 이하의 성장 온도(deposition temperature)에서 유기 금속 화학 기상 성장(Metal Organic Chemical Vapor Deposition)법에 의해 수행된다.
반도체 장치, 화합물 반도체, 격자 부정합비, 성장 온도

Description

화합물 반도체의 제조 방법 및 반도체 장치의 제조 방법{METHOD FOR MAKING COMPOUND SEMICONDUCTOR AND METHOD FOR MAKING SEMICONDUCTOR DEVICE}
도 1은 본 발명의 실시예에 따른 화합물 반도체의 제조 방법의 일례의 설명을 위한, 화합물 반도체의 제조 장치의 구성예를 나타내는 개략 구성도.
도 2a는 본 발명의 실시예에 따른 화합물 반도체의 제조 방법의 제1 예로 제조된 화합물 반도체의 개략적인 단면도이고, 도 2b는 이 화합물 반도체를 구성하는 버퍼층의 두께와 In 조성의 분포간의 관계를 나타내는 그래프.
도 3은 화합물 반도체를 제조하기 위한 방법의 제1 예를 설명하는데 사용하기 위한 것으로서, 화합물 반도체 및 버퍼층의 형성에서 X선 반값폭(full width at half maximum; FWHM)과 성장 온도간의 관계를 나타내는 그래프.
도 4는 화합물 반도체의 제조 방법의 제1 예의 설명을 위한 것으로서, 버퍼층 및 화합물 반도체층의 형성에 있어서의 원료의 V/III 비와 X선 반값폭과의 관계를 나타내는 그래프.
도 5a는 본 발명의 실시예에 따른 화합물 반도체의 제조 방법의 제2 예에서 제조하는 화합물 반도체의 개략적인 단면도이고, 도 5b는 화합물 반도체를 구성하는 버퍼층의 두께와 In 조성의 분포간의 관계를 나타내는 그래프.
도 6a는 본 발명의 일 실시예에 따른 화합물 반도체의 제조 방법의 제3 예에 서 제조된 화합물 반도체의 개략적인 단면도이고, 도 6b는 이 화합물 반도체를 구성하는 버퍼층의 두께와 In 조성의 분포간의 관계를 나타내는 그래프.
도 7은 화합물 반도체의 제조 방법의 제3 예의 설명을 위한 것으로서, TCA의 일례를 나타내는 그래프.
도 8은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법의 제1 예에서 제조된 발광 소자의 개략적인 단면도.
도 9는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법의 제2 예에 있어서 제조된 수광 소자의 개략적인 단면도.
도 10은 종래의 화합물 반도체의 제조 방법에 의한 화합물 반도체의 개략적인 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 화합물 반도체 2 : 기판(기체)
3 : 버퍼층 3a : 제1 버퍼 구성층
3b : 제2 버퍼 구성층 3c : 제3 버퍼 구성층
3d : 제4 버퍼 구성층 4 : 화합물 반도체층
5 : 제1 버퍼 기초층 6 : 제2 버퍼 기초층
11 : 화합물 반도체의 제조 장치(MOCVD 장치)
11a : 원료 공급계 11b : 성막계
12 : 가스 공급부 12a 내지 12e : 가스 공급원
13a 내지 13e : 유량 제어 장치 14 : 버블러부
14a 내지 14c : 버블러 15 : 공급 라인
16 : 성장실 17 : 서셉터
18 : 가열기 19 : 배기 포트
21 : 반도체 장치(발광 소자) 22 : 기판
23 : 버퍼층 24 : 발광부
24a : 제1 도전형 클래드층 24b : 활성층
24c : 제2 도전형 클래드층 25 : 제1 전극
26 : 제2 전극 31 : 반도체 장치(수광 소자)
32 : 기판 33 : 버퍼층
34 : 수광부 34a : 공핍층
34b : 제2 도전층 35 : 제1 전극
36 : 제2 전극 101 : 종래의 화합물 반도체
102 : InP 기판 103 : 버퍼층
104 : 광 흡수층 105 : 창층
본 발명은 화합물 반도체의 제조 방법, 및 반도체 장치의 제조 방법에 관한 것이다. 특히, 본 발명은 기판에 대하여 2% 이상의 격자 부정합비를 갖는 화합물 반도체층을 갖는 화합물 반도체의 제조 방법과, 이 화합물 반도체를 갖는 반도체 장치의 제조 방법에 관한 것이다.
종래, 대상 파장대를 1.3μm로 하는 광학 디바이스나, 고전자 이동도 트랜지스터 등의 반도체 장치를 구성하는 반도체는, 그 기판으로서, InGaAs 등의 화합물 반도체에 의한 화합물 반도체층과의 격자 정합이 취해지는 InP 기판이 이용되어 왔다.
그러나, InP는 고가이고, 또한 매우 부드럽게 취급하기 어렵기 때문에, 반도체의 기판으로서 이용하는 것에 문제가 있다.
이 때문에, 최근, GaAs 기판을 기판으로서 이용하는 시도가 이루어지고 있다. 그러나, GaAs 기판상에, 이것과 격자 상수가 상이한 반도체 결정을 성장시키는 것은 격자의 부정합을 수반하기 때문에, 이 격자 부정합에 의해 다수의 결정 결함이 발생하여, 결정성의 저하가 진행된다.
이 반도체의 제조에 있어서의 결정 결함의 발생과, 이것에 의한 결정성의 저하는, 각종 반도체 또는 반도체 장치를 구성한 경우에, 특성 열화, 불량품의 발생율을 높인다.
예를 들면, 반도체 레이저에 의한 발광 소자, 반도체 발광 장치를 구성한 경우에는, 비 발광 재결합에 의한 발광 효율의 저하뿐만 아니라, 동작중에 결함이 증식하여, 소자 및 장치의 단 수명화가 문제로 된다.
또한, 예를 들면, 포토다이오드에 의한 수광 소자, 반도체 수광 장치를 구성한 경우에는, 비발광 재결합에 기초하는 캐리어 트랩에 의해, 수광에 대한 응답 속도의 저하, 출력 저하를 초래한다.
반면에, 기판과 화합물 반도체층 사이에 격자 부정합이 있는 반도체의 제조에 있어서, 화합물 반도체층(104)의 형성에 앞서서, 도 10에 개략 단면도를 도시한 바와 같은, 기판과 화합물 반도체층(104)과의 격자 부정합을 완화하는 경사 조성형의 버퍼층(103)을 기판(102)상에 형성하고, 이 위에 화합물 반도체층(104)을 형성함으로써, 격자 부정합에 의한 결정 결함의 발생을 저감하는 반도체 소자의 제안이 이루어지고 있다(예를 들면. 일본 비심사 특허 출원 공보 제2002-373999호 참조). 참조 번호(105)는 윈도우 층을 나타낸다.
그러나, 이 방법은 결정 결함의 수, 즉 전위의 밀도의 감소를 도모할 뿐이고, 일단 발생한 결정 결함, 즉 전위를 제지하는 억제 효과가 작아, 전위의 발생에 의한 화합물 반도체층의 결정성의 저하를 충분히 억제할 수 없다.
또한, 반도체를 구성하는 화합물 반도체층의 In 조성이 높아져서 기판과의 격자 부정합이 커지고, 특히 2% 이상으로 되면, 급격히 전위 밀도가 증가한다고 하는 문제가 있으며, 이 문제에 대한 충분한 검토는 이루어지지 않았다.
본 발명은, 전술한 반도체의 제조, 및 이 반도체를 갖는 반도체 장치의 제조에 있어서의, 전술한 제조 문제의 해결을 도모하는 것이다.
본 발명의 일 실시예에 따른, 기판과, 상기 기판에 대하여 2% 이상의 격자 부정합비를 갖는 화합물 반도체층을 포함하는 화합물 반도체의 제조 방법에 있어서, 이 방법은 상기 기판상에 격자 부정합비가 두께 방향으로 선정된 분포를 가지고 왜곡(strain)을 감소시키는 버퍼층을 형성하는 제1 에피택셜 성장 단계와, 상기 버퍼층 상에 상기 화합물 반도체층을 형성하는 제2 에피택셜 성장 단계를 포함하며, 상기 제1 에피택셜 성장 단계는 600℃ 이하의 성장 온도(deposition temperature)에서 유기 금속 화학 기상 성장(Metal Organic Chemical Vapor Deposition)법에 의해 수행된다.
화합물 반도체의 제조 방법에서, 상기 버퍼층 및 상기 화합물 반도체층은 각기 III-V족 화합물 반도체를 포함하는 것이 바람직하다.
화합물 반도체의 제조 방법에서, 상기 유기 금속 화학 기상 성장법에서 이용하는 원료 중, 상기 버퍼층을 구성하는 주요 원소를 포함하는 원료의 분해 효율은 상기 성장 온도에서 50% 이상인 것이 바람직하다.
화합물 반도체의 제조 방법에서, 상기 유기 금속 화학 기상 성장법의 성장 온도는 350℃ 내지 600℃의 범위 이내인 것이 바람직하다.
화합물 반도체의 제조 방법에서, 상기 버퍼층의 격자 부정합비 분포는 복수의 버퍼 구성층(buffer sublayer)에 의해 형성되는 것이 바람직하다.
화합물 반도체의 제조 방법에서, 상기 버퍼층의 격자 부정합비의 분포는 상기 기판로부터의 거리에 따라 변화하는 경사 분포에 의해 형성되는 것이 바람직하다.
화합물 반도체의 제조 방법에서, 상기 제1 에피택셜 성장 단계에서, 상기 버퍼층의 상기 기판으로부터 1/4의 두께 영역에 있어서의, 상기 기판에 대한 격자 부정합비는 0.7% 내지 2.0%의 범위 이내인 것이 바람직하다.
화합물 반도체의 제조 방법에서, 상기 제1 에피택셜 성장 단계에서, 상기 버 퍼층은 성장 시간에 따라서 상기 격자 부정합비의 변화율이 연속적으로 감소하는 구성을 갖는 영역과, 상기 화합물 반도체층에 비하여 상기 기판에 대한 격자 부정합비가 더 큰 구성을 갖는 영역을 갖도록 형성되는 것이 바람직하다.
화합물 반도체의 제조 방법에서, 상기 기판은 GaAs 또는 Si을 포함하는 것이 바람직하다.
화합물 반도체의 제조 방법에서, 상기 제1 에피택셜 성장 단계에서, III족 원소에 대한 V족원료의 공급비는 0.7 내지 10의 범위 이내인 것이 바람직하다.
화합물 반도체의 제조 방법에서, 상기 제1 에피택셜 성장 단계에서, V족원료로서 터티어리 부틸 아르신(tertirary butyl arsine)을 사용하는 것이 바람직하다.
본 발명의 다른 실시예에 따른, 기판과, 상기 기판에 대하여 2% 이상의 격자 부정합비를 갖는 화합물 반도체층을 포함하는 화합물 반도체를 갖는 반도체 장치의 제조 방법에 있어서, 이 방법은 상기 기판상에 격자 부정합비가 두께 방향으로 선정된 분포를 가지고 왜곡을 감소시키는 버퍼층을 형성하는 제1 에피택셜 성장 단계와, 상기 버퍼층 상에 상기 화합물 반도체층을 형성하는 제2 에피택셜 성장 단계를 포함하며, 상기 제1 에피택셜 성장 단계는 600℃ 이하의 성장 온도에서 유기 금속 화학 기상 성장법에 의해 수행된다.
반도체 장치의 제조 방법에서, 상기 버퍼층 및 상기 화합물 반도체층은 각기 III-V족 화합물 반도체로 구성되는 것이 바람직하다.
반도체 장치의 제조 방법에서, 상기 유기 금속 화학 기상 성장법에서 이용하는 원료 중, 상기 버퍼층을 구성하는 주요 원소를 포함하는 원료의 분해 효율은 상 기 성장 온도에서 50% 이상인 것이 바람직하다.
반도체 장치의 제조 방법에서, 상기 유기 금속 화학 기상 성장법의 성장 온도는 350℃ 내지 600℃의 범위 이내인 것이 바람직하다.
반도체 장치의 제조 방법에서, 상기 버퍼층의 격자 부정합비 분포는 복수의 버퍼 구성층에 의해 형성되는 것이 바람직하다.
반도체 장치의 제조 방법에서, 상기 버퍼층의 격자 부정합비의 분포는 상기 기판로부터의 거리에 따라 변화하는 경사 분포에 의해 형성되는 것이 바람직하다.
반도체 장치의 제조 방법에서, 상기 제1 에피택셜 성장 단계에서, 상기 버퍼층의 상기 기판으로부터 1/4의 두께 영역에 있어서의, 상기 기판에 대한 격자 부정합비는 0.7% 내지 2.0%의 범위 이내인 것이 바람직하다.
반도체 장치의 제조 방법에서, 상기 제1 에피택셜 성장 단계에서, 상기 버퍼층은 성장 시간에 따라서 상기 격자 부정합비의 변화율이 연속적으로 감소하는 구성을 갖는 영역과, 상기 화합물 반도체층에 비하여 상기 기판에 대한 격자 부정합비가 더 큰 구성을 갖는 영역을 갖도록 형성되는 것이 바람직하다.
반도체 장치의 제조 방법에서, 상기 기판은 GaAs 또는 Si으로 구성하는 것이 바람직하다.
반도체 장치의 제조 방법에서, 상기 제1 에피택셜 성장 단계에서, III족 원소에 대한 V족원료의 공급비는 0.7 내지 10의 범위 이내인 것이 바람직하다.
반도체 장치의 제조 방법에서, 상기 제1 에피택셜 성장 단계에서, V족원료로서 터티어리 부틸 아르신을 사용하는 것이 바람직하다.
본 발명에서, 기판에 대한, 화합물 반도체층 또는 버퍼층의 격자 부정합비는 이하 수학식 1에 따라 정의되며, 여기서 S는 격자 부정합비, a1은 기판의 격자 상수, a2는 임의의 In 조성에 있어서의 화합물 반도체층 또는 버퍼층의 격자 상수이다.
Figure 112005014263016-PAT00001
본 발명의 실시예에 따른 화합물 반도체 및 반도체 장치의 제조 방법에서, 기판과, 이 기판에 대하여 2% 이상의 격자 부정합비를 갖는 화합물 반도체층으로 이루어지는 화합물 반도체의 제조에 있어서, 화합물 반도체층의 형성에 앞서서, 기판에 대한 격자 부정합비가 두께 방향으로 분포하는, 즉 연속적 또는 단계적으로 변화하는 버퍼층을 형성하는 제1 에피택셜 성장공정을 행하고, 또한, 이 제1 에피택셜 성장공정에 있어서의 성장 온도를 종래에 비하여 저온의 600℃ 이하로 할 수 있도록 하고, 이와 같이 함으로써, 후술하는 바와 같이, 격자 부정합비에 기초하는 화합물 반도체층에 있어서의 결정 결함 즉 전위의 발생의 억제가 이루어진다.
또한, 본 발명에 따른 화합물 반도체 및 반도체 장치의 제조 방법에 따르면, 특히 버퍼층을 복수의 버퍼 구성층에 의해 형성하여 단계적으로 격자 부정합비를 변화시킨 경우에는, 버퍼층내에서 일단 결정 결함 즉 전위가 발생하여도, 이것을 제지하여 화합물 반도체층의 결함 발생 요인으로 되는 것을 방지하는 억제 효과를 얻을 수 있고, 이에 의해, 화합물 반도체층의 결정성의 저하를 충분히 억제할 수 있다.
또한, 본 발명에 따른 화합물 반도체 및 반도체 장치의 제조 방법에 의하면, 600℃ 이하에서의 MOCVD에 의해 전술한 제1 에피택셜 성장공정을 행함에 있어서, 버퍼층을 구성하는 주된 원소를 포함하는 원료로서, 충분히 높은 분해 효율을 갖는 원료 예를 들면 TBA를 이용할 수 있기 때문에, 버퍼층의 형성을 효율적으로 행할 수 있어, 양산성의 향상도 도모되는 것이다. 또한, 독성이 강한 아르신을 이용하지 않는 제조 방법이기 때문에, 제조 작업의 안전화와 무독화에 관한 코스트를 삭감할 수도 있다.
또한, 본 발명에 따른 화합물 반도체 및 반도체 장치의 제조 방법에 의하면, 전술한 제1 에피택셜 성장공정에 있어서, 버퍼층의 상기 기판으로부터 1/4의 두께 영역에 있어서의, 기판에 대한 격자 부정합비를 0.7% 이상 2.0% 이하로 하여 화합물 반도체를 제조할 수 있기 때문에, 후술하는 이유에 의해, 화합물 반도체층의 결정성을 더욱 개선할 수 있다.
또한, 본 발명에 따른 화합물 반도체 및 반도체 장치의 제조 방법에 의하면, 전술한 제1 에피택셜 성장공정에 있어서, 버퍼층을, 성장에 따라서 격자 부정합비의 변화율이 연속적으로 감소하는 구성을 갖는 영역과, 화합물 반도체층에 비하여 기판에 대한 격자 부정합비가 대로 된 구성을 갖는 영역을 마련하여 형성할 수 있다. 따라서, 제조한 화합물 반도체를 구성하는 버퍼층의 격자 상수가, 버퍼층과 기판과의 격자 부정합에 의해 이론치에 비하여 기판의 격자 상수에 근접한 경우에도, 버퍼층상에 형성하는 화합물 반도체층의 격자 상수와의 격차를 저감하여 화합 물 반도체나 반도체 장치의 제조를 행할 수 있다.
또한, 본 발명에 따른 화합물 반도체 및 반도체 장치의 제조 방법에 있어서는, 전술한 제1 에피택셜 성장공정에 있어서, 성장 온도를 350℃ 이상 600℃ 이하로 할 수 있고, 또한, V족원료와 Ⅲ족원료와의 공급비 즉 V/III비를 0.7 이상 10 이하로 할 수 있기 때문에, V족원료로서 아르신을 이용하지 않아도, 예를 들면 TBA를 이용하여 제조를 행하는 경우에, 성장 속도의 저하와 결정성의 악화를 모두 회피할 수 있는 것이다.
또한, 본 발명에 따른 화합물 반도체 및 반도체 장치의 제조 방법에 의하면, 기판과 화합물 반도체층과의 격자 부정합비가 2% 이상인 경우에도, 기판으로서, InP 기판에 비하여 염가인 GaAs나 Si에 의한 기판을 이용하여 화합물 반도체 및 반도체 장치의 제조를 행할 수 있다. 그리고, 집적화된 디바이스의 제작이나 수발광 디바이스의 제작에 응용할 수 있어, 예를 들면 광 통신용의 1.3μm 내지 1.5μm 파장대의 광학 소자와 같은 부가 가치가 높은 디바이스를 제작하는 것이 가능하게 되는 등, 본 발명에 따르면, 중요하고 또한 많은 효과를 가져올 수 있는 것이다.
이하, 도면을 참조하여 본 발명의 실시예를 설명하지만, 본 발명은 본 실시예에 한정되는 것은 아니다.
본 발명의 실시예에 따른 화합물 반도체의 제조 방법은 도 1 내지 도 7 및 표 1을 참조하여 설명한다.
우선, 본 발명에 따른 화합물 반도체의 제조 방법을 실시하는 화합물 반도체 의 제조 장치와, 그 동작 조건의 실시예를 설명한다.
[화합물 반도체의 제조 장치 및 동작 조건]
이 제조 장치(11)는, 도 1에 개략 구성도를 도시한 바와 같이, 유기 금속 화학 기상 성장(MOCVD) 장치이다.
그리고, 이 MOCVD 장치에 의해, 도 2a에 개략 단면도를 도시한 바와 같이, 기판(2)상에 버퍼층(3)을 형성하는 제1 에피택셜 성장공정과, 이 위에 화합물 반도체층(4)을 형성하는 제2 에피택셜 성장공정을 행하여, 목적으로 하는 화합물 반도체(1)를 제조한다.
이 예에 있어서는, 장치(11)는 원료 공급계(11a)와, 이 원료 공급계(11a)로부터의 원료가 공급되어, 목적으로 하는 성막, 즉 버퍼층(3)과 화합물 반도체(4)와의 성막을 행하는 성막계(11b)를 포함한다.
원료 공급계(11a)는, 적어도, 가스 공급부(12)와 버블러부(14)를 갖는다.
가스 공급부(12)는, 예를 들면 캐리어 가스로서의 수소 가스(H2)의 가스 공급원(12a, 12b, 12c, 및 12e)과, 아르신(AsH3)의 공급원을 갖고, 이들 가스 공급원(12a 내지 12e)으로부터의 가스의 유량을 각각 조정 즉 제어하는 유량 제어장치(13a 내지 13e)를 갖는 구성으로 할 수 있다.
버블러부(14)는, 예를 들면 TMA(트리메틸아르신), TMI(트리메틸인듐), TBA(터티어리 부틸 아르신)의 기판 공급원을 구성하는 버블러(14a, 14b, 및 14c)를 갖는다.
성막계(11b)는, 목적으로 하는 성막을 행하는 성장실(16)을 가지고 이루어진다. 성장실(16)내에는, 피 성막체의 기판(2)이 지지되는 서셉터(17)를 갖는다. 또한, 성장실(16)에는, 원료 공급계(11a)로부터의 가스의 공급 라인(15)이 연결되는 가스 도입구와, 배기구 즉 배기 포트(19)를 갖는다.
또한, 이 성장실(16)에는, 예를 들면 고주파 가열 코일에 의한 가열기(18)가 설치되어 있다.
이 제조 장치(11)에 의해, 성장실(16)내의 서셉터(17)에 배치된 기판(2)상에 성막이 이루어진다. 기판(2)는 예를 들면 GaAs 또는 Si 기판으로 이루어진다.
이 성막 작업은, 버블러(14a 내지 14c)에, 가스 공급원(12a 내지 12c)으로부터의 수소 가스를, 각각 유량 제어장치(13a 내지 13c)에 의해 유량 조정하여 공급하고, 각 버블러(14a 내지 14c)의 각 원료, 이 예에서는 TMA, TMI, TBA를 버블링에 의해 기화한다.
한편, 가스 공급원(12d 및 12e)으로부터의 원료 가스와 캐리어 가스(수소 가스)는, 각각 유량 제어장치에 의해 유량 조정이 이루어져, 전술한 버블러(14a 내지 14c)로부터의 원료 가스와 함께, 성막계(11b)에의 공급 라인(15)에 보내진다.
이 경우, 유량 제어장치(13a 내지 13e)에 의해 가스 유량의 제어가 이루어지고, (각 가스 공급원의 가스 농도)×(가스 유량)이 원료의 실 유량으로 된다. 또한, 각 버블러(14a 내지 14c)로부터의 원료 가스의 실 유량은, (캐리어 가스 유량)×(버블러내 원료 증기압)/(버블러 내압)에 의해 정해진다.
그리고, 전술한 원료 공급계(11a)의 공급 라인(15)으로부터의 혼합 가스를 성장실(16)에 유도하여 혼합 가스 분위기를 생성하고, 이 혼합된 가스는 가열기(18)에 의해 가열된 서셉터(17)상의 기판(2)상에 공급한다. 이와 같이 하여, 원료의 기판상에 있어서의 열 분해에 기초하여 결정 성장을 행한다.
또한, 배기 포트(19)에 의해 성장실(16)내의 압력을 관리 내지 제어함으로써, 성막계(11b)에 있어서의 기판(2)상의 각 에피택셜 성장공정의 조건을 선정할 수 있다.
통상적으로, 제조 장치(11)에 있어서, 성막계(11b)의 성장실(16)내의 성장 온도를 직접 측정하는 것은 곤란하기 때문에, 예를 들면 서셉터(17)내에 마련된 열전대에 의해 서셉터(17)의 온도를 측정한다.
이 경우, 미리 예를 들면 Al의 융점 온도 660℃와 예를 들면 Si 및 Al의 공정 온도 577℃를 이용하여 열전대의 측정 온도와 성장실(16)내의 실 온도와의 차를 구하여, 이 결과에 기초하여 교정을 행함으로써, 열전대에 의한 서셉터(17)의 온도의 측정에 의해, 성장실(16)내의 실 온도, 즉 성장 온도를 측정할 수 있는 것이다.
[성장 조건의 고찰을 위한 실험 예]
이 구성에 의한 제조 장치(11)를 이용하여 제조한 화합물 반도체(1)의 성장 조건의 고찰을 위한 실험 예에 대하여 설명한다.
이 실험에서는, 전술한 바와 같이, 가스 공급원(12a 내지 12c 및 12e)으로부터는 H2 가스를, 가스 공급원(12d)으로부터는 아르신(AsH3)을 공급하고, 버블러(14a 및 14b)로부터 Ⅲ족원료인 TMG(트리메틸갈륨; Ga(CH3)3) 및 TMI(트리메틸인듐; In(CH3)3)를, 버블러(14c)로부터 V족원료로서 아르신을 구하였다.
그리고 이 경우, 성장 온도 600℃에서, GaAs에 의한 기판(2)상에 예를 들면 인듐(In) 조성 X를 0에서 0.45까지 변화시킨 InXGa(1-X)As에 의한 버퍼층(3)을 형성하는 제1 에피택셜 성장공정과, 이 버퍼층(3) 위에 예를 들면 In 조성 0.45의 In0.45GaAs0.55에 의한 화합물 반도체층(4)을 형성하는 제2 에피택셜 성장공정을 행하여, 버퍼층(3) 및 화합물 반도체층(4)으로 이루어지는 적층 반도체층의 성장 실험을 행하였다.
또한, 이 실험에 있어서, TMG의 유량은 8.7×10-6mol/min, TMI의 유량은 1.0×10-5mol/min, 아르신의 유량은 1.5×10-3mol/min이었다. 이들 각 원료 유량에 의한 V족 원료와 Ⅲ족 원료의 비 즉 V/III비는 80이었다.
또한, 600℃에서의 아르신의 분해 효율은 약 50% 정도이다(참고 문헌: Journal of Crystal Growth 115(1991)1-11).
이 실험에 의해 제조한 화합물 반도체(1)의, 화합물 반도체층(4)의 전위 밀도를 TEM(Transmission Electron Microscope; 투과형 전자 현미경)으로 측정한 바, 전위 밀도는 5×107cm-3이고, 화합물 반도체층(4)에 있어서 전위 즉 결정 결함이 많이 발생하고 있는 것을 발견하였다.
V/III비를 변화시키고, 다른 조건은 동일하게 하여 성장 조건의 선정 실험을 반복하여 행하였지만, 전위 밀도의 저감은 확인되지 않았다.
[화합물 반도체의 제조 방법의 제1 실시예]
본 발명에 따른 화합물 반도체의 제조 방법에 의해, 버퍼층 및 화합물 반도체층의 성장 온도를 변화시켜 화합물 반도체의 제조를 행하였다. 이 본 발명에 따른 화합물 반도체의 제조 방법의 제1 실시예를, 도 2 내지 도 4를 참조하여 설명한다.
이 제1 실시예에 있어서는, 도 1에서 설명한 제조 장치에 있어서, 버블러(14a 및 14b)에 Ⅲ족원료인 TMG(Ga(CH3)3) 및 TMI(In(CH3)3)를 충전하였다.
한편, 버블러(14c)에 V족원료로서 아르신을 충전하면, 600℃보다도 낮은 온도 예를 들면 520℃에 있어서 분해 효율이 저하하고, Ⅲ족 원소 즉 Ga 및 In의 공급량이 과잉으로 되어 버퍼층 및 화합물 반도체층의 결정성이 악화된다. 따라서, 이 실시예에서는, V족원료로서, 600℃ 이하에서도 높은 (예를 들면 70% 이상의) 분해 효율을 갖는 TBA(터티어리 부틸 아르신)을 이용했다.
또한, 온도를 변화시키면, 결정 성장시의 예를 들면 Ga나 In 등의 마이그레이션(migration)이 저하하여, 피트의 발생 등에 의해 결정성이 악화될 가능성이 있기 때문에, V/III비를 낮게 하여 피트의 발생을 억제하여, Ga나 In의 마이그레이션을 촉진시킬 필요가 있다.
이상의 점을 감안하여, 이 실시예에 있어서는, TMG의 유량을 8.7×10-6mol/min, TMI의 유량은 1.0×10-5mol/min, TBA의 유량은 2.7×10-5mol/min, V/III비는 1.5로 했다.
또한, 이 제1 실시예에 있어서의 기판과 화합물 반도체층과의 격자 부정합비는, 기판의 격자 상수가 5.65Å, 화합물 반도체층의 격자 상수가 5.84Å이기 때문에, 수학식 1에 의해, 3.4%로 된다.
이 조건에 있어서, 도 1에서 설명한 제조 장치를 이용하여, 520℃, 580℃, 600℃, 610℃의 각 성장 온도에 있어서, 도 2a의 개략 단면도에 나타내는 구성에 의한 화합물 반도체를 제조하였다.
GaAs에 의한 기판(2)상에, 예를 들면 In 조성 X를 0에서 0.45까지 변화시킨 InXGa(1-X)As에 의한 버퍼층(3)(두께 1μm)을 형성하는 제1 에피택셜 성장공정과, 이 버퍼층(3) 위에, 예를 들면 In 조성 0.45의 In0.45GaAs0.55에 의한 화합물 반도체층(4)(두께 1μm)을 형성하는 제2 에피택셜 성장공정을 행하여, 버퍼층(3) 및 화합물 반도체층(4)으로 이루어지는 적층 반도체층의 성장 실험을, 성장 온도를 변화시켜 행하였다.
버퍼층(3)의 형성은, 도 2b에 도시한 바와 같이, 막 두께와 함께 In 조성이 연속적으로 증가하고, 또한 그 변화율이 두께에 따라서 감소하도록 행하였다.
또한, 이 버퍼층(3)의 형성은, 반드시 이와 같이 행할 필요는 없고, 예를 들면 막 두께에 대하여 직선적으로 In 조성이 증가하도록 행하는 등, In 조성의 변화율 즉 기판에 대한 격자 부정합비의 변화율을, 원하는 변화율로서 행할 수 있다.
이 520℃, 580℃, 600℃, 610℃의 각 성장 온도에 있어서 제조를 행한 화합물 반도체(1)의, 화합물 반도체층(4)의 전위 밀도를, TEM으로 측정한 결과를 표 1 에 나타낸다.
성장 온도(℃) 520 580 600 610
전위 밀도(㎝-2) 2.3×106 1.8×106 4.0×107 1.7×108
표 1의 결과로부터, 성장 온도를 예를 들면 520℃ 및 580℃로 낮게 하여 화합물 반도체(1)의 제조를 행한 경우에, 화합물 반도체층(4)의 전위 밀도가 낮게 억제되고, 결정 결함의 발생이 억제되어 있는 것을 알 수 있다. 이것은, 성장 온도를 내린 것에 의해 전위의 증식이 억제되어, 결정성이 향상했다고 고려된다. 반대로, 성장 온도를 600℃보다도 높게 하면 전위의 증식이 진행한다. 예를 들면, 표 1에 나타내는 바와 같이, 성장 온도 580℃에서 제조한 화합물 반도체에 있어서의 전위 밀도는, 전술한 성장 온도 610℃에서 제조한 화합물 반도체에 있어서의 전위 밀도의 대략 100분의 1이었다.
따라서, 본 발명의 실시예에 따르면, V/III비의 선정과 함께 성장 온도의 선정을 행하고, 이 실시예에서는 성장 온도를 600℃ 이하로 함에 의해, 기판과의 격자 부정합비를 2% 이상 갖는 화합물 반도체층의 결정성을 양호한 것으로 하여 화합물 반도체의 제조를 행할 수 있다.
계속해서, 각 성장 온도에서 제조한 화합물 반도체에 있어서의 화합물 반도체층의 결정성의, X선 회절법에 있어서의 X선 반값폭에 의한 측정에 대하여 설명한다.
일반적으로, 결정에 대하여 X선의 회절의 조건은, 입사 X선 파장을 λ, 결정의 격자면 간격을 d, 회절각을 θ로 하면, 수학식 2와 같이 나타낼 수 있다.
X선 회절법에서는, 결정으로부터의 회절곡선, 즉 회절 X선 강도의 각도 의존성이 기본적인 측정량으로 된다. 회절 곡선의, 회절 각도, 반값폭, 회절 강도 등의 제성분으로부터, 측정 대상의 결정성에 관한 여러가지의 정보를 얻을 수 있다.
전술한 성분들 중, 특히 반값폭은, 결정의 격자면의 배열의 완전성을 판단하는 기준으로 되고, 또한, 통상은 장치의 함수에 의하지 않는 결정 고유의 특성이기 때문에 중요하다. 이 반값폭이 작을수록, 측정 대상물의 결정 결함이 적어, 결정성이 양호하다고 되어 있다.
또한, 이 실시예에 있어서의 X선 반값폭은, 측정 대상물 즉 화합물 반도체층(4)의 (004) 방향에 있어서의 ω방향의 반값폭으로 정의된다.
Figure 112005014263016-PAT00002
이 X선 반값폭에 의해 측정한, 각 성장 온도에서 제조한 화합물 반도체에 있어서의 화합물 반도체층의 결정성에 관한 결과에 대하여, 도 3의 그래프를 참조하여 설명한다.
도 3에 도시한 바와 같이, 이 측정에 따르면 곡선 a로 나타내는 결과가 얻어졌다. 본 발명의 실시예에 따른 방법에 의해 제조된 화합물 반도체에 있어서는, 전위 밀도는 5×107cm-2 정도 또는 그 이하로 되는 것이 바람직하고, 이것에 대응하여 X선 반값폭은 약 1200sec 이하인 것이 바람직하다.
도 3에 나타내는 결과에서는, 600℃보다 높은 성장 온도에서는 X선 반값폭이 급격히 증가하고 있다. 따라서, 이 실시예의 반도체 화합물의 제조에 있어서의 성장 온도는 600℃ 이하로 하는 것이 바람직하다고 고려된다.
그러나, 성장 온도가 지나치게 내려가서 예를 들면 350℃ 이하로 되면, V족원료 및 Ⅲ족원료의 분해 효율이 저하하여, 기판(2)상에서의 버퍼층 및 화합물 반도체층의 성장 속도가 급격히 저하한다.
따라서, 이 실시예의 반도체 화합물의 제조에 있어서의 성장 온도는, 350℃ 이상 600℃ 이하로 하는 것이 특히 적합하다고 고려된다.
계속해서, 성장 온도를 580℃로 고정하여, V/III비를 변화시켜, 본 발명에 따른 제조 방법에 의해, 즉 도 1에 도시한 제조 장치를 이용하여 제조한 화합물 반도체에 대한 X선 반값폭의 측정 결과를, 도 4를 참조하여 설명한다.
즉, 전술한 바와 같이, 전위 밀도는 5×107cm-2 정도 이하, X선 반값폭은 1200sec 이하인 것이 바람직하지만, 도 4에 도시한 측정 결과에 따르면, 성장 온도 580℃인 경우, V/III비가 0.7 이상 9 이하의 범위에서 X선 반값폭은 1200sec 이하로 되는 것을 알 수 있다. 따라서, 이 실시예에 있어서, 최적의 V/III비는 0.7 이상 9.0 이하로 하는 것이 최적이라고 고려된다.
[화합물 반도체의 제조 방법의 제2 실시예]
본 발명에 따른 화합물 반도체의 제조 방법의 제2 실시예를, 도 5a 및 도 5b를 참조하여 설명한다.
이 실시예에 있어서는, 화합물 반도체(1)가, 도 5a의 개략 단면도에 도시한 바와 같이, 기판(2), 버퍼층(3) 및 화합물 반도체층(4)으로 이루어진다. 이것은, 전술한 제1 실시예와는 달리, 버퍼층(3)의 In 조성의 증가를, 연속적으로가 아니라, 도 5b에 도시한 바와 같이 단계적으로 행하였다. 즉, 이 예에서는, 버퍼층(3)을, 복수의 버퍼 구성층(3a 내지 3d)에 의해 형성하는 것이다.
또한, 이 버퍼층(3)의 In 조성의 증가를 단계적으로 행함에 있어서, 막 두께에 대한 In 조성의 증가의 관계는 도 5b에 도시한 예에 한정되지 않고, 원하는 간격을 두고 단계적으로 In 조성을 증가시킬 수 있다.
이 제2 실시예에 있어서는, 도 1에서 설명한 제조 장치의 구성에 있어서, 버블러(14a 및 14b)에는 Ⅲ족원료인 TMG(Ga(CH3)3) 및 TMI(In(CH3)3)를 충전하였고, 또한, V족원료로서는, 전술한 제1 실시예와 마찬가지로, 600℃ 이하에서도 70% 이상의 분해 효율을 갖는 TBA를 이용했다.
또한, 제조에 있어서의 TMG의 유량은 8.7×10-6mol/min, TMI의 유량은 1.0×10-5mol/min, TBA의 유량은 2.7×10-5mol/min, V/III비는 1.5였다.
또한, 이 제2 실시예에 있어서의 기판과 화합물 반도체층과의 격자 부정합비는, 기판의 격자 상수가 5.65Å, 화합물 반도체층의 격자 상수가 5.84Å이기 때문에, 수학식 1에 의해, 3.4%로 된다.
이 실시예에서는, GaAs 기판에 의한 기판(2)을 준비하여, 이 위에, 우선, 버퍼층(3)을 구성하는 In0.17Ga0.83As에 의한 제1 버퍼 구성층(3a)(두께 350 nm)과, In0.28Ga0.72As에 의한 제2 버퍼 구성층(3b)(두께 350nm)과, In0.39Ga0.61As에 의한 제3 버퍼 구성층(3c)(두께 350nm)과, In0.45Ga0.55As에 의한 제4 버퍼 구성층(3d)(두께 1μm)을 단계적으로 순차적으로 적층한다.
그리고, 성장 온도를 350℃ 이상 600℃ 이하, V족원료로서 TBA를 이용함으로써, 이 실시예에서도, 전술한 제1 실시예와 마찬가지로, 전위 밀도가 낮아, 양호한 결정성을 갖는 화합물 반도체층(4)을 갖는 화합물 반도체(1)를 제조할 수 있었다.
[화합물 반도체의 제조 방법의 제3 실시예]
본 발명에 따른 화합물 반도체의 제조 방법의 제3 실시예에 대하여, 도 6a, 도 6b 및 도 7을 참조하여 설명한다.
이 제3 실시예에 있어서는, 도 1에서 설명한 제조 장치의 구성에 있어서, 버블러(14a 및 14b)에는 Ⅲ족원료인 TMG(Ga(CH3)3) 및 TMI(In(CH3)3)을 충전하고, 또한, V족원료로서는, 전술한 제1 실시예와 마찬가지로, 600℃ 이하에서도 70% 이상의 분해 효율을 갖는 TBA을 이용했다.
또한, 제조에 있어서의 TMG의 유량은 8.7×10-6mol/min, TMI의 유량은 1.0×10-5mol/min, TBA의 유량은 2.7×10-5mol/min, V/III비는 1.5였다.
또한, 이 제3 실시예에서의 기판과 화합물 반도체층과의 격자 부정합비는, 기판의 격자 상수가 5.43Å, 화합물 반도체층의 격자 상수가 5.84Å이기 때문에, 수학식 1에 의해, 7.6%로 된다.
통상의 방법에서는, Si 기판상에 GaAs층을 직접 성장시키면 다수의 결함이 발생하여, 버퍼층을 통하여 화합물 반도체층을 형성하여도 결정성의 악화는 피할 수 없다.
본 발명에서는, 화합물 반도체(1)의 제조에 있어서, 버퍼층(3)의 형성에 앞서서, Si로 이루어지는 기판(2)상에, 이하에 기술하는 바와 같은 2단계 성장법에 의해, 제1 및 제2 버퍼 기초층(5 및 6)을 형성했다.
2단계 성장법에서는, 성장 온도를 저온 예를 들면 300℃로 하여 제1 버퍼 기초층(5)(두께 100Å)을 형성한다. 그 후, 예를 들면 온도를 800℃까지 상승시켜 5분간의 어닐링 처리를 행하고, 제1 버퍼 기초층(5)내의 전위 즉 결정 결함의 이동을 촉진함으로써 전위끼리의 결합에 수반하는 전위의 저감화를 도모한 후, 온도를 고온 예를 들면 600℃로 하여 제2 버퍼 기초층(6)(두께 1μm)을 형성했다.
제2 버퍼 기초층(6)의 형성후, 이 제2 버퍼 기초층(6) 위에, InXGa(1-X)As에 의한 버퍼층(3)을 형성했다.
버퍼층(3)의 형성은, 도 6b에 도시한 바와 같이, 막 두께와 함께 In 조성이 연속적으로 증가하고, 또한 그 변화율이 두께에 따라서 감소하도록 행하였다.
또한, 이 버퍼층(3)의 형성은, 반드시 이와 같이 행할 필요는 없고, 예를 들면 막 두께에 대하여 직선적으로 In 조성이 증가하도록 행하는 등, In 조성의 변화율 즉 기판에 대한 격자 부정합비의 변화율을, 원하는 변화율로 하여 행할 수 있다.
그리고, 성장 온도를 350℃ 이상 600℃ 이하, V족원료로서 TBA를 이용함으로써, 이 실시예에서도, 전술한 제1 및 제2 실시예와 마찬가지로, 전위 밀도가 낮아, 양호한 결정성을 갖는 화합물 반도체층(4)을 갖는 화합물 반도체(1)를 제조할 수 있었다.
또한, 전술한 어닐링 처리에 있어서, 도 7에 도시한 바와 같은, 온도를 예를 들면 100℃까지 내리고 나서, 800℃까지 승온한 상태에서 5분간 어닐링을 행하여 100℃까지 강온하는 작업을 예를 들면 3회 반복하는 서멀 사이클 어닐링(TCA; Thermal Cycle Anneal)을 도입함으로써, 보다 효과적으로 전위의 저감화를 도모할 수 있다.
[반도체 장치의 제조 방법의 제1 실시예]
본 발명에 따른 반도체 장치의 제조 방법의 제1 실시예로서, 본 발명에 따른 화합물 반도체를 갖는 발광 소자의 제조 방법의 실시예에 대하여, 도 8의 개략적인 단면도를 참조하여 설명한다.
이 실시예에 있어서, 본 발명에 따른 반도체 장치의 제조 방법에 의해 제조하는 발광 소자(21)는, 기판(22)상에, 전술한 제1 에피택셜 성장공정에 의해 버퍼층(23)을 형성하고, 이 버퍼층(23)상에, 전술한 제2 에피택셜 성장공정에 의해 발광부(24)를 형성하고, 기판(22)의 이면에 제1 전극(25)을 예를 들면 금속 증착법 등에 의해 피착 형성하고, 발광부(24)의 상면에 제2 전극(26)을 예를 들면 금속 증착법 등에 의해 피착 형성함으로써, 제조된다.
이 실시예에 있어서는, 발광부(24)는, 예를 들면 제1 도전형(예를 들면 n형) 의 InP로 이루어지는 제1 도전형 클래드층(24a)과, 예를 들면 InGaAsP에 의한 활성층(24b)과, 예를 들면 제2 도전형(예를 들면 p형)의 InP로 이루어지는 제2 도전형 클래드층(24c)을 갖는다. 즉, 이 실시예는, 반도체 레이저의 제조 방법을 예로 하여, 본 발명에 따른 반도체 장치의 일례로서의 발광 소자의 제조 방법의 실시예이다.
[반도체 장치의 제조 방법의 제2 실시예]
본 발명에 따른 반도체 장치의 제조 방법의 제2 실시예로서, 본 발명에 따른 화합물 반도체를 갖는 수광 소자의 제조 방법의 실시예에 대하여, 도 9의 개략적인 단면도를 참조하여 설명한다.
이 실시예에 있어서, 본 발명에 따른 반도체 장치의 제조 방법에 의해 제조하는 수광 소자(31)는 기판(32)상에, 전술한 제1 에피택셜 성장공정에 의해 버퍼층(33)을 형성하고, 이 버퍼층(33)상에, 전술한 제2 에피택셜 성장공정에 의해 수광부(34)를 형성하고, 기판(32)의 이면에 제1 전극(35)을 예를 들면 금속 증착법 등에 의해 피착 형성하고, 수광부(34)의 상면에 제2 전극(36)을 예를 들면 금속 증착법 등에 의해 피착 형성함으로써 제조된다.
이 실시예에 있어서는, 수광부(34)는 예를 들면 In0.53Ga0.47As에 의한 공핍층(34a)과, 예를 들면 제2 도전형(예를 들면 p형)의 In0.53GaA0.47s에 의한 제2 도전층을 갖는다. 즉, 이 실시예는, 포토다이오드의 제조 방법을 예로 하여, 본 발명에 따른 반도체 장치의 일례로서의 수광 소자의 제조 방법의 실시예이다.
상술한 바와 같이, 본 발명에 따른 화합물 반도체의 제조 방법 및 반도체 장치의 제조 방법에 따르면, 기판과, 이 기판에 대하여 2% 이상의 격자 부정합비를 갖는 화합물 반도체층으로 이루어지는 화합물 반도체의 제조에 있어서, 화합물 반도체층의 형성에 앞서서, 버퍼층을 형성하는 제1 에피택셜 성장공정을 행하여, 이 제1 에피택셜 성장공정에 있어서의 성장 온도를 600℃ 이하로 할 수 있도록 함으로써, 격자 부정합비에 기초하는 화합물 반도체층에 있어서의 결정 결함, 즉 전위의 발생이 억제된다.
또한, 특히 버퍼층을 복수의 버퍼 구성층에 의해 형성하여 단계적으로 격자 부정합비를 변화시킨 경우에는, 버퍼층내에서 일단 결정 결함 즉 전위가 발생하여도, 이것을 제지할 수 있어, 화합물 반도체층의 결정성의 저하를 충분히 억제할 수 있다.
또한, 본 발명에 따른 화합물 반도체 및 반도체 장치의 제조 방법에 따르면, 기판과 화합물 반도체층의 격자 부정합비가 2% 이상인 경우에도, 기판으로서, InP 기판에 비하여 염가인 GaAs나 Si으로 이루어진 기판을 이용하여 화합물 반도체 및 반도체 장치의 제조를 행할 수 있다.
또한, 본 발명에 따른 화합물 반도체의 제조 방법 및 반도체 장치의 제조 방법은, 이 실시예에 한정되는 것이 아닌 것은 물론이다.
예를 들면, 전술한 실시형태에서는, Ⅲ족원료로서 TMG 및 TMI를 이용하고, V족원료로서 TBA를 이용한 실시예를 설명했지만, 사용 원료는 이것에 한정되지 않고, 예를 들면 Ⅲ족원료로서 트리에틸갈륨(TEG), 트리에틸인듐(TEI), 트리메틸알루 미늄(TMA), 트리에틸알루미늄(TEA)을 이용하거나, V족원료로서 에틸아르신(EAs), 트리에틸아르신(TEAs), 트리메틸아르신(TMAs)을 이용함으로써, 본 발명에 의한 화합물 반도체의 제조 방법 및 반도체 장치의 제조 방법을 실시할 수도 있다.
또한, 예를 들면, 본 발명에 따른 반도체 장치의 제조 방법은, 전술한 발광 소자 및 수광 소자의 제조에 한정되지 않고, 광학 디바이스나 고성능의 고전자 이동도 트랜지스터 등의 다른 반도체 장치에 적용할 수도 있다.
또한, 전술한 실시형태에서는, 제1 도전형을 n형, 제2 도전형을 p형으로 했지만, 양자를 역도전형으로 할 수 있고, 제조 장치(11)에 있어서의 성장실(16)의 온도 측정을, 열전대에 상관없이 예를 들면 파이러미터(pyrometer)에 의해 행하는 것도 가능하는 등, 본 발명에 따른 화합물 반도체의 제조 방법 및 반도체 장치의 제조 방법은, 여러가지의 변형 및 변경을 이룰 수 있다.
본 발명에 따른 화합물 반도체 및 반도체 장치의 제조 방법에 따르면, 기판과, 이 기판에 대하여 2% 이상의 격자 부정합비를 갖는 화합물 반도체층으로 이루어지는 화합물 반도체의 제조에 있어서, 화합물 반도체층의 형성에 앞서서, 기판에 대한 격자 부정합비가 두께 방향으로 분포하는, 즉 연속적 또는 단계적으로 변화하는 버퍼층을 형성하는 제1 에피택셜 성장공정을 행하고, 또한, 이 제1 에피택셜 성장공정에 있어서의 성장 온도를 종래에 비하여 저온의 600℃ 이하로 할 수 있도록 하고, 이와 같이 함으로써, 후술하는 바와 같이, 격자 부정합비에 기초하는 화합물 반도체층에 있어서의 결정 결함 즉 전위의 발생의 억제가 이루어진다.
또한, 본 발명에 따른 화합물 반도체 및 반도체 장치의 제조 방법에 따르면, 특히 버퍼층을 복수의 버퍼 구성층에 의해 형성하여 단계적으로 격자 부정합비를 변화시킨 경우에는, 버퍼층내에서 일단 결정 결함 즉 전위가 발생하여도, 이것을 제지하여 화합물 반도체층의 결함 발생 요인으로 되는 것을 방지하는 억제 효과를 얻을 수 있고, 이에 의해, 화합물 반도체층의 결정성의 저하를 충분히 억제할 수 있다.
또한, 본 발명에 따른 화합물 반도체 및 반도체 장치의 제조 방법에 의하면, 600℃ 이하에서의 MOCVD에 의해 전술한 제1 에피택셜 성장공정을 행함에 있어서, 버퍼층을 구성하는 주된 원소를 포함하는 원료로서, 충분히 높은 분해 효율을 갖는 원료 예를 들면 TBA를 이용할 수 있기 때문에, 버퍼층의 형성을 효율적으로 행할 수 있어, 양산성의 향상도 도모되는 것이다. 또한, 독성이 강한 아르신을 이용하지 않는 제조 방법이기 때문에, 제조 작업의 안전화와 무독화에 관한 코스트를 삭감할 수도 있다.
또한, 본 발명에 따른 화합물 반도체 및 반도체 장치의 제조 방법에 의하면, 전술한 제1 에피택셜 성장공정에 있어서, 버퍼층의 상기 기판으로부터 1/4의 두께 영역에 있어서의, 기판에 대한 격자 부정합비를 0.7% 이상 2.0% 이하로 하여 화합물 반도체를 제조할 수 있기 때문에, 후술하는 이유에 의해, 화합물 반도체층의 결정성을 더욱 개선할 수 있다.
또한, 본 발명에 따른 화합물 반도체 및 반도체 장치의 제조 방법에 의하면, 전술한 제1 에피택셜 성장공정에 있어서, 버퍼층을, 성장에 따라서 격자 부정합비 의 변화율이 연속적으로 감소하는 구성을 갖는 영역과, 화합물 반도체층에 비하여 기판에 대한 격자 부정합비가 대로 된 구성을 갖는 영역을 마련하여 형성할 수 있다. 따라서, 제조한 화합물 반도체를 구성하는 버퍼층의 격자 상수가, 버퍼층과 기판과의 격자 부정합에 의해 이론치에 비하여 기판의 격자 상수에 근접한 경우에도, 버퍼층상에 형성하는 화합물 반도체층의 격자 상수와의 격차를 저감하여 화합물 반도체나 반도체 장치의 제조를 행할 수 있다.
또한, 본 발명에 따른 화합물 반도체 및 반도체 장치의 제조 방법에 있어서는, 전술한 제1 에피택셜 성장공정에 있어서, 성장 온도를 350℃ 이상 600℃ 이하로 할 수 있고, 또한, V족원료와 Ⅲ족원료와의 공급비 즉 V/III비를 0.7 이상 10 이하로 할 수 있기 때문에, V족원료로서 아르신을 이용하지 않아도, 예를 들면 TBA를 이용하여 제조를 행하는 경우에, 성장 속도의 저하와 결정성의 악화를 모두 회피할 수 있는 것이다.
또한, 본 발명에 따른 화합물 반도체 및 반도체 장치의 제조 방법에 의하면, 기판과 화합물 반도체층과의 격자 부정합비가 2% 이상인 경우에도, 기판으로서, InP 기판에 비하여 염가인 GaAs나 Si에 의한 기판을 이용하여 화합물 반도체 및 반도체 장치의 제조를 행할 수 있다. 그리고, 집적화된 디바이스의 제작이나 수발광 디바이스의 제작에 응용할 수 있어, 예를 들면 광 통신용의 1.3μm 내지 1.5μm 파장대의 광학 소자와 같은 부가 가치가 높은 디바이스를 제작하는 것이 가능하게 되는 등, 본 발명에 따르면, 중요하고 또한 많은 효과를 가져올 수 있는 것이다.

Claims (22)

  1. 기판과, 상기 기판에 대하여 2% 이상의 격자 부정합비를 갖는 화합물 반도체층을 포함하는 화합물 반도체의 제조 방법에 있어서,
    상기 기판상에 격자 부정합비가 두께 방향으로 선정된 분포를 가지고 왜곡(strain)을 감소시키는 버퍼층을 형성하는 제1 에피택셜 성장 단계와,
    상기 버퍼층 상에 상기 화합물 반도체층을 형성하는 제2 에피택셜 성장 단계를 포함하며,
    상기 제1 에피택셜 성장 단계는 600℃ 이하의 성장 온도(deposition temperature)에서 유기 금속 화학 기상 성장(Metal Organic Chemical Vapor Deposition)법에 의해 수행되는 것을 특징으로 하는 화합물 반도체의 제조 방법.
  2. 제1항에 있어서,
    상기 버퍼층 및 상기 화합물 반도체층은 각기 III-V족 화합물 반도체를 포함하는 것을 특징으로 하는 화합물 반도체의 제조 방법.
  3. 제1항에 있어서,
    상기 유기 금속 화학 기상 성장법에서 이용하는 원료 중, 상기 버퍼층을 구성하는 주요 원소를 포함하는 원료의 분해 효율은 상기 성장 온도에서 50% 이상인 것을 특징으로 하는 화합물 반도체의 제조 방법.
  4. 제1항에 있어서,
    상기 유기 금속 화학 기상 성장법의 성장 온도는 350℃ 내지 600℃의 범위 이내인 것을 특징으로 하는 화합물 반도체의 제조 방법.
  5. 제1항에 있어서,
    상기 버퍼층의 격자 부정합비 분포는 복수의 버퍼 구성층(buffer sublayer)에 의해 형성되는 것을 특징으로 하는 화합물 반도체의 제조 방법.
  6. 제1항에 있어서,
    상기 버퍼층의 격자 부정합비의 분포는 상기 기판로부터의 거리에 따라 변화하는 경사 분포에 의해 형성되는 것을 특징으로 하는 화합물 반도체의 제조 방법.
  7. 제1항에 있어서,
    상기 제1 에피택셜 성장 단계에서, 상기 버퍼층의 상기 기판으로부터 1/4의 두께 영역에 있어서의, 상기 기판에 대한 격자 부정합비는 0.7% 내지 2.0%의 범위 이내인 것을 특징으로 하는 화합물 반도체의 제조 방법.
  8. 제1항에 있어서,
    상기 제1 에피택셜 성장 단계에서, 상기 버퍼층은 성장 시간에 따라서 상기 격자 부정합비의 변화율이 연속적으로 감소하는 구성을 갖는 영역과, 상기 화합물 반도체층에 비하여 상기 기판에 대한 격자 부정합비가 더 큰 구성을 갖는 영역을 갖도록 형성되는 것을 특징으로 하는 화합물 반도체의 제조 방법.
  9. 제1항에 있어서,
    상기 기판은 GaAs 또는 Si을 포함하는 것을 특징으로 하는 화합물 반도체의 제조 방법.
  10. 제2항에 있어서,
    상기 제1 에피택셜 성장 단계에서, III족 원소에 대한 V족원료의 공급비는 0.7 내지 10의 범위 이내인 것을 특징으로 하는 화합물 반도체의 제조 방법.
  11. 제2항에 있어서,
    상기 제1 에피택셜 성장 단계에서, V족원료로서 터티어리 부틸 아르신(tertirary butyl arsine)을 사용하는 것을 특징으로 하는 화합물 반도체의 제조 방법.
  12. 기판과, 상기 기판에 대하여 2% 이상의 격자 부정합비를 갖는 화합물 반도체층을 포함하는 화합물 반도체를 갖는 반도체 장치의 제조 방법에 있어서,
    상기 기판상에 격자 부정합비가 두께 방향으로 선정된 분포를 가지고 왜곡을 감소시키는 버퍼층을 형성하는 제1 에피택셜 성장 단계와,
    상기 버퍼층 상에 상기 화합물 반도체층을 형성하는 제2 에피택셜 성장 단계를 포함하며,
    상기 제1 에피택셜 성장 단계는 600℃ 이하의 성장 온도에서 유기 금속 화학 기상 성장법에 의해 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 버퍼층 및 상기 화합물 반도체층은 각기 III-V족 화합물 반도체를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제12항에 있어서,
    상기 유기 금속 화학 기상 성장법에서 이용하는 원료 중, 상기 버퍼층을 구성하는 주요 원소를 포함하는 원료의 분해 효율은 상기 성장 온도에서 50% 이상인 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제12항에 있어서,
    상기 유기 금속 화학 기상 성장법의 성장 온도는 350℃ 내지 600℃의 범위 이내인 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제12항에 있어서,
    상기 버퍼층의 격자 부정합비 분포는 복수의 버퍼 구성층에 의해 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제12항에 있어서,
    상기 버퍼층의 격자 부정합비의 분포는 상기 기판로부터의 거리에 따라 변화하는 경사 분포에 의해 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제12항에 있어서,
    상기 제1 에피택셜 성장 단계에서, 상기 버퍼층의 상기 기판으로부터 1/4의 두께 영역에 있어서의, 상기 기판에 대한 격자 부정합비는 0.7% 내지 2.0%의 범위 이내인 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제12항에 있어서,
    상기 제1 에피택셜 성장 단계에서, 상기 버퍼층은 성장 시간에 따라서 상기 격자 부정합비의 변화율이 연속적으로 감소하는 구성을 갖는 영역과, 상기 화합물 반도체층에 비하여 상기 기판에 대한 격자 부정합비가 더 큰 구성을 갖는 영역을 갖도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제12항에 있어서,
    상기 기판은 GaAs 또는 Si을 포함하는 것을 특징으로 하는 반도체 장치의 제 조 방법.
  21. 제13항에 있어서,
    상기 제1 에피택셜 성장 단계에서, III족 원소에 대한 V족원료의 공급비는 0.7 내지 10의 범위 이내인 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제13항에 있어서,
    상기 제1 에피택셜 성장 단계에서, V족원료로서 터티어리 부틸 아르신(tertirary butyl arsine)을 사용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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