CN1670917A - 制造化合物半导体的方法和制造半导体器件的方法 - Google Patents

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Abstract

本发明公开了一种制造化合物半导体以及制造半导体器件的方法，该半导体包括衬底和相对于该衬底的晶格失配比为2％或更多的化合物半导体层，该制造半导体的方法包括：在所述衬底上形成缓冲层的第一外延生长步骤，该缓冲层在厚度方向上具有预定分布的晶格失配比来减小应变；和在缓冲层上形成化合物半导体层的第二外延生长步骤。第一外延生长步骤在600℃或更低的温度下通过金属有机化学气相沉积来进行。

Description

制造化合物半导体的方法和制造半导体器件的方法
技术领域
本发明涉及制造化合物半导体的方法和制造半导体器件的方法。更具体地，本发明涉及制造化合物半导体的方法和制造具有该化合物半导体的半导体器件的方法，该化合物半导体包括化合物半导体层，该化合物半导体层相对于衬底的晶格失配比为2％或更多。
背景技术
过去，在构成半导体器件(例如，在1.3μm目标波长工作的光学器件和高电子迁移率的晶体管)的半导体中，已应用了InP衬底，在InP衬底中可实现与InGaAs等组成的化合物半导体层的晶格匹配。
但是，InP昂贵，并且由于其极其柔软而难于处理，所以在半导体中使用InP作为衬底存在问题。
因此，近来人们已尝试使用GaAs作为衬底。但是，将与GaAs具有不同晶格常数的半导体晶体沉积在GaAs衬底上伴随有晶格失配。晶格失配造成了许多晶体缺陷，并且导致结晶度下降。
当制备各种类型的半导体或半导体器件时，由于在半导体制备过程中生成了晶体缺陷并由此导致结晶度降低，造成性质劣化和缺陷百分比增加。
例如，当制备包括半导体激光器的发光设备或半导体发光设备时，发光效率由于非辐射复合(non-radiative recombination)而降低，而且在运行过程中缺陷会成倍增加，导致器件寿命缩短。
而且，例如当制备包括光电二极管在内的光电探测器或半导体光电探测器时，由于基于非辐射复合的载流子捕获，对接收光的响应速度下降，输出减少。
同时，对于制备其中在衬底和化合物半导体层之间存在晶格失配的半导体，如图10的示意性横截面视图所示的，人们已提出了一种半导体101，在其中由于晶格失配所造成的晶体缺陷得以减少(例如，参考日本待审查专利申请公开No.2002-373999)。在半导体101中，在形成化合物半导体层104(光吸收层)之前，具有组成梯度的缓冲层103被设置在InP衬底102上，再将化合物半导体层104设置在该缓冲层103上，该缓冲层103减少了衬底102与化合物半导体层104之间的晶格失配。标号105表示窗口层。
本发明包含有关2004年3月19日向日本专利局提交的日本专利申请JP 2004-081241的主题，并通过引用将其全部内容结合于此。
发明内容
但是，上述技术仅减少了晶体缺陷的数量，即位错密度。阻止生成晶体缺陷，即位错的效果低，因而不可能充分抑制由于位错的生成而造成化合物半导体层结晶度的降低。
而且，如果半导体层中铟(In)含量增加，并且相对于衬底的晶格失配比增加，特别是增加到2％或更多时，位错密度会快速增加。对这一问题的研究并没有充分进行。
本发明解决了上述相关技术中有关半导体制备和包括该半导体的半导体器件制备的问题。
在制造化合物半导体的方法中，该半导体包括衬底和相对于该衬底的晶格失配比为2％或更多的化合物半导体层，该方法包括：在所述衬底上形成缓冲层的第一外延生长步骤，该缓冲层在厚度方向上具有预定分布的晶格失配比来减小应变；和在缓冲层上形成所述化合物半导体层的第二外延生长步骤，其中第一外延生长步骤在600℃或更低的温度下通过金属有机化学气相沉积(MOCVD)来进行。
在制造化合物半导体的方法中，优选地，缓冲层和化合物半导体层每个都由第III-V族化合物半导体组成。
在制造化合物半导体的方法中，优选地，在沉积温度下，含有主要构成缓冲层的元素的原料分解率为50％或更多，该原料被用在金属有机化学气相沉积中。
在制造化合物半导体的方法中，优选地，在金属有机化学气相沉积中沉积温度在350℃～600℃范围中。
在制造化合物半导体的方法中，优选地，缓冲层中晶格失配比的分布是通过多个缓冲子层来实现的。
在制造化合物半导体的方法中，优选地，缓冲层中晶格失配比的分布是通过从衬底随距离而变化的梯度分布来实现的。
在制造化合物半导体的方法中，在第一外延生长步骤中，优选地，缓冲层区域相对于衬底的晶格失配比在0.7％～2.0％范围内，该缓冲层区域的厚度对应于缓冲层厚度的1/4，并且与衬底相接触。
在制造化合物半导体的方法中，在第一外延生长步骤中，优选地，缓冲层形成为使得缓冲层具有晶格失配比的变化速率随沉积时间而连续减小的区域和相对于衬底的晶格失配比要大于化合物半导体层的区域。
在制造化合物半导体的方法中，优选地，衬底包括GaAs或Si。
在制造化合物半导体的方法中，在所述第一外延生长步骤中，优选地，第V族原料与第III族原料的进料比在0.7～10的范围内。
在制造化合物半导体的方法中，在所述第一外延生长步骤中，优选地，叔丁胂(TBA)被用作第V族原料。
在根据本发明另一实施方案的制造具有化合物半导体的半导体器件的方法中，该半导体包括衬底和相对于该衬底的晶格失配比为2％或更多的化合物半导体层，该方法包括：在衬底上形成缓冲层的第一外延生长步骤，缓冲层在厚度方向上具有预定分布的晶格失配比来减小应变；和在缓冲层上形成化合物半导体层的第二外延生长步骤，其中第一外延生长步骤在600℃或更低的温度下通过金属有机化学气相沉积(MOCVD)来进行。
在制造半导体器件的方法中，优选地，缓冲层和化合物半导体层每个都由第III-V族化合物半导体组成。
在制造半导体器件的方法中，优选地，在所述沉积温度下，含有主要构成缓冲层的元素的原料分解率为50％或更多，该原料被用在金属有机化学气相沉积中。
在制造半导体器件的方法中，优选地，在金属有机化学气相沉积中沉积温度在350℃～600℃范围中。
在制造半导体器件的方法中，优选地，缓冲层中晶格失配比的分布是通过多个缓冲子层来实现的。
在制造半导体器件的方法中，优选地，缓冲层中晶格失配比的分布是通过从衬底随距离而变化的梯度分布来实现的。
在制造半导体器件的方法中，在第一外延生长步骤中，优选地，缓冲层区域相对于衬底的晶格失配比在0.7％～2.0％范围内，该缓冲层区域的厚度对应于缓冲层厚度的1/4，并且与衬底相接触。
在制造半导体器件的方法中，在第一外延生长步骤中，优选地，缓冲层形成为使得缓冲层具有晶格失配比的变化速率随沉积时间而连续减小的区域和相对于衬底的晶格失配比要大于化合物半导体层的区域。
在制造半导体器件的方法中，衬底包括GaAs或Si。
在制造半导体器件的方法中，在第一外延生长步骤中，优选地，第V族原料与第III族原料的进料比在0.7～10的范围内。
在制造半导体器件的方法中，在第一外延生长步骤中，优选地，叔丁胂(TBA)被用作第V族原料。
在本发明中，化合物半导体层或缓冲层相对于衬底的晶格失配比根据以下的表达式(1)来定义，其中S是晶格失配比，a1是衬底的晶格常数，a2是具有给定In含量的化合物半导体层或缓冲层的晶格常数。
S＝(a2-a1)/a1×100    表达式(1)
在根据本发明实施方案的制造化合物半导体的方法或制造半导体器件的方法中，在制备包括衬底和相对于该衬底的晶格失配比为2％或更多的化合物半导体层的半导体中，在形成该化合物半导体层之前，进行在衬底上形成缓冲层的第一外延生长步骤，缓冲层相对于衬底的晶格失配比在厚度方向上分布为连续地或逐级地变化，并且在第一外延生长步骤中的沉积温度被设定在低于传统所用的温度，即设定在600℃或更低。因此，如下将描述的，可以抑制化合物半导体层中基于晶格失配的晶体缺陷(即位错)的生成。
而且，在制造化合物半导体的方法或制造半导体器件的方法中，特别地，当缓冲层被设计为包括多个缓冲子层，并且晶格失配比逐级变化时，即使在缓冲层中产生晶体缺陷，即位错，仍可阻止晶体缺陷从而不在化合物半导体层中造成缺陷。因此，可以充分抑制化合物半导体层结晶度的下降。
而且，在制造化合物半导体的方法或制造半导体器件的方法中，当在600℃或更低温度下通过MOCVD进行第一外延生长步骤时，因为具有足够高的分解效率的材料，例如TBA可以被用作含有主要构成缓冲层的元素的原料，所以缓冲层可以有效形成，并且大规模生产率也可得到改善。而且，由于该方法没有使用高毒性的胂，所以可以减少实现安全操作和中和毒性物质的成本。
而且，在制造化合物半导体的方法或制造半导体器件的方法中，在第一外延生长步骤中，缓冲层区域相对于衬底的晶格失配比可以设定在0.7％～2.0％范围内，该缓冲层区域的厚度对应于缓冲层厚度的1/4，并且与衬底相接触。因此，从以下将要描述的原因可看到，化合物半导体层的结晶度可以进一步改善。
而且，在制造化合物半导体的方法或制造半导体器件的方法中，在第一外延生长步骤中，缓冲层可以形成为使得缓冲层具有晶格失配比的变化速率随沉积时间而连续减小的区域和相对于衬底的晶格失配比要大于化合物半导体层的区域。因此，即使当构成所得化合物半导体的缓冲层的晶格常数由于缓冲层与衬底之间的晶格失配而较理论值更接近衬底的晶格常数时，仍可减小缓冲层与形成在该缓冲层上的化合物半导体层之间的晶格常数差。
而且，在制造化合物半导体的方法或制造半导体器件的方法中，在第一外延生长步骤中，沉积温度可以设定在350℃～600℃范围中，第V族原料与第III族原料的进料比可以设定在0.7～10的范围内。因此，即使不使用胂作为第V族原料，例如当使用TBA进行制备时，沉积速率的减小和结晶度的降低都可以避免。
而且，在制造化合物半导体的方法或制造半导体器件的方法中，即使当化合物半导体层相对于衬底的晶格失配比为2％或更多时，仍可以使用由较InP衬底更便宜的GaAs或Si组成的衬底来制备化合物半导体或半导体器件。该方法可用于集成器件和光接收/发射器件的制备中。例如，可以制备增值器件，例如用于在1.3～1.5μm波长范围内光学通信的光学器件。本发明可带来许多显著的优点。
附图说明
图1是用于制备化合物半导体的装置的示意图，该图用来描述根据本发明实施方案的制备化合物半导体方法的实例；
图2A是在根据本发明实施方案的制备化合物半导体方法的第一实例中所制得的化合物半导体的示意性横截面示图，图2B是表示构成化合物半导体的缓冲层厚度与铟含量之间关系的图；
图3是表示在缓冲层的形成中沉积温度与极大值一半处的X射线峰宽(FWHM)之间关系的图，该图用来描述用于制备化合物半导体方法的第一实例；
图4是表示X射线FWHM与用于形成缓冲层和化合物半导体层的原料的V/III比之间关系的图，该图用于描述制备化合物半导体方法的第一实例；
图5A是在根据本发明实施方案的制备化合物半导体方法的第二实例中所制得的化合物半导体的示意性横截面示图，图5B是表示构成化合物半导体的缓冲层厚度与铟含量之间关系的图；
图6A是在根据本发明实施方案的制备化合物半导体方法的第三实例中所制得的化合物半导体的示意性横截面示图，图6B是表示构成化合物半导体的缓冲层厚度与铟含量之间关系的图；
图7是表示热循环退火(TCA)实例的图，该图用来描述制备化合物半导体方法的第三实例；
图8是在根据本发明实施方案的制备半导体器件方法的第一实例中所制得的发光器件的示意性横截面视图；
图9是在根据本发明实施方案的制备半导体器件方法的第二实例中所制得的光电探测器的示意性横截面视图；和
图10是相关技术中的方法所制得的化合物半导体的示意性横截面视图。
具体实施方式
本发明的实施方案将参照附图来描述。要理解到，本发明并不限于这些实施方案。
根据本发明实施方案的制备化合物半导体的方法将参照图1～7和表1来描述。
首先，将描述在根据本发明实施方案的制备化合物半导体方法中所用的用于制备化合物半导体的装置实例及其操作条件。
[用于制备化合物半导体的装置及其操作条件]
如图1的示意图所示，制备装置11是金属有机化学气相沉积(MOCVD)装置。
应用该MOCVD装置制备所期望的化合物半导体1，这通过进行在衬底2上形成缓冲层3的第一外延生长步骤和在缓冲层3上形成化合物半导体层4的第二外延生长步骤，如图2A的示意性横截面视图所示。
在该实例中，装置11包括原料进料系统11a和膜沉积系统11b，原料从原料进料系统11a被供应给膜沉积系统11b，并在膜沉积系统11b中进行所期望的膜沉积，即沉积缓冲层3和化合物半导体4。
原料进料系统11a至少包括气体馈给单元12和起泡单元14。
气体馈给单元12例如包括用于供应氢气(H2)作为载气的气体供应源12a、12b、12c和12e，以及供应胂(AsH3)的供应源，并且还包括分别控制气体供应源12a～12e气流的流速控制器13a～13e。
起泡单元14例如包括分别构成三甲胂(TMA)、三甲基铟(TMI)和叔丁胂(TBA)气态供应源的起泡器14a、14b和14c。
膜沉积系统11b包括在其中进行所期望的膜沉积的沉积室16。支撑衬底2的基座17被设置在该沉积室16内。沉积室16设置有气体入口和气体出口(即排出口19)，该气体入口与原料进料系统11a的气体供应管道15相连接。
而且，沉积室16设置有加热器18，例如高频加热线圈设备。
通过该制备装置11，在沉积室16内将膜沉积在设置于基座17上的衬底2上。衬底2例如由GaAs或Si组成。
在膜沉积工艺中，来自气体供应源12a～12c的氢气流速分别由流速控制器13a～13c来控制，并且氢气被送入起泡器14a～14c。在该实例中起泡器14a～14c中的原料(即TMA、TMI和TBA)通过起泡而被汽化。
同时，来自气体供应源12d和12e的原料气体和载气(氢气)的流速分别由流速控制器13d和13e来控制，这些气体与来自起泡器14a～14c的原料气体一起被送入供应管道15，从而导向膜沉积系统11b。
在这种情况下，气体流速由流速控制器13a～13e来控制。每种气体的真实流量由下面的公式来确定：(气体供应源中的气体浓度)×(气体流速)。来自各个起泡器14a～14c的原料气体的真实流量由下面的公式来确定：(载气流速)×(起泡器内的原料气压)/(起泡器的内压)。
来自原料进料系统11a的供应管道15的混合气体被导入沉积室16中形成混合气体氛围，并且该混合气体被送到已被加热器18加热的基座17上的衬底2上。基于原料的热解作用，晶体生长在衬底上进行。
通过排出口19来调节或控制沉积室16内的压力，可以选择在膜沉积系统11b内在衬底2上单个外延生长步骤的条件。
在制备装置11中，通常难以直接测量膜沉积系统11b内沉积室16中的沉积温度。因此，例如通过设置在基座17中的热电偶来测量基座17的温度。
在这种情况下，例如应用熔点为660℃的Al和低共熔温度为577℃的Si和Al，可初步获得热电偶所测得的温度与沉积室16内的实际温度之间的差，并基于该结果进行校准。因而，通过利用热电偶测量基座17的温度，就可测量沉积室16内的实际温度，即沉积温度。
[检查沉积条件的实验实例]
以下将描述检查应用制备装置11来制备化合物半导体1的沉积条件的实验实例。
在该实验中，如上所述，氢气由气体供应源12a～12c和12e来供应，胂(AsH3)由气体供应源12d来供应。三甲基镓(TMG；Ga(CH3)3)和三甲基铟(TMI；In(CH3)3)作为第III族的原料分别从起泡器14a和14b获得，胂作为第V族原料从起泡器14c获得。
进行第一外延生长步骤和第二外延生长步骤来沉积包括缓冲层3和化合物半导体层4的层叠半导体层，其中第一外延生长步骤是在600℃的沉积温度下，在由GaAs组成的衬底2上形成组成为InxGa(1-x)As的缓冲层3，铟(In)含量x在0～0.45间变化；第二外延生长步骤是形成In含量为0.45的组成为In0.45Ga0.55As的化合物半导体层4。
在该实验中，TMG的流速是8.7×10-6mol/min，TMI的流速是1.0×10-5mol/min，胂的流速是1.5×10-3mol/min。第V族原料与第III族原料的比，即V/III比为80。
在600℃下胂的分解效率约为50％(参考Journal of Crystal Growth115(1991)1-11)。
在该实验中所制备的化合物半导体1的化合物半导体层4的位错密度用透射电子显微镜(TEM)测得是5×107cm-3。因此，已发现在化合物半导体层4中形成了许多位错，即晶体缺陷。
除改变V/III比外，在相同的条件下重复选择沉积条件的实验。但是，并这没有证实位错密度的减小。
[制备化合物半导体的方法的第一实例]
根据本发明一个实施方案的方法来制备化合物半导体，其中缓冲层和化合物半导体层的沉积温度不同。将参照图2～4来描述制备化合物半导体方法的第一实例。
在该第一实例中，在参照图1所述的制备装置中，TMG(Ga(CH3)3)和TMI(In(CH3)3)作为第III族原料被充入起泡器14a和14b。
如果胂作为第V族原料被充入起泡器14c中，那么在低于600℃下，例如在520℃的温度下分解效率会降低，并且第III族元素，即Ga和In的进料速率变得过大，从而导致缓冲层和化合物半导体层结晶度的降低。因此，在该实例中，使用叔丁胂(TBA)作为第V族原料，TBA甚至在600℃或更低温度下仍具有高的分解效率(例如70％或更高)。
而且，如果温度变化，由于在晶体生长过程中例如Ga和In的迁移降低，导致凹坑等形成，所以仍存在结晶度可能下降的可能性。因此，有必要减小V/III比来防止凹坑形成，以使Ga和In的迁移更方便。
从上述观点看，在该实例中，TMG的流速被设定为8.7×10-6mol/min，TMI的流速被设定为1.0×10-5mol/min，TBA的流速被设定为2.7×10-5mol/min。V/III比被设定为1.5。
在第一实例中，衬底的晶格常数为5.65，化合物半导体层的晶格常数为5.84。因此，根据表达式(1)化合物半导体层与衬底的晶格失配比为3.4％。
在上述条件下，利用图1所示的制备装置，在520℃、580℃、600℃和610℃的沉积温度下制备具有图2A所示结构的化合物半导体1。
进行第一外延生长步骤和第二外延生长步骤来沉积包括缓冲层3和化合物半导体层4的各个层叠半导体层，其中第一外延生长步骤是在由GaAs组成的衬底2上形成组成为InxGa(1-x)As的缓冲层3(1μm厚)，In含量x在0～0.45间变化；第二外延生长步骤是形成In含量为0.45的组成为In0.45Ga0.55As的化合物半导体层4(1μm厚)。
如图2B所示，缓冲层3的形成使得In含量连续增加并且In含量的变化速率随厚度而减小。
此外，并非总有必要以这种方式来形成缓冲层3。In含量的变化速率，即相对于衬底的晶格失配比的变化速率可以设定为所期望的变化速率。例如，缓冲层3可以形成使得In含量随厚度线性增加。
用TEM测量在520℃、580℃、600℃和610℃的沉积温度下所制得的各个化合物半导体1的化合物半导体层4的位错密度。其结果列在下面的表1中。
表1
沉积温度(℃) 520  580  600  610
位错密度(cm-2) 2.3×106  1.8×106  4.0×107  1.7×108
如表1所表明的，当所设定的沉积温度较低时，例如在520℃或580℃下，化合物半导体层4的位错密度减小，晶体缺陷的生成被抑制。这样的原因被认为是沉积温度的下降抑制了位错的增加，因而提高了结晶度。如果沉积温度增加到600℃以上，则会促进位错的倍增。例如，如表1所示，在580℃的沉积温度下制得的化合物半导体中的位错密度约是在610℃的沉积温度下制得的化合物半导体中位错密度的1/100。
因此，根据本发明的实施方案，通过选择沉积温度和V/III比，并且在该实例中将沉积温度设定为600℃或更低，可以制备包括化合物半导体层的化合物半导体，该化合物半导体层相对于衬底的晶格失配比为2％或更大并且该层的结晶度提高了。
接着，将描述基于X射线衍射方法中极大值一半处的X射线峰宽(FWHM)，对在各个沉积温度下制得的各个化合物半导体中的化合物半导体层进行结晶度测量。
一般而言，可以根据以下表达式(2)来表示晶体X射线衍射的条件，其中λ是入射X射束的波长，d是晶面之间的距离，θ是衍射角。
在X射线衍射方法中，晶体的衍射曲线，即角度与被衍射X射线强度的相依性被基本地测得。由衍射曲线的分量，例如衍射角、FWHM和衍射强度可以获得有关待测物体结晶度的各种类型的信息。
在上述分量中，特别地FWHM被认为是用于确定晶体晶面排列完整性的基础，并且通常是与装置功能无关的晶体本征特性，因而较重要。FWHM越窄表明待测物体的晶体缺陷数量越低，结晶度越好。
在该实施方案中，X射线FWHM被定义为待测物体，即化合物半导体层4的(004)方向上、ω方向上的FWHM，。
2d sinθ＝λ    表达式(2)
通过X射线FWHM，测得在各个沉积温度下所制得的各个化合物半导体的化合物半导体层的结晶度，其结果将参照图3的曲线来描述。
如图3所示，得到曲线a所表明的结果。在通过根据本发明实施方案的方法所制得的化合物半导体中，位错密度优选地约为5×107cm-2或更低，相应地X射线FWHM优选地约为1,200秒或更低。
在图3所示的结果中，当沉积温度超过600℃时，X射线FWHM快速增加。因此，在该实例的半导体化合物制备中，沉积温度优选设定为600℃或更低。
但是，如果沉积温度过度下降，例如降至350℃或更低，则第V族原料和第III族原料的分解效率降低，缓冲层和化合物半导体层在衬底2上的沉积速率快速下降。
因此，在该实例的半导体化合物的制备中，沉积温度特别优选设定在350℃～600℃的范围内。
接着，对于通过根据本发明实施方案的方法，即利用图1所示的制备装置，在580℃的固定沉积温度和变化的V/III比下所制得的化合物半导体，将参照图4来描述X射线FWHM的测量结果。
如上所述，位错密度优选地约为5×107cm-2或更低，X射线FWHM优选地约为1,200秒或更低。根据图4所示的测量结果，在580℃的沉积温度下，当V/III比在0.7～9范围内时，X射线FWHM为1,200秒或更低。因此，在该实例中，最佳V/III比在0.7～9范围内。
[用于制备化合物半导体的方法的第二实例]
将参照图5A和5B来描述根据本发明实施方案的用于制备化合物半导体的方法的第二实例。
在该实例中，如图5A的示意性横截面视图所示的，化合物半导体1包括衬底2、缓冲层3和化合物半导体层4。不同于第一实例，所形成的缓冲层3的铟(In)含量逐步而非连续地增加，如图5B所示。也就是说，在该实例中，缓冲层3包括多个缓冲子层，即缓冲子层3a～3d。
当缓冲层3的In含量逐步增加时，厚度与In含量增加之间的关系并不限于图5B中所示的实例，In含量可以以所期望的间距来增加。
在该第二实例中，在参照图1所述的制备装置中，TMG(Ga(CH3)3)和TMI(In(CH3)3)作为第III族原料被充入起泡器14a和14b。如在第一实例中，使用TBA作为第V族原料，TBA甚至在600℃或更低温度下仍具有70％或更大的分解效率。
在制备中，TMG的流速为8.7×10-6mol/min，TMI的流速为1.0×10-5mol/min，TBA的流速为2.7×10-5mol/min。V/III比为1.5。
在第二实例中，衬底的晶格常数为5.65，化合物半导体层的晶格常数为5.84。因此，根据表达式(1)化合物半导体层与衬底的晶格失配比为3.4％。
在该实例中，GaAs衬底被作为衬底2，缓冲层3是通过在衬底2上按由In0.17Ga0.83As组成的第一缓冲子层3a(350nm厚)、由In0.28Ga0.72As组成的第二缓冲子层3b(350nm厚)、由In0.39Ga0.61As组成的第三缓冲子层3c(350nm厚)和由In0.45Ga0.55As组成的第四缓冲子层3d(1μm厚)的顺序逐步沉积而形成的。
通过将沉积温度设定在350℃～600℃的范围内，并应用TBA作为第V族原料，可以制备化合物半导体1，其包括具有如第一实例中低位错密度和令人满意的结晶度的化合物半导体层4。
[用于制备化合物半导体的方法的第三实例]
将参照图6A和6B和图7来描述根据本发明实施方案的用于制备化合物半导体的方法的第三实例。
在该第三实例中，在参照图1所述的制备装置中，TMG(Ga(CH3)3)和TMI(In(CH3)3)作为第III族原料被充入起泡器14a和14b。如在第一实例中，使用TBA作为第V族原料，TBA甚至在600℃或更低温度下仍具有70％或更大的分解效率。
在制备中，TMG的流速为8.7×10-6mol/min，TMI的流速为1.0×10-5mol/min，TBA的流速为2.7×10-5mol/min。V/III比为1.5。
在第三实例中，衬底的晶格常数为5.43，化合物半导体层的晶格常数为5.84。因此，根据表达式(1)化合物半导体层与衬底的晶格失配比为7.6％。
在通常的方法中，如果GaAs层被直接沉积在Si衬底上，会产生许多缺陷。即使化合物半导体层通过缓冲层形成，但结晶度不可避免地会下降。
在该实例中，在化合物半导体1的制备中，在形成缓冲层3之前，通过以下描述的两级沉积法在由Si组成的衬底2上形成第一缓冲底层5和第二缓冲底层6。
在该两级沉积方法中，第一缓冲底层5(100厚)是在低沉积温度下形成的，例如在300℃形成。随后，通过将温度升高到例如800℃进行5分钟的退火处理，来促进第一缓冲底层5中位错、即晶体缺陷的移动，以使这些位错由于位错间结合而减少。接着，在高温下形成第二缓冲底层6(1μm厚)，例如在600℃形成。
在第二缓冲底层6形成之后，在该第二缓冲底层6上形成组成为InxGa(1-x)As的缓冲层3。
如图6B所示，缓冲层3形成为使得In含量连续增加并且In含量的变化速率随厚度而减小。
此外，并不总是需要以这种方式来形成缓冲层3。In含量的变化速率，即相对于衬底的晶格失配比的变化速率可以设定为所期望的变化速率。例如，缓冲层3可以形成为使得In含量随厚度而线性地增加。
通过将沉积温度设定在350℃～600℃的范围内，并应用TBA作为第V族原料，可以制备化合物半导体1，其包括具有如第一和第二实例中低位错密度和令人满意的结晶度的化合物半导体层4。
在退火处理中，通过利用热循环退火(TCA)，可以更有效地减少位错，其中在温度降低到例如100℃后，在800℃的高温下进行5分钟的退火，温度又被降低到100℃，并且重复这种操作例如3次，如图7曲线图中线c所示。
[制备半导体器件的方法的第一实例]
至于根据本发明实施方案的制备半导体器件的方法的第一实例，将参照图8的示意性横截面图来描述制备包括根据本发明实施方案的化合物半导体的发光器件的方法实例。
在该实例中，发光器件21，即半导体器件是通过如下方法制得的：通过如上所述的第一外延生长步骤在衬底22上形成缓冲层23，通过如上所述的第二外延生长步骤在缓冲层23上形成发光部分24，通过金属化等在衬底22的底面上形成第一电极25，并且通过金属化等在发光部分24的顶面上形成第二电极26。
在该实例中，发光部分24包括例如由第一导电类型(例如n型)InP组成的第一导电类型覆层24a、例如由InGaAsP组成的活性层24b和例如由第二导电类型(例如p型)InP组成的第二导电类型覆层24c。也就是说，在该实例中，描述了用于制备作为发光器件的激光二极管的方法来作为根据本发明实施方案的半导体器件的实例。
[制备半导体器件的方法的第二实例]
至于根据本发明实施方案的制备半导体器件的方法的第二实例，将参照图9的示意性横截面图来描述制备包括根据本发明实施方案的化合物半导体的光电探测器的方法实例。
在该实例中，光电探测器31，即半导体器件是通过如下方法制得的：通过如上所述的第一外延生长步骤在衬底32上形成缓冲层33，通过如上所述的第二外延生长步骤在缓冲层33上形成光接收部分34，通过金属化等在衬底32的底面上形成第一电极35，并且通过金属化等在光接收部分34的顶面上形成第二电极36。
在该实例中，光接收部分34包括例如由In0.53Ga0.47As组成的耗尽层34a和例如由第二导电类型(例如p型)In0.53Ga0.47As组成的第二导电层34b。也就是说，在该实例中，描述了用于制备作为光电探测器的光电二极管的方法来作为根据本发明实施方案的半导体器件的实例。
如上所述，在根据本发明实施方案的制造化合物半导体的方法或制造半导体器件的方法中，在制备包括衬底和其相对于衬底的晶格失配比为2％或更多的化合物半导体层的化合物半导体中，在形成该化合物半导体层之前，进行在衬底上形成缓冲层的第一外延生长步骤。通过将第一外延生长步骤中的沉积温度设定在600℃或更低，可以抑制化合物半导体层中基于晶格失配的晶体缺陷(即位错)的生成。
特别地，当缓冲层被设计为包括多个缓冲子层，并且晶格失配比逐级变化时，即使在缓冲层中产生晶体缺陷，即位错，仍可阻止晶体缺陷，并且可以充分抑制化合物半导体层结晶度的下降。
而且，在根据本发明实施方案的制造化合物半导体的方法或制造半导体器件的方法中，即使当化合物半导体层相对于衬底的晶格失配为2％或更多时，仍可以使用由GaAs或Si组成的衬底，较InP衬底而言，它们更便宜。
在本发明中，制造化合物半导体的方法或制造半导体的方法并不限于上述的实施方案或实例。
虽然已描述了使用TMG和TMI作为第III族原料和使用TBA作为第V族原料的实例，但可用的原料并不限于此。其它可用在本发明中的第III族原料的实例包括三乙基镓(TEG)、三乙基铟(TEI)、三甲基铝(TMA)和三乙基铝(TEA)。其他可用在本发明中的第V族原料的实例包括乙胂(EAs)、三乙基胂(TEAs)和三甲基胂(TMAs)。
而且，根据本发明的制造半导体器件的方法并不限于上述制造发光器件或光电探测器的方法。本发明也适用于其他半导体器件，例如光学器件和高性能高电子迁移率晶体管。
虽然在上述实例中第一导电类型被认为是n型，第二导电类型被认为是p型，但它们可以颠倒过来。在制备装置11中，沉积室16的温度可以通过高温计而不是热电耦来测量。
本领域的技术人员应该理解到，根据设计要求和其他因素可以进行各种修改、组合、局部组合和替换，但它们仍在所附权利要求或其等同的范围内。

Claims (22)

1.一种制造化合物半导体的方法，该半导体包括衬底和相对于所述衬底的晶格失配比为2％或更多的化合物半导体层，该方法包括：
在所述衬底上形成缓冲层的第一外延生长步骤，所述缓冲层在厚度方向上具有预定分布的晶格失配比来减小应变；和
在所述缓冲层上形成所述化合物半导体层的第二外延生长步骤，
其中所述第一外延生长步骤在600℃或更低的温度下通过金属有机化学气相沉积来进行。
2.根据权利要求1所述的制造化合物半导体的方法，其中所述缓冲层和所述化合物半导体层每个都包括第III-V族化合物半导体。
3.根据权利要求1所述的制造化合物半导体的方法，其中在所述沉积温度下，含有主要构成所述缓冲层的元素的原料分解率为50％或更多，所述原料被用在金属有机化学气相沉积中。
4.根据权利要求1所述的制造化合物半导体的方法，其中在金属有机化学气相沉积中所述沉积温度在350℃～600℃范围中。
5.根据权利要求1所述的制造化合物半导体的方法，其中所述缓冲层中晶格失配比的分布是通过多个缓冲子层来实现的。
6.根据权利要求1所述的制造化合物半导体的方法，其中所述缓冲层中晶格失配比的分布是通过从衬底随距离而变化的梯度分布来实现的。
7.根据权利要求1所述的制造化合物半导体的方法，其中在所述第一外延生长步骤中，所述缓冲层区域相对于所述衬底的晶格失配比在0.7％～2.0％范围内，该缓冲层区域的厚度对应于所述缓冲层厚度的1/4，并且与所述衬底相接触。
8.根据权利要求1所述的制造化合物半导体的方法，其中在所述第一外延生长步骤中，所述缓冲层形成为使得所述缓冲层具有晶格失配比的变化速率随沉积时间而连续减小的区域和相对于所述衬底的晶格失配比要大于所述化合物半导体层的的区域。
9.根据权利要求1所述的制造化合物半导体的方法，其中所述衬底包括GaAs或Si。
10.根据权利要求2所述的制造化合物半导体的方法，其中在所述第一外延生长步骤中，第V族原料与第III族原料的进料比在0.7～10的范围内。
11.根据权利要求2所述的制造化合物半导体的方法，其中在所述第一外延生长步骤中，叔丁胂被用作第V族原料。
12.一种制造具有化合物半导体的半导体器件的方法，该半导体包括衬底和相对于所述衬底的晶格失配比为2％或更多的化合物半导体层，该方法包括：
在所述衬底上形成缓冲层的第一外延生长步骤，所述缓冲层在厚度方向上具有预定分布的晶格失配比来减小应变；和
在所述缓冲层上形成所述化合物半导体层的第二外延生长步骤，
其中所述第一外延生长步骤在600℃或更低的温度下通过金属有机化学气相沉积来进行。
13.根据权利要求12所述的制造半导体器件的方法，其中所述缓冲层和化合物半导体层每个都包括第III-V族化合物半导体。
14.根据权利要求12所述的制造半导体器件的方法，其中在所述沉积温度下，含有主要构成所述缓冲层的元素的原料分解率为50％或更多，所述原料被用在金属有机化学气相沉积中。
15.根据权利要求12所述的制造半导体器件的方法，其中在金属有机化学气相沉积中所述沉积温度在350℃～600℃范围中。
16.根据权利要求12所述的制造半导体器件的方法，其中所述缓冲层中晶格失配比的分布是通过多个缓冲子层来实现的。
17.根据权利要求12所述的制造半导体器件的方法，其中所述缓冲层中晶格失配比的分布是通过从衬底随距离而变化的梯度分布来实现的。
18.根据权利要求12所述的制造半导体器件的方法，其中在所述第一外延生长步骤中，所述缓冲层区域相对于所述衬底的晶格失配比在0.7％～2.0％范围内，该缓冲层区域的厚度对应于所述缓冲层厚度的1/4，并且与所述衬底相接触。
19.根据权利要求12所述的制造半导体器件的方法，其中在所述第一外延生长步骤中，所述缓冲层形成为使得所述缓冲层具有晶格失配比的变化速率随沉积时间而连续减小的区域和相对于所述衬底的晶格失配比要大于所述化合物半导体层的的区域。
20.根据权利要求12所述的制造半导体器件的方法，其中所述衬底包括GaAs或Si。
21.根据权利要求13所述的制造半导体器件的方法，其中在所述第一外延生长步骤中，第V族原料与第III族原料的进料比在0.7～10的范围内。
22.根据权利要求13所述的制造半导体器件的方法，其中在所述第一外延生长步骤中，叔丁胂被用作第V族原料。
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