KR20060043911A - 메모리 장치 및 메모리 장치의 듀얼 포트 동작 방법 - Google Patents

메모리 장치 및 메모리 장치의 듀얼 포트 동작 방법 Download PDF

Info

Publication number
KR20060043911A
KR20060043911A KR1020040091223A KR20040091223A KR20060043911A KR 20060043911 A KR20060043911 A KR 20060043911A KR 1020040091223 A KR1020040091223 A KR 1020040091223A KR 20040091223 A KR20040091223 A KR 20040091223A KR 20060043911 A KR20060043911 A KR 20060043911A
Authority
KR
South Korea
Prior art keywords
port
data
clock
response
pin
Prior art date
Application number
KR1020040091223A
Other languages
English (en)
Other versions
KR100609265B1 (ko
Inventor
권기원
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040091223A priority Critical patent/KR100609265B1/ko
Priority to JP2005291497A priority patent/JP4527643B2/ja
Priority to US11/258,766 priority patent/US7286415B2/en
Priority to TW094139493A priority patent/TWI340395B/zh
Publication of KR20060043911A publication Critical patent/KR20060043911A/ko
Application granted granted Critical
Publication of KR100609265B1 publication Critical patent/KR100609265B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)
  • Memory System (AREA)

Abstract

듀얼 포트 기능을 가지는 메모리 장치는 스위칭부, 제1 경로, 제2 경로 및 메모리 셀 어레이를 포함한다. 스위칭부는 데이터 핀을 통하여 전송된 데이터를 클럭의 선단부에 응답하여 제1 포트에 할당하고, 상기 클럭의 후단부에 응답하여 제2 포트에 할당한다. 제1 경로는 상기 제1 포트에 할당된 제1 데이터를 전송하고, 제2 경로는 상기 제2 포트에 할당된 제2 데이터를 전송한다. 메모리 셀 어레이는 상기 제1 및 제2 경로를 통하여 전송된 제1 데이터 및 제2 데이터를 저장한다. 모바일 응용 장치에서 동시에 적어도 두 개의 메모리 액세스 요청시, 클럭의 상승 에지 및 하강 에지에 각각 제1 포트 및 제2 포트를 할당함으로써 메모리 장치의 핀 수의 증가 없이 듀얼 포트를 구현할 수 있다. 또한, 핀 수 증가 없이 듀얼 포트를 구현함으로써 소비전력이 감소될 수 있다.

Description

메모리 장치 및 메모리 장치의 듀얼 포트 동작 방법{MEMORY DEVICE AND METHOD OF OPERATING MEMORY DEVICE IN DUAL PORT}
도 1은 본 발명의 일실시예에 따른 듀얼 포트 기능을 수행하는 메모리 장치를 나타낸 블록도이다.
도 2는 본 발명의 일실시예에 따른 듀얼 포트 기능을 가진 메모리 장치와 제어 장치를 나타내는 블록도이다.
도 3은 본 발명의 다른 실시예에 따른 듀얼 포트 기능을 가진 메모리 장치와 제어 장치를 나타내는 블록도이다.
도 4는 도 1의 메모리 장치의 본 발명의 일 실시예에 따른 듀얼 포트 동작을 설명하는 타이밍도이다.
도 5는 도1의 메모리 장치의 본 발명의 다른 실시예에 따른 듀얼 포트 동작을 설명하는 타이밍도이다.
도 6은 본 발명의 일실시예에 따른 듀얼 포트 기능을 가진 메모리 장치를 액세스하는 과정을 설명하기 위한 블록도이다.
도 7은 본 발명의 또 다른 실시예에 따른 듀얼 포트 기능을 가진 메모리 장치와 제어 장치를 나타내는 블록도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 메모리 장치 101 : 데이터 핀
103 : 커맨드/어드레스 핀 107 : 제어 핀
200 : 제어 장치 120 : 제2 스위칭부
130 : 제1 경로 140 : 제2 경로
본 발명은 표시장치에 관한 것으로, 더욱 상세하게는 에 관한 것이다.
최근의 모바일 응용(mobile application) 장치에 사용되는 중앙처리장치(CPU)의 다양한 서브 블록들이 각각 메모리 장치 액세스를 요구한다.
구체적으로, 최근의 모바일 응용 장치는 복합 기능을 가지므로 중앙 처리 장치는 다양한 기능을 수행하는 서브 블록들-예를 들어 베이스 밴드 처리 블록, 게임 관련 처리 블록, 카메라 관련 처리 블록, 음악 관련 처리 블록-을 가진다. 음악을 들으면서 게임을 하거나, 통화를 하면서 사진을 찍는 등의 2가지 이상의 기능을 동시에 수행하기 위해서는 각각의 해당 서브 블록들이 동시에 메모리 장치를 액세스할 필요가 있다.
상기와 같은 다중 메모리 액세스 요구를 만족시키기 위해서 멀티 포트(multiple port)를 가지는 메모리 장치를 구현함으로써 전체 시스템의 성능을 높일 수 있다. 구체적으로, 두 개의 서브 블록이 동시에 메모리 장치를 액세스할 경우, 메모리 장치는 각각의 서브 블록에 대해 데이터 입출력핀 및 어드레스/커맨드 핀을 구비해야한다.
따라서, 전체적으로 핀 수가 2배로 증가하며, 상기 핀 수의 증가에 상응하여 소비 전력(power)이 증가한다.
따라서, 본 발명의 제1 목적은 동시에 적어도 두 개의 메모리 액세스 요구를 핀 수의 증가 없이 처리할 수 있는 메모리 장치를 제공하는 것이다.
본 발명의 제2 목적은 적어도 두 개의 메모리 액세스 요구를 핀 수의 증가 없이 처리할 수 있는 메모리 장치의 듀얼 포트 동작 방법을 제공하는 것이다.
상술한 본 발명의 제1 목적을 달성하기 위한 본 발명의 일측면에 따른 메모리 장치는 데이터 핀을 통하여 전송된 데이터를 클럭의 선단부에 응답하여 제1 포트에 할당하고, 상기 클럭의 후단부에 응답하여 제2 포트에 할당하는 스위칭부; 상기 제1 포트에 할당된 제1 데이터를 전송하는 제1 경로; 상기 제2 포트에 할당된 제2 데이터를 전송하는 제2 경로; 및 상기 제1 및 제2 경로를 통하여 전송된 제1 데이터 및 제2 데이터를 저장하는 메모리 셀 어레이를 포함한다.
또한, 본 발명의 제1 목적을 달성하기 위한 본 발명의 다른 측면에 따른 메모리 장치는 제어 장치로부터 커맨드 및 어드레스를 입력받는 커맨드/어드레스 핀; 상기 제어 장치와 데이터를 입출력하는 데이터 핀; 상기 제어 장치로부터 클럭 신 호를 제공받는 클럭 핀; 상기 데이터 핀을 통하여 전송된 데이터 신호를 상기 클럭의 선단부에 응답하여 제1 포트에 할당하고, 상기 클럭의 후단부에 응답하여 제2 포트에 할당하는 스위칭부; 상기 제1 포트에 할당된 제1 데이터를 전송하는 제1 경로; 상기 제2 포트에 할당된 제2 데이터를 전송하는 제2 경로; 및 상기 제1 및 제2 경로를 통하여 전송된 제1 데이터 및 제2 데이터를 저장하는 메모리 셀 어레이를 포함한다.
또한, 본 발명의 제2 목적을 달성하기 위한 본 발명의 일측면에 따른 메모리 장치의 듀얼 포트 동작 방법은 적어도 2개의 컨트롤러들을 포함하는 제어 장치로부터 메모리 장치의 동시 액세스 요구가 있는 경우 데이터 핀을 통하여 전송된 데이터 신호를 클럭의 선단부에 응답하여 제1 포트에 할당하고 상기 데이터 신호를 상기 클럭의 후단부에 응답하여 제2 포트에 할당하는 단계; 상기 제1 포트에 할당된 제1 데이터를 제1 경로를 통하여 메모리 셀 어레이로 제공하여 저장하는 단계; 및 상기 제2 포트에 할당된 제2 데이터를 제2 경로를 통하여 상기 메모리 셀 어레이로 제공하여 저장하는 단계를 포함한다.
본 발명의 듀얼 포트 기능을 가진 메모리 장치는 모바일 폰과 같이 메모리 액세스를 요구하는 로직 회로들을 하나의 반도체 칩 안에 다수개 포함하는 경우에 적용할 수 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일실시예에 따른 듀얼 포트 기능을 수행하는 메모리 장치 를 나타낸 블록도이다.
도 1을 참조하면, 듀얼 포트 기능을 수행하는 메모리 장치(100)는 데이터 입출력핀(DQ; 101), 커맨드/어드레스 핀(CA; 103), 클럭 핀(CLK; 105) 및 제어 핀(S/D SEL; 107)을 포함한다.
메모리 장치(100)는 데이터 입출력핀(101)을 통하여 쓰기(write) 동작시 적어도 하나의 외부의 제어 장치로부터 데이터를 전송받거나, 읽기(read) 동작시 적어도 하나의 외부의 제어 장치로 데이터를 전송 받는다.
외부의 제어 장치로부터 커맨드/어드레스 핀(103)을 통하여 읽기 동작 관련된 커맨드들, 쓰기 동작 관련된 커맨드들 또는 메모리 어드레스가 메모리 장치(100)으로 전송된다.
클럭 핀(105)을 통하여 메모리 클럭이 메모리 장치(100)로 전송된다.
상기 메모리 장치(100)는 싱글 포트 모드 또는 더블 포트 모드를 지시하는 제어 신호를 제어 핀(S/D SEL; 107)을 통하여 수신한다.
상기 메모리 장치(100)는 예를 들어, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 또는 플래쉬 메모리등이 될 수 있다.
상기 외부 제어 장치는 베이스 밴드 처리를 위한 베이스 밴드 블록, 게임 관련 처리를 위한 게임 블록, 카메라 관련 처리를 위한 카메라 블록 및/또는 음악 관련 처리를 위한 음악 블록을 포함할 수 있다.
예를 들어, 음악을 들으면서 게임을 하는 경우 상기 음악 블록 및 상기 게임 블록이 동시에 상기 메모리 장치(100)로의 액세스를 요구하게 된다. 또는, 통화를 하면서 사진을 찍는 경우, 상기 베이스 밴드 블록 및 상기 카메라 블록이 동시에 상기 메모리 장치(100)로의 액세스를 요구하게 된다.
이 경우, 상기 하나의 커맨드/어드레스 핀(103), 하나의 데이터 입출력핀(101) 및 하나의 클럭 핀(105)을 통하여 상기 두 개의 블록들로부터 커맨드, 어드레스, 데이터 및 클럭이 상기 메모리 장치(100)로 전송되거나, 상기 하나의 데이터 입출력핀(101)을 통하여 상기 메모리 장치(100)로부터 데이터가 전송된다.
도 2는 본 발명의 일실시예에 따른 듀얼 포트 기능을 가진 메모리 장치와 제어 장치를 나타내는 블록도이다.
도 2를 참조하면, 제어 장치(200)는 제1 컨트롤러(210), 제2 컨트롤러(230) 및 제1 스위칭부(220)를 포함한다. 메모리 장치(100)는 메모리 어레이(110), 제2 스위칭부(120), 제1 경로(130) 및 제2 경로(140)를 포함한다. 제1 경로(130)는 제1 커맨드/어드레스 버퍼(132) 및 제1 데이터 버퍼(134)를 포함하며, 제2 경로(140)는 제2 커맨드/어드레스 버퍼(142) 및 제2 데이터 버퍼(144)를 포함한다.
제1 스위칭부(230)는 제1 컨트롤러(210) 및/또는 제2 컨트롤러(220)로부터 메모리 장치(100) 액세스 요청을 받는다. 제1 스위칭부(230)는 제1 컨트롤러(210) 및 제2 컨트롤러(220)로부터 동시에 메모리 장치(100) 액세스 요청을 받는 경우 더블 포트 모드로 지시하는 제어 신호를 발생하여 제어핀(107)을 통하여 제2 스위칭부(120)로 제공한다. 제1 스위칭부(230)는 제1 컨트롤러(210) 및 제2 컨트롤러(220)로부터 동시에 메모리 장치(100) 액세스 요청을 받지 않는 경우에는 싱글 포트 모드로 지시하는 제어 신호를 발생하여 제어핀(107)을 통하여 제2 스위칭부 (120)로 제공한다.
예를 들어, 제1 스위칭부(220)는 먹스/디먹스(MUX/DEMUX)를 이용하여 구현될 수 있다.
상기 제어 장치(200)는 예를 들어, 모바일 폰의 중앙처리장치(CPU)가 될 수 있다. 제1 프로세서(210) 또는 제2 프로세서(230)는 예를 들어, 베이스 밴드 처리를 위한 베이스 밴드 블록, 게임 관련 처리를 위한 게임 블록, 카메라 관련 처리를 위한 카메라 블록 또는 음악 관련 처리를 위한 음악 블록이 될 수 있다.
제어 장치(200)는 제1 컨트롤러(210) 및 제2 컨트롤러(220)로부터 생성된 메모리 액세스와 관련된 커맨드 또는 어드레스를 커맨드/어드레스 핀(103)을 통하여 메모리 장치(100)로 전송한다. 제어 장치(200)는 제1 컨트롤러(210) 및 제2 컨트롤러(220)로부터 생성된 데이터를 데이터 핀(101)을 통하여 메모리 장치(100)로 전송한다.
제2 스위칭부(120)는 제어 장치(200)로부터 데이터 핀(101), 커맨드/어드레스 핀(103), 클럭 핀(105) 및 제어 핀(107)을 통하여 각각 데이터, 커맨드/어드레스, 클럭 및 제어 신호를 제공받는다. 제2 스위칭부(120)는 상기 제어 신호가 싱글 포트 모드를 나타내는 경우에는 클럭의 상승 에지에 응답하여 상기 데이터, 커맨드, 어드레스를 래칭하여 제1 경로(130) 또는 제2 경로(140)를 통하여 메모리 셀 어레이(110)로 제공한다. 또는, 제2 스위칭부(120)는 클럭의 하강 에지에 응답하여 상기 데이터, 커맨드, 어드레스를 래칭할 수도 있다.
제2 스위칭부(120)는 상기 제어 신호가 더블 포트 모드를 나타내는 경우에는 클럭의 상승 에지(또는 하강 에지)에 응답하여 상기 데이터, 커맨드, 어드레스를 래칭하여 제1 포트에 할당하여 제1 경로(130)를 통하여 메모리 셀 어레이(110)로 전송하고, 클럭의 하승 에지(또는 상승 에지)에 응답하여 상기 데이터, 커맨드, 어드레스를 래칭하여 제2 포트에 할당하여 제2 경로(140)를 통하여 메모리 셀 어레이(110)로 전송한다.
구체적으로, 쓰기 동작시, 제2 스위칭부(120)는 상기 제어 신호가 더블 포트 모드를 나타내는 경우, 커맨드/어드레스 핀(103)을 통하여 전송된 쓰기 커맨드 및 어드레스를 상기 클럭의 상승 에지(또는 하강 에지)에 응답하여 래칭하여 제1 커맨드/어드레스 버퍼(132)로 제공하고, 데이터 핀(101)을 통하여 전송된 데이터 신호를 클럭의 상승 에지(또는 하강 에지)에 응답하여 제1 데이터 버퍼(134)로 제공한다. 또한, 쓰기 동작시, 제2 스위칭부(120)는 상기 제어 신호가 더블 포트 모드를 나타내는 경우, 커맨드/어드레스 핀(103)을 통하여 전송된 쓰기 커맨드 및 어드레스를 상기 클럭의 하강 에지(또는 상승 에지)에 응답하여 래칭하여 제2 커맨드/어드레스 버퍼(142)로 제공하고, 데이터 핀(101)을 통하여 전송된 데이터 신호를 클럭의 하강 에지(또는 상승 에지)에 응답하여 제2 데이터 버퍼(144)로 제공한다.
제2 스위칭부(120)는 상기 제1 포트 및 상기 제2 포트에서 요구되는 대역폭에 기초하여 상기 데이터를 상기 제1 포트 및 상기 제2 포트에 할당하는 빈도 수를 조절할 수 있다. 예를 들어, 제2 스위칭부(120)는 제1 포트에서 요구되는 대역폭이 제2 포트에서 요구되는 대역폭보다 큰 경우 상기 데이터를 상기 제1 포트에 할당하는 빈도 수가 상기 제2 포트에 할당하는 빈도 수보다 더 크도록 조절할 수 있다.
구체적으로, 읽기 동작시, 제2 스위칭부(120)는 상기 제어 신호가 더블 포트 모드를 나타내는 경우, 상기 클럭의 상승 에지(또는 하강 에지)에 응답하여 상기 제1 포트에 상응하는 제1 경로(130)의 제1 데이터 버퍼(134)를 통하여 메모리 셀 어레이(110)로부터 데이터를 읽어들여 데이터 핀(101)으로 출력한다. 또한, 읽기 동작시, 제2 스위칭부(120)는 상기 제어 신호가 더블 포트 모드를 나타내는 경우, 상기 클럭의 하강 에지(또는 상승 에지)에 응답하여 상기 제2 포트에 상응하는 제2 경로(130)의 제2 데이터 버퍼(144)를 통하여 메모리 셀 어레이(110)로부터 데이터를 읽어들여 데이터 핀(101)으로 출력한다.
상기 제1 컨트롤러(210) 및 제2 컨트롤러(220)는 동시에 메모리 장치(100)로 데이터 쓰기 요청을 할 수도 있고, 데이터 읽기 요청을 할 수도 있다. 또는, 상기 제1 컨트롤러(210)는 상기 메모리 장치(100)로 데이터 쓰기 요청을 하고, 제2 컨트롤러(220)는 상기 메모리 장치(100)로 데이터 읽기 요청을 할 수도 있음은 물론이다.
한편, 메모리 장치(100)는, 도 3에 도시된 바와 같이, 싱글 포트 모드 또는 듀얼 포트 모드를 지시하는 제어 신호를 수신하는 제어 핀을 포함하지 않고도 듀얼 포트 기능을 수행할 수도 있음은 물론이다.
도 4는 도 1의 메모리 장치의 본 발명의 일 실시예에 따른 듀얼 포트 동작을 설명하는 타이밍도이다.
도 4를 참조하면, 클럭의 하강 에지 및 상승 에지에 응답하여 데이터(또는 어드레스, 커맨드)를 제1 포트(port0; P0) 및 제2 포트(port1; P1)에 교대로 할당 한다.
예를 들어, 클럭의 하강 에지에 응답하여 데이터(또는 어드레스, 커맨드)를 제1 포트(port0)에 할당하고, 클럭의 상승 에지에 응답하여 데이터(또는 어드레스, 커맨드)를 제2 포트(port1)에 할당함으로써 듀얼 포트 기능을 구현할 수 있다.
구체적으로, 쓰기 동작시, 클럭의 상승 에지에 대응하는 t1 구간에서 데이터 핀(DQ; 101)에서 출력되는 데이터는 '0'이고, 상기 데이터는 제2 포트(P1)에 할당되어 제2 포트(P1)에 '0'이 출력된다. 또한, 클럭의 하강 에지에 대응하는 t2 구간에서 데이터 핀(DQ; 101)에서 출력되는 데이터는 '1'이고, 상기 데이터는 제1 포트(P0)에 할당되어 제1 포트(P0)에 '1'이 출력된다.
읽기 동작시에는, 클럭의 상승 에지에 대응하는 t1 구간에서 제2 포트(P1)의 데이터 '0'이 데이터 핀(DQ; 101)으로 출력된다. 또한, 클럭의 하강 에지에 대응하는 t2 구간에서 제1 포트(P0)의 데이터 '1'이 데이터 핀(DQ; 101)으로 출력된다.
도 4에서는 데이터 핀을 통해 수신한 데이터를 2개의 포트로 할당하는 과정에 대해 설명하였지만, 커맨드/어드레스 핀을 통해 수신한 커맨드(또는 어드레스)에 대해 포트 P0 및 P1을 할당하는 과정도 동일하게 설명할 수 있다.
도 5는 도1의 메모리 장치의 본 발명의 다른 실시예에 따른 듀얼 포트 동작을 설명하는 타이밍도이다.
도 5를 참조하면, 예를 들어, 제2 포트(P1)에서 요구되는 대역폭이 제1 포트(P0)에서 요구되는 대역폭보다 3배 많은 경우 클럭의 하강 에지 및 상승 에지에 응답하여 데이터(또는 어드레스, 커맨드)가 P1-P1-P1-P0-P1-P1-P1-P0 순으로 포트에 할당된다. 또는, 제2 포트(P1)에서 요구되는 대역폭이 제1 포트(P0)에서 요구되는 대역폭보다 2배 많은 경우에는 클럭의 하강 에지 및 상승 에지에 응답하여 데이터(또는 어드레스, 커맨드)가 P1-P1-P0-P1-P1-P0 순으로 포트에 할당될 수 있다.
구체적으로, 쓰기 동작시, 데이터(또는 어드레스, 커맨드)를 P1-P1-P1-P0-P1-P1-P1-P0 순으로 포트에 할당할 경우, 클럭의 연속된 상승 에지, 하강 에지, 상승 에지에 대응하는 t1, t2, t3 구간에서 데이터 핀(DQ; 101)에서 출력되는 데이터는 각각 '0', '1', '1'이고, 상기 데이터는 모두 제2 포트(P1)에 할당되어 제2 포트(P1)에 '0', '1', '1'이 출력된다. 또한, 클럭의 다음 하강 에지에 대응하는 t4 구간에서 데이터 핀(DQ; 101)에서 출력되는 데이터는 '0'이고, 상기 데이터는 제1 포트(P0)에 할당되어 제1 포트(P0)에 '0'이 출력된다.
읽기 동작시에는, 데이터(또는 어드레스, 커맨드)를 P1-P1-P1-P0-P1-P1-P1-P0 순으로 포트로부터 읽어들이며, 클럭의 연속된 상승 에지, 하강 에지, 상승 에지에 대응하는 t1, t2, t3 구간에서 제2 포트(P1)의 데이터 '0', '1', '1'이 데이터 핀(DQ; 101)으로 출력된다. 또한, 클럭의 하강 에지에 대응하는 t4 구간에서 제1 포트(P0)의 데이터 '0'이 데이터 핀(DQ; 101)으로 출력된다.
도 6은 본 발명의 일실시예에 따른 듀얼 포트 기능을 가진 메모리 장치를 액세스하는 과정을 설명하기 위한 블록도이다.
도 6을 참조하면, 제1 컨트롤러(210) 및 제2 컨트롤러(220)로부터 동시에 메모리 장치(100) 액세스 요청(쓰기 동작)이 발생하는 경우, 메모리 장치(100)는 클럭의 하강 에지에 응답하여 제1 컨트롤러(210)로부터 제공된 데이터(또는 커맨드, 메모리 어드레스)를 데이터 핀(또는 커맨드/어드레스 핀)으로 수신하고 제1 경로(130)를 통하여 메모리 셀 어레이(110)에 저장한다. 또는, 제1 컨트롤러(210) 및 제2 컨트롤러(220)로부터 동시에 메모리 장치(100) 액세스 요청(읽기 동작)이 발생하는 경우, 메모리 장치(100)는 클럭의 하강 에지에 응답하여 메모리 셀 어레이(110)로부터 읽은 데이터를 제1 경로(130)를 통하여 데이터 핀으로 출력하고, 상기 데이터 핀으로 출력된 데이터는 제1 컨트롤러(210)로 전송된다.
또한, 제1 컨트롤러(210) 및 제2 컨트롤러(220)로부터 동시에 메모리 장치(100) 액세스 요청(쓰기 동작)이 발생하는 경우, 메모리 장치(100)는 클럭의 상승 에지에 응답하여 제2 컨트롤러(230)로부터 제공된 상기 데이터(또는 커맨드, 메모리 어드레스)를 데이터 핀(또는 커맨드/어드레스 핀)으로 수신하고 제2 경로(140)를 통하여 메모리 셀 어레이(110)에 저장한다. 또는, 제1 컨트롤러(210) 및 제2 컨트롤러(220)로부터 동시에 메모리 장치(100) 액세스 요청(읽기 동작)이 발생하는 경우, 메모리 장치(100)는 클럭의 상승 에지에 응답하여 메모리 셀 어레이(110)로부터 읽은 데이터를 제2 경로(140)를 통하여 데이터 핀으로 출력하고, 상기 데이터 핀으로 출력된 데이터는 제2 컨트롤러(230)로 전송된다.
도 7은 본 발명의 또 다른 실시예에 따른 듀얼 포트 기능을 가진 메모리 장치와 제어 장치를 나타내는 블록도이다.
도 7을 참조하면, 제어 장치(700)는 다수의 기능 블록들, 즉 다수의 컨트롤러들, 즉 제1 컨트롤러 블록(710), 제2 컨트롤러 블록(720), ..., 제N 컨트롤러 블록(750)을 포함한다. 각 컨트롤러 블록(710, 720, ..., 750)은 각각 두 개의 컨트 롤러들(712, 714; 722, 724; 752, 754)로 이루어질 수 있다. 예를 들어, 상기 각 컨트롤러는 베이스 밴드 블록, 게임 블록, 카메라 블록 또는 음악 블록에 대응될 수 있다.
선택부(790)는 상기 복수의 컨트롤러들로부터의 메모리 액세스 요청을 수신하고, 상기 메모리 액세스를 요청한 컨트롤러로부터 커맨드(또는 어드레스) 및 데이터를 수신하여 커맨드/어드레스 핀 및 데이터 핀을 통하여 메모리 장치(100)로 전송한다.
각 컨트롤러는 동시에 메모리 장치(100)를 액세스할 가능성이 높은 두 개의 컨트롤러들이 한조가 되어 하나의 컨트롤러 블록을 구성할 수 있다. 예를 들어, 음악 처리를 하는 컨트롤러와 카메라 관련된 처리를 하는 컨트롤러가 하나의 컨트롤러 블록을 구성할 수 있다. 또한, 예를 들어, 게임 처리를 하는 컨트롤러와 음악 관련된 처리를 하는 컨트롤러가 하나의 컨트롤러 블록을 구성할 수 있다.
메모리 장치(100)의 구성 및 동작은 전술한 실시예들에서 이미 설명하였으므로 설명은 생략한다.
상기와 같은 메모리 장치 및 메모리 장치의 듀얼 포트 동작 방법에 따르면, 모바일 응용 장치에서 동시에 적어도 두 개의 메모리 액세스 요청시, 클럭의 상승 에지 및 하강 에지에 각각 제1 포트 및 제2 포트를 할당함으로써 메모리 장치의 핀 수의 증가 없이 듀얼 포트를 구현할 수 있다. 또한, 핀 수 증가 없이 듀얼 포트를 구현함으로써 소비전력이 감소될 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (18)

  1. 데이터 핀을 통하여 전송된 데이터를 클럭의 선단부에 응답하여 제1 포트에 할당하고, 상기 클럭의 후단부에 응답하여 제2 포트에 할당하는 스위칭부;
    상기 제1 포트에 할당된 제1 데이터를 전송하는 제1 경로;
    상기 제2 포트에 할당된 제2 데이터를 전송하는 제2 경로;
    상기 제1 및 제2 경로를 통하여 전송된 제1 데이터 및 제2 데이터를 저장하는 메모리 셀 어레이를 포함하는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서, 상기 스위칭부는 쓰기 동작시 커맨드/어드레스 핀을 통하여 전송된 쓰기 커맨드 및 어드레스를 상기 클럭의 선단부에 응답하여 상기 제1 신호 경로로 제공하고 상기 데이터 핀을 통하여 전송된 상기 데이터 신호를 상기 클럭의 선단부에 응답하여 상기 제1 포트에 할당하는 것을 특징으로 하는 메모리 장치.
  3. 제1항에 있어서, 상기 스위칭부는 상기 쓰기 동작시 상기 커맨드/어드레스 핀을 통하여 전송된 쓰기 커맨드 및 어드레스를 상기 클럭의 후단부에 응답하여 상기 제2 신호 경로로 제공하고 상기 데이터 핀을 통하여 전송된 상기 데이터 신호를 상기 클럭의 후단부에 응답하여 상기 제2 포트에 할당하는 것을 특징으로 하는 메모리 장치.
  4. 제1항에 있어서, 상기 스위칭부는 읽기 동작시 상기 클럭의 선단부에 응답하여 상기 제1 경로를 통하여 상기 제1 데이터를 상기 데이터 핀으로 제공하는 것을 특징으로 하는 메모리 장치.
  5. 제1항에 있어서, 상기 스위칭부는 읽기 동작시 상기 클럭의 후단부에 응답하여 상기 제2 경로를 통하여 상기 제2 데이터를 상기 데이터 핀으로 제공하는 것을 특징으로 하는 메모리 장치.
  6. 제1항에 있어서, 상기 스위칭부는 상기 제1 포트 및 상기 제2 포트에서 요구되는 대역폭에 기초하여 상기 데이터를 상기 제1 포트 및 상기 제2 포트에 할당하는 빈도 수를 조절하는 것을 특징으로 하는 메모리 장치.
  7. 제6항에 있어서, 상기 스위칭부는 상기 제1 포트에서 요구되는 제1 대역폭이 상기 제1 포트에서 요구되는 제1 대역폭보다 큰 경우 상기 데이터를 상기 제1 포트에 할당하는 빈도 수가 상기 제2 포트에 할당하는 빈도 수보다 더 크도록 조절하는 것을 특징으로 하는 메모리 장치.
  8. 제1항에 있어서, 상기 스위칭부는 싱글 포트 모드 또는 더블 포트 모드를 지시하는 제어 신호에 응답하여 상기 제어 신호가 상기 더블 포트 모드를 지시하는 경우에 상기 데이터 핀을 통하여 전송된 데이터 신호를 클럭의 선단부에 응답하여 제1 포트에 할당하고, 상기 클럭의 후단부에 응답하여 제2 포트에 할당하는 것을 특징으로 하는 메모리 장치.
  9. 데이터 핀을 통하여 전송된 데이터 신호를 클럭의 선단부에 응답하여 제1 신호 경로로 제공하고, 상기 클럭의 후단부에 응답하여 제2 신호 경로로 제공하는 스위칭부;
    상기 제1 및 제2 경로를 통하여 전송된 데이터를 저장하는 메모리 셀 어레이를 포함하는 것을 특징으로 하는 메모리 장치.
  10. 제어 장치로부터 커맨드 및 어드레스를 입력받는 커맨드/어드레스 핀;
    상기 제어 장치와 데이터를 입출력하는 데이터 핀;
    상기 제어 장치로부터 클럭 신호를 제공받는 클럭 핀;
    상기 데이터 핀을 통하여 전송된 데이터 신호를 상기 클럭의 선단부에 응답하여 제1 포트에 할당하고, 상기 클럭의 후단부에 응답하여 제2 포트에 할당하는 스위칭부;
    상기 제1 포트에 할당된 제1 데이터를 전송하는 제1 경로;
    상기 제2 포트에 할당된 제2 데이터를 전송하는 제2 경로; 및
    상기 제1 및 제2 경로를 통하여 전송된 제1 데이터 및 제2 데이터를 저장하는 메모리 셀 어레이를 포함하는 것을 특징으로 하는 메모리 장치.
  11. 제10항에 있어서, 싱글 포트 모드 또는 더블 포트 모드를 지시하는 제어 신호를 입력받는 제어 핀을 더 포함하는 것을 특징으로 하는 메모리 장치.
  12. 적어도 2개의 컨트롤러들을 포함하는 제어 장치로부터 메모리 장치의 동시 액세스 요구가 있는 경우 데이터 핀을 통하여 전송된 데이터 신호를 클럭의 선단부에 응답하여 제1 포트에 할당하고 상기 데이터 신호를 상기 클럭의 후단부에 응답하여 제2 포트에 할당하는 단계;
    상기 제1 포트에 할당된 제1 데이터를 제1 경로를 통하여 메모리 셀 어레이로 제공하여 저장하는 단계; 및
    상기 제2 포트에 할당된 제2 데이터를 제2 경로를 통하여 상기 메모리 셀 어레이로 제공하여 저장하는 단계를 포함하는 메모리 장치의 듀얼 포트 동작 방법.
  13. 제12항에 있어서, 상기 제1 포트에 할당하는 단계는 쓰기 동작시 커맨드/어드레스 핀을 통하여 전송된 쓰기 커맨드 및 어드레스를 상기 클럭의 선단부에 응답하여 상기 제1 신호 경로로 제공하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 듀얼 포트 동작 방법.
  14. 제12항에 있어서, 상기 제2 포트에 할당하는 단계는 쓰기 동작시 커맨드/어드레스 핀을 통하여 전송된 쓰기 커맨드 및 어드레스를 상기 클럭의 후단부에 응답하여 상기 제2 신호 경로로 제공하는 단계를 더 포함하는 것을 특징으로 하는 메모 리 장치의 듀얼 포트 동작 방법.
  15. 제12항에 있어서, 상기 제1 포트에 할당하는 단계는 읽기 동작시 상기 클럭의 선단부에 응답하여 상기 제1 경로를 통하여 상기 제1 데이터를 상기 데이터 핀으로 제공하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 듀얼 포트 동작 방법.
  16. 제12항에 있어서, 상기 제2 포트에 할당하는 단계는 읽기 동작시 상기 클럭의 후단부에 응답하여 상기 제2 경로를 통하여 상기 제2 데이터를 상기 데이터 핀으로 제공하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 듀얼 포트 동작 방법.
  17. 제12항에 있어서, 상기 제2 및 제2 포트에 할당하는 단계는 상기 제1 포트 및 상기 제2 포트에서 요구되는 대역폭에 기초하여 상기 데이터를 상기 제1 포트 및 상기 제2 포트에 할당하는 빈도 수를 조절하는 것을 특징으로 하는 메모리 장치의 듀얼 포트 동작 방법.
  18. 제17항에 있어서, 상기 제1 및 제2 포트에 할당하는 단계는 상기 제1 포트에서 요구되는 제1 대역폭이 상기 제1 포트에서 요구되는 제1 대역폭보다 큰 경우 상기 데이터를 상기 제1 포트에 할당하는 빈도가 상기 제2 포트에 할당하는 빈도보다 더 크도록 조절하는 것을 특징으로 하는 메모리 장치의 듀얼 포트 동작 방법.
KR1020040091223A 2004-11-10 2004-11-10 메모리 장치 및 메모리 장치의 듀얼 포트 동작 방법 KR100609265B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020040091223A KR100609265B1 (ko) 2004-11-10 2004-11-10 메모리 장치 및 메모리 장치의 듀얼 포트 동작 방법
JP2005291497A JP4527643B2 (ja) 2004-11-10 2005-10-04 メモリ装置及びメモリ装置の動作方法
US11/258,766 US7286415B2 (en) 2004-11-10 2005-10-26 Semiconductor memory devices having a dual port mode and methods of operating the same
TW094139493A TWI340395B (en) 2004-11-10 2005-11-10 Semiconductor memory devices having a dual port mode and methods of operating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040091223A KR100609265B1 (ko) 2004-11-10 2004-11-10 메모리 장치 및 메모리 장치의 듀얼 포트 동작 방법

Publications (2)

Publication Number Publication Date
KR20060043911A true KR20060043911A (ko) 2006-05-16
KR100609265B1 KR100609265B1 (ko) 2006-08-09

Family

ID=36316173

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040091223A KR100609265B1 (ko) 2004-11-10 2004-11-10 메모리 장치 및 메모리 장치의 듀얼 포트 동작 방법

Country Status (4)

Country Link
US (1) US7286415B2 (ko)
JP (1) JP4527643B2 (ko)
KR (1) KR100609265B1 (ko)
TW (1) TWI340395B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100849508B1 (ko) * 2007-02-27 2008-07-31 엠텍비젼 주식회사 바이패스 구조를 갖는 듀얼 포트 메모리
US8131897B2 (en) 2006-11-29 2012-03-06 Samsung Electronics Co., Ltd. Semiconductor memory device inputting and outputting a plurality of data length formats and method thereof

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7349285B2 (en) * 2005-02-02 2008-03-25 Texas Instruments Incorporated Dual port memory unit using a single port memory core
US7397726B1 (en) * 2006-04-07 2008-07-08 Altera Corporation Flexible RAM clock enable
WO2009131542A1 (en) * 2008-04-23 2009-10-29 Drone Technology Pte Ltd Module for data acquisition and control in a sensor/control network
TW201044371A (en) * 2009-06-15 2010-12-16 Novatek Microelectronics Corp Memory architecture of display device and reading method thereof
US9836404B2 (en) * 2015-08-14 2017-12-05 Netapp, Inc. Write mirroring to storage class memory devices
US9779813B2 (en) * 2015-09-11 2017-10-03 Macronix International Co., Ltd. Phase change memory array architecture achieving high write/read speed
US10049709B2 (en) * 2015-12-31 2018-08-14 Arm Limited Port modes for use with memory
WO2020117700A1 (en) 2018-12-03 2020-06-11 Rambus Inc. Dram interface mode with improved channel integrity and efficiency at high signaling rates

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4698753A (en) * 1982-11-09 1987-10-06 Texas Instruments Incorporated Multiprocessor interface device
JPS6455794U (ko) 1987-10-01 1989-04-06
JP2572292B2 (ja) * 1990-05-14 1997-01-16 株式会社小松製作所 非同期データ伝送装置
JPH04163784A (ja) * 1990-10-26 1992-06-09 Toshiba Corp 半導体メモリ
DE4129809C2 (de) * 1991-01-28 2000-08-17 Bosch Gmbh Robert Mehrrechnersystem
JP2719852B2 (ja) * 1991-03-07 1998-02-25 三菱電機株式会社 半導体記憶装置およびそれからのデータ読出方法
JP2673390B2 (ja) * 1991-03-13 1997-11-05 三菱電機株式会社 マルチポートメモリ
JPH07105146A (ja) * 1993-10-01 1995-04-21 Toyota Motor Corp 共有メモリ装置
KR0123239B1 (ko) * 1994-07-06 1997-11-26 김주용 선입선출방식(fifo) 메모리
JPH08279292A (ja) * 1995-04-04 1996-10-22 Matsushita Electric Ind Co Ltd マルチポートメモリ装置
JPH09320271A (ja) * 1996-05-28 1997-12-12 Fujitsu Ltd 半導体記憶装置
US5781480A (en) 1997-07-29 1998-07-14 Motorola, Inc. Pipelined dual port integrated circuit memory
US6233659B1 (en) * 1998-03-05 2001-05-15 Micron Technology, Inc. Multi-port memory device with multiple modes of operation and improved expansion characteristics
US6262936B1 (en) 1998-03-13 2001-07-17 Cypress Semiconductor Corp. Random access memory having independent read port and write port and process for writing to and reading from the same
JP2000090696A (ja) * 1998-07-17 2000-03-31 Mitsubishi Electric Corp 同期型半導体記憶装置
US6240038B1 (en) * 2000-02-21 2001-05-29 Hewlett Packard Company Low area impact technique for doubling the write data bandwidth of a memory array
EP1564748B1 (en) 2000-12-20 2008-01-09 Fujitsu Limited Multi-port memory based on DRAM core
JP2002312233A (ja) 2001-04-09 2002-10-25 Hitachi Ltd 信号処理装置
JP2004101242A (ja) * 2002-09-05 2004-04-02 Oki Electric Ind Co Ltd 半導体集積回路
KR100501847B1 (ko) 2002-12-28 2005-07-20 매그나칩 반도체 유한회사 유사 이중 포트 메모리 제어 장치 및 그 제어 방법
US6809983B2 (en) 2003-03-25 2004-10-26 Lsi Logic Corporation Clock generator for pseudo dual port memory
US7917673B2 (en) * 2003-09-20 2011-03-29 Samsung Electronics Co., Ltd. Communication device and method having a shared local memory
US7349285B2 (en) * 2005-02-02 2008-03-25 Texas Instruments Incorporated Dual port memory unit using a single port memory core

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8131897B2 (en) 2006-11-29 2012-03-06 Samsung Electronics Co., Ltd. Semiconductor memory device inputting and outputting a plurality of data length formats and method thereof
KR100849508B1 (ko) * 2007-02-27 2008-07-31 엠텍비젼 주식회사 바이패스 구조를 갖는 듀얼 포트 메모리

Also Published As

Publication number Publication date
KR100609265B1 (ko) 2006-08-09
US20060098519A1 (en) 2006-05-11
TWI340395B (en) 2011-04-11
US7286415B2 (en) 2007-10-23
TW200703365A (en) 2007-01-16
JP4527643B2 (ja) 2010-08-18
JP2006139897A (ja) 2006-06-01

Similar Documents

Publication Publication Date Title
JP4527643B2 (ja) メモリ装置及びメモリ装置の動作方法
KR101600447B1 (ko) 구성 가능한 대역폭 메모리 장치들 및 방법들
US7984246B1 (en) Multicore memory management system
CN110162486B (zh) 存储器装置、包括其的存储器系统和高带宽存储器装置
US7450461B2 (en) Semiconductor memory device and transmission/reception system provided with the same
KR100847968B1 (ko) 컴퓨팅 시스템, 전자 통신 디바이스, 컴퓨팅 시스템 운영 방법 및 정보 처리 방법
KR20090102809A (ko) 직렬로 상호접속된 장치들에 대한 ｉｄ 생성 기기 및 방법
JP2016514329A (ja) 可変レイテンシーメモリ動作用装置および方法
JP2006313538A (ja) メモリモジュール及びメモリシステム
US20090254715A1 (en) Variable partitioned blocks in shared memory
WO2005101417A1 (en) Memory with single and dual mode access
KR20150064132A (ko) 가변 폭 명령/주소 버스
JP2005259320A (ja) パーシャル・デュアル・ポート・メモリ及び該メモリを用いた電子機器
KR20020080235A (ko) 반도체 기억 장치
US7356654B2 (en) Flexible multi-area memory and electronic device using the same
US9202541B2 (en) Semiconductor apparatus configured to reduce data processing performance
US20120250445A1 (en) Semiconductor apparatus
US7898880B2 (en) Dual port memory device, memory device and method of operating the dual port memory device
US9817759B2 (en) Multi-core CPU system for adjusting L2 cache character, method thereof, and devices having the same
US7830740B2 (en) Semiconductor memory device having selectable transfer modes
KR100746364B1 (ko) 메모리 공유 방법 및 장치
KR101560015B1 (ko) 메모리 영역으로의 복수의 프로세서의 액세스를 제어하는 방법 및 상기 방법을 구현하기 위한 메시지 메모리를 구비한 통신 모듈
JP2000172524A (ja) 半導体記憶装置
KR20000035167A (ko) 메모리, 메모리 어드레스 전송 방법 및 메모리 인터페이스
KR20030091816A (ko) 프리페치 구조를 사용하는 집적 메모리와 그 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130701

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140630

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee