KR20060028856A - 단차피복성을 향상시킨 반도체 웨이퍼 및 그 제조방법 - Google Patents

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Abstract

칩의 크기를 증가시키지 않으면서 내재된 구조물을 외부의 환경으로부터 충분하게 보호할 수 있는 단차피복성이 향상된 반도체 웨이퍼 및 그 제조방법에 대해 개시한다. 그 웨이퍼 및 제조방법은 적어도 하나의 리세스 영역을 포함하는 스크라이브 라인이 형성된 층간절연막과 스크라이브 라인과 소정거리 만큼 이격되어 상기 층간절연막 상에 형성되고 경사진 측면을 갖는 스페이서 형상의 도전라인 및 도전라인의 측면과 상기 리세스 영역의 적어도 일측면을 덮는 보호막을 형성한다.
단차피복성, 보호막, 경사진 도전라인, 스크라이브 라인

Description

단차피복성을 향상시킨 반도체 웨이퍼 및 그 제조방법{Semiconductor wafer with improved step coverage and fabrication method of the same}
도 1은 스크라이브 라인의 가장자리를 덮는 보호막으로 피복된 종래의 칩 또는 다이를 나타낸 단면도이다.
도 2는 미국등록특허 5,300,816에 개시된 일례를 설명하기 위해 나타낸 도면이다.
도 3 내지 도 11은 본 발명의 제1 실시예에 의한 단차피복성을 향상시킨 반도체 웨이퍼의 제조방법을 나타낸 단면도들이다.
도 12 및 도 13은 본 발명의 제2 실시예에 의한 단차피복성을 향상시킨 반도체 웨이퍼의 제조방법을 나타낸 단면도들이다.
도 14 및 도 15는 본 발명의 제3 실시예에 의한 단차피복성을 향상시킨 반도체 웨이퍼의 제조방법을 나타낸 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
108, 208, 308; 제1 도전라인
120a, 220a, 320a; 제2 도전라인
130a, 230a 330a; 제1 보호막
140, 240, 340; 제2 보호막
136; 제1 리세스 영역
238; 제2 리세스 영역
336; 제3 리세스 영역
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 스크라이브 라인의 가장자리를 덮는 보호막의 단차피복성을 향상시킨 반도체 웨이퍼 및 그 제조방법에 관한 것이다.
반도체 웨이퍼의 제조공정에 있어서, 반도체 웨이퍼는 웨이퍼의 표면에 형성된 스크라이브 라인에 의해 정의된 복수개의 칩 또는 다이로 구분된다. 웨이퍼는 예를 들어, 다이아몬드 날 커터(diamond-tipped cutter)에 의해 스크라이브 라인을 따라 잘려서 각각의 칩 및 다이로 분리된다.
도 1은 스크라이브 라인의 가장자리를 덮는 보호막으로 피복된 종래의 칩 또는 다이를 나타낸 단면도이다.
도 1을 참조하면, 도전영역(12)을 내재한 기판(10) 상에 스크라이브 라인(SL)의 폭만큼 이격되어 도전라인(18)을 포함한 다층의 패턴이 형성된다. 기판(10)은 다층의 패턴(미도시)을 포함할 수 있다. 도전라인(18)은 콘택플러그(16)에 의해 도전영역(12)과 연결되며 제1 층간절연막(14) 상에 패턴화된다. 도전라인(18)을 덮는 제2 층간절연막(20)의 상부면 및 스크라이브 라인(SL)을 한정하는 제1 층간절연 막(14) 및 제2 층간절연막(20)의 측면은 보호막(22)에 의해 피복된다.
그런데, 보호막(22)은 내재된 다양한 구조물을 외부의 환경으로부터 보호하고, 후속공정, 예를 들어 패키지 공정에서 발생하는 충격을 흡수한다. 이를 위해서, 보호막(22)은 제2 층간절연막(20)의 상부면, 제1 층간절연막(14), 제2 층간절연막(20)의 측면 및 스크라이브 라인(SL)의 표면에 밀착되어야 한다. 그러나, 종래의 보호막(22)은 급격한 단차를 가진 구조물, 예를 들어 제1 층간절연막(14)과 제2 층간절연막(20)을 덮으므로, 스크라이브 라인(SL) 상에 제대로 밀착되지 않고 리프팅되는 현상(a)이 일어난다. 또한, 급격한 단차를 가진 구조물로 인하여 제2 층간절연막(20)의 상단 에지부분은 보호막(22)으로 덮이지 않고 외부로 드러나기도 한다(b).
보호막(22)의 피복이 완전히 못하면, 후속공정, 예를 들어 패키지 공정에서 발생하는 충격에 의해 취약한 부분에서 크랙이 발생한다. 구체적으로, 보호막(22)의 충격의 흡수력이 감소하여, 리드 프레임 등에 의해 발생한 충격에 의해 제2 층간절연막(20) 및 제1 층간절연막(14)에 균열이 발생한다. 특히, 외부로 드러난 제2 층간절연막(20)의 상단 에지부분은 외부의 충격에 의해 쉽게 파손된다. 보호막(22)이 리프팅되거나 층간절연막들(14, 20)이 균열이 발생하면, KOH 신뢰도 측정이나 PCT(Pressure Cooker Test) 등에서 야기되는 화학물질이나 습기 등이 보호막(22) 내부의 구조물로 침투하여 소자에 치명적인 결함을 안겨준다.
보호막의 단차피복성을 증가시키기 위한 방법이 미국등록특허 5,300,816에 개시되어 있다. 도 2는 상기 등록특허에 개시된 일례를 설명하기 위해 나타낸 도면 이다.
도 2를 참조하면, 소자분리막(52)이 형성된 반도체 기판(50) 상에 스크라이브 라인(SL)에 사이에 두고 다층패턴(MS)을 형성한다. 다층패턴(MS)은 도전막(61, 63, 65)과 절연막(62, 64)이 점진적으로 길이가 감소되면서 교대로 적층된다. 구체적으로, 최상층의 도전막(61)의 길이가 L1이라면 다음 층은 L2만큼 더한 길이를 갖도록 형성된다. 이와 같은 과정을 반복하여 형성된 다층패턴(MS)의 측면 프로파일은 경사지게 된다. 측면 프로파일을 경사지게 함으로써, 기판(50)에 형성된 구조물을 덮는 다층패턴(MS)의 단차피복성은 크게 향상된다.
그런데, 상기 다층패턴(MS)은 여러 번의 증착공정과 사진식각공정을 거쳐야 하므로 공정이 복잡해진다. 또한, 도전막(61, 63, 65)의 길이와 절연막(62, 64)의 길이는 정밀하게 조절되어야 한다. 나아가, 다층패턴(MS)이 형성된 공간은 결국 칩의 크기를 증가시킨다. 다층패턴(MS)으로 인하여 칩의 크기가 커지면, 소자의 집적화에 불리하다는 문제가 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 칩의 크기를 증가시키지 않으면서 내재된 구조물을 외부의 환경으로부터 충분하게 보호할 수 있는 단차피복성이 향상된 반도체 웨이퍼를 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 칩의 크기를 증가시키지 않으면서 내재된 구조물을 외부의 환경으로부터 충분하게 보호할 수 있는 단차 피복성이 향상된 반도체 웨이퍼의 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 웨이퍼는 적어도 하나의 리세스 영역을 포함하는 스크라이브 라인이 형성된 층간절연막과 상기 스크라이브 라인과 소정거리 만큼 이격되어 상기 층간절연막 상에 형성되고 경사진 측면을 갖는 도전라인 및 상기 도전라인의 측면과 상기 리세스 영역의 적어도 일측면을 덮는 보호막을 포함한다.
상기 스크라이브 라인은 동일한 폭을 유지하면서 평면적으로 확장될 수 있다. 상기 리세스 영역은 상기 스크라이브 라인을 정의하는 적어도 하나 이상의 측면을 가질 수 있다.
상기 도전라인은 상기 도전라인의 내측에 형성된 도전영역과 전기적으로 연결될 수 있으며, 상기 도전라인의 경사각은 40°내지 80°인 것이 바람직하다. 상기 도전라인의 하부면은 상기 층간절연막의 상부면에 밀착될 수 있다.
상기 보호막은 상기 보호막의 내측에 형성된 전기적 소자들을 내재하는 구조물의 상부면과 양측면을 감쌀 수 있다. 상기 보호막에 의해 덮이지 않는 상기 스크라이브 라인은 상기 웨이퍼의 외부를 향해 노출될 수 있다.
상기 보호막의 경사는 상기 보호막의 높이와 폭에 의해 결정될 수 있다. 상기 보호막의 높이는 상기 도전라인의 높이와 상기 리세스 영역의 측면의 높이를 합한 수직거리에 의해 결정될 수 있다. 상기 보호막의 폭은 상기 도전라인의 폭, 상기 도전라인의 측면과 상기 리세스 영역의 최단거리 및 상기 스크라이브 라인 상에 형성된 상기 보호막의 폭을 합한 수평거리일 수 있다. 이때, 상기 보호막의 하부면은 상기 스크라이브 라인의 상부면에 밀착될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 웨이퍼의 일례는 동일한 레벨의 저면을 갖는 제1 리세스 영역에 의해 정의된 스크라이브 라인이 포함된 제1 층간절연막과, 상기 스크라이브 라인과 소정의 거리만큼 이격되어 상기 제1 층간절연막 상에 형성된 제1 도전라인과, 상기 제1 도전라인의 하나의 측면과 상부면의 일부가 드러나도록 상기 제1 도전라인을 덮는 제2 층간절연막과, 상기 제1 도전라인의 드러난 부분과 상기 제2 층간절연막의 측면을 덮는 제2 도전라인과, 상기 제2 도전라인의 측면을 덮고 상기 리세스 영역의 측면과 동일한 측면 프로파일을 갖도록 연장된 제1 보호막 및 상기 제1 보호막의 측면 및 상기 제1 리세스 영역의 일측면을 덮고 상기 스크라이브 라인의 상부면에 밀착되는 제2 보호막을 포함한다.
상기 제1 층간절연막은 실리콘 산화막으로 이루어질 수 있다.
상기 제1 도전라인의 드러난 측면의 바깥쪽 하부의 상기 제1 층간절연막은 소정의 깊이만큼 제거되어 상기 제1 층간절연막의 상부면은 동일한 레벨을 이루면서 수평으로 확장될 수 있다. 상기 제1 도전라인은 알루미늄, 구리, 텅스텐, 몰리브덴, 및 도전성 금속질화막 중에 선택된 적어도 하나일 수 있다.
상기 제2 도전라인은 상기 제1 도전라인과 전기적으로 연결될 수 있다.
상기 제2 도전라인 측면의 경사는 상기 제2 도전라인의 폭과 높이에 의해 결정될 수 있다. 상기 제2 도전라인의 폭은 상기 제2 층간절연막의 측면과 상기 제2 도전라인의 바깥쪽 측면 사이의 수평거리일 수 있다. 상기 제2 도전라인의 높이는 상기 제1 도전라인의 측면 하부의 상기 제1 층간절연막의 측면의 높이, 상기 제1 도전라인의 측면의 높이 및 상기 제2 층간절연막의 측면의 높이를 합한 수직거리에 의해 결정될 수 있다. 상기 제1 도전라인의 드러난 상부면의 폭은 상기 제2 도전라인의 폭을 결정할 수 있다.
상기 제2 도전라인은 상기 제1 도전라인의 측면 하부의 상기 제1 층간절연막의 측면을 더 덮을 수 있다. 상기 제2 도전라인의 하부면은 상기 제1 층간절연막의 상부면에 밀착될 수 있다.
상기 제1 보호막은 실리콘 산화막/실리콘 질화막의 적층막일 수 있으며, 상기 실리콘 산화막은 HDP 산화막일 수 있다.
상기 제2 보호막은 열경화성 고분자 수지일 수 있으며, 바람직하게는 광감광성 폴리이미드 수지일 수 있다. 상기 제2 보호막 측면의 두께는 2㎛ 내지 20㎛일 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 웨이퍼의 다른 일례는 동일한 레벨의 저면을 갖으며 스크라이브 라인을 정의하는 제1 리세스 영역과 상기 제1 리세스 영역 상부를 소정의 폭만큼 확장된 제2 리세스 영역을 갖는 제1 층간절연막과, 상기 스크라이브 라인과 소정의 거리만큼 이격되어 상기 제1 층간절연막 상에 형성된 제1 도전라인과, 상기 제1 도전라인의 일측면과 상부면의 일부가 드러나도록 상기 제1 도전라인을 덮는 제2 층간절연막과, 상기 제1 도전라인의 드러난 부분과 상기 제2 층간절연막의 측면을 덮는 제2 도전라인과, 상기 제2 도전 라인의 측면을 덮고 상기 리세스 영역의 측면과 동일한 측면 프로파일을 갖도록 연장된 제1 보호막 및 상기 제1 보호막의 측면, 상기 제2 리세스 영역의 측면과 저면 및 상기 제1 리세스 영역의 일측면을 덮고 상기 스크라이브 라인의 상부면에 밀착되는 제2 보호막을 포함한다.
상기 제1 도전라인의 드러난 측면의 바깥쪽 하부의 상기 제1 층간절연막은 소정의 깊이만큼 제거되어 상기 제1 층간절연막의 상부면은 동일한 레벨을 이루면서 수평으로 확장될 수 있다.
상기 제2 도전라인의 경사는 상기 제2 도전라인의 폭과 높이에 의해 결정될 수 있다. 상기 제2 도전라인의 폭은 상기 제2 층간절연막의 측면과 상기 제2 도전라인의 바깥쪽 측면 사이의 수평거리일 수 있다. 상기 제2 도전라인의 높이는 상기 제2 도전라인이 형성된 부분의 상기 제1 도전라인의 측면 하부의 상기 제1 층간절연막의 측면의 높이, 상기 제1 도전라인의 측면의 높이 및 상기 제2 층간절연막의 측면의 높이를 합한 수직거리에 의해 결정될 수 있다. 상기 제1 도전라인의 드러난 상부면의 폭은 상기 제2 도전라인의 폭을 결정할 수 있다.
상기 제2 보호막은 열경화성 수지일 수 있으며, 바람직하게는 광감광성 폴리이미드 수지일 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 웨이퍼의 또 다른 일례는 복수개의 제3 리세스 영역을 포함하며 상기 제3 리세스 영역의 측면에 의해 정의되는 스크라이브 라인을 갖는 제1 층간절연막과, 상기 스크라이브 라인과 소정의 거리만큼 이격되어 상기 제1 층간절연막 상에 형성된 제1 도전라인과, 상기 제1 도전라인의 일측면과 상부면의 일부가 드러나도록 상기 제1 도전라인을 덮는 제2 층간절연막과, 상기 제1 도전라인의 드러난 부분과 상기 제2 층간절연막의 측면을 덮는 제2 도전라인과, 상기 제2 도전라인의 측면을 덮고 상기 리세스 영역의 측면과 동일한 측면 프로파일을 갖도록 연장된 제1 보호막 및 상기 제1 보호막의 측면 및 상기 제3 리세스 영역을 덮고 상기 스크라이브 라인의 상부면에 밀착되는 제2 보호막을 포함한다.
상기 제1 도전라인의 드러난 측면의 바깥쪽 하부의 상기 제1 층간절연막은 소정의 깊이만큼 제거되어 상기 제1 층간절연막의 상부면은 동일한 레벨을 이루면서 수평으로 확장될 수 있다.
상기 제2 도전라인의 경사는 상기 제2 도전라인의 폭과 높이에 의해 결정될 수 있다. 상기 제2 도전라인의 폭은 상기 제2 층간절연막의 측면과 상기 제2 도전라인의 바깥쪽 측면 사이의 수평거리일 수 있다. 상기 제2 도전라인의 높이는 상기 제2 도전라인이 형성된 부분의 상기 제1 도전라인의 측면 하부의 상기 제1 층간절연막의 측면의 높이, 상기 제1 도전라인의 측면의 높이 및 상기 제2 층간절연막의 측면의 높이를 합한 수직거리에 의해 결정될 수 있다. 상기 제1 도전라인의 드러난 상부면의 폭은 상기 제2 도전라인의 폭을 결정할 수 있다.
상기 제2 보호막은 열경화성 수지일 수 있으며, 바람직하게는 광감광성 폴리이미드 수지일 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 웨이퍼의 제조방법의 일례는 먼저 도전영역을 포함하는 제1 층간절연막을 형성한다. 그후, 상기 제1 층간절연막 상에 제1 도전라인 물질층을 패터닝하여 제1 도전라인을 형성한다. 상기 제1 도전라인의 상부면과 일측면을 노출시키는 제2 층간절연막을 형성한다. 상기 제2 층간절연막의 측면, 상기 제1 도전라인의 상부면과 측면 및 상기 제1 층간절연막의 노출된 부분을 덮어 경사진 측면을 갖는 제2 도전라인 물질층을 형성한다. 상기 제1 층간절연막의 상부면이 노출되도록 건식식각공정을 이용하여 상기 제2 도전라인을 패터닝한다. 상기 제2 도전라인 상에 스크라이브 라인을 정의하는 제1 보호막을 형성한다. 상기 제1 보호막을 식각마스크로 하여 퓨즈창을 형성하기 위한 식각공정 및 본딩패드를 형성하는 식각공정을 동시에 수행하여 상기 제1 층간절연막의 상부를 제거하여 동일한 저면을 갖는 제1 리세스 영역을 포함하는 스크라이브 라인을 형성한다. 상기 제1 보호막의 측면 및 상기 제1 리세스 영역의 측면을 덮는 제2 보호막을 피복한다.
상기 제2 도전라인의 경사는 상기 제1 도전라인의 상부면의 노출된 폭에 의해 결정될 수 있다.
상기 제1 도전라인의 상부면과 일측면을 노출시키는 제2 층간절연막을 형성하는 단계에 있어서, 상기 제1 도전라인의 일측면의 바깥쪽 하부의 상기 제1 층간절연막은 소정의 깊이만큼 제거되어, 상기 제1 층간절연막의 상부면은 동일한 레벨을 이루면서 수평으로 확장될 수 있다.
상기 제1 보호막은 HDP CVD 산화막/실리콘 질화막의 적층막일 수 있다.
상기 제2 보호막은 열경화성 수지일 수 있으며, 바람직하게는 광감광성 폴리이미드 수지일 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 웨이퍼의 제조방법의 다른 일례는 먼저 도전영역을 포함하는 제1 층간절연막을 형성한다. 그후, 상기 제1 층간절연막 상에 제1 도전라인 물질층을 패터닝하여 제1 도전라인을 형성한다. 상기 제1 도전라인의 상부면과 일측면을 노출시키는 제2 층간절연막을 형성한다. 상기 제2 층간절연막의 측면, 상기 제1 도전라인의 상부면과 측면 및 상기 제1 층간절연막의 노출된 부분을 덮어 경사진 측면을 갖는 제2 도전라인 물질층을 형성한다. 상기 제1 층간절연막의 상부면이 노출되도록 건식식각공정을 이용하여 상기 제2 도전라인을 패터닝한다. 상기 제2 도전라인 상에 스크라이브 라인을 정의하는 제1 보호막을 형성한다. 상기 제1 보호막을 식각마스크로 하여 퓨즈창을 형성하기 위한 식각공정을 수행하면서 상기 제1 층간절연막의 상부를 제거하여 동일한 저면을 갖는 제1 리세스 영역을 포함하는 스크라이브 라인을 형성한다. 상기 제1 리세스 영역의 상부에 본딩패드를 노출시키기 위한 식각공정을 수행하면서 상기 제1 보호막의 일부와 상기 제1 층간절연막의 일부를 제거하여 상기 제1 리세스 영역을 확장시킨 제2 리세스 영역을 형성한다. 상기 제1 보호막의 측면, 상기 제2 리세스 영역의 측면과 저면 및 상기 제1 리세스 영역의 측면을 덮는 제2 보호막을 피복한다.
상기 제2 도전라인의 경사는 상기 제1 도전라인의 상부면의 노출된 폭에 의해 결정될 수 있다.
상기 제1 도전라인의 상부면과 일측면을 노출시키는 제2 층간절연막을 형성하는 단계에 있어서, 상기 제1 도전라인의 일측면의 바깥쪽 하부의 상기 제1 층간 절연막은 소정의 깊이만큼 제거되어, 상기 제1 층간절연막의 상부면은 동일한 레벨을 이루면서 수평으로 확장될 수 있다.
상기 제1 보호막은 HDP CVD 산화막/실리콘 질화막의 적층막일 수 있다.
상기 제2 보호막은 열경화성 수지일 수 있으며, 바람직하게는 광감광성 폴리이미드 수지일 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 웨이퍼의 제조방법의 또 다른 일례는 먼저 도전영역을 포함하는 제1 층간절연막을 형성한다. 그후, 상기 제1 층간절연막 상에 제1 도전라인 물질층을 패터닝하여 제1 도전라인을 형성한다. 상기 제1 도전라인의 상부면과 일측면을 노출시키는 제2 층간절연막을 형성한다. 상기 제2 층간절연막의 측면, 상기 제1 도전라인의 상부면과 측면 및 상기 제1 층간절연막의 노출된 부분을 덮어 경사진 측면을 갖는 제2 도전라인 물질층을 형성한다. 상기 제1 층간절연막의 상부면이 노출되도록 건식식각공정을 이용하여 상기 제2 도전라인을 패터닝한다. 상기 제2 도전라인 상에 스크라이브 라인을 정의하는 제1 보호막을 형성한다. 상기 제1 보호막을 식각마스크로 하여 본딩패드를 형성하는 식각공정을 수행하면서 상기 제1 층간절연막의 상부를 식각한 다음, 퓨즈창을 형성하기 위한 식각공정을 수행하면서 상기 제1 층간절연막의 상부를 제거하여 복수개의 제3 리세스 영역을 포함하는 스크라이브 라인을 형성한다. 상기 제1 보호막의 측면 및 상기 제3 리세스 영역을 덮는 제2 보호막을 피복한다.
상기 제2 도전라인의 경사는 상기 제1 도전라인의 상부면의 노출된 폭에 의해 결정될 수 있다.
상기 제1 도전라인의 상부면과 일측면을 노출시키는 제2 층간절연막을 형성하는 단계에 있어서, 상기 제1 도전라인의 일측면의 바깥쪽 하부의 상기 제1 층간절연막은 소정의 깊이만큼 제거되어, 상기 제1 층간절연막의 상부면은 동일한 레벨을 이루면서 수평으로 확장될 수 있다.
상기 제1 보호막은 HDP CVD 산화막/실리콘 질화막의 적층막일 수 있다.
상기 제2 보호막은 열경화성 수지일 수 있으며, 바람직하게는 광감광성 폴리이미드 수지일 수 있다.
이하 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명한다. 다음에서 설명되는 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예들은 당분야에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다.
제1 실시예
도 3 내지 도 11은 본 발명의 제1 실시예에 의한 단차피복성을 향상시킨 반도체 웨이퍼의 제조방법을 나타낸 단면도들이다.
도 3을 참조하면, 기판(100) 상에는 도전영역(102)이 형성된다. 이때, 기판(100)은 반도체 웨이퍼일 수도 있고, 웨이퍼 상에 다층의 패턴들(미도시)이 형성되어 있을 수도 있다. 이어서, 기판(100)의 노출된 부분과 도전영역(102)은 제1 층간절연막(104)에 의해 덮인다. 제1 층간절연막(104)은 예를 들어 실리콘 산화막을 증착하여 형성할 수 있다.
도 4를 참조하면, 제1 층간절연막(104) 내에 형성된 도전영역(102)을 노출시키는 콘택홀(105)에 콘택플러그(106)를 채운 다음, 제1 층간절연막(104)의 상면과 동일한 레벨을 갖도록 콘택플러그(106)를 평탄화한다. 그후, 제1 도전라인 물질층(미도시)을 하부의 도전영역(102)과 전기적으로 연결되도록 평탄화된 콘택플러그(106) 및 제1 층간절연막(104) 상에 형성한다. 사진식각공정을 이용하여 제1 도전라인 물질층을 식각하여 제1 도전라인(108)을 형성한다. 여기서, 제1 도전라인(108)은 알루미늄, 구리, 텅스텐, 몰리브덴 및 티타늄질화막, 탄탈륨질화막 또는 텅스텐질화막과 같은 도전성 금속질화막 중에 선택된 적어도 하나의 층으로 이루어질 수 있다. 제1 도전라인(108)의 폭과 높이는 후속공정에서 형성되는 제2 도전라인(도 8의 120a)의 경사를 고려하여 결정될 수 있다. 필요한 경우, 제1 도전라인(108)은 다마신 공정을 이용하여 제1 층간절연막(104)의 상부에 형성할 수 있다.
도 5를 참조하면, 제1 도전라인(108)을 덮는 제2 층간절연막(110)을 제1 층간절연막(104)의 노출된 부분 및 제1 도전라인(108) 상에 형성한다. 제2 층간절연막(110)은 예를 들어 실리콘 산화막을 증착하여 형성할 수 있다. 제2 층간절연막(110)의 높이는 제2 도전라인(120a)의 경사를 고려하여 결정될 수 있다.
도 6을 참조하면, 제1 도전라인(108)의 일부를 노출시키는 제1 포토레지스트 패턴(150)을 제2 층간절연막(110)에 형성한다. 그 후, 제1 포토레지스트 패턴(15)의 형상대로 제2 층간절연막(110)을 제거하여, 제1 도전라인(108)의 일측면과 상부면의 일부를 노출시키는 제2 층간절연막 패턴(110a)을 형성한다. 이때, 제1 도전라인(108)의 일측면 하부의 제1 층간절연막(104)은 동시에 식각되어 일정한 깊이만큼 리세스될 수 있다. 즉, 제1 도전라인(108)의 노출된 측면의 바깥쪽 하부의 제1 층간절연막(104)은 일정한 깊이만큼 제거되고, 리세스된 제1 층간절연막(104)의 상부면은 동일한 레벨을 이루면서 수평으로 확장된다. 제2 층간절연막(110) 및 제1 층간절연막(104)은 희석된 HF 또는 NH4F, HF 및 탈이온수의 혼합액인 BOE(Buffered Oxide Etchant)를 이용하여 제거할 수 있다.
도 7을 참조하면, 제1 포토레지스트 패턴(150)은 통상의 방법, 예컨대 산소 플라즈마를 사용하여 에슁(ashing)한 다음 유기 스트립으로 제거한다. 이어서, 노출된 제1 도전라인(108)을 포함하는 제1 층간절연막(104)과 제2 층간절연막 패턴(110a)의 전면에 제2 도전라인 물질층(120)을 증착한다. 여기서, 제2 도전라인 물질층(120)은 알루미늄, 구리, 텅스텐, 몰리브덴 및 티타늄질화막, 탄탈륨질화막 또는 텅스텐질화막과 같은 도전성 금속질화막 중에 선택된 적어도 하나의 층으로 이루어질 수 있다.
도 8을 참조하면, 제2 도전라인 물질층(120) 상에 제2 도전라인(120a)을 정의하는 제2 포토레지스트 패턴(152)을 형성한다. 그후, 제2 포토레지스트 패턴(150)을 식각마스크로 하여 이방성 건식식각, 예를 들어 플라즈마 식각 또는 반응성 이온 에칭을 이용하여 제2 도전라인 물질층(120)을 제거하여 제2 도전라인(120a)을 형성한다. 이때, 제1 층간절연막(104)은 식각정지막의 역할을 한다. 이에 따라, 제2 도전라인(120a)은 제1 도전라인(108)의 측면 하부의 제1 층간절연막(104)의 측면, 제1 도전라인(108)의 노출된 부분 및 제2 층간절연막 패턴(110a)의 측면과 상부면을 덮는다. 즉, 제2 도전라인(120a)은 스페이서의 형상을 갖는다. 제2 도전라인(120a)은 제1 도전라인(108)을 통하여 내측에 형성된 도전영역(102)과 전기적으로 연결된다.
제2 도전라인(120a) 측면의 경사는 제2 도전라인(120a)의 폭(d1)과 높이(h1)에 의해 결정될 수 있다. 제2 도전라인(120a)의 폭(d1)은 제2 층간절연막 패턴(110a)의 측면과 제2 도전라인(120a) 바깥쪽 측면 사이의 수평거리일 수 있다. 특히, 제1 도전라인(108)의 노출된 상부면의 폭(d2)은 제2 도전라인(120a)의 폭(d1)을 결정할 수 있다. 제2 도전라인(120a)의 높이(h1)는 제1 도전라인(108)의 측면 하부의 제1 층간절연막(104)의 측면의 높이, 제1 도전라인(108)의 측면의 높이 및 제2 층간절연막 패턴(110a)의 측면의 높이를 합한 수직거리에 의해 결정될 수 있다.
본 발명의 제1 실시예에 의한 제2 도전라인(120a)의 경사각, 제2 도전라인(120a)의 밑면과 경사진 측면이 이루는 각은 40°내지 80°인 것이 바람직하다. 경사각이 40°보다 작으면 칩의 크기가 커지고, 경사각이 80°보다 크면 단차피복성이 저하될 수 있다. 이때, 제2 도전라인(120a)의 하부면은 제1 층간절연막(104)의 상부면에 밀착된다.
도 9를 참조하면, 제2 포토레지스트 패턴(152)을 통상의 방법, 예컨대 산소 플라즈마를 사용하여 에슁(ashing)한 다음 유기 스트립으로 제거한다. 이어서, 제2 도전라인(120a)과 제1 층간절연막(104) 상에 제1 보호막 물질층(130)을 증착한다. 제1 보호막 물질층(130)은 실리콘 산화막(132)/실리콘 질화막(134)의 적층막을 포 함하는 것이 바람직하다. 이때, 실리콘 산화막(132)은 제2 도전라인(120a)과 제1 층간절연막(104) 상에 증착되는 막질을 향상시키기 위하여 HDP(High Density Plasma) CVD 산화막이 바람직하다.
HDP CVD 공정은 CVD와 스퍼터링 방식에 의한 식각 방법이 결합된 기술로써, 물질막을 증착하기 위한 증착가스만이 챔버 내로 공급되는 것이 아니라, 증착되는 물질막을 스퍼터링 방식으로 식각할 수 있는 스퍼터링 가스도 챔버 내로 공급된다. 따라서, SiH4와 O2가 증착가스로써 챔버 내에 공급되고, 불활성 가스(예컨대, Ar 가스)가 스퍼터링 가스로써 챔버 내로 공급된다. 공급된 증착가스와 스퍼터링 가스의 일부는 고주파 전력에 의하여 챔버 내에 유발된 플라즈마에 의하여 이온화된다. 한편, 기판(100)이 로딩된 챔버 내의 웨이퍼척(예컨대, 정전척)에는 바이어스된 고주파 전력이 인가되기 때문에, 이온화된 증착가스 및 스퍼터링 가스는 기판(100)의 표면으로 가속된다. 가속된 증착가스 이온은 실리콘 산화막을 형성하고, 가속된 스퍼터링 가스이온은 증착된 실리콘 산화막을 스퍼터링한다. 이러한 방식에 의하여 증착되기 때문에 HDP 산화막(132)은 막질이 치밀하고 갭필 특성이 우수하다. 실리콘 질화막(134)은 후속의 공정에서 실리콘 산화막(132)이 더 이상 산화되지 않도록 하고, 제1 보호막(130a)의 절연 특성 및 방습 특성을 강화시킨다.
도 10을 참조하면, 제1 보호막 물질층(130) 상에 스크라이브 라인(SL)을 정의하는 제3 포토레지스트 패턴(154)을 형성한다. 그후, 제3 포토레지스트 패턴(154)의 형태대로 제1 보호막 물질층(130) 및 제1 층간절연막(104)을 순차적으로 식각한다. 실리콘 질화막(134)은 인산을 사용하여 제거하고, HDP CVD 산화막(132) 및 제1 층간절연막(104)은 희석된 HF 또는 NH4F, HF 및 탈이온수의 혼합액인 BOE(Buffered Oxide Etchant)를 이용하여 제거한다.
이에 따라, 제1 층간절연막(104)에는 스크라이브 라인(SL)을 정의하는 제1 리세스 영역(136)이 형성된다. 이때, 제1 리세스 영역(136)은 동일한 레벨의 저면을 갖으며, 제1 리세스 영역(136)의 양측면 사이의 거리는 스크라이브 라인(SL)의 폭을 정의한다. 스크라이브 라인(SL)은 동일한 폭을 유지하면서 평면적으로 확장된다. 이에 따라, 제1 보호막(130)은 스크라이브 라인(SL)에 대향하여 실리콘 산화막 패턴(132a)과 실리콘 질화막(134a)을 포함하는 제1 보호막(130a)이 된다.
본 발명의 제1 실시예에서의 식각공정은 와이어나 솔더볼 등을 융착시키기 위하여 퓨즈창(미도시)을 형성하는 식각공정(제1 식각공정)과 본딩패드(미도시)를 노출시키기 위한 식각공정(제2 식각공정)을 이용한다. 구체적으로, 제1 리세스 영역(136)은 퓨즈창을 형성하는 식각공정인 제1 식각공정과 본딩패드를 노출시키는 제2 식각공정을 동시에 수행하면서 형성된다. 즉, 제1 리세스 영역(136)은 별도의 식각공정을 수행하지 않고 기존의 식각공정을 이용하여 형성된다.
도 11을 참조하면, 제3 포토레지스트 패턴(150)을 제거한 다음 제1 보호막 패턴(130a) 및 스크라이브 영역(SL) 상에 제2 보호막(140)을 형성한다. 이때, 제2 보호막(140)은 제1 보호막(130a)의 상부면과 측면 및 제1 리세스 영역(136)의 측면을 덮으면서 스크라이브 라인(SL) 상부면 가장자리를 덮는다. 제2 보호막(140)에 의해 덮이지 않는 스크라이브 라인(SL)은 웨이퍼 외부를 향하여 노출된다. 제2 보호막(140)은 스핀코팅(spin coating)법에 의해 형성되는 것이 바람직하다. 이어서, 제2 보호막(140)은 소정의 열처리를 통하여 경화될 수 있다.
제2 보호막(140)은 내측에 형성된 구조물의 상부면과 양측면을 감쌀 수 있다. 제2 보호막(140)의 측면의 경사는 제2 보호막(140)의 높이(h2)와 폭(d3)에 따라 결정될 수 있다. 제2 보호막(140)의 높이(h2)는 제2 도전라인(120a)의 높이(h1)와 제1 리세스 영역(136)의 측면의 높이를 합한 수직거리에 의해 결정될 수 있다. 제2 보호막(140)의 폭(d3)은 제2 도전라인(120a)의 폭(d1), 제2 도전라인(120a)의 측면과 제1 리세스 영역(136)의 최단거리 및 스크라이브 라인(SL)을 덮는 제2 보호막(140)의 폭을 합한 수평거리일 수 있다. 즉, 제2 보호막(140) 측면의 경사는 제2 도전라인(120a)의 폭(d1)과 높이(h1)에 의해 조절된다. 나아가, 제2 도전라인(120a)과 접촉되는 제1 도전라인(108) 상부면의 폭(d2)은 제2 보호막(140)이 경사를 조절하는 데 중요한 역할을 한다. 제2 보호막(140)의 하부면은 스크라이브 라인(SL)의 상부면에 밀착된다.
본 발명의 제1 실시예에 의하면, 제2 도전라인(120a) 측면의 경사에 의하여 제2 보호막(140) 측면은 경사를 이루게 된다. 제2 보호막(140)의 측면을 경사지게 함으로써, 제2 보호막(140)은 스크라이브 라인(SL)에 충분하게 밀착된다. 또한, 제2 층간절연막 패턴(110a) 상단 에지부분을 제2 도전라인(120a)으로 경사지게 덮으므로 제2 보호막(140)은 균일한 두께로 피복될 수 있다. 따라서, 제2 보호막(120a)은 습기와 같은 외부환경이나 스트레스로부터 내재된 패턴들을 충분하게 보호할 수 있다. 또한, 종래의 거의 수직한 경사와 급격한 단차를 가진 구조물의 측면의 경사를 완만하게 하는 데 불과하므로, 본 발명의 제1 실시예에 의한 반도체 칩의 크기는 종래와 동일하게 유지할 수 있다.
여기서, 제2 보호막(140)은 열경화성 고분자 수지인 것이 바람직하고, 광감광성 폴리이미드(Photosensitive Polyimide) 수지가 더욱 바람직하다. 또한 제2 보호막(140) 측면의 두께는 2㎛ 내지 20㎛일 수 있다.
제2 실시예
도 12 및 도 13은 본 발명의 제2 실시예에 의한 단차피복성을 향상시킨 반도체 웨이퍼의 제조방법을 나타낸 단면도들이다. 제2 도전라인(220a)의 전면과 제1 층간절연막(204)의 상부면에 제1 보호막 패턴(230a)을 형성하는 과정은 도 3 내지 도 9를 참조하여 설명한 제1 실시예에서와 동일하다.
본 발명의 제2 실시예에 의한 제2 도전라인(220a) 측면의 경사는 제2 도전라인(220a)의 폭(d1)과 높이(h1)에 의해 결정될 수 있다. 제2 도전라인(220a)의 폭(d1)은 제2 층간절연막 패턴(210a)의 측면과 제2 도전라인(220a) 바깥쪽 측면 사이의 수평거리일 수 있다. 특히, 제1 도전라인(208)의 노출된 상부면의 폭(d2)은 제2 도전라인(220a)의 폭(d1)을 결정할 수 있다. 제2 도전라인(220a)의 높이(h1)는 제1 도전라인(208)의 측면 하부의 제1 층간절연막(104)의 측면의 높이, 제1 도전라인(208)의 측면의 높이 및 제2 층간절연막 패턴(210a)의 측면의 높이를 합한 수직거리에 의해 결정될 수 있다.
본 발명의 제2 실시예에 의한 제2 도전라인(220a)의 경사각, 제2 도전라인 (220a)의 밑면과 경사진 측면이 이루는 각은 40°내지 80°인 것이 바람직하다. 경사각이 40°보다 작으면 반도체 칩의 크기가 커지고, 경사각이 80°보다 크면 단차피복성이 저하될 수 있다. 제2 도전라인(220a)의 하부면은 제1 층간절연막(104)의 상부면에 밀착된다.
도 12를 참조하면, 제1 실시예에서 설명한 제1 식각공정을 이용하여 스크라이브 라인(SL)을 정의하는 제1 리세스 영역(236)을 형성한다. 이때, 제1 리세스 영역(236)은 동일한 레벨의 저면을 갖는다. 이어서, 제2 식각공정을 이용하여 본딩패드를 노출시키기는 공정을 진행하면, 제1 층간절연막(104)의 제1 리세스 영역(236)의 상부에 반경이 증가된 제2 리세스 영역(238)이 형성된다. 즉, 제1 리세스 영역(236) 상부의 바깥쪽의 제1 층간절연막(104) 및 제1 보호막(230a)의 일부가 제거되어 제2 리세스 영역(238)이 형성된다.
도 13을 참조하면, 제1 보호막 패턴(230a), 제2 리세스 영역(238) 및 제1 리세스 영역(236)을 덮는 제2 보호막(240)을 형성한다. 이때, 제2 보호막(240)은 제1 보호막(230a)의 상부면과 측면, 제2 리세스 영역(238)의 저면과 측면 및 제1 리세스 영역(236)의 측면을 덮으면서 스크라이브 라인(SL) 상부면의 가장자리를 덮는다. 제2 보호막(240)에 의해 덮이지 않는 부분은 웨이퍼 외부를 향하여 노출된다. 제2 보호막(240)은 스핀코팅(spin coating)법에 의해 형성되는 것이 바람직하다. 이어서, 제2 보호막(240)은 소정의 열처리를 통하여 경화될 수 있다.
본 발명의 제2 실시예에 의하면, 제2 보호막(220a)은 습기와 같은 외부환경이나 스트레스로부터 내재된 구조물을 충분하게 보호할 수 있다. 특히, 제2 보호막 (240)은 계단형태의 측면 프로파일을 이루는 제1 리세스 영역(236) 및 제2 리세스 영역(238)에 의해 단단하게 밀착되므로 내재된 구조물을 보호하는 효과는 제1 실시예의 경우에 비해 더욱 증진된다. 나아가, 제1 리세스 영역(236) 및 제2 리세스 영역(238)은 퓨즈창을 형성한 다음, 본딩패드를 노출시키는 기존의 식각공정을 이용하여 형성할 수 있다. 또한, 종래의 거의 수직한 경사와 급격한 단차를 가진 구조물의 측면의 경사를 완만하게 하는 데 불과하므로, 본 발명의 제2 실시예에 의한 반도체 칩의 크기는 종래와 동일하게 유지할 수 있다.
여기서, 제2 보호막(240)은 열경화성 고분자 수지인 것이 바람직하고, 광감광성 폴리이미드(Photosensitive Polyimide) 수지가 더욱 바람직하다. 또한 제2 보호막(240) 측면의 두께는 2㎛ 내지 20㎛일 수 있다.
제3 실시예
도 14 및 도 15는 본 발명의 제3 실시예에 의한 단차피복성을 향상시킨 반도체 웨이퍼의 제조방법을 나타낸 단면도들이다. 제2 도전라인(320a)의 전면과 제1 층간절연막(304)의 상부면에 제1 보호막(330a)을 형성하는 과정은 도 3 내지 도 9를 참조하여 설명한 제1 실시예에서와 동일하다.
본 발명의 제3 실시예에 의한 제2 도전라인(320a) 측면의 경사는 제2 도전라인(320a)의 폭(d1)과 높이(d2)에 의해 결정될 수 있다. 제2 도전라인(320a)의 폭(d1)은 제2 층간절연막 패턴(310a)의 측면과 제2 도전라인(320a) 바깥쪽 측면 사이의 수평거리일 수 있다. 특히, 제1 도전라인(308)의 노출된 상부면의 폭(d2)은 제2 도전라인(320a)의 폭(d1)을 결정할 수 있다. 제2 도전라인(320a)의 높이(h1)는 제1 도전라인(308)의 측면 하부의 제1 층간절연막(104)의 측면의 높이, 제1 도전라인(308)의 측면의 높이 및 제2 층간절연막 패턴(310a)의 측면의 높이를 합한 수직거리에 의해 결정될 수 있다.
본 발명의 제3 실시예에 의한 제2 도전라인(320a)의 경사각, 제2 도전라인(320a)의 밑면과 경사진 측면이 이루는 각은 40°내지 80°인 것이 바람직하다. 경사각이 40°보다 작으면 반도체 칩의 크기가 커지고, 경사각이 80°보다 크면 단차피복성이 저하될 수 있다. 제2 도전라인(320a)의 하부면은 제1 층간절연막(304)의 상부면에 밀착된다.
도 14를 참조하면, 제1 실시예에서 설명한 제2 식각공정을 이용하여 본딩패드를 노출시킨 다음, 퓨즈창을 형성하는 제1 식각공정을 이용하여 복수개의 제3 리세스 영역(336)을 포함하는 스크라이브 라인(SL)을 형성한다.
도 15를 참조하면, 제1 보호막(330a) 및 제3 리세스 영역(336)을 덮는 제2 보호막(340)을 형성한다. 이때, 제2 보호막(340)은 제1 보호막(330a)의 상부면과 측면 및 제3 리세스 영역(336)을 매립하면서 스크라이브 라인(SL) 상부면을 덮는다. 제2 보호막(340)에 의해 덮이지 않는 부분은 웨이퍼 외부를 향하여 노출된다. 제2 보호막(340)은 스핀코팅(spin coating)법에 의해 형성되는 것이 바람직하다. 이어서, 제2 보호막(340)은 소정의 열처리를 통하여 경화될 수 있다.
본 발명의 제3 실시예에 의하면, 제2 보호막(320a)은 습기와 같은 외부환경이나 스트레스로부터 내재된 구조물을 충분하게 보호할 수 있다. 특히, 제2 보호막(340)은 스크라이브 라인(SL)에 형성된 복수개의 제3 리세스 영역(336)에 매립되어 단단하게 밀착되므로 내재된 구조물을 보호하는 효과는 제1 실시예와 제2 실시예의 경우에 비해 더욱 증진된다. 나아가, 제3 리세스 영역(336)은 본딩패드를 노출시킨 다음, 퓨즈창을 형성하는 기존의 식각공정을 이용하여 형성할 수 있다. 또한, 종래의 거의 수직한 경사와 급격한 단차를 가진 구조물의 측면의 경사를 완만하게 하는 데 불과하므로, 본 발명의 제3 실시예에 의한 반도체 칩의 크기는 종래와 동일하게 유지할 수 있다.
여기서, 제2 보호막(340)은 열경화성 고분자 수지인 것이 바람직하고, 광감광성 폴리이미드(Photosensitive Polyimide) 수지가 더욱 바람직하다. 또한 제2 보호막(340) 측면의 두께는 2㎛ 내지 20㎛일 수 있다.
이상, 본 발명은 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상의 범위내에서 당분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다. 즉, 본 발명의 실시예는 2층의 층간절연막의 측면에 형성되는 금속배선에 대해 한정하여 설명하였지만, 3층 이상의 다층의 층간절연막에 측면에 형성되는 금속배선에 대해서도 적용될 수 있다. 또한, 도전라인은 제1 도전라인 및 제2 도전라인의 2개의 도전라인에 한정하였지만, 3개의 이상의 도전라인으로 이루어진 다층의 금속배선에도 적용될 수 있다.
상술한 본 발명에 따른 단차피복성을 향상시킨 반도체 웨이퍼 및 그 제조방법에 따르면, 제2 보호막의 측면을 경사지게 함으로써 제2 보호막은 스크라이브 라 인에 충분하게 밀착된다. 그리고, 제2 층간절연막 패턴 상단 에지부분은 제2 도전라인에 의해 경사지게 덮이므로 제2 보호막은 균일한 두께로 피복될 수 있다. 따라서, 제2 보호막는 습기와 같은 외부환경이나 스트레스로부터 내재된 패턴들을 충분하게 보호할 수 있다.
또한, 리세스 영역들은 기존의 퓨즈창을 형성하는 식각공정과 본딩패드를 노출시키는 식각공정을 이용하여 형성하므로 별도의 식각공정을 부가할 필요가 없다.
나아가, 종래의 급격한 단차를 가진 구조물의 측면을 경사지게 하는 불과하므로, 본 발명에 의한 반도체 칩의 크기는 종래와 동일하게 유지할 수 있다.

Claims (62)

  1. 적어도 하나의 리세스 영역을 포함하는 스크라이브 라인이 형성된 층간절연막;
    상기 스크라이브 라인과 소정거리 만큼 이격되어 상기 층간절연막 상에 형성되고 경사진 측면을 갖는 도전라인; 및
    상기 도전라인의 측면과 상기 리세스 영역의 적어도 일측면을 덮는 보호막을 포함하는 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼.
  2. 제1항에 있어서, 상기 스크라이브 라인은 동일한 폭을 유지하면서 평면적으로 확장되는 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼.
  3. 제1항에 있어서, 상기 리세스 영역은 상기 스크라이브 라인을 정의하는 적어도 하나 이상의 측면을 갖는 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼.
  4. 제1항에 있어서, 상기 도전라인은 상기 도전라인의 내측에 형성된 도전영역과 전기적으로 연결된 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼.
  5. 제1항에 있어서, 상기 도전라인의 경사각은 40°내지 80°인 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼.
  6. 제1항에 있어서, 상기 도전라인의 하부면은 상기 층간절연막의 상부면에 밀착되는 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼.
  7. 제1항에 있어서, 상기 보호막은 상기 보호막의 내측에 형성된 전기적 소자들을 내재하는 구조물의 상부면과 양측면을 감싸는 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼.
  8. 제1항에 있어서, 상기 보호막에 의해 덮이지 않는 상기 스크라이브 라인은 상기 웨이퍼의 외부를 향해 노출된 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼.
  9. 제1항에 있어서, 상기 보호막의 경사는 상기 보호막의 높이와 폭에 의해 결정되는 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼.
  10. 제1항에 있어서, 상기 보호막의 높이는 상기 도전라인의 높이와 상기 리세스 영역의 측면의 높이를 합한 수직거리에 의해 결정되는 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼.
  11. 제1항에 있어서, 상기 보호막의 폭은 상기 도전라인의 폭, 상기 도전라인의 측면과 상기 리세스 영역의 최단거리 및 상기 스크라이브 라인 상에 형성된 상기 보호막의 폭을 합한 수평거리인 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼.
  12. 제1항에 있어서, 상기 보호막의 하부면은 상기 스크라이브 라인의 상부면에 밀착되는 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼.
  13. 동일한 레벨의 저면을 갖는 제1 리세스 영역에 의해 정의된 스크라이브 라인이 포함된 제1 층간절연막;
    상기 스크라이브 라인과 소정의 거리만큼 이격되어 상기 제1 층간절연막 상에 형성된 제1 도전라인;
    상기 제1 도전라인의 하나의 측면과 상부면의 일부가 드러나도록 상기 제1 도전라인을 덮는 제2 층간절연막;
    상기 제1 도전라인의 드러난 부분과 상기 제2 층간절연막의 측면을 덮는 제2 도전라인;
    상기 제2 도전라인의 측면을 덮고 상기 리세스 영역의 측면과 동일한 측면 프로파일을 갖도록 연장된 제1 보호막; 및
    상기 제1 보호막의 측면 및 상기 제1 리세스 영역의 일측면을 덮고 상기 스크라이브 라인의 상부면에 밀착되는 제2 보호막을 포함하는 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼.
  14. 제13항에 있어서, 상기 제1 층간절연막은 실리콘 산화막으로 이루어진 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼.
  15. 제13항에 있어서, 상기 제1 도전라인의 드러난 측면의 바깥쪽 하부의 상기 제1 층간절연막은 소정의 깊이만큼 제거되어 상기 제1 층간절연막의 상부면은 동일한 레벨을 이루면서 수평으로 확장되는 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼.
  16. 제13항에 있어서, 상기 제1 도전라인은 알루미늄, 구리, 텅스텐, 몰리브덴, 및 도전성 금속질화막 중에 선택된 적어도 하나인 것을 특징으로 하는 단차피복성 을 향상시킨 반도체 웨이퍼.
  17. 제13항에 있어서, 상기 제2 도전라인은 상기 제1 도전라인과 전기적으로 연결된 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼.
  18. 제13항에 있어서, 상기 제2 도전라인 측면의 경사는 상기 제2 도전라인의 폭과 높이에 의해 결정되는 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼.
  19. 제13항에 있어서, 상기 제2 도전라인의 폭은 상기 제2 층간절연막의 측면과 상기 제2 도전라인의 바깥쪽 측면 사이의 수평거리인 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼.
  20. 제13항에 있어서, 상기 제2 도전라인의 높이는 상기 제1 도전라인의 측면 하부의 상기 제1 층간절연막의 측면의 높이, 상기 제1 도전라인의 측면의 높이 및 상기 제2 층간절연막의 측면의 높이를 합한 수직거리에 의해 결정되는 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼.
  21. 제13항에 있어서, 상기 제1 도전라인의 드러난 상부면의 폭은 상기 제2 도전라인의 폭을 결정하는 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼.
  22. 제13항에 있어서, 상기 제2 도전라인은 상기 제1 도전라인의 측면 하부의 상기 제1 층간절연막의 측면을 더 덮는 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼.
  23. 제13항에 있어서, 상기 제2 도전라인의 하부면은 상기 제1 층간절연막의 상부면에 밀착되는 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼.
  24. 제13항에 있어서, 상기 제1 보호막은 실리콘 산화막/실리콘 질화막의 적층막을 포함하는 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼.
  25. 제24항에 있어서, 상기 실리콘 산화막은 HDP 산화막인 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼.
  26. 제13항에 있어서, 상기 제2 보호막은 열경화성 고분자 수지인 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼.
  27. 제13항에 있어서, 상기 제2 보호막은 광감광성 폴리이미드 수지인 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼.
  28. 제13항에 있어서, 상기 제2 보호막 측면의 두께는 2㎛ 내지 20㎛인 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼.
  29. 동일한 레벨의 저면을 갖으며 스크라이브 라인을 정의하는 제1 리세스 영역과 상기 제1 리세스 영역 상부를 소정의 폭만큼 확장된 제2 리세스 영역을 갖는 제1 층간절연막;
    상기 스크라이브 라인과 소정의 거리만큼 이격되어 상기 제1 층간절연막 상에 형성된 제1 도전라인;
    상기 제1 도전라인의 일측면과 상부면의 일부가 드러나도록 상기 제1 도전라인을 덮는 제2 층간절연막;
    상기 제1 도전라인의 드러난 부분과 상기 제2 층간절연막의 측면을 덮는 제2 도전라인;
    상기 제2 도전라인의 측면을 덮고 상기 리세스 영역의 측면과 동일한 측면 프로파일을 갖도록 연장된 제1 보호막; 및
    상기 제1 보호막의 측면, 상기 제2 리세스 영역의 측면과 저면 및 상기 제1 리세스 영역의 일측면을 덮고 상기 스크라이브 라인의 상부면에 밀착되는 제2 보호막을 포함하는 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼.
  30. 제29항에 있어서, 상기 제1 도전라인의 드러난 측면의 바깥쪽 하부의 상기 제1 층간절연막은 소정의 깊이만큼 제거되어 상기 제1 층간절연막의 상부면은 동일 한 레벨을 이루면서 수평으로 확장되는 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼.
  31. 제29항에 있어서, 상기 제2 도전라인의 경사는 상기 제2 도전라인의 폭과 높이에 의해 결정되는 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼.
  32. 제29항에 있어서, 상기 제2 도전라인의 폭은 상기 제2 층간절연막의 측면과 상기 제2 도전라인의 바깥쪽 측면 사이의 수평거리인 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼.
  33. 제29항에 있어서, 상기 제2 도전라인의 높이는 상기 제2 도전라인이 형성된 부분의 상기 제1 도전라인의 측면 하부의 상기 제1 층간절연막의 측면의 높이, 상기 제1 도전라인의 측면의 높이 및 상기 제2 층간절연막의 측면의 높이를 합한 수직거리에 의해 결정되는 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼.
  34. 제29항에 있어서, 상기 제1 도전라인의 드러난 상부면의 폭은 상기 제2 도전라인의 폭을 결정하는 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼.
  35. 제29항에 있어서, 상기 제2 보호막은 열경화성 수지인 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼.
  36. 제29항에 있어서, 상기 제2 보호막은 광감광성 폴리이미드 수지인 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼.
  37. 복수개의 제3 리세스 영역을 포함하며 상기 제3 리세스 영역의 측면에 의해 정의되는 스크라이브 라인을 갖는 제1 층간절연막;
    상기 스크라이브 라인과 소정의 거리만큼 이격되어 상기 제1 층간절연막 상에 형성된 제1 도전라인;
    상기 제1 도전라인의 일측면과 상부면의 일부가 드러나도록 상기 제1 도전라인을 덮는 제2 층간절연막;
    상기 제1 도전라인의 드러난 부분과 상기 제2 층간절연막의 측면을 덮는 제2 도전라인;
    상기 제2 도전라인의 측면을 덮고 상기 리세스 영역의 측면과 동일한 측면 프로파일을 갖도록 연장된 제1 보호막; 및
    상기 제1 보호막의 측면 및 상기 제3 리세스 영역을 덮고 상기 스크라이브 라인의 상부면에 밀착되는 제2 보호막을 포함하는 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼.
  38. 제37항에 있어서, 상기 제1 도전라인의 드러난 측면의 바깥쪽 하부의 상기 제1 층간절연막은 소정의 깊이만큼 제거되어 상기 제1 층간절연막의 상부면은 동일한 레벨을 이루면서 수평으로 확장되는 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼.
  39. 제37항에 있어서, 상기 제2 도전라인의 경사는 상기 제2 도전라인의 폭과 높이에 의해 결정되는 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼.
  40. 제37항에 있어서, 상기 제2 도전라인의 폭은 상기 제2 층간절연막의 측면과 상기 제2 도전라인의 바깥쪽 측면 사이의 수평거리인 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼.
  41. 제37항에 있어서, 상기 제2 도전라인의 높이는 상기 제2 도전라인이 형성된 부분의 상기 제1 도전라인의 측면 하부의 상기 제1 층간절연막의 측면의 높이, 상기 제1 도전라인의 측면의 높이 및 상기 제2 층간절연막의 측면의 높이를 합한 수직거리에 의해 결정되는 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼.
  42. 제37항에 있어서, 상기 제1 도전라인의 드러난 상부면의 폭은 상기 제2 도전라인의 폭을 결정하는 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼.
  43. 제37항에 있어서, 상기 제2 보호막은 열경화성 수지인 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼.
  44. 제37항에 있어서, 상기 제2 보호막은 광감광성 폴리이미드 수지인 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼.
  45. 도전영역을 포함하는 제1 층간절연막을 형성하는 단계;
    상기 제1 층간절연막 상에 제1 도전라인 물질층을 패터닝하여 제1 도전라인을 형성하는 단계;
    상기 제1 도전라인의 상부면과 일측면을 노출시키는 제2 층간절연막을 형성하는 단계;
    상기 제2 층간절연막의 측면, 상기 제1 도전라인의 상부면과 측면 및 상기 제1 층간절연막의 노출된 부분을 덮어 경사진 측면을 갖는 제2 도전라인 물질층을 형성하는 단계;
    상기 제1 층간절연막의 상부면이 노출되도록 건식식각공정을 이용하여 상기 제2 도전라인을 패터닝하는 단계;
    상기 제2 도전라인 상에 스크라이브 라인을 정의하는 제1 보호막을 형성하는 단계;
    상기 제1 보호막을 식각마스크로 하여 퓨즈창을 형성하기 위한 식각공정 및 본딩패드를 형성하는 식각공정을 동시에 수행하여 상기 제1 층간절연막의 상부를 제거하여 동일한 저면을 갖는 제1 리세스 영역을 포함하는 스크라이브 라인을 형성하는 단계; 및
    상기 제1 보호막의 측면 및 상기 제1 리세스 영역의 측면을 덮는 제2 보호막을 피복하는 단계를 포함하는 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼의 제조방법.
  46. 제45항에 있어서, 상기 제2 도전라인의 경사는 상기 제1 도전라인의 상부면의 노출된 폭에 의해 결정되는 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼의 제조방법.
  47. 제45항에 있어서, 상기 제1 도전라인의 상부면과 일측면을 노출시키는 제2 층간절연막을 형성하는 단계에 있어서, 상기 제1 도전라인의 일측면의 바깥쪽 하부의 상기 제1 층간절연막은 소정의 깊이만큼 제거되어, 상기 제1 층간절연막의 상부면은 동일한 레벨을 이루면서 수평으로 확장되는 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼의 제조방법.
  48. 제45항에 있어서, 상기 제1 보호막은 HDP CVD 산화막/실리콘 질화막의 적층막을 포함하는 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼의 제조방법.
  49. 제45항에 있어서, 상기 제2 보호막은 열경화성 수지인 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼.
  50. 제45항에 있어서, 상기 제2 보호막은 광감광성 폴리이미드 수지인 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼.
  51. 도전영역을 포함하는 제1 층간절연막을 형성하는 단계;
    상기 제1 층간절연막 상에 제1 도전라인 물질층을 패터닝하여 제1 도전라인을 형성하는 단계;
    상기 제1 도전라인의 상부면과 일측면을 노출시키는 제2 층간절연막을 형성하는 단계;
    상기 제2 층간절연막의 측면, 상기 제1 도전라인의 상부면과 측면 및 상기 제1 층간절연막의 노출된 부분을 덮어 경사진 측면을 갖는 제2 도전라인 물질층을 형성하는 단계;
    상기 제1 층간절연막의 상부면이 노출되도록 건식식각공정을 이용하여 상기 제2 도전라인을 패터닝하는 단계;
    상기 제2 도전라인 상에 스크라이브 라인을 정의하는 제1 보호막을 형성하는 단계;
    상기 제1 보호막을 식각마스크로 하여 퓨즈창을 형성하기 위한 식각공정을 수행하면서 상기 제1 층간절연막의 상부를 제거하여 동일한 저면을 갖는 제1 리세 스 영역을 포함하는 스크라이브 라인을 형성하는 단계;
    상기 제1 리세스 영역의 상부에 본딩패드를 노출시키기 위한 식각공정을 수행하면서 상기 제1 보호막의 일부와 상기 제1 층간절연막의 일부를 제거하여 상기 제1 리세스 영역을 확장시킨 제2 리세스 영역을 형성하는 단계; 및
    상기 제1 보호막의 측면, 상기 제2 리세스 영역의 측면과 저면 및 상기 제1 리세스 영역의 측면을 덮는 제2 보호막을 피복하는 단계를 포함하는 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼의 제조방법.
  52. 제51항에 있어서, 상기 제2 도전라인의 경사는 상기 제1 도전라인의 상부면의 노출된 폭에 의해 결정되는 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼의 제조방법.
  53. 제51항에 있어서, 상기 제1 도전라인의 상부면과 일측면을 노출시키는 제2 층간절연막을 형성하는 단계에 있어서, 상기 제1 도전라인의 일측면의 바깥쪽 하부의 상기 제1 층간절연막은 소정의 깊이만큼 제거되어, 상기 제1 층간절연막의 상부면은 동일한 레벨을 이루면서 수평으로 확장되는 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼의 제조방법.
  54. 제51항에 있어서, 상기 제1 보호막은 HDP CVD 산화막/실리콘 질화막의 적층막을 포함하는 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼의 제조방 법.
  55. 제51항에 있어서, 상기 제2 보호막은 열경화성 수지인 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼.
  56. 제51항에 있어서, 상기 제2 보호막은 광감광성 폴리이미드 수지인 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼.
  57. 도전영역을 포함하는 제1 층간절연막을 형성하는 단계;
    상기 제1 층간절연막 상에 제1 도전라인 물질층을 패터닝하여 제1 도전라인을 형성하는 단계;
    상기 제1 도전라인의 상부면과 일측면을 노출시키는 제2 층간절연막을 형성하는 단계;
    상기 제2 층간절연막의 측면, 상기 제1 도전라인의 상부면과 측면 및 상기 제1 층간절연막의 노출된 부분을 덮어 경사진 측면을 갖는 제2 도전라인 물질층을 형성하는 단계;
    상기 제1 층간절연막의 상부면이 노출되도록 건식식각공정을 이용하여 상기 제2 도전라인을 패터닝하는 단계;
    상기 제2 도전라인 상에 스크라이브 라인을 정의하는 제1 보호막을 형성하는 단계;
    상기 제1 보호막을 식각마스크로 하여 본딩패드를 형성하는 식각공정을 수행하면서 상기 제1 층간절연막의 상부를 식각한 다음, 퓨즈창을 형성하기 위한 식각공정을 수행하면서 상기 제1 층간절연막의 상부를 제거하여 복수개의 제3 리세스 영역을 포함하는 스크라이브 라인을 형성하는 단계; 및
    상기 제1 보호막의 측면 및 상기 제3 리세스 영역을 덮는 제2 보호막을 피복하는 단계를 포함하는 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼의 제조방법.
  58. 제57항에 있어서, 상기 제2 도전라인의 경사는 상기 제1 도전라인의 상부면의 노출된 폭에 의해 결정되는 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼의 제조방법.
  59. 제57항에 있어서, 상기 제1 도전라인의 상부면과 일측면을 노출시키는 제2 층간절연막을 형성하는 단계에 있어서, 상기 제1 도전라인의 일측면의 바깥쪽 하부의 상기 제1 층간절연막은 소정의 깊이만큼 제거되어, 상기 제1 층간절연막의 상부면은 동일한 레벨을 이루면서 수평으로 확장되는 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼의 제조방법.
  60. 제57항에 있어서, 상기 제1 보호막은 HDP CVD 산화막/실리콘 질화막의 적층막을 포함하는 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼의 제조방 법.
  61. 제57항에 있어서, 상기 제2 보호막은 열경화성 수지인 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼.
  62. 제57항에 있어서, 상기 제2 보호막은 광감광성 폴리이미드 수지인 것을 특징으로 하는 단차피복성을 향상시킨 반도체 웨이퍼.
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