KR20090044853A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 퓨즈박스 측벽의 보호막 손실에 따른 소자 불량을 방지하기 위한 반도체 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 퓨즈 영역 및 패드 영역을 갖는 기판의 퓨즈 영역상에 퓨즈를 형성하는 단계와, 퓨즈를 포함한 전면에 제 1 절연막을 형성하는 단계와, 퓨즈 영역 및 패드 영역의 제 1 절연막의 일부상에 패드를 형성하는 단계와, 패드를 포함한 전면에 보호막을 형성하는 단계와, 보호막에 퓨즈 상부의 제 1 절연막을 노출하는 퓨즈박스 및 패드 영역의 패드를 노출하는 콘택홀을 형성하는 단계와, 퓨즈박스 및 콘택홀을 포함한 전면에 표면 굴곡을 따라 식각방지막을 형성하는 단계와, 식각방지막상에 퓨즈박스 및 콘택홀을 오픈하는 개구부를 갖는 제 2 절연막을 형성하는 단계와, 퓨즈박스 하부의 식각방지막 및 제 1 절연막을 식각하여 퓨즈 박스의 깊이를 증가시키는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
리페어/패드 식각 공정, 퓨즈박스, 식각방지막

Description

반도체 소자의 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 기술에 관한 것으로, 특히, 리페어/패드(repair/pad) 식각 공정을 수반하는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자 제조시, 퓨즈박스(fuse box)를 형성하기 위한 식각 공정과 반도체 소자의 신호를 입, 출력시키기 위한 패드(pad)를 형성하기 위한 식각 공정을 한번의 식각 공정으로 진행하는 리페어/패드 식각 공정이 사용되고 있다.
도 1a 내지 도 1d는 리페어/패드 식각 공정을 수반하는 종래 기술에 따른 반도체 소자의 제조방법을 나타낸 공정 단면도들이다.
먼저, 도 1a에 도시된 바와 같이, 기판(10)의 퓨즈 영역(FUSE)에 퓨즈(11A)를 형성한다. 퓨즈(11A)는 별도로 형성하지 않고 패드 영역(PAD)에 사용되는 배선(11B)을 이용하여 형성한다.
그 다음, 퓨즈 영역(FUSE) 및 패드 영역(PAD)상에 산화막을 이용하여 제 1 절연막(12)을 형성하고, 제 1 절연막(12)을 관통하여 퓨즈(11A) 양단 및 배선(11B) 에 접속되는 콘택 플러그(13)를 형성한다.
그리고 나서, 콘택 플러그(13)를 포함하는 제 1 절연막(12)의 일부분상에 패드(17A, 17B)를 형성하고, 전면에 보호막(18A, 18B)을 형성한다.
패드(17A, 17B)는 제 1 장벽막(14)과 도전막(15)과 제 2 장벽막(16)을 적층하여 형성한다. 여기서, 제 1, 제 2 장벽막(14, 16)은 Ti/TiN막으로 형성하고, 도전막(15)은 알루미늄막으로 형성한다.
보호막(18A, 18B)은 산화막(18A)과 질화막(18B)을 적층하여 형성한다.
이어서, 도 1b에 도시된 바와 같이, 보호막(18B)상에 리페어/패드 마스크(19)를 형성하고 리페어/패드 마스크(19)를 마스크로 패드 영역(PAD)의 제 2 장벽막(16)이 노출되도록 식각 공정(이하, '리페어/패드 식각 공정'이라 함)을 실시하여 퓨즈 영역(FUSE)에 퓨즈박스(20)를 형성하고 패드 영역(PAD)에 콘택홀(21)을 형성한다.
리페어/패드 식각 공정은 패드(17B)를 구성하는 제 2 장벽막(16)에서 멈춰지게 되며, 이에 따라 퓨즈박스(20)는 원하는 깊이까지 식각되지 않는다.
이어서, 1c에 도시된 바와 같이, 리페어/패드 마스크(19)를 제거하고, 퓨즈박스(20) 및 콘택홀(21)을 포함한 전면에 제 2 절연막(22)을 형성한 다음, 제 2 절연막(22)상에 퓨즈박스(20) 및 콘택홀(21)에 매립된 제 2 절연막(22) 부위를 오픈하는 포토레지스트 패턴(23)를 형성하고, 포토레지스트 패턴(23)을 마스크로 제 2 절연막(22)을 제거하여 퓨즈박스(20) 및 콘택홀(21)을 재노출시킨다.
이어서, 도 1d에 도시된 바와 같이, 포토레지스트 패턴(23) 및 보호막(18B) 을 마스크로 퓨즈박스(20) 하부의 제 1 절연막(12)을 식각하여 퓨즈박스(20)를 소망하는 깊이로 형성한다. 퓨즈(11A) 보호를 위하여, 제 1 절연막(12)을 완전히 식각하지 않고 퓨즈(11A)상에 일정 두께, 예를 들어 500 내지 5000Å 정도 잔류시킨다.
상기 식각 공정시, 패드 영역(PAD)에서는 콘택홀(21) 하부의 제 2 장벽막(16)이 제거되어, 패드(17B)를 구성하는 도전막(15)이 노출된다.
그러나, 전술한 종래 기술은 도 1d에 도시된 제 1 절연막(12) 식각 공정시 퓨즈박스(20) 측벽의 보호막(18A)이 손실되어 소자의 수율 및 신뢰성이 저하되는 문제점이 있다.
보다 구체적으로, 제 1 절연막(12) 식각 공정시 제 1 절연막(12)과 동일 물질(산화막)으로 이루어진 보호막(18A)이 퓨즈박스(20) 및 콘택홀(21) 측벽 부위에서 손실되게 된다. 이때, 패드 영역(PAD)에서는 크게 문제가 되지 않지만, 퓨즈 영역(FUSE)에서는 보호막(18A) 손실로 인해 패드(17A) 측벽의 보호막(18A)이 얇아지게 되며, 이에 따라 후속 패키지(package) 조립 과정 또는 신뢰성 평가 과정에서 크랙(crack)이 발생하거나 소프트 에러(soft error)가 발생할 가능성이 증가되어 소자의 신뢰성 및 수율이 저하되는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 퓨즈박스 측벽의 보호막 손실을 방지하여 보호막 손실에 따른 소자 불량을 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 퓨즈 영역 및 패드 영역을 갖는 기판의 상기 퓨즈 영역상에 퓨즈를 형성하는 단계와, 상기 퓨즈를 포함한 전면에 제 1 절연막을 형성하는 단계와, 상기 퓨즈 영역 및 패드 영역의 상기 제 1 절연막의 일부상에 패드를 형성하는 단계와, 상기 패드를 포함한 전면에 보호막을 형성하는 단계와, 상기 보호막에 상기 퓨즈 상부의 상기 제 1 절연막을 노출하는 퓨즈박스 및 상기 패드 영역의 상기 패드를 노출하는 콘택홀을 형성하는 단계와, 상기 퓨즈박스 및 상기 콘택홀을 포함한 전면에 식각방지막을 형성하는 단계와, 상기 식각방지막상에 상기 퓨즈박스 및 상기 콘택홀을 오픈하는 개구부를 갖는 제 2 절연막을 형성하는 단계와, 상기 퓨즈박스 하부의 상기 식각방지막 및 상기 제 1 절연막을 식각하여 상기 퓨즈 박스의 깊이를 증가시키는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
본 발명에 의하면, 퓨즈박스 및 콘택홀 측벽에 식각방지막을 형성하여 퓨즈박스 하부의 제 1 절연막 식각시 퓨즈박스 및 콘택홀 측벽의 보호막 손실을 방지할 수 있다. 따라서, 보호막 손실에 따른 소자 불량이 방지되므로 소자의 신뢰성 및 수율을 향상시킬 수 있는 효과가 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 나타낸 공정 단면도들이다.
먼저, 도 2a에 도시된 바와 같이, 기판(30)의 퓨즈 영역(FUSE)에 퓨즈(31A)를 형성한다. 퓨즈(31A)는 별도로 형성할 수도 있으나, 패드 영역(PAD)에 사용되는 배선(31B)을 이용하여 형성함이 바람직하다.
퓨즈(31A) 및 배선(31B)은 제 1 장벽막과 도전막과 제 2 장벽막을 적층하여 형성할 수 있다. 제 1, 제 2 장벽막으로는 Ti/TiN막을 사용할 수 있고 도전막으로는 알루미늄막을 사용할 수 있다.
그 다음, 퓨즈 영역(FUSE) 및 패드 영역(PAD)상에 제 1 절연막(32)을 형성하고, 제 1 절연막(32)에 퓨즈(31A) 양단 및 배선(31B)을 노출하는 콘택홀을 형성한 다음 콘택홀을 매립하여 콘택 플러그(33)를 형성한다.
제 1 절연막(32)은 HDP(High Density Plasma) 산화막 또는 SOG(Spin On Dielectric)막과 SROx막을 적층하여 형성할 수 있으며, 콘택 플러그(33)는 콘택홀에 장벽막인 Ti/TiN막을 얇게 증착하고 콘택홀이 매립되도록 텅스텐막(W)을 증착한 다음, 콘택홀 내부에만 남도록 텅스텐막과 Ti/TiN막을 전면식각하여 형성할 수 있다.
그리고 나서, 콘택 플러그(33)를 포함하는 제 1 절연막(32)의 일부분상에 제 1 장벽막(34) 도전막(35)과 제 2 장벽막(36)을 적층하여 패드(37A, 37B)를 형성한 다음, 패드(37A, 37B)를 포함한 전면에 보호막(38A, 38B)을 형성한다.
제 1, 제 2 장벽막(34, 36)은 Ti/TiN막으로 형성할 수 있고, 도전막(35)은 알루미늄막으로 형성할 수 있다. 제 2 장벽막(36)은 20 내지 500Å의 두께로 형성할 수 있다. 한편, 제 1 장벽막(34)을 형성하지 않고 도전막(35)과 제 2 장벽막(36)만으로 패드(37A, 37B)를 형성할 수도 있다.
보호막(38A, 38B)은 산화막(38A)과 질화막(38B)을 적층하여 형성할 수 있다.
이어서, 도 2b에 도시된 바와 같이, 보호막(38B)상에 리페어/패드 마스크(미도시)를 형성하고 리페어/패드 마스크를 이용하여 패드 영역(PAD)의 제 2 장벽막(36)이 노출되도록 리페어/패드 식각 공정을 실시하여 퓨즈 영역(FUSE)에는 퓨즈박스(39)를 형성하고, 패드 영역(PAD)에는 콘택홀(40)을 형성한다.
리페어/패드 식각 공정은 패드(37B)를 구성하는 제 2 장벽막(36)에서 멈춰지게 되며, 이에 따라 퓨즈 영역(FUSE)에 형성되는 퓨즈박스(39)는 원하는 깊이까지 식각되지 못한다.
그런 다음, 리페어/패드 마스크를 제거하고, 퓨즈박스(39) 및 콘택홀(40)을 포함한 전표면상에 식각방지막(41)을 형성한다.
식각방지막(41)은, 퓨즈박스(39)를 원하는 깊이로 형성하기 위하여 진행하는 후속 제 1 절연막(32) 식각 공정시, 퓨즈박스(39) 및 콘택홀(40) 측벽의 손상을 방지하기 위한 것으로, 제 1 절연막(32)과 식각 선택비를 갖는 물질을 이용하여 형성한다. 예를 들어, 제 1 절연막(32)은 질화막으로 형성할 수 있으며, 그 두께는 500 내지 2000Å의 범위로 사용할 수 있다.
이어서, 도 2c에 도시된 바와 같이, 퓨즈박스(39) 및 콘택홀(40)이 매립되도록 전면에 제 2 절연막(42)을 형성한다. 제 2 절연막(42)은 SWP(Side Wall Polymide)막을 이용하여 형성할 수 있다.
그 다음, 제 2 절연막(42)상에 포토레지스트 패턴(43)를 형성한 다음, 포토레지스트 패턴(43)을 마스크로 제 2 절연막(42)을 제거하여 퓨즈박스(39) 및 콘택홀(40)을 재노출시킨다.
이어서, 도 2d에 도시된 바와 같이, 포토레지스트 패턴(43)을 마스크로 퓨즈박스(39) 하부의 식각방지막(41)을 식각한다. 이때, 콘택홀(40) 하부 및 보호막(38B) 상부에 노출되어 있는 식각방지막(41) 부분도 함께 식각된다.
식각방지막(41) 식각시 TCP/IP 등의 고밀도 플라즈마 장비를 사용도록 하며, 소오스 파워(source power)를 500 내지 2000W, 바이어스 파워(bias power)를 100 내지 500W의 범위로 사용하도록 한다.
식각 가스로는 CF4, CHF3 및 O2가 혼합된 가스를 사용하도록 한다. 여기서, CF4의 유량을 50 내지 500sccm, CHF3의 유량을 50 내지 500sccm, O2의 유량을 50 내지 500sccm의 범위로 사용하도록 한다.
그런 다음, 포토레지스트 패턴(43)과 보호막(38B)을 마스크로 퓨즈박스(39) 하부의 제 1 절연막(32)을 식각하여 퓨즈박스(39)를 소망하는 깊이로 형성한다. 퓨즈(31A) 보호를 위하여, 제 1 절연막(32)을 완전히 식각하지 않고 퓨즈(31A)상에 일정 두께, 예를 들어 500 내지 5000Å 정도 잔류시킨다.
퓨즈박스(39) 하부의 제 1 절연막(32) 식각시, 콘택홀(40) 하부의 제 2 장벽막(36)도 함께 식각되어 도전막(35)이 노출된다.
제 1 절연막(32) 식각시, TCP/IP 등의 고밀도 플라즈마 장비를 사용도록 하며, 식각 가스로 C3F6, C4F6, C4F8, C5F8 중 어느 하나 이상을 사용하여 제 1 절연막(32)(산화막) 대 식각방지막(41)(질화막)의 선택비가 2:1 내지 10:1의 범위가 되도록 한다. 그리고, 압력을 5mTorr 내지100mTorr의 범위로 사용하고, 소오스 파워 를 500 내지 2000W, 바이어스 파워를 100 내지 500W의 범위로 사용하도록 한다.
본 발명에 의하면, 퓨즈박스(39) 하부의 제 1 절연막(32) 식각시 식각방지막(41)에 의해 퓨즈박스(39) 및 콘택홀(40)의 측벽이 보호되므로, 퓨즈박스(39) 및 콘택홀(40) 측벽의 보호막(38A) 손실은 발생하지 않는다. 따라서, 퓨즈박스(39) 측벽의 보호막(38A) 두께가 얇아지는 현상이 방지되므로 후속 패키지 조립 과정 및 신뢰성 평가 과정에서 후속 패키지(package) 조립 과정 또는 신뢰성 평가 과정에서 퓨즈 박스(39)에 크랙이 발생하거나 소프트 에러가 발생할 가능성이 감소된다.
본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 제조방법을 나타낸 공정 단면도들.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 나타낸 공정 단면도들.
〈도면의 주요 부분에 대한 부호의 설명〉
30 : 기판
31A : 퓨즈
31B : 배선
32 : 제 1 절연막
33 : 콘택 플러그
34, 36 : 제 1, 제 2 장벽막
35 : 도전막
37A, 37B: 패드
38A, 38B : 보호막
39 : 퓨즈박스
40 : 콘택홀
41 : 식각방지막
42 : 제 2 절연막
43 : 포토레지스트 패턴

Claims (10)

  1. 퓨즈 영역 및 패드 영역을 갖는 기판의 상기 퓨즈 영역상에 퓨즈를 형성하는 단계;
    상기 퓨즈를 포함한 전면에 제 1 절연막을 형성하는 단계;
    상기 퓨즈 영역 및 패드 영역의 상기 제 1 절연막의 일부상에 패드를 형성하는 단계;
    상기 패드를 포함한 전면에 보호막을 형성하는 단계;
    상기 보호막에 상기 퓨즈 상부의 상기 제 1 절연막을 노출하는 퓨즈박스 및 상기 패드 영역의 상기 패드를 노출하는 콘택홀을 형성하는 단계;
    상기 퓨즈박스 및 상기 콘택홀을 포함한 전면에 식각방지막을 형성하는 단계;
    상기 식각방지막상에 상기 퓨즈박스 및 상기 콘택홀을 오픈하는 개구부를 갖는 제 2 절연막을 형성하는 단계;
    상기 퓨즈박스 하부의 상기 식각방지막 및 상기 제 1 절연막을 식각하여 상기 퓨즈 박스의 깊이를 증가시키는 단계를 포함하는 반도체 소자의 제조방법.
  2. 제 1항에 있어서,
    상기 보호막을 산화막과 질화막을 적층하여 형성하고, 상기 식각방지막을 질 화막으로 형성하는 반도체 소자의 제조방법.
  3. 제 1항에 있어서,
    상기 식각방지막을 500 내지 2000Å의 두께로 형성하는 반도체 소자의 제조방법.
  4. 제 1항에 있어서,
    상기 퓨즈박스 하부의 상기 식각방지막 및 상기 제 1 절연막 식각시, 고밀도 플라즈마 장비를 사용하는 반도체 소자의 제조방법.
  5. 제 4항에 있어서,
    상기 식각방지막 및 상기 제 1 절연막 식각시, 소오스 파워를 500 내지 2000W의 범위로 사용하고, 바이어스 파워를 100 내지 500W의 범위로 사용하는 반도체 소자의 제조방법.
  6. 제 1항에 있어서,
    상기 퓨즈박스 하부의 상기 식각방지막 식각시, CF4, CHF3, O2가 혼합된 식각 가스를 사용하는 반도체 소자의 제조방법.
  7. 제 6항에 있어서,
    상기 CF4의 유량을 50 내지 500sccm, 상기 CHF3의 유량을 50 내지 500sccm, 상기 O2의 유량을 50 내지 500sccm의 범위로 사용하는 반도체 소자의 제조방법.
  8. 제 1항에 있어서,
    상기 퓨즈박스 하부의 상기 제 1 절연막 식각시, 상기 제 1 절연막 대 상기 식각방지막의 선택비가 1:2 내지 1:10의 범위가 되도록하는 반도체 소자의 제조방법.
  9. 제 1항에 있어서,
    상기 퓨즈박스 하부의 상기 제 1 절연막 식각시, 식각 가스로 C3F6, C4F6, C4F8, C5F8 중 어느 하나 이상을 사용하는 반도체 소자의 제조방법.
  10. 제 1항에 있어서,
    상기 퓨즈박스 하부의 상기 제 1 절연막 식각시, 압력을 5mTorr 내지 100mTorr의 범위로 사용하는 반도체 소자의 제조방법.
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