CN113644071A - 半导体装置及其形成方法 - Google Patents

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Abstract

本申请案涉及一种半导体装置和其形成方法。半导体装置包含：主电路区；和包围所述主电路区的划线区；其中所述主电路区及所述划线区包括第一绝缘膜及第二绝缘膜以及形成于其间的低k膜；且其中所述划线区的所述低k膜包含沿着所述主电路区与所述划线区之间的边界加衬的多个空腔。

Description

半导体装置及其形成方法
技术领域
本公开的实施例大体上涉及半导体装置的领域。更具体地说，本公开的实施例涉及一种半导体装置及其形成方法。
背景技术
举例来说，在例如动态随机存取存储器(下文称为DRAM)的半导体装置中，在一些情况下设置处于金属互连件之间的具有低介电常数的低k膜以减小互连件之间的电容并且达成电路的高速操作。
然而，而在过去，SiO2已用作Cu互连件的层间膜且Si3N4已沉积在Cu互连件上方以防止Cu扩散。最近，SiOC及SiCN例如用作具有甚至更低介电常数的膜。在以下描述中，SiOC及SiCN统称为低k膜。这些低k膜与氧化硅膜和氮化硅膜相比具有较低粘附性，此外，所述材料还易碎。出于这些原因，当分切(dice)上面形成有例如DRAM的半导体元件的半导体晶片以将半导体晶片分隔成个别半导体芯片时，分切引起的裂纹有时在低k膜和膜界面(SiO2/SiOC、SiOC/SiCN、SiCN/SiO2)中传播并且到达半导体装置的主电路区，进而减小半导体装置的良率。
发明内容
根据本申请的一方面，提供一种半导体装置。半导体装置包括：主电路区；和包围主电路区的划线区；其中主电路区及划线区包括第一绝缘膜及第二绝缘膜以及形成于其间的低k膜；且其中划线区的低k膜包含沿着主电路区与划线区之间的边界加衬的多个空腔。
根据本申请的另一方面，提供一种制造半导体装置的方法，所述半导体装置包含以矩阵布置的多个主电路区和设置于主电路区之间的划线区。所述方法包括：形成第一绝缘膜；形成低k膜；形成穿透低k膜的多个穿透部分；和在低覆盖率成膜条件下形成第二绝缘膜以在多个通孔中形成空腔。
根据本申请的又一方面，提供一种制造半导体装置的方法，所述半导体装置包含以矩阵布置的多个主电路区和设置于主电路区之间的划线区。所述方法包括：形成第一绝缘膜；形成低k膜；形成穿透低k膜的多个穿透部分；和在高覆盖率膜形成条件下在低k膜上形成第三绝缘膜，并且在穿透部分内部掩埋第三绝缘膜。
附图说明
图1是说明根据第一实施例的半导体装置的布局的示意性配置的一个实例的平面视图。
图1A是说明半导体装置的示意性配置的一个实例的平面视图。
图2是说明根据第一实施例的半导体装置的划线区的示意性配置的一个实例的平面视图，且是图1中的区A的放大视图。
图3是说明根据第一实施例的半导体装置的划线区的示意性配置的一个实例的平面视图，且是图2中的区B的放大视图。
图4是说明根据第一实施例的半导体装置和其制造方法的一个示意性实例的纵截面，且是说明遵循图11的步骤的一个实例的图式。图4是沿着图3中的线X-X的部分的纵截面。
图5A是说明根据第一实施例的半导体装置的存储器单元区的示意性配置的一个实例的纵截面。
图5B是说明根据第一实施例的半导体装置的外围电路部分的示意性配置的一个实例的纵截面。
图6是说明根据第一实施例的制造半导体装置的方法中途的步骤的一个示意性实例的纵截面。
图7是说明根据第一实施例的制造半导体装置的方法中途的步骤的一个示意性实例的纵截面，且是说明遵循图6的步骤的一个实例的图式。
图8是说明根据第一实施例的制造半导体装置的方法中途的步骤的一个示意性实例的纵截面，且是说明遵循图7的步骤的一个实例的图式。
图9是说明根据第一实施例的制造半导体装置的方法中途的步骤的一个示意性实例的纵截面，且是说明遵循图8的步骤的一个实例的图式。
图10是说明根据第一实施例的制造半导体装置的方法中途的步骤的一个示意性实例的纵截面，且是说明遵循图9的步骤的一个实例的图式。
图11是说明根据第一实施例的制造半导体装置的方法中途的步骤的一个示意性实例的纵截面，且是说明遵循图10的步骤的一个实例的图式。
图12是说明根据第二实施例的制造半导体装置的方法中途的步骤的一个示意性实例的纵截面。
图13是说明根据第二实施例的制造半导体装置的方法中途的步骤的一个示意性实例的纵截面，且是说明遵循图12的步骤的一个实例的图式。
图14是说明根据第二实施例的制造半导体装置的方法中途的步骤的一个示意性实例的纵截面，且是说明遵循图13的步骤的一个实例的图式。
图15是说明根据第二实施例的制造半导体装置的方法中途的步骤的一个示意性实例的纵截面，且是说明遵循图14的步骤的一个实例的图式。
图16是说明根据第二实施例的半导体装置和其制造方法的一个示意性实例的纵截面，且是说明遵循图15的步骤的一个实例的图式。
图17是说明根据第三实施例的制造半导体装置的方法中途的步骤的一个示意性实例的纵截面。
图18是说明根据第三实施例的制造半导体装置的方法中途的步骤的一个示意性实例的纵截面，且是说明遵循图17的步骤的一个实例的图式。
图19是说明根据第三实施例的制造半导体装置的方法中途的步骤的一个示意性实例的纵截面，且是说明遵循图18的步骤的一个实例的图式。
图20是说明根据第三实施例的制造半导体装置的方法中途的步骤的一个示意性实例的纵截面，且是说明遵循图19的步骤的一个实例的图式。
图21是说明根据第三实施例的半导体装置和其制造方法的一个示意性实例的纵截面，且是说明遵循图20的步骤的一个实例的图式。
图22是说明形成于划线区中的凹槽的示意性配置的一个实例的平面视图。
图23是说明形成于划线区的凹槽的示意性配置的一个实例的平面视图。
图24是说明形成于划线区中的凹槽的示意性配置的一个实例的平面视图。
具体实施方式
下文将参考附图来详细解释本发明的各种实施例。以下详细描述参考借助于说明示出可以实践的本发明的特定方面和实施例的附图。这些实施例经充分详细描述以使所属领域的技术人员能够实践本发明。应理解，在不脱离本发明的范围的情况下，可以使用其它实施例并且可以做出结构、逻辑和电气改变。本文中所公开的各种实施例不一定相互排斥，因为一些所公开实施例可以与一或多个其它所公开实施例组合以形成新的实施例。
(第一实施例)
将参考图1到11描述第一实施例。在以下描述中，DRAM被给定为半导体装置的实例。图1是说明形成于半导体晶片100上的多个主电路区3和划线区2的布局的示意性配置的平面视图。
图1中所说明的半导体晶片100在通过分切步骤切割半导体晶片之前的状态或换句话说，在将半导体晶片分成个别半导体芯片之前的状态中示意性地说明。在半导体晶片100中，多个主电路区3具有矩形形状，且以矩阵布置。在主电路区3中，安置形成DRAM的晶体管，或替代地，形成例如导电互连件的电路元件。划线区2围绕主电路区3中的每一者安置。在主电路区中，提供组件，例如多个存储器单元、读取和写入存储器单元数据的数据相关电路，和控制数据相关电路的控制电路。
划线区2对应于用于将半导体晶片100分隔成如图1A中所说明的个别半导体装置1的切割区。如图2中所说明，跨越划线区2的宽度的方向被称作宽度方向E。划线区2具备界定宽度方向E的预定宽度。划线区2在与宽度方向E正交的方向上延伸。在划线区2中，与宽度方向E成直角的方向被称作纵向方向F。
在图2、3和4中，在划线区2的中心部分中说明切割部分60。在稍后的分切步骤中形成切割部分60。在划线区2的近似中心中形成切割部分60。
图2是图1中的区A的放大视图，且是说明第一实施例中例示的划线区2的示意性配置的一个实例的平面视图。图3是图2中的区B的放大平面视图。图4是沿着图3中的线X-X的部分的纵截面。
如图2中所说明，在划线区2中提供电极衬垫4。划线区2具备用于测量例如所制造半导体装置1的电特性的性质的测试元件群组(下文称为TEG)。电极衬垫4电连接到TEG。在TEG的测量期间，通过使连接到测量仪器的测量探测器对接电极衬垫4来测量TEG的电特性。电极衬垫4含有导电材料。举例来说，电极衬垫4含有例如铝(Al)的金属。电极衬垫4还可含有设置在金属电极上方和下方的阻挡金属。
如图2中所说明，在设置于主电路区3之间的划线区2中，穿透部分放置区6位于划线区2的宽度方向E上的末端附近，且设置为在划线区2的纵向方向F上线性延伸。穿透部分放置区6安置于电极衬垫4的宽度方向E上的外侧上。电极衬垫4在宽度方向E上在任一侧上插入有穿透部分放置区6。例如，考虑到分切步骤中的切割部分60的未对准而决定穿透部分放置区6的位置。穿透部分放置区6安置于划线区2的末端处接近主电路区3的位置处，使得切割部分60并未定位成与穿透部分放置区6相比更接近主电路区3。
如图3中所说明，多个穿透部分8安置在穿透部分放置区6中。个别穿透部分8在平面视图中为圆形，且在三维中为柱状空腔，如稍后描述。如图3中所说明，在实施例中，多个穿透部分8安置在穿透部分放置区6中以形成在宽度方向E上布置的三个列，其中每一列在纵向方向F上成排安置。多个穿透部分8以交错方式布置。
具备以这种方式安置的多个穿透部分8的穿透部分放置区6经配置以使切割部分60与主电路区3隔离。因此，通过其中安置有多个穿透部分8的穿透部分放置区6停止在分切步骤期间在切割部分60中产生的裂纹的传播。通过这种布置，防止在切割部分60中产生的裂纹传播到主电路区3。
举例来说，可通过改变穿透部分8的大小和穿透部分8的排列密度来控制通过穿透部分8提供的隔离效应。在实施例中，穿透部分8的三个列以交错方式布置，但例如穿透部分8的两个列交替布置也是可能的。在这种情况下，需要通过增大穿透部分8的密度，例如通过增大穿透部分8的直径或减小穿透部分8的布置间距来增强穿透部分8提供的隔离效果。
如图4中所说明，在划线区2和主电路区3中，绝缘膜12、绝缘膜14、第一绝缘膜16、低k膜17、第二绝缘膜26、绝缘膜27和绝缘膜28按以上次序从半导体衬底10向上堆叠于半导体衬底10上。低k膜17设置于第一绝缘膜16与第二绝缘膜26之间。本文中，低k膜意味着与在Cu互连件之间使用的氧化硅膜和沉积于Cu互连件上以防止Cu扩散的氮化硅膜相比具有更低介电常数(k)的膜。
如图4中所说明，在穿透部分放置区6中，穿透部分8形成为使空腔具有至少从低k膜17的上表面穿透到下表面的矩形横截面。穿透部分8在三维中为柱状空腔。穿透部分8的底部定位在低k膜17下方。穿透部分8的底部还可形成有圆曲率。穿透部分放置区6安置成与切割部分60相比更接近主电路区3。
低k膜17安置于切割部分60与主电路区3之间。穿透部分8的顶板由第二绝缘膜26形成。穿透部分8的底部由第一绝缘膜16形成。每一穿透部分8是由第一绝缘膜16、第二绝缘膜26和低k膜17包围的封闭空间。
在第一实施例中，低k膜17包含含有第一低k膜18、第二低k膜20、第三低k膜22和第四低k膜24的堆叠膜。第一低k膜18和第三低k膜22含有例如碳掺杂氧化硅膜(SiOC膜)。第二低k膜20和第四低k膜24是能够防止Cu的扩散的膜，且含有例如氮掺杂碳化硅膜(SiCN膜)。SiOC和SiCN作为实例给定，且具有低介电常数的某一其它低k材料可用作低k膜17。此外，低k膜17不必限于以上配置，且还可为含有甚至更多低k膜的堆叠膜。以上膜配置描述为在稍后描述的第二和第三实施例中是类似的。
图5A是说明主电路区3中的一个中的DRAM的存储器单元区的示意性配置的一个实例的纵截面。图5B是说明主电路区3中的一个中的DRAM的外围电路区的示意性配置的一个实例的纵截面。如图5A及5B中所说明，主电路区3具备形成DRAM的各种元件和导电互连件。
在图5A中，将例如绝缘膜12、存储器元件34、第一绝缘膜16、第一金属互连件40、第二金属互连件42、低k膜18、20、22和24、第三金属互连件44、第二绝缘膜26、绝缘膜27、重新布线金属层46、绝缘膜28和聚酰亚胺膜30的组件设置于半导体衬底10上。低k膜、18、20、22和24设置于第一金属互连件40和第二金属互连件42之间、旁边、下方和上方。存储器元件34包含例如选择晶体管32和电容器33的组件。
在图5B中，将例如绝缘膜12、外围电路晶体管50、接触件50a、金属膜50b、金属膜50c、连接电极52、第一绝缘膜16、第一金属互连件40、第二金属互连件42、低k膜18、20、22和24、第三金属互连件44、第二绝缘膜26、重新布线金属层46、绝缘膜28和聚酰亚胺膜30的组件设置于半导体衬底10上。低k膜、18、20、22和24设置于第一金属互连件40和第二金属互连件42之间及旁边。外围电路晶体管50通过接触件50a、金属膜50b、金属膜50c和连接电极52电连接到第一金属互连件40。
应注意，在划线区2中，低k膜18、20、22和24堆叠以形成低k膜17，如图4等中所说明。应注意，在划线区2中，还存在例如第一金属互连件40、第二金属互连件42、第三金属互连件44和重新布线金属层46的形成TEG的组件以及接合互连件中的每一者的接触件，但这些组件不会出现在沿着图3中的线X-X的部分的纵截面中。这些组件未在图4和图6到21中的截面视图中说明。
第一绝缘膜16是安置于存储器元件34和外围电路晶体管50以及第一金属互连件40之间的层间绝缘膜。第二绝缘膜26是安置于第三金属互连件44与重新布线金属层46之间的层间绝缘膜。
接下来，将参考图6到11和图4描述根据第一实施例的制造半导体装置1的方法。图6到11和图4为沿着图3中的线X-X的部分的纵截面。
首先，如图6中所说明，在半导体衬底10上形成绝缘膜12、绝缘膜14、第一绝缘膜16和低k膜17。低k膜17包含低k膜18、20、22和24的层压膜。因为低k膜17在主电路区3中形成于金属互连件40、42和44之间，实际上，还执行形成金属互连件40、42和44的步骤。
对于半导体衬底10，可例如使用单晶硅衬底。例如，绝缘膜12、绝缘膜14和第一绝缘膜16包含氮化硅膜。这些氧化硅膜还可含有例如磷或硼的物质。在图6中，低k膜17包含低k膜18、20、22和24的层压膜。举例来说，这些膜通过化学气相沉积形成。其中形成有例如DRAM存储器单元和外围电路的组件的主电路区3安置于划线区2的任一侧上。
接下来，如图7中所说明，形成光致抗蚀剂56以使得图案化开口图案7。开口图案7形成为对应于安置在穿透部分放置区6中的穿透部分8。开口图案7在平面视图中形成为圆形，类似于穿透部分8。接下来，通过使用光致抗蚀剂56作为掩模来执行各向异性干式蚀刻。通过这种布置，连续蚀刻掉低k膜17和第一绝缘膜16的一部分，且通过将开口图案7的形状转印到低k膜17和第一绝缘膜16的一部分，形成穿透部分8。穿透部分8在平面视图中形成为圆形。
穿透部分8穿透低k膜17且达成部分地穿过第一绝缘膜16。穿透部分8的深度可例如通过设置适当的蚀刻时间来控制。穿透部分8的深度还可通过决定通过监测例如蚀刻反应气体的组成改变来停止蚀刻的时间而控制。根据这一步骤，形成从低k膜17的上表面到达至少其下表面下方的穿透部分8。
接下来，如图8中所说明，去除光致抗蚀剂56。通过这种布置，其中安置有多个穿透部分8低k膜17暴露于最上部表面上。穿透部分8为顶部开放的空腔。
接下来，如图9中所说明，在其中形成有多个穿透部分8的低k膜17上形成第二绝缘膜26。第二绝缘膜26是例如使用等离子体CVD形成的氧化硅(SiO2)膜。此处，第二绝缘膜26在低覆盖率成膜条件下形成。在低覆盖率成膜条件下暂时形成厚膜之后，通过回蚀来减小膜厚度以形成具有平坦上表面的第二绝缘膜26。形成第二绝缘膜26以使得穿透部分8的顶板开口封闭，其中极少或没有膜沉积在穿透部分8的空腔内部。以这种方式，穿透部分8的顶板开口由第二绝缘膜26覆盖，且穿透部分8内部的空腔得以保持。应注意，在这种情况下，容许穿透部分8内部存在第二绝缘膜26的一部分。
接下来，如图10中所说明，在其上形成有第二绝缘膜26的半导体衬底10上形成绝缘膜27。绝缘膜27是例如通过CVD形成的氧化硅膜。上文所描述的第二绝缘膜26通过等离子体CVD形成，且因此包含多孔膜，或换句话说粗糙膜。出于这一原因，在通过回蚀减小第二绝缘膜26的膜厚度之后，在第二绝缘膜26上形成紧密绝缘膜27。
接下来，在绝缘膜27上形成绝缘膜28。绝缘膜28可例如通过CVD形成。绝缘膜28包含例如氮化硅(SiN)膜。
接下来，如图11中所说明，形成经图案化以在划线区2上方留下开放空间的聚酰亚胺膜30。此时使用的聚酰亚胺膜30含有感光聚合物材料。使用已知光刻技术执行聚酰亚胺膜30的图案化。
接下来，如图4中所说明，使用聚酰亚胺膜30作为掩模来执行干式蚀刻，由此去除划线区2中的绝缘膜28。此时，在主电路区3中，通过去除接合垫部分中的绝缘膜28而形成未说明的接合垫部分的空间。提供聚酰亚胺膜30作为用于保护半导体装置1的表面的钝化膜。
接下来，在划线区2中，使用刀片分切、隐形切割或某一其它分切方法来执行分切步骤，且切割半导体衬底10。根据上文，可制造类似于图1A中所说明的半导体装置的个别地分离的半导体装置1。在此之后，尽管图式中未说明，但通过将每一半导体装置1组装到封装中，可制造准备好商业分配的半导体产品。
半导体装置1在划线区2的近似中心中经切割。经切割的区域变成切割部分60。切割部分60是界定半导体装置1的轮廓的边缘。在每一半导体装置1中，在主电路区3中的一个周围设置划线区2。在半导体装置1中，穿透部分放置区6安置于切割部分60与主电路区3之间。切割部分60，或换句话说边缘，安置在划线区2的周边周围。
根据上文所描述的第一实施例，呈现以下效果。
在半导体装置1中，穿透部分放置区6安置于切割部分60与主电路区3之间。多个穿透部分8安置于穿透部分放置区6中。穿透部分8具备穿透低k膜17形成的柱状空腔。多个穿透部分8安置于穿透部分放置区6中以形成在宽度方向E上布置的三列，其中每一列在纵向方向F上成排安置。多个穿透部分8以交错方式布置。多个穿透部分8经安置以使得穿透部分8存在于从切割部分60面向主电路区3的所有方向上。多个穿透部分8经配置以使切割部分60与主电路区3隔离。
因此，即使在分切步骤期间在切割部分60中产生的裂纹在朝向主电路区3的方向上传播，传播裂纹仍遭遇穿透部分8，且裂纹的传播受穿透部分8阻挡。通过这种布置，防止在切割部分60中产生的裂纹传播到主电路区3。因为通过穿透部分放置区6中的一个中的穿透部分8而阻止裂纹到达主电路区3，所以改善了半导体装置1的良率。
(第二实施例)
接下来，将使用图1到3和图12到16描述第二实施例。图12到16为沿着图3中的线X-X的部分的纵截面。在第二实施例的描述中，与第一实施例共同共享的元件用类似的符号或名称表示，且省略详细描述。首先，下文描述根据第二实施例的制造半导体装置的方法。图1到3说明第二实施例的平面布局，且在此方面类似于第一实施例。
下文中，将参考图12到16描述根据第二实施例的制造半导体装置1的方法。首先，如图12中所说明，在半导体衬底10上形成绝缘膜12、绝缘膜14、第一绝缘膜16、低k膜17、绝缘膜29和绝缘膜28。低k膜17包含低k膜18、20、22和24的层压膜。应注意，如图5A及5B中所说明，因为低k膜17形成于主电路区3中的金属互连件40、42、44与重新布线金属层46之间，所以实际上，还执行形成金属互连件40、42、44、重新布线金属层46和接合这些互连层的接触件的步骤。
接下来，如图13中所说明，光致抗蚀剂57经形成以使得形成开口图案7，所述开口图案7在其中将在穿透部分放置区6中形成多个穿透部分8的区上方留下开放空间。使用已知光刻技术执行光致抗蚀剂57的图案化。接下来，通过使用如上文图案化的光致抗蚀剂57作为掩模来执行各向异性干式蚀刻。通过这种布置，在开口图案7中，蚀刻穿过绝缘膜28且部分地穿过绝缘膜29进行。
因此，通过开口图案7的转印获得的开口7a形成于绝缘膜28和绝缘膜29中。每一开口7a的底部7b定位于低k膜17的上表面上方，且每一开口7a的深度不到达低k膜17的上表面。此外，开口7a形成为具有使得稍后描述的聚酰亚胺膜30不会侵入到开口7a中的形状和大小。举例来说，如果开口7a在平面视图中形成为具有6μm或更小直径的圆形，那么聚酰亚胺膜30可不侵入到开口7a中。
接下来，如图14中所说明，例如使用灰化技术来去除光致抗蚀剂57，且随后，将聚酰亚胺膜30施加到绝缘膜28上。此时使用的聚酰亚胺膜30含有感光聚合物材料。开口7a形成为具有使得聚酰亚胺膜30不会侵入的大小。出于这一原因，聚酰亚胺膜30不会侵入到开口7a中。
接下来，如图15中所说明，使用已知光刻技术图案化聚酰亚胺膜30。聚酰亚胺膜30经图案化以在划线区2上方留下开放空间。接下来，如图16中所说明，通过使用经图案化聚酰亚胺膜30作为掩模对绝缘膜28执行各向异性干式蚀刻。此时，在绝缘膜29中途去除开口7a，但也在绝缘膜28的蚀刻中蚀刻低k膜17，且蚀刻开口7a下方的绝缘膜29、低k膜17和第一绝缘膜16的一部分。以这种方式，形成多个穿透部分8。
另一方面，在除穿透部分8以外的划线区2中，在去除绝缘膜28之后，稍微蚀刻绝缘膜29的上表面。划线区2中的绝缘膜29的上表面从绝缘膜28的形成位置以预定距离向下定位。
接下来，类似于第一实施例，通过执行分切步骤在划线区2中切割半导体衬底10。根据上文，可制造类似于图1A中所说明的半导体装置的个别地分离的半导体装置1。在此之后，尽管图式中未说明，但每一半导体装置1可组装到封装中以制造准备好商业分配的半导体产品。
根据以上步骤，多个穿透部分8可形成为穿透低k膜17且在宽度方向E上穿透低k膜17。另外，有可能形成半导体装置1，其中在聚酰亚胺膜30的形成期间抑制聚酰亚胺膜30侵入到开口7a中。根据上文所描述的第二实施例，获得类似于第一实施例的效果。此外，因为与聚酰亚胺膜30侵入到开口7a中的情况相比，聚酰亚胺膜30不会侵入到开口7a中，所以用于去除聚酰亚胺膜30的长曝光是不必要的。出于这一原因，半导体装置1的制造过程所花费的时间缩短。通过这种布置，可提供成本降低的半导体装置1。
(第三实施例)
接下来，将使用图6到8和图17到21描述第三实施例。图6到8和图17到21为沿着图3中的线X-X的部分的纵截面。在第三实施例的描述中，与第一及第二实施例共同共享的元件用类似的符号或名称表示，且省略详细描述。
下文中，将描述根据第三实施例的制造半导体装置的方法。在根据第三实施例的制造半导体装置的方法中，执行在第一实施例的图6到8中执行的步骤。接下来，如图17中所说明，在低k膜17上形成第三绝缘膜62。第三绝缘膜62为例如氧化硅膜。例如在高覆盖率沉积条件下使用CVD形成第三绝缘膜62。通过这种布置，穿透部分8掩埋有第三绝缘膜62。考虑到在稍后描述的CMP工艺中减少的膜厚度的量，形成厚的第三绝缘膜62。在第三绝缘膜62的上表面上，形成反映在低k膜17中形成的穿透部分8的形状的升高和降低部分。
接下来，如图18中所说明，对第三绝缘膜62执行化学机械抛光(下文称为CMP)以在低k膜17上留下预定厚度的第三绝缘膜62。从第三绝缘膜62的上表面去除升高和降低部分，从而产生平坦表面。
接下来，如图19中所说明，在图18的第三绝缘膜62上形成绝缘膜64和绝缘膜28。绝缘膜64为例如氧化硅膜。绝缘膜64例如通过CVD形成。绝缘膜28包含例如氮化硅膜。绝缘膜28例如通过CVD形成。
接下来，如图20中所说明，形成经图案化以在划线区2上方留下开放空间的聚酰亚胺膜30。此时使用的聚酰亚胺膜30含有感光聚合物材料。使用已知光刻技术执行聚酰亚胺膜30的图案化。
接下来，如图21中所说明，通过使用聚酰亚胺膜30作为掩模来执行各向异性干式蚀刻。通过蚀刻，去除划线区2中的绝缘膜28。
根据上文所描述的第三实施例，获得类似于第一及第二实施例的效果。此外，根据第三实施例，穿透部分8掩埋有第三绝缘膜62，且第三绝缘膜62和第一绝缘膜16连接在穿透部分8的下部部分中。根据这种配置，因为第三绝缘膜62穿透穿透部分8中的低k膜17且还掩埋于穿透部分8中，且因为第三绝缘膜62和第一绝缘膜16连接，所以这个部分中的机械强度得到改进。因此，进一步改进抑制裂纹在这一部分中的传播的效果。
(第四实施例)
接下来，将使用图22、23和24描述第四实施例。在根据第四实施例的半导体装置1中，公开穿透部分放置区6的三种示范性配置。作为第一示范性配置，穿透部分放置区6包含在纵向方向上延伸的凹槽6a，如图22中所说明。作为第二示范性配置，穿透部分放置区6包含在纵向方向上延伸的凹槽6b及在宽度方向E上延伸的凹槽6c，如图23中所说明。凹槽6b和6c组合以形成梯子形状。作为第三示范性配置，穿透部分放置区6包含经配置以在纵向方向F上具有预定长度的凹槽6d，如图24中所说明。凹槽6d组合以形成交错布置。在以上三个实例中说明的凹槽6a、6b、6c和6d中的每一者穿透低k膜17且在宽度方向E上划分低k膜17。
在第一到第三实施例中，穿透部分放置区6含有以交错方式布置的多个穿透部分8。相比而言，在第四实施例中，穿透部分放置区6含有窄宽度的多个凹槽6a、6b、6c和6d的组合。通过采用这种配置，多个凹槽6a、6b、6c和6d将区中的低k膜17从切割部分60划分到主电路区3。根据这种配置，有可能增加防止在切割部分60中产生的裂纹传播到主电路区3的机会。因此，可进一步抑制在切割部分60中产生的裂纹到主电路区3的传播。
如上所述，将DRAM描述为根据各种实施例的半导体装置1的实例，但是以上描述仅是一个实例，并且不旨在限于DRAM。例如，还可以应用除DRAM之外的存储器装置，例如静态随机存取存储器(SRAM)、闪存存储器、可擦可编程只读存储器(EPROM)、磁阻随机存取存储器(MRAM)和相变存储器，作为半导体装置1。此外，举例来说，包含例如微处理器和专用集成电路(ASIC)的除存储器以外的装置也可适用作根据前述实施例的半导体装置1。
虽然已经在某些优选实施例及实例的上下文中公开了本发明，但是所属领域的技术人员应理解，本发明延伸超出专门公开的实施例到其它替代实施例和/或本发明及其显而易见的修改及等效物的使用。另外，基于本公开，在本发明的范围内的其它修改对于所属领域的技术人员来说将是显而易见的。还预期可以进行实施例的特定特征和方面的各种组合或子组合，并且仍处于本发明的范围内。应理解，所公开实施例的各种特征和方面能够彼此组合或替代彼此以便形成本发明的变化模式。因此，希望本文所公开的本发明中的至少一些的范围不应受上文所描述的特定公开实施例的限制。

Claims (20)

1.一种半导体装置，其包括：
主电路区；和
划线区，其包围所述主电路区；
其中所述主电路区和所述划线区包括第一绝缘膜及第二绝缘膜以及形成于其间的低k膜；且
其中所述划线区的所述低k膜包含沿着所述主电路区与所述划线区之间的边界加衬的多个空腔。
2.根据权利要求1所述的半导体装置，其中所述划线区具有界定宽度方向和与所述宽度方向正交的纵向方向的预定宽度，且其中加衬有多个所述空腔的区在所述宽度方向上位于所述划线区的末端处且在所述纵向方向上延伸。
3.根据权利要求1所述的半导体装置，其中所述多个所述空腔在平面视图中为圆形，并且以交错方式布置。
4.根据权利要求1所述的半导体装置，其中所述空腔中的每一者掩埋有绝缘膜。
5.根据权利要求1所述的半导体装置，其中所述低k膜包括多个低k膜的堆叠膜。
6.根据权利要求1所述的半导体装置，其中多个互连件包含在所述主电路区中，且所述低k膜形成于所述多个互连件之间。
7.根据权利要求1所述的半导体装置，其中所述低k膜包括SiOC和SiCN的堆叠膜，且其中所述第一绝缘膜和所述第二绝缘膜包括氧化硅膜。
8.一种制造半导体装置的方法，所述半导体装置包含以矩阵布置的多个主电路区和设置于所述主电路区之间的划线区，所述方法包括：
形成第一绝缘膜；
形成低k膜；
形成穿透所述低k膜的多个穿透部分；和
在低覆盖率成膜条件下形成第二绝缘膜以在多个通孔中形成空腔。
9.根据权利要求8所述的方法，其中所述多个穿透部分在平面视图中为圆形，并且以交错方式布置。
10.根据权利要求8所述的方法，其中所述划线区具有界定宽度方向和与所述宽度方向正交的纵向方向的预定宽度，且
其中安置有所述多个穿透部分的区在所述宽度方向上安置于所述划线区的末端处。
11.根据权利要求8所述的方法，其中所述低k膜包括多个低k膜的堆叠膜。
12.根据权利要求8所述的方法，其中多个互连件包含在所述主电路区中，且所述低k膜形成于所述多个互连件之间。
13.根据权利要求8所述的方法，其中所述低k膜包括SiOC和SiCN的堆叠膜。
14.根据权利要求8所述的方法，其中所述第一绝缘膜和所述第二绝缘膜包括氧化硅膜。
15.一种制造半导体装置的方法，所述半导体装置包含以矩阵布置的多个主电路区和设置于所述主电路区之间的划线区，所述方法包括：
形成第一绝缘膜；
形成低k膜；
形成穿透所述低k膜的多个穿透部分；和
在高覆盖度膜形成条件下在所述低k膜上形成第三绝缘膜，并且在所述穿透部分内部掩埋所述第三绝缘膜。
16.根据权利要求15所述的方法，其中所述多个穿透部分在平面视图中为圆形，并且以交错方式布置。
17.根据权利要求15所述的方法，其中所述划线区具有界定宽度方向和与所述宽度方向正交的纵向方向的预定宽度，且所述多个穿透部分在所述宽度方向上安置于所述划线区的末端处且在所述纵向方向上延伸。
18.根据权利要求15所述的方法，其中所述低k膜包括多个低k膜的堆叠膜。
19.根据权利要求15所述的方法，其中所述低k膜包括SiOC和SiCN的堆叠膜。
20.根据权利要求15所述的方法，其中所述第一绝缘膜和所述第三绝缘膜包括氧化硅膜。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5493926A (en) * 1995-03-21 1996-02-27 Vlsi Technology, Inc. Method of identifying a weakest interface where delamination is most likely to occur in a multi-layer dielectric film stack
US20010014515A1 (en) * 1998-11-10 2001-08-16 Min-Seok Ha Wafer grooves for reducing semiconductor wafer warping
US20020000642A1 (en) * 1999-02-09 2002-01-03 Chi-Fa Lin Scribe line structure for preventing from damages thereof induced during fabrication
US20120126228A1 (en) * 2010-11-23 2012-05-24 Thomas Fischer Material Structure in Scribe Line and Method of Separating Chips
US20150371957A1 (en) * 2014-06-19 2015-12-24 Zhijie Wang Die edge seal employing low-k dielectric material

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5493926A (en) * 1995-03-21 1996-02-27 Vlsi Technology, Inc. Method of identifying a weakest interface where delamination is most likely to occur in a multi-layer dielectric film stack
US20010014515A1 (en) * 1998-11-10 2001-08-16 Min-Seok Ha Wafer grooves for reducing semiconductor wafer warping
US20020000642A1 (en) * 1999-02-09 2002-01-03 Chi-Fa Lin Scribe line structure for preventing from damages thereof induced during fabrication
US20120126228A1 (en) * 2010-11-23 2012-05-24 Thomas Fischer Material Structure in Scribe Line and Method of Separating Chips
US20150371957A1 (en) * 2014-06-19 2015-12-24 Zhijie Wang Die edge seal employing low-k dielectric material

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