KR20050010698A - 반도체장치의 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치의 제조방법에 관한 것으로서 반도체기판 상의 스크라이브라인영역이 노출되도록 단위 칩영역에 접촉홀을 갖는 절연층을 형성하고 상기 접촉홀 내에 플러그를 형성하며 상기 절연층 상에 배선을 형성하는 공정과, 상기 공정을 다 수번 반복하여 진행하되 상기 절연층 상에 형성되는 다 수의 절연층을 상기 단위 칩영역 내에서 계단 형상을 이루고 상기 스크라이브라인영역이 노출되도록 패터닝하여 형성하는 공정과, 상기 최상층의 절연층 상에 상기 반도체기판의 노출된 스크라이브라인영역을 덮는 패시베이션층을 형성하는 공정과, 상기 스크라이브라인영역의 상기 반도체기판 및 상기 패시베이션층을 쏘잉하여 상기 칩영역을 분리하는 공정을 구비한다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 반도체기판 상에회로의 형성을 완료한 후 조립하기 위해 단위 칩들로 용이하게 분리할 수 있는 반도체장치의 제조방법에 관한 것이다.
반도체기판 상에 반도체 회로의 형성을 완료한 후, 칩들을 패키징(packaging)하기 위해 단위 칩들을 분리한다. 단위 칩들은 이 단위 칩들 사이의 스크라이브라인 영역(scribeline region)을 다이아몬드 쏘우(saw) 등으로 쏘잉하여 단위 칩으로 분리한다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 제조방법을 도시하는 공정도이다.
도 1a를 참조하면, 반도체소자들(도시되지 않음)이 형성된 다수의 단위 칩영역(UC1)과 소자가 형성되지 않는 스크라이브라인영역(S1)을 갖는 반도체기판(11) 상에 절연물질을 증착하여 절연층(13-1)을 형성한다.
그리고, 제 1 절연층(13-1)에 반도체기판(11)을 노출시키는 접촉홀을 형성한 후 제 1 플러그(15-1)를 형성한다. 상기에서 제 1 플러그(15-1)는 반도체소자들의 도전영역과 접촉되어 전기적으로 연결된다. 그리고, 제 1 절연층(13-1) 상에 도전성 물질을 증착하고 제 1 플러그(15-1)와 접촉되게 포토리쏘그래피 방법으로 패터닝하여 제 1 배선(17-1)을 형성한다. 상기에서 제 1 배선(17-1)이 단위 칩영역(UC1) 내에만 형성되도록 한다.
도 1b를 참조하면, 도 1a의 공정을 다수 번, 예를 들면, 2번 더 실시하여 제 2 및 제 3 절연층(13-2)(13-3), 제 2 및 제 3 플러그(15-2)(15-3)와 제 2 및 제 3 배선(17-2)(17-3)을 형성한다. 상기에서 제 2 및 제 3 플러그(15-2)(15-3)를 제 2및 제 3 배선(17-2)(17-3)이 제 1 및 제 2 배선(17-1)(17-2)과 전기적으로 연결되게 형성한다. 그리고, 제 2 및 제 3 배선(17-2)(17-3)도 단위 칩영역(UC1) 내에만 형성되도록 한다.
그리고, 제 3 절연층(13-3) 상에 제 3 배선(17-3)을 덮도록 제 4 절연층(13-4)을 형성한다.
상기에서 반도체기판(11) 상의 스크라이브라인영역(S1)에는 회로를 이루는 제 1, 제 2 및 제 3 배선(17-1)(17-2)(17-3)과 제 1, 제 2 및 제 3 플러그(15-1)(15-2)(15-3)가 형성되지 않고 제 1, 제 2, 제 3 및 제 4 절연층(13-1)(13-2)(13-3)(13-4)만 적층된다.
도 1c를 참조하면, 스크라이브라인영역(S1)에 적층된 제 1 내지 제 4 절연층(13-1)(13-2)(13-3)(13-4)을 반도체기판(11)이 노출되도록 반응성이온식각(Reactive Ion Etching : RIE) 등과 같은 이방성식각 방법을 포함하는 포토리쏘그래피(photolithography) 방법으로 패터닝(patterning)한다. 이 때, 제 1 내지 제 4 절연층(13-1)(13-2)(13-3)(13-4)을 스크라이브라인영역(S1)을 제외한 다수의 단위 칩영역(UC1)에서 제거되지 않도록 하여 제 1, 제 2 및 제 3 배선(17-1)(17-2)(17-3)과 제 1, 제 2 및 제 3 플러그(15-1)(15-2)(15-3)가 노출되지 않도록 패터닝한다.
그리고, 반도체기판(11)의 노출된 스크라이브라인영역(S1)을 포함하는 제 4 절연층(13-4) 상에 PSG(Phospho Silicate Glass), BSG(Boro Silicate Glass) 또는 BPSG(Boro Phospho Silicate Glass) 등을 두껍게 증착하여 패시베이션층(19)을 형성한다. 이 때, 패시베이션층(19)은 패터닝되어 노출된 제 1 내지 제 4 절연층(13-1)(13-2)(13-3)(13-4)의 측면도 덮게 된다. 상기에서 패시베이션층(19)은 단위 칩을 패키지 할 때 회로에 수분의 침투나 물리적인 스트레스의 영향을 억제한다.
도 1d를 참조하면, 다이아몬드 쏘우 등으로 스크라이브라인영역(S1)의 반도체기판(11) 및 패시베이션층(19)을 쏘잉하여 칩영역(CU1)을 분리한다. 이 때, 제 1 내지 제 4 절연층(13-1)(13-2)(13-3)(13-4)의 측면이 패시베이션층(19)에 덮혀 노출되지 않도록 분리한다.
그러나, 상술한 종래 기술은 칩영역과 스크라이브라인영역의 단차가 커 패시베이션층이 급경사를 이루므로 칩 내부의 보호 능력이 저하되어 신뢰성이 저하될 뿐만 아니라 쏘잉시 크랙이 발생되는 문제점이 있었다.
따라서, 본 발명의 목적은 단위 칩영역과 스크라이브라인영역의 경계 부분에 패시베이션층을 경사면이 완만하도록 형성하므로써 보호 기능이 저하되는 것을 방지하여 신뢰성을 향상시킬 수 있는 반도체장치의 제조방법을 제공함에 있다.
본 발명의 다른 목적은 쏘잉시 크랙이 발생되는 것을 방지할 수 있는 반도체장치의 제조방법을 제공함에 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 반도체기판 상의 스크라이브라인영역이 노출되도록 단위 칩영역에 접촉홀을 갖는 절연층을 형성하고 상기 접촉홀 내에 플러그를 형성하며 상기 절연층 상에 배선을 형성하는 공정과, 상기 공정을 다 수번 반복하여 진행하되 상기 절연층 상에 형성되는 다 수의 절연층을 상기 단위 칩영역 내에서 계단 형상을 이루고 상기 스크라이브라인영역이 노출되도록 패터닝하여 형성하는 공정과, 상기 최상층의 절연층 상에 상기 반도체기판의 노출된 스크라이브라인영역을 덮는 패시베이션층을 형성하는 공정과, 상기 스크라이브라인영역의 상기 반도체기판 및 상기 패시베이션층을 쏘잉하여 상기 칩영역을 분리하는 공정을 구비한다.
상기에서 다 수번 반복하여 형성되는 다수의 배선이 상기 단위 칩영역 내에서 계단 형상을 갖는다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 제조방법을 도시하는 공정도.
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 제조방법을 도시하는 공정도.
* 도면의 주요 부분에 대한 부호의 설명 *
UC2 : 단위 칩영역 S2 : 스크라이브라인영역
21 : 반도체기판
23-1, 23-2, 23-3, 23-4 : 제 1, 제 2, 제 3 및 제 4 절연층
25-1, 25-2, 25-3 : 제 1, 제 2 및 제 3 플러그
27-1, 27-2, 27-3 : 제 1, 제 2 및 제 3 배선
29 : 패시베이션층
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 제조방법을 도시하는 공정도이다.
도 2a를 참조하면, 반도체소자들(도시되지 않음)이 형성된 다수의 단위 칩영역(UC2)과 소자가 형성되지 않는 스크라이브라인영역(S2)을 갖는 반도체기판(21) 상에 절연물질을 증착하여 제 1 절연층(23-1)을 형성한다. 그리고, 제 1 절연층(23-1)을 패터닝하여 반도체기판(21)을 노출시키는 접촉홀을 형성한다. 이 때, 스크라이브라인영역(S2) 상의 제 1 절연층(23-1)을 반도체기판(21)이 노출되도록 패터닝할 수도 있다.
접촉홀 내에 제 1 플러그(25-1)를 형성한다. 상기에서 제 1 플러그(25-1)를반도체소자들의 도전영역과 접촉되어 전기적으로 연결되게 형성한다. 그리고, 제 1 절연층(23-1) 상에 도전성 물질을 증착하고 제 1 플러그(25-1)와 접촉되게 포토리쏘그래피 방법으로 패터닝하여 제 1 배선(27-1)을 형성한다. 상기에서 제 1 배선(27-1)이 단위 칩영역(UC2) 내에만 형성되도록 한다.
도 2b를 참조하면, 도 2a의 공정을 다수 번, 예를 들면, 2번 더 실시하여 제 2 및 제 3 절연층(23-2)(23-3), 제 2 및 제 3 플러그(25-2)(25-3)와 제 2 및 제 3 배선(27-2)(27-3)을 형성한다. 상기에서 제 2 및 제 3 절연층(23-2)(23-3)을 제 1 절연층(23-1)과 함께 단위 칩영역(UC2) 내부로 계단 형상을 이루도록 형성한다. 또한, 제 2 및 제 3 배선(27-2)(27-3)도 제 1 배선(27-1)과 함께 단위 칩영역(UC1) 내부로 계단 형상을 이루도록 형성하여 노출되지 않도록 한다. 상기에서 제 2 및 제 3 플러그(25-2)(25-3)를 제 2 및 제 3 배선(27-2)(27-3)이 제 1 및 제 2 배선(27-1)(27-2)과 전기적으로 연결되게 형성한다.
그리고, 제 3 절연층(23-3) 상에 제 3 배선(27-3)을 덮도록 제 4 절연층(23-4)을 형성한다. 이 때, 제 4 절연층(23-4)도 스크라이브라인영역(S2)에 형성되지 않고 제 1, 제 2 및 제 3 절연층(23-1)(23-2)(23-3)과 함께 단위 칩영역(UC1) 내부로 계단 형상을 이루도록 형성한다. 즉, 제 1 내지 제 4 절연층(23-1)(23-2)(23-3)(23-4)은 스크라이브라인영역(S2)에 형성되지 않고 단위 칩영역(UC1) 내에서 단차를 갖는 계단 형상으로 형성된다.
도 2c를 참조하면, 반도체기판(21)의 노출된 스크라이브라인영역(S2)을 포함하는 제 1 내지 제 4 절연층(23-1)(23-2)(23-3)(23-4) 상에 PSG(Phospho SilicateGlass), BSG(Boro Silicate Glass) 또는 BPSG(Boro Phospho Silicate Glass) 등을 두껍게 증착하여 칩영역(UC2) 내에 수분이 침투되거나 물리적인 스트레스의 영향을 방지하는 패시베이션층(29)을 형성한다. 이 때, 제 1 내지 제 4 절연층(23-1)(23-2)(23-3)(23-4)이 계단 형상을 가지므로 패시베이션층(29)은 단위 칩영역(UC1)과 스크라이브라인영역(S2)의 경계 부분에서 완만한 경사를 이루도록 형성된다. 그러므로, 패시베이션층(29)에 의한 단위 칩영역(UC2) 내부의 보호 기능이 강화되어 신뢰성을 향상시킬 수 있다.
도 2d를 참조하면, 다이아몬드 쏘우 등으로 스크라이브라인영역(S2)의 반도체기판(21) 및 패시베이션층(29)을 쏘잉하여 칩영역(CU2)을 분리한다. 패시베이션층(29)은 제 1 내지 제 4 절연층(23-1)(23-2)(23-3)(23-4)이 계단 형상으로 형성된 부분에 완만한 경사를 가지므로 쏘잉시에 크랙이 발생되는 것이 방지된다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명의 반도체장치의 제조방법은 단위 칩영역과 스크라이브라인영역의 경계 부분에 패시베이션층을 경사면이 완만하도록 형성하므로써 칩 내부의 보호 기능이 강화되어 신뢰성을 향상시킬 수 있을 뿐만 아니라 쏘잉시크랙이 발생되는 것을 방지할 수 있는 잇점이 있다.
Claims (2)
- 반도체기판 상의 스크라이브라인영역이 노출되도록 단위 칩영역에 접촉홀을 갖는 절연층을 형성하고 상기 접촉홀 내에 플러그를 형성하며 상기 절연층 상에 배선을 형성하는 공정과,상기 공정을 다 수번 반복하여 진행하되 상기 절연층 상에 형성되는 다 수의 절연층을 상기 단위 칩영역 내에서 계단 형상을 이루고 상기 스크라이브라인영역이 노출되도록 패터닝하여 형성하는 공정과,상기 최상층의 절연층 상에 상기 반도체기판의 노출된 스크라이브라인영역을 덮는 패시베이션층을 형성하는 공정과,상기 스크라이브라인영역의 상기 반도체기판 및 상기 패시베이션층을 쏘잉하여 상기 칩영역을 분리하는 공정을 구비하는 반도체장치의 제조방법.
- 청구항 1에 있어서, 상기 다 수번 반복하여 형성되는 다수의 배선이 상기 단위 칩영역 내에서 계단 형상을 갖는 반도체장치의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030050085A KR20050010698A (ko) | 2003-07-22 | 2003-07-22 | 반도체장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030050085A KR20050010698A (ko) | 2003-07-22 | 2003-07-22 | 반도체장치의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050010698A true KR20050010698A (ko) | 2005-01-28 |
Family
ID=37223071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030050085A KR20050010698A (ko) | 2003-07-22 | 2003-07-22 | 반도체장치의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050010698A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7436047B2 (en) | 2005-09-13 | 2008-10-14 | Samsung Electronics Co., Ltd. | Wafer having scribe lanes suitable for sawing process, reticle used in manufacturing the same, and method of manufacturing the same |
| US8141748B2 (en) | 2008-04-07 | 2012-03-27 | Lg Electronics Inc. | Dispenser related technology |
-
2003
- 2003-07-22 KR KR1020030050085A patent/KR20050010698A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7436047B2 (en) | 2005-09-13 | 2008-10-14 | Samsung Electronics Co., Ltd. | Wafer having scribe lanes suitable for sawing process, reticle used in manufacturing the same, and method of manufacturing the same |
| US8141748B2 (en) | 2008-04-07 | 2012-03-27 | Lg Electronics Inc. | Dispenser related technology |
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|---|---|---|---|
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