KR20060020514A - 작은 접점을 갖는 상변화 기억 소자의 제조방법 - Google Patents

작은 접점을 갖는 상변화 기억 소자의 제조방법 Download PDF

Info

Publication number
KR20060020514A
KR20060020514A KR1020040069361A KR20040069361A KR20060020514A KR 20060020514 A KR20060020514 A KR 20060020514A KR 1020040069361 A KR1020040069361 A KR 1020040069361A KR 20040069361 A KR20040069361 A KR 20040069361A KR 20060020514 A KR20060020514 A KR 20060020514A
Authority
KR
South Korea
Prior art keywords
pattern
phase change
change material
lower electrode
film
Prior art date
Application number
KR1020040069361A
Other languages
English (en)
Other versions
KR100568543B1 (ko
Inventor
고관협
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040069361A priority Critical patent/KR100568543B1/ko
Priority to US11/149,499 priority patent/US7465675B2/en
Priority to JP2005232327A priority patent/JP4896464B2/ja
Priority to CNA200510096679XA priority patent/CN1763986A/zh
Publication of KR20060020514A publication Critical patent/KR20060020514A/ko
Application granted granted Critical
Publication of KR100568543B1 publication Critical patent/KR100568543B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Patterning of the switching material
    • H10N70/068—Patterning of the switching material by processes specially adapted for achieving sub-lithographic dimensions, e.g. using spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H10N70/8265—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices on sidewalls of dielectric structures, e.g. mesa or cup type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8418—Electrodes adapted for focusing electric field or current, e.g. tip-shaped
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

작은 접점을 갖는 상변화 기억 소자의 제조방법들을 제공한다. 이 방법은 반도체기판 상에 하부층간절연막을 형성하고, 상기 하부층간절연막 내에 하부도전체 패턴을 형성하는 것을 구비한다. 상기 하부도전체 패턴을 갖는 반도체기판 상에 상기 하부도전체 패턴 상부면을 가로지르는 제 1 절연막 패턴을 형성한다. 상기 제 1 절연막 패턴의 측벽에 상기 하부도전체 패턴과 전기적으로 접속되는 도전성 스페이서 패턴을 형성한다. 상기 도전성 스페이서 패턴을 갖는 반도체기판 상에 제 1 층간절연막을 형성한다. 상기 제 1 층간절연막 및 상기 도전성 스페이서 패턴을 평탄화 하여 하부전극을 형성한다. 상기 하부전극을 갖는 반도체기판 상에 상기 하부전극 상부면을 가로지르는 제 2 절연막 패턴을 형성한다. 상기 제 2 절연막 패턴의 측벽에 상기 하부전극과 전기적으로 접속되는 상변화물질 스페이서를 형성한다. 상기 상변화물질 스페이서를 갖는 반도체기판 상에 제 2 층간절연막을 형성한다. 상기 제 2 층간절연막 및 상기 상변화물질 스페이서를 평탄화 하여 상변화물질 패턴을 형성한다.

Description

작은 접점을 갖는 상변화 기억 소자의 제조방법{Method of forming a phase change memory device having a small area of contact}
도 1은 종래의 상변화 기억 소자를 개략적으로 보여주는 단면도이다.
도 2는 종래의 상변화 기억 소자에서 상변화 물질막의 활성접촉면을 보여주는 평면도이다.
도 3은 종래기술에 의한 상변화 기억 소자의 콘택 형성방법을 설명하기위한 중간 공정 평면도이다.
도 4는 도 3의 절단선 X-X에 따라 취해진 공정 단면도이다.
도 5, 도 7, 도 9, 도 11, 도 13, 도 15, 도 17, 도 19, 도 21 및 도 23은 본 발명의 실시예들에 따른 상변화 기억 소자의 제조방법들에서 공정순서에 따라 반도체기판 일부를 보여주는 평면도들이다.
도 6, 도 8, 도 10, 도 12 및 도 14는 도 5, 도 7, 도 9, 도 11및 도 13의 절단선 I-I'에 따라 취해진 단면도들이다.
도 16, 도 18, 도 20, 도 22 및 도 24는 도 15, 도 17, 도 19, 도 21 및 도 23의 절단선 Ⅱ-Ⅱ'에 따라 취해진 단면도들이다.
도 25는 본 발명의 실시예들에 따른 상변화 기억 소자의 상변화물질 패턴 및 하부전극 배치방법을 보여주는 사시도이다.
도 26은 상변화물질 패턴 및 하부전극 배치방법을 보여주는 평면도이다.
도 27은 본 발명의 실시예들에 따른 상변화 기억 소자의 활성용적부(도 26의 V)를 보여주는 사시도이다.
본 발명은 반도체 기억 소자의 제조방법들에 관한 것으로, 특히 작은 접점을 갖는 상변화 기억 소자의 제조방법들에 관한 것이다.
반도체 기억 소자들은 전원 공급이 중단 되었을 때, 데이터의 보유 유무에 따라, 휘발성 기억 소자 및 비휘발성 기억 소자로 나눌 수 있다. 상기 비휘발성 기억 소자는 그들의 전원이 차단될지라도 그들 내에 저장된 데이터들이 소멸되지 않는 장점을 갖는다. 이에 따라, 상기 비휘발성 기억 소자는 이동통신 단말기(mobile communication system) 및 메모리 카드 등에 널리 채택되고 있다.
상기 비휘발성 기억 소자로서 플래시 기억 소자가 널리 사용되고 있다. 상기 플래시 기억 소자는 적층 게이트 구조(stacked gate structure)를 갖는 메모리 셀들을 주로 채택하고 있다. 상기 적층 게이트 구조는 채널 영역 상에 차례로 적층된 터널절연막, 부유게이트, 게이트층간절연막(inter-gate dielectric layer) 및 제어게이트 전극을 포함한다. 상기 플래시 메모리 셀에 데이터를 프로그램하고 소거하는 원리는 상기 터널절연막을 통하여 전하를 터널링시키는 방법들이 널리 사용된다. 상기 플래시 기억 소자의 신뢰성 및 프로그램효율을 향상시키기 위해서는 상기 터널절연막의 막질(film quality)이 개선되어야 하고 셀의 커플링 비율이 증가되어야 한다. 그러나 상기 터널절연막의 막질 개선 및 상기 셀의 커플링 비율 증가와 같은 과제들은 상기 플래시 기억 소자의 집적도 향상에 장애요인들로 작용한다.
따라서 비휘발성 기억 특성을 가지며 집적도 향상에 효율적인 구조를 갖는 새로운 기억 소자를 개발하기 위한 많은 노력이 있었으며, 이에 따라 나타난 대표적인 것으로 상변화 기억 소자가 있다. 상기 상변화 기억 소자의 단위 셀은 액세스(access) 소자 및 상기 액세스 소자에 직렬 연결된(serially connected) 데이터 저장 요소(data storage element)를 포함한다. 상기 데이터 저장 요소는 상기 액세스 소자에 전기적으로 연결되는 하부전극 및 상기 하부전극에 접촉하는 상변화 물질막을 구비한다. 상기 상변화 물질막은, 제공되는 전류의 크기에 따라, 비정질 상태(amorphous state) 와 결정질 상태(crystalline state) 사이에서 또는 상기 결정질 상태 하에서 여러 비저항 상태들 사이에서 전기적으로 전환(switch)되는 물질막이다.
도 1은 종래의 상변화 기억 소자를 개략적으로 보여주는 부분 단면도이고, 도 2는 종래의 상변화 기억 소자에서 상변화 물질막의 활성접촉면을 보여주는 평면도이다.
도 1 및 도 2를 참조하면, 통상적인 상변화 기억 소자는 반도체기판(1) 상의 소정영역에 배치된 하부 층간절연막(12), 상기 하부 층간절연막(12) 내에 배치된 하부배선(10), 상기 하부배선(10) 상을 덮는 상부 층간절연막(13), 상기 상부 층간절연막(13) 상에 배치된 상부배선(18), 상기 상부 층간절연막(13) 내에 배치된 상 변화물질 패턴(16), 상기 상변화물질 패턴(16) 과 상기 하부배선(10) 사이를 전기적으로 연결하는 하부전극(14) 및 상기 상변화물질 패턴(16) 과 상기 상부배선(18) 사이를 전기적으로 연결하는 상부전극(17)을 포함한다.
상기 하부전극(14)을 통하여 프로그램 전류가 흐르는 경우에, 상기 상변화물질 패턴(16)및 상기 하부전극(14) 사이의 계면(20, 이하에서는 '활성접촉면'이라 한다.)에서 주울 열(joule heat)이 생성된다. 이러한 주울 열은 상기 상변화물질 패턴(16)의 일부분(22, 이하에서는 '활성용적부'라 한다.)을 비정질 상태(amorphous state) 또는 결정질 상태(crystalline state)로 변환시킨다. 상기 비정질 상태를 갖는 상기 활성용적부(22)의 비저항은 상기 결정질 상태를 갖는 상기 활성용적부(22)의 비저항 보다 높다. 따라서 읽기 모드에서 상기 활성용적부(22)를 통하여 흐르는 전류를 감지함으로써, 상기 상변화 기억 소자의 단위 셀에 저장된 정보가 논리 '1'인지 논리 '0'인지를 판별(discriminate)할 수 있다.
여기서, 상기 활성접촉면(20)이 크면 클수록 상기 프로그램 전류는 비례적으로 커져야한다. 이 경우, 상기 액세스(access) 소자는 상기 프로그램 전류를 공급하기에 충분한 전류 구동능력을 갖도록 설계되어야 한다. 그러나 상기 전류 구동능력을 향상시키기 위해서는 상기 액세스 소자가 차지하는 면적이 증가된다. 바꾸어 말하면, 상기 활성접촉면(20)이 작을수록 상기 상변화 기억 소자의 집적도 개선에 유리하다. 이에 더하여, 상기 활성용적부(22)의 부피를 최적화 하는 것이 필요하다.
상기 활성접촉면(20)을 줄이기 위한 방법이 미국특허 제6,514,788 B2호에 " 칼코게나이드 메모리 소자의 콘택 형성방법(Method for manufacturing contacts for a chalcognide memory device)" 이라는 제목으로 퀸(Quinn)에 의해 개시된 바 있다.
도 3은 미국특허 제6,514,788 B2호에 개시된 칼코게나이드 메모리 소자의 콘택 형성방법을 설명하기위한 중간 공정 평면도이고, 도 4는 도 3의 절단선 X-X에 따라 취해진 공정 단면도이다.
도 3 및 도 4를 참조하면, 칼코게나이드 메모리 소자의 콘택 형성방법은 반도체기판 상의 소정영역에 제 1 산화막을 형성하고, 상기 제 1 산화막 내에 비아 홀을 형성하는 것을 포함한다. 상기 비아 홀의 측벽을 덮는 금속 도전막(metal conductor, 35)을 증착한 다음 상기 비아 홀의 내부를 메우는 제 2 산화막(34)을 형성한다. 상기 금속 도전막(35) 상의 일부영역을 덮는 제 3 산화막을 형성한다. 상기 제 3 산화막의 측벽에 실리콘질화물 스페이서(39)를 형성하고, 상기 제 3 산화막을 제거한다. 상기 실리콘질화물 스페이서(39)를 마스크로 사용하여 상기 금속 도전막(35)을 식각하여 하부전극을 형성한다. 그 결과, 사진공정의 한계보다 작은 크기를 갖는 상기 하부전극을 형성할 수 있다.
그러나 도 1 및 도 2에 도시된 바와 같이, 상기 상변화물질 패턴(16)이 상기 하부전극(14) 보다 크게 형성되는 경우, 상기 활성용적부(22)는 반구형으로 형성된다. 즉, 상기 하부전극(14)의 크기를 축소하여 상기 활성접촉면(20)을 최소화 한다 하여도 상기 상변화물질 패턴(16)의 크기 및 배치 형태에 따라 상기 활성용적부(22)의 축소 효과는 반감될 수 있다.
결론적으로, 상기 하부전극(14)의 크기를 축소함과 동시에 상기 상변화물질 패턴(16)의 크기 및 배치 형태를 최적화하는 기술이 필요하다.
본 발명이 이루고자 하는 기술적 과제는 이상에서 설명한 문제점을 해결하기 위한 것으로서, 활성용적부의 부피를 최적화 할 수 있는 상변화 기억 소자의 제조방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 작은 접점을 갖는 상변화 기억 소자의 제조방법들을 제공한다. 이 방법은 반도체기판 상에 하부층간절연막을 형성하고, 상기 하부층간절연막 내에 하부도전체 패턴을 형성하는 것을 포함한다. 상기 하부도전체 패턴을 갖는 반도체기판 상에 상기 하부도전체 패턴 상부면을 가로지르며 상기 하부도전체 패턴 상부면의 일부분을 노출시키는 제 1 절연막 패턴을 형성한다. 상기 제 1 절연막 패턴의 측벽에 상기 하부도전체 패턴과 전기적으로 접속되는 도전성 스페이서 패턴을 형성한다. 상기 도전성 스페이서 패턴을 갖는 반도체기판 상에 제 1 층간절연막을 형성한다. 상기 제 1 층간절연막 및 상기 도전성 스페이서 패턴을 평탄화 하여 하부전극을 형성한다. 상기 하부전극을 갖는 반도체기판 상에 상기 하부전극 상부면을 가로지르며 상기 하부전극 상부면의 일부분을 노출시키는 제 2 절연막 패턴을 형성한다. 상기 제 2 절연막 패턴의 측벽에 상기 하부전극과 전기적으로 접속되는 상변화물질 스페이서를 형성한다. 상기 상변화물질 스페이서를 갖는 반도체기판 상에 제 2 층간절연막을 형성한다. 상기 제 2 층간 절연막 및 상기 상변화물질 스페이서를 평탄화 하여 상변화물질 패턴을 형성한다.
상기 제 1 절연막 패턴은 실리콘질화막 또는 실리콘산질화막으로 형성할 수 있다.
상기 도전성 스페이서 패턴은 상기 제 1 절연막 패턴을 갖는 반도체기판 상에 도전막을 형성하고, 상기 도전막을 이방성 식각하여 상기 제 1 절연막 패턴의 측벽에 상기 하부도전체 패턴과 전기적으로 접속되는 도전성 스페이서를 형성한 다음, 상기 도전성 스페이서를 패터닝 하여 형성할 수 있다.
상기 하부전극, 상기 제 1 절연막 패턴 및 상기 제 1 층간절연막의 상부면들은 실질적으로 동일한 평면상에 노출될 수 있다. 또한, 상기 하부전극을 식각하여 상기 하부전극의 상부면이 상기 제 1 층간절연막 및 상기 제 1 절연막 패턴의 상부면들 보다 아래로 리세스 되도록 형성할 수도 있다. 상기 하부전극은 질화티타늄(TiN)막 또는 질화알루미늄티타늄(TiAlN)막으로 형성할 수 있다. 상기 하부전극의 폭은, 상기 도전막의 증착 두께와 상기 도전막에 대한 이방성 식각에 의하여 결정되므로, 사진공정 한계보다 작은 폭을 갖도록 형성할 수 있다.
상기 제 2 절연막 패턴은 실리콘질화막 또는 실리콘산질화막으로 형성할 수 있다.
상기 상변화물질 스페이서는 상기 제 2 절연막 패턴을 갖는 반도체기판 상에 상변화 물질막을 형성하고, 상기 상변화 물질막을 이방성 식각하여 형성할 수 있다. 상기 상변화물질 패턴의 폭은, 상기 상변화 물질막의 증착 두께와 상기 상변화 물질막에 대한 이방성 식각에 의하여 결정되므로, 사진공정의 한계 이하로 형성할 수 있다. 상기 상변화물질 패턴은 칼코게나이드막(chalcogenide layer)으로 형성할 수 있다. 예를 들면, 상기 상변화물질 패턴은 질소 및 실리콘중 적어도 하나로 도우핑된 GST(GeSbTe) 합금막으로 형성할 수 있다.
상기 하부전극 및 상기 상변화물질 패턴은 0 도 내지 90도 평면교각 범위에서 서로 교차하도록 형성할 수 있다.
상기 상변화물질 패턴 상에 상기 상변화물질 패턴과 전기적으로 접속되는 상부배선을 형성할 수 있다. 상기 상부배선은 차례로 적층된 장벽금속 패턴 및 상부금속 패턴으로 형성할 수 있다. 상기 상부금속 패턴은 알루미늄과 같은 도전막으로 형성할 수 있다. 상기 장벽금속 패턴은 티타늄(Ti)막 또는 질화티타늄(TiN)막 중에서 선택된 적어도 하나의 막으로 형성할 수 있다.
상기 기술적 과제를 달성하기 위한 다른 방법은, 반도체기판 상에 하부층간절연막을 형성하고, 상기 하부층간절연막 내에 하부도전체 패턴을 형성하는 것을 포함한다. 상기 하부도전체 패턴을 갖는 반도체기판 상에 상기 하부도전체 패턴 상부면을 가로지르며 상기 하부도전체 패턴 상부면의 일부분을 노출시키는 제 1 절연막 패턴을 형성한다. 상기 제 1 절연막 패턴의 측벽에 상기 하부도전체 패턴과 전기적으로 접속되는 도전성 스페이서 패턴을 형성한다. 상기 도전성 스페이서 패턴을 갖는 반도체기판 상에 제 1 층간절연막을 형성한다. 상기 제 1 층간절연막 및 상기 도전성 스페이서 패턴을 평탄화 하여 하부전극을 형성한다. 상기 하부전극을 식각하여 상기 하부전극의 상부면이 상기 제 1 층간절연막 및 상기 제 1 절연막 패턴의 상부면들 보다 아래로 리세스 되도록 형성한다. 상기 하부전극을 갖는 반도체 기판 상에 상기 하부전극 상부면을 가로지르며 상기 하부전극 상부면의 일부분을 노출시키는 제 2 절연막 패턴을 형성한다. 상기 제 2 절연막 패턴의 측벽에 상기 하부전극과 전기적으로 접속되는 상변화물질 스페이서를 형성한다. 상기 상변화물질 스페이서를 갖는 반도체기판 상에 제 2 층간절연막을 형성한다. 상기 제 2 층간절연막 및 상기 상변화물질 스페이서를 평탄화 하여 상변화물질 패턴을 형성한다. 상기 상변화물질 패턴 상에 상기 상변화물질 패턴과 전기적으로 접속되는 상부배선을 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 5 내지 도 24는 본 발명의 실시예들에 따른 상변화 기억 소자의 제조방법들을 설명하기 위한 공정순서별 평면도들 및 단면도들이다. 구체적으로, 도 5, 도 7, 도 9, 도 11, 도 13, 도 15, 도 17, 도 19, 도 21 및 도 23은 상변화 기억 소자의 제조방법들에서 공정순서에 따라 반도체기판 일부를 보여주는 평면도들이고, 도 6, 도 8, 도 10, 도 12 및 도 14는 도 5, 도 7, 도 9, 도 11및 도 13의 절단선 I-I'에 따라 취해진 단면도들이며, 도 16, 도 18, 도 20, 도 22 및 도 24는 도 15, 도 17, 도 19, 도 21 및 도 23의 절단선 Ⅱ-Ⅱ'에 따라 취해진 단면도들이다.
또한, 도 25는 본 발명의 실시예들에 따른 상변화 기억 소자의 상변화물질 패턴 및 하부전극 배치방법을 보여주는 사시도이고, 도 26은 상변화물질 패턴 및 하부전극 배치방법을 보여주는 평면도이며, 도 27은 본 발명의 실시예들에 따른 상변화 기억 소자의 활성용적부(도 26의 V)를 보여주는 사시도이다.
도 5 및 도 6을 참조하면, 반도체기판(51) 상에 하부층간절연막(53)을 형성한다. 통상적으로, 상기 반도체기판(51) 상에는 액세스(access) 트랜지스터와 같은 하부회로가 형성되나 설명의 간략화를 위하여 생략하기로 한다. 상기 하부층간절연막(53) 내에 하부도전체 패턴(55)을 형성하고, 상기 하부도전체 패턴(55)의 상부면을 노출시킨다.
상기 하부층간절연막(53)은 화학기상증착(chemical vapor deposition; CVD) 방법에 의한 실리콘산화막 또는 실리콘산질화막으로 형성할 수 있다. 상기 하부도전체 패턴(55)은 텅스텐막과 같은 도전막으로 형성할 수 있다. 상기 하부도전체 패턴(55)은 인접회로에 연결되는 배선이거나 하부회로에 접속되는 패드 일 수 있으나 이하에서는 상기 패드인 경우를 상정하여 설명하기로 한다.
도 7 및 도 8을 참조하면, 상기 하부도전체 패턴(55)을 갖는 반도체기판(51) 전면 상에 제 1 절연막을 형성한다. 상기 제 1 절연막은 화학기상증착 방법에 의한 실리콘질화막 또는 실리콘산질화막으로 형성할 수 있다. 이어서, 상기 제 1 절연막 을 패터닝하여 상기 하부도전체 패턴(55)을 가로지르는 제 1 절연막 패턴(57)을 형성한다. 그 결과, 상기 제 1 절연막 패턴(57)에 의하여 상기 하부도전체 패턴(55) 상부면의 일부분이 덮이며 상기 하부도전체 패턴(55) 상부면의 나머지부분은 노출된다.
도 9 및 도 10을 참조하면, 상기 제 1 절연막 패턴(57)을 갖는 반도체기판(51) 전면 상에 콘포말한 도전막을 형성한다. 상기 도전막은 50Å 내지 200Å 두께의 질화티타늄(TiN)막 또는 질화알루미늄티타늄(TiAlN)막으로 형성할 수 있다. 이어서, 상기 도전막을 이방성 식각하여 상기 제 1 절연막 패턴(57)의 측벽에 도전성 스페이서(59)를 형성한다. 상기 도전성 스페이서(59)는 상기 하부도전체 패턴(55)에 전기적으로 접속된다.
도 11 및 도 12를 참조하면, 상기 도전성 스페이서(59)를 패터닝 하여 도전성 스페이서 패턴(59')을 형성한다. 상기 도전성 스페이서(59)를 패터닝하기 위한 공정은, 상기 도전성 스페이서(59)를 덮는 포토레지스트 패턴(도시하지 않음)을 형성하는 것과, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 도전성 스페이서(59)를 등방성 식각 하는 것과, 상기 포토레지스트 패턴을 제거하는 것을 포함한다. 이때, 상기 도전성 스페이서 패턴(59')은 상기 하부도전체 패턴(55) 상부면에 국부적으로 형성되며 상기 하부도전체 패턴(55)에 전기적으로 접속된다.
상기 도전성 스페이서 패턴(59')을 갖는 반도체기판(51) 전면 상에 콘포말한 제 1 층간절연막(62)을 형성한다. 상기 제 1 층간절연막(62)은 화학기상증착 방법에 의한 실리콘산화막으로 형성할 수 있다.
도 13 및 도 14를 참조하면, 상기 제 1 층간절연막(62) 및 상기 도전성 스페이서 패턴(59')을 평탄화 하여 하부전극(60)을 형성한다. 상기 평탄화에는 상기 제 1 절연막 패턴(57)을 정지 막으로 채택하는 화학 기계적 연마(chemical mechanical polishing; CMP) 공정이 이용될 수 있다. 그 결과, 상기 하부전극(60), 상기 제 1 층간절연막(62) 및 상기 제 1 절연막 패턴(57)의 상부면들은 실질적으로 동일 평면상에 노출될 수 있다. 여기서, 상기 하부전극(60)의 폭(W1)은, 도 10에서 설명된 바와 같이 상기 도전막의 증착 두께와 상기 도전막에 대한 이방성 식각에 의하여 결정되므로, 사진공정의 한계 이하로 형성할 수 있다.
한편, 본 발명의 다른 실시예들에 있어서, 상기 하부전극(60)을 형성한 다음 상기 하부전극(60)을 식각하여 리세스 시키는 공정을 추가할 수 있다. 상기 식각 공정을 추가하는 경우, 상기 하부전극(60)의 상부면은 상기 제 1 층간절연막(62) 및 상기 제 1 절연막 패턴(57)의 상부면들 보다 50Å 내지 200Å 아래로 리세스 될 수 있다.
도 15 및 도 16을 참조하면, 상기 하부전극(60)을 갖는 반도체기판(51) 전면 상에 제 2 절연막을 형성한다. 상기 제 2 절연막은 화학기상증착 방법에 의한 실리콘질화막 또는 실리콘산질화막으로 형성할 수 있다. 이어서, 상기 제 2 절연막을 패터닝하여 상기 하부전극(60)을 가로지르는 제 2 절연막 패턴(64)을 형성한다. 그 결과, 상기 제 2 절연막 패턴(64)에 의하여 상기 하부전극(60) 상부면의 일부분이 덮이며 상기 하부전극(60) 상부면의 나머지부분은 노출된다.
도 17 및 도 18을 참조하면, 상기 제 2 절연막 패턴(64)을 갖는 반도체기판 (51) 전면 상에 상변화 물질막을 형성한다. 상기 상변화 물질막을 이방성 식각하여 상기 제 2 절연막 패턴(64)의 측벽에 상변화물질 스페이서(66)를 형성한다. 상기 상변화물질 스페이서(66)는 상기 하부전극(60)을 가로지르는 방향으로 형성될 수 있으며 상기 하부전극(60)에 전기적으로 접속된다.
상기 상변화 물질막은 칼코게나이드막(chalcogenide layer)으로 형성할 수 있다, 예를 들면 상기 상변화 물질막은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te)의 합금막(이하에서는 "GST 합금막"이라 한다.)으로 형성할 수 있다. 더 나아가서, 상기 상변화 물질막은 질소 및 실리콘중 적어도 하나로 도우핑된 GST 합금막(alloy layer)으로 형성할 수 있다. 이 경우에, 상기 도우프트 GST 합금막(doped GST alloy layer)은 상기 언도우프트(undoped) GST 합금막보다 더 높은 비저항(resistivity)을 갖는다. 이에 따라, 상기 도우프트 GST 합금막은 동일한 전류 레벨에서 상기 언도우프트 GST 합금막보다 높은 주울 열(joule heat)을 발생시킨다. 결과적으로, 상기 상변화 물질막을 상기 도우프트 GST 합금막으로 형성하면, 상기 상변화 물질막의 상변이 효율(phase transition efficiency)을 개선시킬 수 있다.
도 19 및 도 20을 참조하면, 상기 상변화물질 스페이서(66)를 갖는 반도체기판(51) 전면 상에 콘포말한 제 2 층간절연막(68)을 형성한다. 상기 제 2 층간절연막(68)은 화학기상증착 방법에 의한 실리콘산화막으로 형성할 수 있다.
도 21 및 도 22를 참조하면, 상기 제 2 층간절연막(68) 및 상기 상변화물질 스페이서(66)를 평탄화 하여 상기 하부전극(60) 상부면을 가로지르며 상기 하부전극(60)에 전기적으로 접속되는 상변화물질 패턴(70)을 형성한다. 상기 평탄화에는 상기 제 2 절연막 패턴(64)을 정지막으로 채택하는 화학 기계적 연마(chemical mechanical polishing; CMP) 공정이 이용될 수 있다. 그 결과, 상기 상변화물질 패턴(70), 상기 제 2 층간절연막(68) 및 상기 제 2 절연막 패턴(64)의 상부면들은 실질적으로 동일 평면상에 노출될 수 있다. 여기서, 상기 상변화물질 패턴(70)의 폭(W2)은, 도 18에서 설명된 바와 같이 상기 상변화 물질막의 증착 두께와 상기 상변화 물질막에 대한 이방성 식각에 의하여 결정되므로, 사진공정의 한계 이하로 형성할 수 있다.
도 23 및 도 24를 참조하면, 상기 상변화물질 패턴(70) 상에 상기 상변화물질 패턴(70)과 전기적으로 접속되는 상부배선(75)을 형성한다. 구체적으로, 상기 상변화물질 패턴(70), 상기 제 2 층간절연막(68) 및 상기 제 2 절연막 패턴(64)의 상부면을 덮는 상부금속막을 형성한다. 상기 상변화물질 패턴(70)과 상기 상부금속막 사이에 장벽금속막을 추가로 형성할 수 있다. 상기 상부금속막은 알루미늄과 같은 도전막으로 형성할 수 있다. 상기 장벽금속막은 티타늄(Ti)막 또는 질화티타늄(TiN)막 중에서 선택된 적어도 하나의 막으로 형성할 수 있다. 상기 상부금속막 및 상기 장벽금속막을 차례로 패터닝하여 상부금속 패턴(73) 및 장벽금속 패턴(72)을 형성한다. 차례로 적층된 상기 장벽금속 패턴(72) 및 상기 상부금속 패턴(73)은 상기 상부배선(75)의 역할을 한다.
도 25, 도 26 및 도 27을 참조하면, 상기 하부도전체 패턴(55) 상부면에 상기 하부전극(60)이 형성된다. 상기 하부전극(60) 상부면을 가로지르는 상기 상변화물질 패턴(70)이 형성된다. 또한, 상기 상변화물질 패턴(70) 상에 차례로 적층된 상기 장벽금속 패턴(72) 및 상기 상부금속 패턴(73)을 포함하는 상기 상부배선(75)이 형성된다.
상기 하부전극(60)과 상기 상변화물질 패턴(70)은 0 도 내지 90 도 평면교각 범위에서 서로 교차하도록 형성할 수 있다. 예를 들면, 상기 하부전극(60)과 상기 상변화물질 패턴(70)은 서로 직교하도록 형성할 수 있다. 그리고 상기 하부전극(60) 및 상기 상변화물질 패턴(70)은 사진공정 한계보다 작은 폭으로 형성할 수 있다. 따라서 상기 하부전극(60) 과 상기 상변화물질 패턴(70) 간의 활성접촉면이 최소화될 수 있다.
이에 더하여, 상기 하부전극(60)을 통하여 프로그램 전류가 흐르는 경우에, 상기 상변화물질 패턴(70) 내에 반원반 모양의 활성용적부(V)가 형성된다. 상기 반원반 모양의 활성용적부(V)는 종래기술의 반구형에 비하여 작은 부피를 가진다. 상기 활성용적부(V)가 작은 부피를 가진다는 것은 상대적으로 작은 프로그램 전류만으로도 상기 활성용적부(V)를 비정질 상태(amorphous state) 또는 결정질 상태(crystalline state)로 변환할 수 있다는 것을 의미한다. 상기 상대적으로 작은 프로그램 전류는 액세스(access) 소자가 차지하는 면적축소에 유리하다. 즉, 작은 크기의 상기 액세스 소자만으로도 충분한 전류 구동능력을 확보할 수 있다.
또한, 상기 상변화물질 패턴(70)은 상기 상부배선(75)에 전기적으로 접속된다. 즉, 종래기술에서 일반적으로 사용되는 상부전극이 생략된다. 상기 상부전극이 생략됨에 따라, 상기 상부전극을 형성하기위한 콘택홀이 필요 없으며, 상기 콘택홀과 상기 상변화물질 패턴(70) 간의 정렬여유도(overlap margin) 확보를 위한 공간 또한 필요 없게 된다. 따라서 공정을 단순화하는 효과가 있으며 상기 상변화 기억 소자의 집적도를 향상시킬 수 있다.
상술한 바와 같이 본 발명에 따르면, 하부전극 및 상변화물질 패턴을 사진공정 한계보다 작은 폭으로 형성할 수 있다. 이에 따라, 상기 하부전극과 상기 상변화물질 패턴 간의 활성접촉면이 최소화될 수 있다. 또한, 상기 하부전극을 통하여 프로그램 전류가 흐르는 경우에, 상기 상변화물질 패턴 내에 반원반 모양의 활성용적부가 형성된다. 상기 반원반 모양의 활성용적부는 종래기술의 반구형에 비하여 작은 부피를 가진다. 결과적으로, 상변화 기억 소자의 프로그램 동작에 필요한 전류를 줄일 수 있으며 집적도를 향상시킬 수 있다.

Claims (20)

  1. 반도체기판 상에 하부도전체 패턴을 형성하고,
    상기 하부도전체 패턴을 갖는 반도체기판 상에 상기 하부도전체 패턴 상부면을 가로지르며 상기 하부도전체 패턴의 일부영역을 노출시키는 제 1 절연막 패턴을 형성하고,
    상기 제 1 절연막 패턴의 측벽에 상기 하부도전체 패턴과 전기적으로 접속되는 도전성 스페이서 패턴을 형성하고,
    상기 도전성 스페이서 패턴을 갖는 반도체기판 상에 제 1 층간절연막을 형성하고,
    상기 제 1 층간절연막 및 상기 도전성 스페이서 패턴을 평탄화 하여 하부전극을 형성하고,
    상기 하부전극을 갖는 반도체기판 상에 상기 하부전극 상부면을 가로지르며 상기 하부전극의 일부영역을 노출시키는 제 2 절연막 패턴을 형성하고,
    상기 제 2 절연막 패턴의 측벽에 상기 하부전극과 전기적으로 접속되는 상변화물질 스페이서를 형성하고,
    상기 상변화물질 스페이서를 갖는 반도체기판 상에 제 2 층간절연막을 형성하고,
    상기 제 2 층간절연막 및 상기 상변화물질 스페이서를 평탄화 하여 상변화물질 패턴을 형성하는 것을 포함하는 상변화 기억 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제 1 절연막 패턴은 실리콘질화막 또는 실리콘산질화막으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 도전성 스페이서 패턴을 형성하는 것은,
    상기 제 1 절연막 패턴을 갖는 반도체기판 상에 도전막을 형성하고,
    상기 도전막을 이방성 식각하여 상기 제 1 절연막 패턴의 측벽에 상기 하부도전체 패턴과 전기적으로 접속되는 도전성 스페이서를 형성하고,
    상기 도전성 스페이서를 패터닝 하는 것을 포함하는 상변화 기억 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 하부전극은 질화티타늄(TiN)막 또는 질화알루미늄티타늄(TiAlN)막으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 하부전극, 상기 제 1 절연막 패턴 및 상기 제 1 층간절연막의 상부면들은 실질적으로 동일한 평면상에 형성되는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 제 2 절연막 패턴을 형성하기 전에,
    상기 하부전극을 식각하여 상기 하부전극의 상부면이 상기 제 1 층간절연막 및 상기 제 1 절연막 패턴의 상부면들 보다 아래로 리세스 되도록 형성하는 것을 더 포함하는 상변화 기억 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 하부전극은 사진공정 한계보다 작은 폭을 갖도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 제 2 절연막 패턴은 실리콘질화막 또는 실리콘산질화막으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 상변화물질 스페이서를 형성하는 것은,
    상기 제 2 절연막 패턴을 갖는 반도체기판 상에 상변화 물질막을 형성하고,
    상기 상변화 물질막을 이방성 식각하는 것을 포함하는 상변화 기억 소자의 제조방법.
  10. 제 1 항에 있어서,
    상기 상변화물질 패턴은 칼코게나이드막(chalcogenide layer)으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  11. 제 1 항에 있어서,
    상기 상변화물질 패턴은 질소 및 실리콘중 적어도 하나로 도우핑된 GST(GeSbTe) 합금막으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  12. 제 1 항에 있어서,
    상기 상변화물질 패턴은 사진공정 한계보다 작은 폭을 갖도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  13. 제 1 항에 있어서,
    상기 상변화물질 패턴을 형성한 후,
    상기 제 2 층간절연막 및 상기 제 2 절연막 패턴 상에 상기 상변화물질 패턴과 전기적으로 접속되는 상부배선을 형성하는 것을 더 포함하는 상변화 기억 소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 상부배선은 차례로 적층된 장벽금속 패턴 및 상부금속 패턴으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  15. 제 14 항에 있어서,
    상기 장벽금속 패턴은 티타늄(Ti)막 또는 질화티타늄(TiN)막 중에서 선택된 적어도 하나의 막으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  16. 제 1 항에 있어서,
    상기 하부전극 및 상기 상변화물질 패턴은 0 도 내지 90 도 평면교각 범위에서 서로 교차하도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  17. 반도체기판 상에 하부도전체 패턴을 형성하고,
    상기 하부도전체 패턴을 갖는 반도체기판 상에 상기 하부도전체 패턴 상부면을 가로지르며 상기 하부도전체 패턴의 일부영역을 노출시키는 제 1 절연막 패턴을 형성하고,
    상기 제 1 절연막 패턴의 측벽에 상기 하부도전체 패턴과 전기적으로 접속되는 도전성 스페이서 패턴을 형성하고,
    상기 도전성 스페이서 패턴을 갖는 반도체기판 상에 제 1 층간절연막을 형성 하고,
    상기 제 1 층간절연막 및 상기 도전성 스페이서 패턴을 평탄화 하여 하부전극을 형성하고,
    상기 하부전극을 식각하여 상기 하부전극의 상부면이 상기 제 1 층간절연막 및 상기 제 1 절연막 패턴의 상부면들 보다 아래로 리세스 되도록 형성하고,
    상기 하부전극을 갖는 반도체기판 상에 상기 하부전극 상부면을 가로지르며 상기 하부전극의 일부영역을 노출시키는 제 2 절연막 패턴을 형성하고,
    상기 제 2 절연막 패턴의 측벽에 상기 하부전극과 전기적으로 접속되는 상변화물질 스페이서를 형성하고,
    상기 상변화물질 스페이서를 갖는 반도체기판 상에 제 2 층간절연막을 형성하고,
    상기 제 2 층간절연막 및 상기 상변화물질 스페이서를 평탄화 하여 상변화물질 패턴을 형성하고,
    상기 상변화물질 패턴을 갖는 반도체기판 상에 상기 상변화물질 패턴과 전기적으로 접속되는 상부배선을 형성하는 것을 포함하는 상변화 기억 소자의 제조방법.
  18. 제 17 항에 있어서,
    상기 하부전극은 사진공정 한계보다 작은 폭을 갖도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  19. 제 17 항에 있어서,
    상기 상변화물질 패턴은 사진공정 한계보다 작은 폭을 갖도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  20. 제 17 항에 있어서,
    상기 하부전극 및 상기 상변화물질 패턴은 0 도 내지 90도 평면교각 범위에서 서로 교차하도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
KR1020040069361A 2004-08-31 2004-08-31 작은 접점을 갖는 상변화 기억 소자의 제조방법 KR100568543B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020040069361A KR100568543B1 (ko) 2004-08-31 2004-08-31 작은 접점을 갖는 상변화 기억 소자의 제조방법
US11/149,499 US7465675B2 (en) 2004-08-31 2005-06-09 Method of forming a phase change memory device having a small area of contact
JP2005232327A JP4896464B2 (ja) 2004-08-31 2005-08-10 小さな接点を有する相変化記憶素子の製造方法
CNA200510096679XA CN1763986A (zh) 2004-08-31 2005-08-31 形成具有小接触面积的相变存储器件的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040069361A KR100568543B1 (ko) 2004-08-31 2004-08-31 작은 접점을 갖는 상변화 기억 소자의 제조방법

Publications (2)

Publication Number Publication Date
KR20060020514A true KR20060020514A (ko) 2006-03-06
KR100568543B1 KR100568543B1 (ko) 2006-04-07

Family

ID=36154251

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040069361A KR100568543B1 (ko) 2004-08-31 2004-08-31 작은 접점을 갖는 상변화 기억 소자의 제조방법

Country Status (4)

Country Link
US (1) US7465675B2 (ko)
JP (1) JP4896464B2 (ko)
KR (1) KR100568543B1 (ko)
CN (1) CN1763986A (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100680976B1 (ko) * 2006-01-23 2007-02-09 주식회사 하이닉스반도체 상변환 기억 소자 및 그의 제조방법
US8168479B2 (en) 2009-03-04 2012-05-01 Samsung Electronics Co., Ltd Resistance variable memory device and method of fabricating the same
US8552412B2 (en) 2009-12-21 2013-10-08 Samsung Electronics Co., Ltd. Variable resistance memory device and method of forming the same
KR101486984B1 (ko) * 2008-10-30 2015-01-30 삼성전자주식회사 가변 저항 메모리 소자 및 그 형성방법

Families Citing this family (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100612913B1 (ko) * 2004-12-16 2006-08-16 한국과학기술연구원 ＡＩＮ 열방출층 및 ＴｉＮ 전극이 적용된 상변화 메모리
US7408240B2 (en) * 2005-05-02 2008-08-05 Infineon Technologies Ag Memory device
KR100682948B1 (ko) * 2005-07-08 2007-02-15 삼성전자주식회사 상전이 메모리 소자 및 그 제조방법
KR100682969B1 (ko) * 2005-08-04 2007-02-15 삼성전자주식회사 상변화 물질, 이를 포함하는 상변화 램과 이의 제조 및 동작 방법
US7973384B2 (en) * 2005-11-02 2011-07-05 Qimonda Ag Phase change memory cell including multiple phase change material portions
JP4939324B2 (ja) * 2005-12-02 2012-05-23 シャープ株式会社 可変抵抗素子及びその製造方法
JP5061469B2 (ja) * 2006-02-15 2012-10-31 パナソニック株式会社 不揮発性記憶素子およびその製造方法
WO2007116749A1 (ja) * 2006-03-30 2007-10-18 Matsushita Electric Industrial Co., Ltd. 不揮発性記憶素子及びその製造方法
US20070267618A1 (en) * 2006-05-17 2007-11-22 Shoaib Zaidi Memory device
US20070267620A1 (en) * 2006-05-18 2007-11-22 Thomas Happ Memory cell including doped phase change material
TWI297948B (en) * 2006-06-26 2008-06-11 Ind Tech Res Inst Phase change memory device and fabrications thereof
KR100749740B1 (ko) * 2006-08-01 2007-08-17 삼성전자주식회사 상변화 메모리 장치의 제조 방법
TW200810092A (en) * 2006-08-15 2008-02-16 Ind Tech Res Inst Phase-change memory and fabrication method thereof
US7940552B2 (en) * 2007-04-30 2011-05-10 Samsung Electronics Co., Ltd. Multiple level cell phase-change memory device having pre-reading operation resistance drift recovery, memory systems employing such devices and methods of reading memory devices
US20080265234A1 (en) * 2007-04-30 2008-10-30 Breitwisch Matthew J Method of Forming Phase Change Memory Cell With Reduced Switchable Volume
TWI336128B (en) * 2007-05-31 2011-01-11 Ind Tech Res Inst Phase change memory devices and fabrication methods thereof
KR100914267B1 (ko) * 2007-06-20 2009-08-27 삼성전자주식회사 가변저항 메모리 장치 및 그것의 형성방법
US7812333B2 (en) * 2007-06-28 2010-10-12 Qimonda North America Corp. Integrated circuit including resistivity changing material having a planarized surface
KR101308549B1 (ko) * 2007-07-12 2013-09-13 삼성전자주식회사 멀티-레벨 상변환 메모리 장치 및 그것의 쓰기 방법
US7667293B2 (en) * 2007-09-13 2010-02-23 Macronix International Co., Ltd. Resistive random access memory and method for manufacturing the same
US7642125B2 (en) 2007-09-14 2010-01-05 Macronix International Co., Ltd. Phase change memory cell in via array with self-aligned, self-converged bottom electrode and method for manufacturing
US7768812B2 (en) 2008-01-15 2010-08-03 Micron Technology, Inc. Memory cells, memory cell programming methods, memory cell reading methods, memory cell operating methods, and memory devices
US8338812B2 (en) * 2008-01-16 2012-12-25 Micron Technology, Inc. Vertical spacer electrodes for variable-resistance material memories and vertical spacer variable-resistance material memory cells
US7852658B2 (en) * 2008-03-14 2010-12-14 Micron Technology, Inc. Phase change memory cell with constriction structure
WO2009122582A1 (ja) * 2008-04-03 2009-10-08 株式会社 東芝 不揮発性記憶装置及びその製造方法
WO2009122583A1 (ja) * 2008-04-03 2009-10-08 株式会社 東芝 不揮発性記憶装置及びその製造方法
US8034655B2 (en) 2008-04-08 2011-10-11 Micron Technology, Inc. Non-volatile resistive oxide memory cells, non-volatile resistive oxide memory arrays, and methods of forming non-volatile resistive oxide memory cells and memory arrays
US8211743B2 (en) 2008-05-02 2012-07-03 Micron Technology, Inc. Methods of forming non-volatile memory cells having multi-resistive state material between conductive electrodes
US8134137B2 (en) 2008-06-18 2012-03-13 Micron Technology, Inc. Memory device constructions, memory cell forming methods, and semiconductor construction forming methods
US9343665B2 (en) 2008-07-02 2016-05-17 Micron Technology, Inc. Methods of forming a non-volatile resistive oxide memory cell and methods of forming a non-volatile resistive oxide memory array
US20100051896A1 (en) * 2008-09-02 2010-03-04 Samsung Electronics Co., Ltd. Variable resistance memory device using a channel-shaped variable resistance pattern
KR20100082604A (ko) * 2009-01-09 2010-07-19 삼성전자주식회사 가변저항 메모리 장치 및 그의 형성 방법
WO2011011912A1 (en) * 2009-07-28 2011-02-03 Beijing Huizhi Fountain Science Co., Ltd Phase change memory and manufacturing method thereof
US20110049456A1 (en) * 2009-09-03 2011-03-03 Macronix International Co., Ltd. Phase change structure with composite doping for phase change memory
US8411477B2 (en) 2010-04-22 2013-04-02 Micron Technology, Inc. Arrays of vertically stacked tiers of non-volatile cross point memory cells, methods of forming arrays of vertically stacked tiers of non-volatile cross point memory cells, and methods of reading a data value stored by an array of vertically stacked tiers of non-volatile cross point memory cells
US8427859B2 (en) 2010-04-22 2013-04-23 Micron Technology, Inc. Arrays of vertically stacked tiers of non-volatile cross point memory cells, methods of forming arrays of vertically stacked tiers of non-volatile cross point memory cells, and methods of reading a data value stored by an array of vertically stacked tiers of non-volatile cross point memory cells
US8289763B2 (en) 2010-06-07 2012-10-16 Micron Technology, Inc. Memory arrays
CN102376880B (zh) * 2010-08-10 2013-10-23 中芯国际集成电路制造(上海)有限公司 相变存储器存储单元的制作方法
US8668361B2 (en) 2010-09-22 2014-03-11 Bridgelux, Inc. LED-based replacement for fluorescent light source
US8351242B2 (en) 2010-09-29 2013-01-08 Micron Technology, Inc. Electronic devices, memory devices and memory arrays
US8759809B2 (en) 2010-10-21 2014-06-24 Micron Technology, Inc. Integrated circuitry comprising nonvolatile memory cells having platelike electrode and ion conductive material layer
US8796661B2 (en) 2010-11-01 2014-08-05 Micron Technology, Inc. Nonvolatile memory cells and methods of forming nonvolatile memory cell
US8526213B2 (en) 2010-11-01 2013-09-03 Micron Technology, Inc. Memory cells, methods of programming memory cells, and methods of forming memory cells
US9454997B2 (en) 2010-12-02 2016-09-27 Micron Technology, Inc. Array of nonvolatile memory cells having at least five memory cells per unit cell, having a plurality of the unit cells which individually comprise three elevational regions of programmable material, and/or having a continuous volume having a combination of a plurality of vertically oriented memory cells and a plurality of horizontally oriented memory cells; array of vertically stacked tiers of nonvolatile memory cells
US8431458B2 (en) 2010-12-27 2013-04-30 Micron Technology, Inc. Methods of forming a nonvolatile memory cell and methods of forming an array of nonvolatile memory cells
US8791447B2 (en) 2011-01-20 2014-07-29 Micron Technology, Inc. Arrays of nonvolatile memory cells and methods of forming arrays of nonvolatile memory cells
US8488365B2 (en) 2011-02-24 2013-07-16 Micron Technology, Inc. Memory cells
US8537592B2 (en) 2011-04-15 2013-09-17 Micron Technology, Inc. Arrays of nonvolatile memory cells and methods of forming arrays of nonvolatile memory cells
US8497182B2 (en) 2011-04-19 2013-07-30 Macronix International Co., Ltd. Sidewall thin film electrode with self-aligned top electrode and programmable resistance memory
CN103022348B (zh) * 2011-09-27 2015-10-14 中芯国际集成电路制造(上海)有限公司 相变存储器及其形成方法
KR20130042975A (ko) * 2011-10-19 2013-04-29 삼성전자주식회사 작은 콘택을 갖는 비-휘발성 메모리소자 형성 방법 및 관련된 소자
TWI469408B (zh) * 2012-05-07 2015-01-11 Univ Feng Chia 超薄與多層結構相變化記憶體元件
CN103456880B (zh) * 2012-05-30 2015-11-25 中芯国际集成电路制造(上海)有限公司 相变存储器、其底部接触结构及其各自制作方法
US8927957B2 (en) 2012-08-09 2015-01-06 Macronix International Co., Ltd. Sidewall diode driving device and memory using same
US8916414B2 (en) 2013-03-13 2014-12-23 Macronix International Co., Ltd. Method for making memory cell by melting phase change material in confined space
US9672906B2 (en) 2015-06-19 2017-06-06 Macronix International Co., Ltd. Phase change memory with inter-granular switching

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6420725B1 (en) * 1995-06-07 2002-07-16 Micron Technology, Inc. Method and apparatus for forming an integrated circuit electrode having a reduced contact area
US6031287A (en) * 1997-06-18 2000-02-29 Micron Technology, Inc. Contact structure and memory element incorporating the same
US20030075778A1 (en) * 1997-10-01 2003-04-24 Patrick Klersy Programmable resistance memory element and method for making same
JP2002150605A (ja) 2000-11-06 2002-05-24 Teijin Ltd 高密度光ディスク
US6514788B2 (en) * 2001-05-29 2003-02-04 Bae Systems Information And Electronic Systems Integration Inc. Method for manufacturing contacts for a Chalcogenide memory device
US6774387B2 (en) * 2001-06-26 2004-08-10 Ovonyx, Inc. Programmable resistance memory element
US6764894B2 (en) * 2001-08-31 2004-07-20 Ovonyx, Inc. Elevated pore phase-change memory
US6580144B2 (en) * 2001-09-28 2003-06-17 Hewlett-Packard Development Company, L.P. One time programmable fuse/anti-fuse combination based memory cell
EP1318552A1 (en) * 2001-12-05 2003-06-11 STMicroelectronics S.r.l. Small area contact region, high efficiency phase change memory cell and fabrication method thereof
US6864503B2 (en) * 2002-08-09 2005-03-08 Macronix International Co., Ltd. Spacer chalcogenide memory method and device
KR100448893B1 (ko) * 2002-08-23 2004-09-16 삼성전자주식회사 상전이 기억 소자 구조 및 그 제조 방법
JP2004146500A (ja) * 2002-10-23 2004-05-20 Matsushita Electric Ind Co Ltd 薄膜の加工方法
KR100448895B1 (ko) * 2002-10-25 2004-09-16 삼성전자주식회사 상변환 기억셀들 및 그 제조방법들
KR20040047272A (ko) * 2002-11-29 2004-06-05 삼성전자주식회사 상전이형 반도체 메모리 장치
US7049623B2 (en) * 2002-12-13 2006-05-23 Ovonyx, Inc. Vertical elevated pore phase change memory
KR20040054250A (ko) * 2002-12-18 2004-06-25 삼성전자주식회사 상전이 메모리 셀 및 그 형성방법
KR20050084319A (ko) * 2002-12-19 2005-08-26 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 전기 디바이스
KR100504698B1 (ko) * 2003-04-02 2005-08-02 삼성전자주식회사 상변화 기억 소자 및 그 형성 방법
US6815704B1 (en) * 2003-09-04 2004-11-09 Silicon Storage Technology, Inc. Phase change memory device employing thermally insulating voids
US7291556B2 (en) * 2003-12-12 2007-11-06 Samsung Electronics Co., Ltd. Method for forming small features in microelectronic devices using sacrificial layers
US7858980B2 (en) * 2004-03-01 2010-12-28 Taiwan Semiconductor Manufacturing Co., Ltd. Reduced active area in a phase change memory structure
US7135727B2 (en) * 2004-11-10 2006-11-14 Macronix International Co., Ltd. I-shaped and L-shaped contact structures and their fabrication methods
US7348590B2 (en) * 2005-02-10 2008-03-25 Infineon Technologies Ag Phase change memory cell with high read margin at low power operation
US7408240B2 (en) * 2005-05-02 2008-08-05 Infineon Technologies Ag Memory device
US7910904B2 (en) * 2005-05-12 2011-03-22 Ovonyx, Inc. Multi-level phase change memory

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100680976B1 (ko) * 2006-01-23 2007-02-09 주식회사 하이닉스반도체 상변환 기억 소자 및 그의 제조방법
KR101486984B1 (ko) * 2008-10-30 2015-01-30 삼성전자주식회사 가변 저항 메모리 소자 및 그 형성방법
US8168479B2 (en) 2009-03-04 2012-05-01 Samsung Electronics Co., Ltd Resistance variable memory device and method of fabricating the same
US8552412B2 (en) 2009-12-21 2013-10-08 Samsung Electronics Co., Ltd. Variable resistance memory device and method of forming the same
US8962438B2 (en) 2009-12-21 2015-02-24 Samsung Electronics Co., Ltd. Variable resistance memory device and method of forming the same

Also Published As

Publication number Publication date
US20060046509A1 (en) 2006-03-02
KR100568543B1 (ko) 2006-04-07
US7465675B2 (en) 2008-12-16
JP2006074028A (ja) 2006-03-16
JP4896464B2 (ja) 2012-03-14
CN1763986A (zh) 2006-04-26

Similar Documents

Publication Publication Date Title
KR100568543B1 (ko) 작은 접점을 갖는 상변화 기억 소자의 제조방법
KR100883412B1 (ko) 자기 정렬된 전극을 갖는 상전이 메모리소자의 제조방법,관련된 소자 및 전자시스템
KR100791077B1 (ko) 작은 전이영역을 갖는 상전이 메모리소자 및 그 제조방법
KR101569466B1 (ko) 반도체 기억 소자 및 그 형성 방법
JP3948292B2 (ja) 半導体記憶装置及びその製造方法
US7745811B2 (en) Phase change memory devices and methods for fabricating the same
US7329579B2 (en) Phase changeable memory cells and methods of fabricating the same
KR100684875B1 (ko) 반도체 장치 및 그 제조 방법
KR100810617B1 (ko) 멀티 비트 상전이 메모리소자 및 그 제조방법
KR100971423B1 (ko) 상변화 메모리 소자 및 그 제조방법
KR101752837B1 (ko) 반도체 기억 소자 및 반도체 기억 소자의 형성 방법
US20040087074A1 (en) Phase changeable memory cells and methods of fabricating the same
US20210057489A1 (en) Memory cell manufacturing method
KR100629265B1 (ko) 국부적인 고저항영역을 구비하는 도전층 형성방법 및 이를사용하여 제조된 반도체 소자
US7678642B2 (en) Method for manufacturing phase change memory device using a patterning process
KR101429724B1 (ko) 콘택 구조체 형성방법, 이를 이용하는 반도체소자의 제조방법 및 그에 의해 제조된 반도체소자
KR101097865B1 (ko) 상변환 기억 소자 및 그의 제조방법
CN110729302A (zh) 可变电阻非易失性存储器装置
KR100629388B1 (ko) 다중 채널 영역들을 갖는 셀 스위칭 트랜지스터들을채택하는 반도체 기억소자들 및 그 제조방법들
KR101178835B1 (ko) 상변환 기억 소자의 제조방법
KR20100086852A (ko) 상변화 메모리소자의 제조방법
KR100680976B1 (ko) 상변환 기억 소자 및 그의 제조방법
KR20100000927A (ko) 상변화 메모리 장치의 제조 방법
KR100895819B1 (ko) 상변화 기억 소자의 제조방법
KR20240019963A (ko) 반도체 장치 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130228

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140228

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee